WO2007097036A1

WO2007097036A1 - 中央処理装置、中央処理装置の制御方法、情報処理システム

Info

Publication number: WO2007097036A1
Application number: PCT/JP2006/303649
Authority: WO
Inventors: Hideyuki Unno; Masaki Ukai
Original assignee: Fujitsu Limited
Priority date: 2006-02-27
Filing date: 2006-02-27
Publication date: 2007-08-30
Also published as: US20080320201A1; EP1990725A4; JP4774099B2; EP1990725B1; EP1990725A1; US8015326B2; JPWO2007097036A1

Abstract

　配下にメモリ媒体４００、Ｉ／Ｏデバイス５００を持つ複数のシステムコントローラ３００を、複数のシステムバス２００を介してＣＰＵノード１００に接続する。ＣＰＵノード１００は、メモリアクセスを複数のシステムバス２００（システムコントローラ３００）に振り分けるメモリインタリーブを実行する。ＣＰＵノード１００は、Ｉ／Ｏデバイス５００に対するＩ／Ｏアクセスでは、最初に代表のシステムコントローラ３００（ＳＣ０）に対して、目的のＩ／Ｏデバイス５００が、どのシステムバス２００（システムコントローラ３００）上に存在するかを問い合わせ、ＳＣ０から応答されたシステムバス２００に対して実際のＩ／Ｏアクセスを実行する。メモリマップドＩ／Ｏの場合において、ＣＰＵノード１００がメモリインタリーブを実行する場合でも、ＣＰＵノード１００がＩ／Ｏデバイス５００の所在情報を管理する必要がない。

Description

明細書

中央処理装置、中央処理装置の制御方法、情報処理システム

技術分野

[0001] 本発明は、中央処理装置、中央処理装置の制御方法、情報処理システムに関に関する。

背景技術

[0002] たとえば、情報処理システムにお、て、中央処理装置 (CPUチップ)あたりの計算能力は、半導体製造プロセス技術の進歩等に呼応して年々大きくなる傾向にある。この中央処理装置の高、計算能力を有効に利用するためには、メモリアクセスにおける中央処理装置当たりのメモリバンド幅 (メモリアクセス速度）を大きくする必要がある。

[0003] 従来では、中央処理装置に一つのシステムコントローラを接続し、このコントローラが複数のメモリ媒体にアクセス要求を振り分けるインタリーブを行って、た。従って、従来技術では、インタリーブの状況を中央処理装置側では認識できな、。

[0004] このため、中央処理装置当りのメモリバンド幅を十分確保するためには、中央処理装置とシステムコントローラ間のバスを太くする（信号線の数を多くする）必要があり、かつ、それに見合うように、システムコントローラとメモリ媒体間にも太いバスを用意する必要が生じる。

[0005] この結果、システムコントローラに接続される信号線の本数は非常に大きなものとなる。このことが、より小さなコストでより高いシステム性能を得ようとする上で、大きな障害となる。

発明の開示

[0006] このため、本発明では、後述のように、中央処理装置と複数のシステムコントローラとの間に複数のバス (WAY)を設けて、中央処理装置にインタリーブを行わせることで、個々のシステムコントローラに接続される信号線の本数を削減することを開示する。

[0007] 中央処理装置に複数のバスを接続して、当該中央処理装置に直接的にインタリーブを行わせることにより、いくつかの技術的課題が生じる。

すなわち、中央処理装置は、アクセスしたい iZoデバイスに応じて、当該 ιΖοデバイスが存在する適切なバスに ιΖο要求パケットを発行しなければならない。

[0008] 主記憶はアドレスでインタリーブされるため、アドレス力アクセス対象メモリが接続されるシステムコントローラ (バス）の番号を求める変換処理は比較的単純に実現することが可能である。

[0009] しかし、メモリマップド ΊΖΟにおける、アドレスとアクセス対象 IZOデバイスとの対応については、より高い自由度が要求されることが多い。

このため、全ての中央処理装置に設定レジスタを設け、どの iZoデバイスがどのバス (WAY)上に存在するかの構成情報を設定することが考えられるが、複数の中央処理装置が存在するシステムでは現実的ではない。

[0010] なぜなら、複数の中央処理装置の各々に同じ内容の設定情報をもたなければならず、中央処理装置内の記憶資源の無駄が多くなり、中央処理装置の製造コストの増大を招くという技術的課題を生じる。

[0011] さらに、複数の CPU (=中央処理装置）間で構成情報の同一性 (一貫性)を確保するための管理コストが高くなるという技術的課題も生じる。

そこで、本発明では、以下の様にしてこれらの技術的課題を克服する。

[0012] 本発明の目的は、中央処理装置に接続されるシステムコントローラの構成を複雑化することなく、中央処理装置の処理能力を有効に利用可能にすることにある。

本発明の他の目的は、中央処理装置内の構造や、管理を複雑化することなぐ低コストにて、中央処理装置自体力 Sメモリインタリーブを行うことによる処理性能の向上を実現することにある。

[0013] 本発明の第 1の観点は、複数のバスとの間で情報の入出力を行うバス制御手段と、メモリアドレスに応じて、複数の前記ノスにメモリアクセス要求を振り分けるメモリァクセス制御手段と、

前記ノスを介して外部の入出力デバイスにアクセスする入出力アクセス制御手段とを含む中央処理装置を提供する。 [0014] 本発明の第 2の観点は、第 1の観点に記載の中央処理装置において、

前記入出力アクセス制御手段は、

特定の前記バスを介して、アクセス対象の前記入出力デバイスカ^、ずれの前記バス上に存在するかを問い合わせる第 1ステップと、

前記システムコントローラ力応答された前記バスを用いて前記入出力デバイスに対するアクセスを実行する第 2ステップと、

を実行する中央処理装置を提供する。

[0015] 本発明の第 3の観点は、第 1の観点に記載の中央処理装置において、

前記メモリアクセス制御手段は、物理的な前記メモリアドレスに応じて複数の前記バスに個別に接続された複数のメモリ媒体に並行してアクセスするメモリインタリーブを行う中央処理装置を提供する。

[0016] 本発明の第 4の観点は、中央処理装置を複数のバスに接続するステップと、

前記中央処理装置が、メモリアドレスに応じて、複数のメモリアクセス要求を前記バス上に存在するメモリ媒体に振り分けるメモリインタリーブを実行するステップと、を含む中央処理装置の制御方法を提供する。

[0017] 本発明の第 5の観点は、第 4の観点に記載の中央処理装置の制御方法において、さらに、前記中央処理装置が、特定の前記バスを介して、アクセス対象の前記入出力デバイスがいずれの前記バス上に存在するかを問い合わせるステップと、前記中央処理装置が、前記システムコントローラから応答された前記バスを用いて前記入出力デバイスに対するアクセスを実行するステップと、

を含む中央処理装置の制御方法を提供する。

[0018] 本発明の第 6の観点は、中央処理装置と、

メモリ媒体および入出力デバイスの少なくとも一方を配下に持つ複数のシステムコントローラと、

前記中央処理装置と前記システムコントローラの各々とを接続する複数のバスと、前記中央処理装置に設けられ、メモリアドレスに応じて、複数のメモリアクセス要求を前記バス上に存在するメモリ媒体に振り分けるメモリアクセス制御手段と、を含む情報処理システムを提供する。 [0019] 本発明の第 7の観点は、第 6の観点に記載の情報処理システムにおいて、前記中央処理装置には、さらに、

を実行する入出力アクセス制御手段を含む情報処理システムを提供する。

[0020] 本発明の第 8の観点は、第 6の観点に記載の情報処理システムにおいて、

複数の中央処理装置の各々が、複数の前記バスを介して、複数の前記システムコントローラの各々と接続されて、る情報処理システムを提供する。

[0021] 本発明の第 9の観点は、第 6の観点に記載の情報処理システムにおいて、

個々の前記システムコントローラは、複数の半導体チップ力なる情報処理システムを提供する。

[0022] 本発明では、中央処理装置に複数のバスを接続し、中央処理装置自体カ^モリインタリーブを行うようにしたので、中央処理装置とシステムコントローラとの間に、必要以上に信号線の本数の多、太、バスを設ける必要がな、。

[0023] このため、システムコントローラを構成する半導体チップ等の製造コストを下げつつ高、メモリバンド幅を実現して、中央処理装置の処理能力を十分に発揮させることが可會になる。

[0024] また、本発明では、入出力デバイスのアクセスに際しては、いずれのバス上に目的の入出力デバイスが存在するかを、特定のバスを介して確認した後、応答された入出力デバイスに対して入出力アクセスを実行するので、複数の中央処理装置の各々に共通の構成情報を設定するための特別な記憶資源を設ける必要がなぐさらに、当該構成情報の一貫性を管理する煩雑な操作を行う必要もない。

[0025] このため、中央処理装置内の構造や、管理を複雑化することなぐ低コストにて、中央処理装置自体カモリインタリーブを行うことによる処理性能の向上を実現することができる。

[0026] 換言すれば、中央処理装置のレベルでのメモリインタリーブによる高性能化と、当該中央処理装置、システムコントローラ、入出力デバイス等を含む情報処理システムにおける柔軟な構成変更を両立させることが可能になる。

図面の簡単な説明

[0027] [図 1]本発明の一実施の形態である中央処理装置を含む情報処理システムの構成の一例を示す概念図である。

[図 2]本発明の一実施の形態である中央処理装置に対するバスの接続状態の一例を示す概念図である。

[図 3]本発明の一実施の形態である中央処理装置の内部構成の一例を示すブロック図である。

[図 4]本発明の一実施の形態である中央処理装置の内部構成の一例を示すブロック図である。

[図 5]本発明の一実施の形態である中央処理装置におけるメモリインタリーブ方法の一例を示す概念図である。

[図 6]本発明の一実施の形態である中央処理装置における IZOアクセスの作用の一例を示す概念図である。

[図 7]本発明の一実施の形態である中央処理装置とシステムコントローラとの間における ΙΖΟアクセストランザクションの一例を示す概念図である。

[図 8]本発明の一実施の形態である中央処理装置における ΙΖΟアクセスの作用の一例を示す状態遷移図である。

[図 9]本発明の一実施の形態である中央処理装置とシステムコントローラとの間における IZOアクセストランザクションの一例を示すシーケンス図である。

[図 10]本発明の一実施の形態である中央処理装置を含む情報処理システムの実装例を示す概念図である。

発明を実施するための最良の形態

[0028] 以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。

図 1は、本発明の一実施の形態である中央処理装置を含む情報処理システムの構成の一例を示す概念図である。図 2は、本実施の形態の中央処理装置に対するバスの接続状態の一例を示す概念図である。 [0029] 図 1に例示されるように、本実施の形態の情報処理システムは、複数の CPUノード 100、システムコントローラ 300、メモリ媒体 400、 IZOデバイス 500を含んでいる。

[0030] 個々のシステムコントローラ 300の配下には、メモリ媒体 400と IZOデバイス 500が接続されている。個々のシステムコントローラ 300は、配下のメモリ媒体 400、 IZOデノイス 500と、個々の CPUノード 100との間における情報の授受を制御する。

[0031] IZOデバイス 500は、メモリアドレス空間にマッピングされ、メモリマップド ΊΖΟによつて CPUノード 100から IZOデバイス 500へのアクセスが実行される。

複数のシステムコントローラ 300 (SC0〜3)を代表する SCOは、複数の IZOデバイス 500力どのシステムコントローラ 300 (システムバス 200)の配下に存在するかの情報が設定される構成管理テーブル 310を備えている。 SCOは、後述のような CPU ノード 100からの問い合わせに対して、この構成管理テーブル 310を参照して応答する。

[0032] メモリ媒体 400は、たとえば、半導体メモリ等の記憶媒体 (メモリバンク）と、それを制御するメモリコントローラを含んでいる。個々のシステムコントローラ 300の配下のメモリ媒体 400は、互いに物理的に独立しており、並行なアクセス動作が可能である。

[0033] 本実施の形態の場合、個々のシステムコントローラ 300 (SC0〜SC3)は、システムノス 200を介して、複数の CPUノード 100の各々と接続されている。

個々の CPUノード 100は、後述のように、複数のシステムバス 200 (システムコント口ーラ 300)にメモリアクセス要求を振り分けることで、個々のシステムコントローラ 300 の配下の複数のメモリ媒体 400との間で並列的にメモリアクセスを行うメモリインタリーブを行う機能を備えている。

[0034] すなわち、本実施の形態の場合には、 CPUノード 100のレベルで、メモリ媒体 400 に対するアクセスにおけるメモリインタリーブを制御する。

図 2に例示されるよう、個々の CPUノード 100と複数のシステムコントローラ 300の各々との間に設けられたシステムバス 200は、 SCリクエストバス 210 (SCREQ—BU Sn)と、 SCオーダバス 220 (SCODR— BUSn)を含んで!/、る。

[0035] SCリクエストバス 210は、 CPUノード 100からシステムコントローラ 300に対して情報転送を行う。 SCリクエストバス 210は、 TAGビット 211 (SCREQ BUSn TAG) 、データビット 212 (SCREQ— BUSn)、 ECCビット 213 (SCREQ— BUSn— ECC) で構成される。

[0036] SCオーダバス 220は、システムコントローラ 300から CPUノード 100に対して情報転送を行うために用いられる。 SCオーダバス 220は、 TAGビット 221 (SCODR— B USn一 TAG)、データビット 222 (SCODR一 BUSn)、 ECCビット 223 (SCODR一 BUSn— ECC)で構成される。

[0037] nは、接続先の SCO〜3 (システムコントローラ 300)を示す。

本実施の形態の場合、一例として、 SCREQ— BUSn— TAGは 3ビット、 SCREQ —BUSnは 24ビット、 SCREQ— BUSn— ECCが 7ビットである。

[0038] また、 SCODR_BUSn_TAGは 3ビット、 SCODR_BUSnは 40ビット、 SCOD R_BUSn_ECCが 7ビットである。

図 3は、本実施の形態の CPUノード 100の内部構成の一例を示すブロック図である

[0039] 本実施の形態の CPUノード 100は、一つまたは複数のプロセッサコア 110、キヤッシュメモリ 120、システムバス制御部 130、を含んでいる。

プロセッサコア 110は、算術論理演算ユニット (ALU)等の演算機能や制御機能を有する。

[0040] キャッシュメモリ 120は、プロセッサコア 110と外部との間で授受される情報を一時的に記憶する。

システムバス制御部 130は、 CPUノード 100に接続される複数のシステムバス 200 との間における情報の授受を制御する。

[0041] 本実施の形態の場合、システムバス制御部 130には、メモリ参照制御部 140および IZO参照制御部 150が設けられて、る。

メモリ参照制御部 140は、複数のシステムコントローラ 300 (システムバス 200)の各々の配下に存在する複数のメモリ媒体 400に対するメモリインタリーブを制御する。

[0042] すなわち、本実施の形態では、 CPUノード 100のレベルでメモリのインタリーブを制御する。

図 4に例示されるように、本実施の形態の IZO参照制御部 150は、インタリーブ制御部 141、 WAYモード設定レジスタ 142、メモリアクセスキュー 143を含んでいる。

[0043] メモリアクセスキュー 143は、個々のシステムバス 200 (システムコントローラ 300)が接続されるパケット生成器 131に対応して配置されている。

そして、インタリーブ制御部 141は、参照対象のメモリの物理アドレス（Physical a ddress ;PA) (この場合、 SCREQ— BUSnの下位 2ビット、システムバス 200の全体でみると、下位側から 8番目と 9番目の PA[9 : 8]の 2ビット）によって、個々のシステムバス 200に対応したメモリアクセスキュー 143にアクセス要求を振り分けることで、メモリインタリーブを行う。

[0044] WAYモード設定レジスタ 142には、メモリ媒体 400の物理アドレスと、対応するシステムコントローラ 300の関係が定義される。

すなわち、図 5に例示されるように、 WAYモード設定レジスタ 142には、物理アドレス PA[9： 8]の 2ビットに応じて、システムコントローラ 300 (SC)が 4つの場合（図 1の構成）、およびシステムコントローラ 300 (SC)が二つの場合（図 1の構成から、ォプシヨンの SC2、 SC3を取り除いた構成）、の各々の場合について、 SCREQ— BUSnの V、ずれに振り分けるかが定義される。

[0045] インタリーブ制御部 141は、 WAYモード設定レジスタ 142を参照して、メモリァクセス要求を各システムコントローラ 300 (SC0〜3または SC0〜1)に振り分ける。

[0046] ところで、本実施の形態のように、 CPUノード 100のレベルでメモリインタリーブを行う場合、 IZOデバイス 500力メモリアドレス空間にマッピングされている場合には、 C PUノード 100は、どのシステムコントローラ 300の配下にどの ΙΖΟデバイス 500が存在するかを予め知ることはできな!、。

[0047] そこで、本実施の形態の場合には、 ΙΖΟ参照制御部 150により、最初に、代表のシステムコントローラ 300 (この場合、 SCO)に対して、目的の I/Oデバイス 500の所在（IZOデバイス 500が存在するシステムバス 200 (システムコントローラ 300) )を問い合わせ、次に、 SCOから応答されたシステムバス 200 (システムコントローラ 300)に対して、実際に IZO要求を発行することで、目的の ΙΖΟデバイス 500に対する ΙΖΟ アクセスを実現する。

[0048] すなわち、図 6に例示されるように、本実施の形態の ΙΖΟ参照制御部 150には、 I ZOリクエストキュー 151が設けられて!/、る。

この I/Oリクエストキュー 151には、プロセッサコア 110の側から I/Oリクエストフレーム 152力 ΙΖΟ要求の発生順に格納される。 ΙΖΟリクエストフレーム 152は、パケット生成器 131でパケット化されて、システムバス 200を介してシステムコントローラ 30 0に送られる。

[0049] この I/Oリクエストフレーム 152は、有効フラグ 152a、 I/Oアドレス 152b、命令コード 152c、バイトマスク 152d、状態変数 152e、 I/O要求先 SC番号 152f、 I/Oデータ 152g、を含む。

[0050] 有効フラグ 152aは、 I/Oリクエストキュー 151に書き込まれた I/Oリクエストフレーム 152を実行可能にする力否かを制御する情報である。

IZOアドレス 152bは、目的の IZOデバイス 500のアドレスである。

[0051] 命令コード 152cは、 IZOデバイス 500に対する命令が設定される。

バイトマスク 152dは、 SCREQ— BUSnの 24ビット（3バイト）のうちのどれに I/Oデータ 152gを割り当てるかを示す情報である。

[0052] 状態変数 152eは、上述のように、 2回に分けて実行される I/Oアクセスの進行状態を管理するための情報である。

IZO要求先 SC番号 152fには、最初の SCOへの問い合わせに対して応答された I ZOデバイス 500の所在を示す SC番号（0〜3)が設定される。

[0053] 図 7は、 IZO参照制御部 150によって実行される IZOアクセストランザクション 600 の一例を示す概念図である。

本実施の形態の I/Oアクセストランザクション 600は、第 1SCリクエスト 601および第 1応答 SCオーダ 602と、第 2SCリクエスト 603および第 2応答 SCオーダ 604、力らなる。

[0054] 第 1SCリクエスト 601は、 CPUノード 100から特定の SCOへの、 I/Oデバイス 500 の所在の問!、合わせを示す。

本実施の形態の場合、第 1SCリクエスト 601では、トランザクション名 600aとして、 NC—RD;non— cache read

NC― BR； non― cache block read NC—WR;non— cache write

NC― BW； non― cache block write

の 4種類が定義され、全て、発行元 600bは CPU (CPUノード 100)、発行先 600cは特定の SCO (システムコントローラ 300)である。

[0055] NC— RDは、目的の IZOデバイス 500に対する、バイト単位（たとえば、 1〜16バイト）の ΙΖΟデータ 152gの読み出し要求である。

NC— BDは、目的の IZOデバイス 500に対する、ブロック単位（たとえば 64バイト）の ΙΖΟデータ 152gの読み出し要求である。

[0056] NC—WRは、目的の IZOデバイス 500に対する、バイト単位（たとえば、 1〜16バイト）の IZOデータ 152gの書き込み要求である。

NC— BWは、目的の IZOデバイス 500に対する、ブロック単位（たとえば 64バイト）の IZOデータ 152gの書き込み要求である。

[0057] 第 1応答 SCオーダ 602は、この第 1SCリクエスト 601に対する SCOから応答である

。この時、 IZO要求先 SC番号 152fが返される。

この第 1応答 SCオーダ 602では、トランザクション名 600aとして、

SN— RE¾— NC ; ¾noop result oi non― cacheable access

SN— RES— AX; Snoop result (address exception)

の二つがある。

[0058] 発行元 600bは SCOで、発行先 600cは、 CPU (CPUノード 100)である。

SN— RES— NCは、問い合わせられた I/Oデバイス 500が存在するシステムコントローラ 300の番号を応答する。

[0059] SN—RES—AXは、問い合わせの指定アドレスに該当する I/Oデバイス 500がなかった場合に応答される。

第 2SCリクエスト 603は、 IZO要求先 SC番号 152fで特定される任意のシステムコントローラ 300 (SCn)の配下に存在する目的の IZOデバイス 500に対する IZO要求の実行である。この第 2SCリクエスト 603では、トランザクション名 600aとして、

SR—NC ; slave read non— cache

SR—NB : slave read non— cache block SW—NC ; Slave write non— cache

SW—NB ; Slave write non— cache block

の 4つがある。

[0060] SR— NCは、 IZOデバイス 500に対するバイト単位の読み出し要求である。

SR—NBは、 IZOデバイス 500に対するブロック単位の読み出し要求である。 SW— NCは、 IZOデバイス 500に対するバイト単位の書き込み要求である。

SW— ΝΒは、 IZOデバイス 500に対するブロック単位の書き込み要求である。

[0061] いずれも、発行元 600bは CPUノード 100である。

また、発行先 600cは第 1応答 SCオーダ 602で SCOから応答された SC番号（SC —WAY)である。すなわち、発行先 600cにおいて、 BUS [1 : 0]指定とあるのは、 S N— RES— NCで指定された SC— WAYに対して IZO要求を発行しなければならないことを示す。

[0062] 第 2応答 SCオーダ 604は、この実際の I/O要求に対する I/Oデバイス 500 (SCn )力もの応答である。この第 2応答 SCオーダ 604では、トランザクション名 600aとして

DOW=SR-NC-RTN

DOW=SR-NB-RTN

DOW=CMD— CPLT

の 3種類がある。

[0063] DOW=SR— NC— RTNは、 SR— NC (non— cacheable read)に対する応答であり、 IZOデバイス 500から読み出されたバイトデータが返される。

[0064] DOW=SR—NB—RTNは、 SR—NB (non— cacheable block read)に対する応答であり、 IZOデバイス 500から読み出されたブロックデータが返される。

[0065] DOW=CMD— CPLTは、 SW—NC、 SW—NB (write/block write)に対する応答である。この Writeタイプに対する応答は、 IZOデバイス 500に対するデータ書き込みが完了した否かを応答するものであり、 Writeタイプの ΙΖΟリクエストの解放制御のために存在する。

[0066] なお、この第 2応答 SCオーダ 604における発行元 600bは、上述の第 2SCリクエスト 603の発行先と同一である。たとえば「SR— NCと同じ」と書いてあるのは、 SR— N Cが発行された SCnと同じところ力第 2応答 SCオーダ 604 (DOW)が返ってくることを指している。

[0067] 図 8は、 IZO参照制御部 150における、上述の I/Oアクセストランザクション 600を実行する際の状態遷移の一例を示す状態遷移図である。

以下では、 IZOアクセストランザクション 600の一例として、 NC—RDを実行する場合を例に説明する。

[0068] I/Oリクエストフレーム 152が I/Oリクエストキュー 151に書き込まれた時は初期状態 150aにある。

そして、当該 IZOリクエストキュー 151による IZO処理の実行が可能になると、有効フラグ 152aが有効化され、第 1実行状態 150bに遷移する。

[0069] そして、第 1SCリクエスト 601 (NC— RD)を SCOに発行し（第 1SCリクエスト 601)、第 1応答待ち状態 150cに遷移して、 SCOからの応答（SN— RES— NCまたは SN— RES-AX)を待つ。

[0070] IZO参照制御部 150は、 SCO力ら、 SN— RES— NCまたは SN— RES— AXを受信すると (第 1応答 SCオーダ 602)、第 2実行状態 150dに遷移する。

SN— RES— NCを受信した場合は、指定された SCnに対応するシステムバス 200 に SR— NCを発行し (第 2SCリクエスト 603)、第 2応答待ち状態 150eに遷移する。

[0071] そして、 SCnを経由して目的の IZOデバイス 500からの応答情報を受信し (第 2応答 SCオーダ 604)、初期状態 150aに復帰する。

また、第 2実行状態 150dでは、 SN— RES— AXを受け取った場合、 I/Oアドレス 152bで指定した目的の IZOデバイス 500が存在しないので、所定のエラー処理を行って、初期状態 150aに復帰する。

[0072] 他の NC— BR、 NC—WR、 NC— BWも同様である。

図 9は、 IZOアクセストランザクション 600の一例として NC—RDに関係するトランザクシヨンの実行例を示すシーケンス図である。

[0073] IZOアクセストランザクション 600にお!/、て、 CPUノード 100から、特定の SCO (システムバス 200 : SCREQ BUS0)に対して NC—RDを発行して、目的の I/Oアドレスの IZOデバイス 500の存在する SC番号を問、合わせる（第 1SCリクエスト 601)

[0074] そして、 SCOから発行元の CPUノード 100に対して、 SCODR— BUS0を介して、

SN— RES— NCによって、目的の IZOデバイス 500を配下に持つシステムコント口ーラ 300の SC番号が応答される（第 1応答 SCオーダ 602)。

[0075] これを受けた CPUノード 100は、第 1応答 SCオーダ 602で受信した SC番号のシステムコントローラ 300 (システムバス 200)に対して、 SR— NCによって、 I/Oデバイス

500に対する IZO要求を発行する（第 2SCリクエスト 603)。

[0076] そして、この第 2SCリクエスト 603 (SR-NC)を受けた I/Oデバイス 500は、 DOW

= SR—NC—RTNによって、要求されたデータを、要求元の CPUノード 100に応答する（第 2応答 SCオーダ 604)。

[0077] 以上説明したように、本実施の形態では、 CPUノード 100に備えられたメモリ参照制御部 140において、メモリ媒体 400へのメモリ参照については、物理アドレスで、複数のメモリ媒体 400 (システムコントローラ 300)に振り分けることにより、たとえば、 25

6バイト単位でインタリーブする。

[0078] これにより、一つのシステムコントローラ 300において集中してインタリーブを行わせる場合に比較して、 CPUノード 100とシステムコントローラ 300との間のバスの信号線の数を削減できる。

[0079] すなわち、システムコントローラ 300や、当該システムコントローラ 300を含む情報処理システムの製造コストを増大させることなぐ CPUノード 100のメモリ媒体 400へのアクセスを高速ィ匕して、 CPUノード 100の処理能力を十分に発揮させることができる

[0080] また、 CPUノード 100から IZOデバイス 500に対して実行される IZO参照アクセスでは、代表のシステムコントローラ 300 (SCO)に対して問い合わせることで、目的の I ZOデバイス 500の位置を知る工程と、得られた IZOデバイス 500 (システムコント口ーラ 300：システムバス 200)に対して実際の ΙΖΟ要求を実行する工程の 2段階を経て、 ΙΖΟ要求を実行する。

[0081] これにより、 CPUノード 100においてメモリインタリーブを行う場合でも、メモリアドレス空間に IZOアドレスがマッピングされた複数の IZOデバイス 500に対する的確な I

Zoアクセスを実現できる。

[0082] すなわち、個々の CPUノード 100において、複数の IZOデバイス 500の、システムコントローラ 300に対する帰属情報等を記憶するための記憶資源を必要とすることなぐまた、当該帰属情報の一貫性の管理等の煩雑な制御を必要とすることなぐモリアドレス空間に IZOアドレスがマッピングされた複数の IZOデバイス 500に対する的確な ιΖοアクセスを実現できる。

[0083] なお、図 1に例示した CPUノード 100、システムコントローラ 300の実装例を、図 10 に示す。

図 10の例では、情報処理システムを構成する CPUノード 100およびシステムコントローラ 300は、 1枚以上のシステムボード 10で構成される。

[0084] システムコントローラ 300は、複数の半導体チップ 301が、クロスバスイッチ 11等を介して接続されることにより、ひとつの論理的なシステムコントローラ 300 (SCn)として振舞う。

[0085] たとえば、図 10において破線の箱でかこまれた SCO力図 1に例示した SCO (システムコントローラ 300)に相当する。

産業上の利用可能性

[0086] 本発明によれば、中央処理装置に接続されるシステムコントローラの構成を複雑ィ匕することなく、高いメモリバンド幅を実現して、中央処理装置の処理能力を有効に利用可能にすることができる。

[0087] また、中央処理装置内の構造や、管理を複雑化することなぐ低コストにて、中央処理装置自体カモリインタリーブを行うことによる処理性能の向上を実現することができる。

[0088] なお、本発明は、上述の実施の形態に例示した構成に限らず、その趣旨を逸脱しな!、範囲で種々変更可能であることは言うまでもな、。

たとえば、中央処理装置や情報処理システムの構成は、上述の実施の形態に例示したものに限定されない。

Claims

請求の範囲

[1] 複数のバスとの間で情報の入出力を行うバス制御手段と、

メモリアドレスに応じて、複数の前記ノスにメモリアクセス要求を振り分けるメモリァクセス制御手段と、

前記ノスを介して外部の入出力デバイスにアクセスする入出力アクセス制御手段とを含むことを特徴とする中央処理装置。

[2] 請求項 1記載の中央処理装置において、

前記入出力アクセス制御手段は、

を実行することを特徴とする中央処理装置。

[3] 請求項 1記載の中央処理装置において、

前記メモリアクセス制御手段は、物理的な前記メモリアドレスに応じて複数の前記バスに個別に接続された複数のメモリ媒体に並行してアクセスするメモリインタリーブを行うことを特徴とする中央処理装置。

[4] 中央処理装置を複数のバスに接続するステップと、

前記中央処理装置が、メモリアドレスに応じて、複数のメモリアクセス要求を前記バス上に存在するメモリ媒体に振り分けるメモリインタリーブを実行するステップと、を含むことを特徴とする中央処理装置の制御方法。

[5] 請求項 4記載の中央処理装置の制御方法において、

さらに、前記中央処理装置が、特定の前記バスを介して、アクセス対象の前記入出力デバイスがいずれの前記バス上に存在するかを問い合わせるステップと、前記中央処理装置が、前記システムコントローラから応答された前記バスを用いて前記入出力デバイスに対するアクセスを実行するステップと、

を含むことを特徴とする中央処理装置の制御方法。

[6] 中央処理装置と、

前記中央処理装置と前記システムコントローラの各々とを接続する複数のバスと、前記中央処理装置に設けられ、メモリアドレスに応じて、複数のメモリアクセス要求を前記バス上に存在するメモリ媒体に振り分けるメモリアクセス制御手段と、を含むことを特徴とする情報処理システム。

[7] 請求項 6記載の情報処理システムにお、て、

前記中央処理装置には、さらに、

を実行する入出力アクセス制御手段を含むことを特徴とする情報処理システム。

[8] 請求項 6記載の情報処理システムにお、て、

複数の中央処理装置の各々が、複数の前記バスを介して、複数の前記システムコントローラの各々と接続されてヽることを特徴とする情報処理システム。

[9] 請求項 6記載の情報処理システムにお、て、

個々の前記システムコントローラは、複数の半導体チップ力なることを特徴とする情報処理システム。