JPH04328664A - バスインターフェイス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】この発明は、プロセッサとその外
部装置とを接続するバスインターフェイス装置に関し、
特に入出力ポートのバス幅が異なるプロセッサと外部装
置間におけるバスインターフェイス装置に関する。

【０００３】

【従来の技術】ポートサイズ（以下、「バス幅」と呼ぶ
）が異なるプロセッサと記憶装置（メモリ）や周辺装置
とをバスインターフェイス装置（バスアダプタ）を介し
て接続する方法としては、以下の図７乃至図９に示すよ
うな方法がある。

【０００４】図７に示すような方法は、入出力ポートが
８ビットのバス幅を有するプロセッサ１と４つのそれぞ
れの入出力ポートが８ビットのバス幅を有する周辺装置
２とが、図７（ａ）　に示すようにバスアダプタ３を介
して接続される場合であり、周辺装置２の４つのそれぞ
れの入出力ポート（Ｐ０〜Ｐ３）は図７（ｂ）のメモリ
マップに示すようにそれぞれ割付けされている。このよ
うな接続方法にあっては、バスアダプタ３はバス信号線
の電気的負荷の駆動能力を高めるためのものであり、特
別な機能を必要とすることはない。

【０００５】次に、図８に示すような接続方法は、８ビ
ットのバス幅を有する上述したと同様の周辺装置２と１
６ビットのバス幅を有するプロセッサ４とが、図８（ａ
）に示すようにバスアダプタ５を介して接続される場合
であり、プロセッサの下位バイトが偶数アドレス、上位
バイトが奇数アドレスに対応しており、周辺装置２のそ
れぞれの入出力ポート（Ｐ０〜Ｐ３）は図８（ｂ）のメ
モリマップに示すように偶数アドレスにのみ割付けられ
、奇数アドレスには対応する周辺装置が割付けられてい
ない。

【０００６】このような接続方法にあって、プロセッサ
４が１６ビットのデータをアクセスする場合、例えば周
辺装置２の入出力ポートＰ０とＰ１におけるそれぞれ８
ビット幅のデータをまとめて１６ビット幅のデータとし
てアクセスする場合に、プロセッサ４は１００番地を指
定して１６ビットデータをアクセスする命令を実行する
と、１００番地と１０１番地の１６ビットのデータが対
象になってしまう。このため、１００番地で指定される
入出力ポートＰ０の８ビットのデータと１０２番地で指
定される入出力ポートＰ１の８ビットのデータをまとめ
た１６ビットのデータをアクセスすることができなくな
る。

【０００７】そこで、１６ビットのデータは８ビットデ
ータをアクセスする命令を２つ実行することによって２
つの８ビットデータに分けて別々にアクセスしなければ
ならない。このため、１６ビットデータと８ビットデー
タ相互の分解や組立操作が必要となり、１６ビットのレ
ジスタＳＩを用いた場合には、例えば以下に示すような
プログラムによって実行される。

【０００８】分解例１…書き出す時に必要ＰＵＳＨ　　
ＡＸ　　　　　　　　　　　　；作業レジスタを退避す
るＭＯＶ　　　　ＡＸ，ＳＩ　　　　　　；作業レジス
タに移動するＭＯＶ　　　　［１００］，ＡＬ；下位８
ビットデータを書き出す ＭＯＶ　　　　［１０２］，ＡＨ；上位８ビットデータ
を書き出す ＰＯＰ　　　　ＡＸ　　　　　　　　　　　　；作業レ
ジスタを回復する分解例２…書き出す時に必要 ＰＵＳＨ　　ＣＸ　　　　　　　　　　　　；作業レジ
スタを退避するＭＯＶ　　　　［１００］，ＳＩ；下位
８ビットデータを書き出す ＭＯＶ　　　　ＣＸ，８　　　　　　　　；シフト回数
の設定ＳＨＲ　　　　ＳＬ，ＣＬ　　　　　　；目的レ
ジスタを右に８ビットシフト ＭＯＶ　　　　［１０２］，ＳＩ；上位８ビットデータ
を書き出す ＰＯＰ　　　　ＣＸ　　　　　　　　　　　　；作業レ
ジスタを回復する組立例１…書き込む時に必要 ＰＵＳＨ　　ＡＸ　　　　　　　　　　　　；作業レジ
スタを退避するＭＯＶ　　　　ＡＬ，［１００］；下位
８ビットデータを読み込む ＭＯＶ　　　　ＡＨ，［１０２］；上位８ビットデータ
を読み込む ＭＯＶ　　　　ＳＩ，ＡＸ　　　　　　；目的レジスタ
に移動するＰＯＰ　　　　ＡＸ　　　　　　　　　　　
　；作業レジスタを回復する組立例２…読み込む時に必
要 ＰＵＳＨ　　ＣＸ　　　　　　　　　　　　；作業レジ
スタを退避するＭＯＶ　　　　ＳＩ［１０２］　　；目
的レジスタに上位８ビットデータを読み込む ＭＯＶ　　　　ＣＸ，８　　　　　　　　；シフト回数
の設定ＳＨＬ　　　　ＳＩ，ＣＬ　　　　　　；目的レ
ジスタを左に８ビットシフト ＭＯＶ　　　　ＣＬ，［１００］；作業レジスタに下位
８ビットデータを読み込む ＯＲ　　　　　　ＳＩ，ＣＸ　　　　　　；作業レジス
タを目的レジスタと合成する ＰＯＰ　　　　ＣＸ　　　　　　　　　　　　；作業レ
ジスタを回復する上述したプログラムから明らかなよう
に、データの分解あるいは組立操作を実行する場合には
、多くのシフト操作や論理演算が必要となり、命令数が
増大し処理時間が長くなることになる。

【０００９】これに対して、図９（ａ）に示すように、
バス幅変換機能を備えたバスアダプタ６を介して上述し
たと同様のプロセッサ４と周辺装置２を接続する方法が
ある。このバスアダプタ６におけるバス幅変換機能の技
術については、特開昭６１−５０２５６５号に詳しく開
示されているが、この技術は以下に示す一種のハンドシ
ェイク方式によりデータ転送を行なうことを特徴として
いる。

【００１０】（１）　プロセッサがデータ転送の開始を
指示する際に、使用する予定のバス幅を周辺装置に報知
し、（２）　周辺装置がこれを受けて対応できるバス幅
を特定してプロセッサに応答し、（３）　プロセッサは
これを受けて周辺装置が応答したバス幅でデータの転送
を開始実行する。

【００１１】このようなバスアダプタ６を用いた場合の
メモリマップは図９（ｂ）に示すようになり、プロセッ
サ４が転送したいデータのバス幅と周辺装置２が応答し
たバス幅が異なる場合には、バスアダプタ６はプロセッ
サ４側の１回のバスサイクルを、周辺装置２側では２回
のバスサイクルに分割してデータ転送を実行する。

【００１２】具体的には、８ビット幅の入出力ポートを
２つ接続した論理的に１６ビットでひとかたまりのデー
タをアクセスする場合に、論理的には１つの１６ビット
データを、バスアダプタ６が８ビッドずつ２回に分けて
アクセスする。プロセッサ４が１００番地を指定して１
６ビットデータをアクセスする命令を実行するが、この
時、周辺装置２は８ビット幅のバスを指定してバスアダ
プタ６に応答する。バスアダプタ６は、周辺装置２側の
バスＢ１とプロセッサ４側のバスＢ２，Ｂ３の接続を順
次切り替える。

【００１３】まず、１００番地を指定した８ビットデー
タのアクセスでは、アクセス対象が偶数アドレスである
から、下位バイトに対応する８ビットのデータバスＢ３
と周辺装置２側のデータバスＢ１とを接続し、データを
転送する。次に、１０１番地を指定した８ビットデータ
のアクセスでは、アクセス対象が奇数アドレスであるか
ら、上位バイトに対応する８ビットのデータバスＢ２と
周辺装置２側のデータバスＢ１とを接続し、データを転
送する。これにより、周辺装置２の入出力ポートＰ０と
Ｐ１にある１６ビットデータを、プロセッサ４の１つの
命令でアクセスすることができる。

【００１４】このようなバス変換機能を備えたバスアダ
プタ６において、上述した（１）　〜（３）　に示すハ
ンドシェークの手順における（１）　と（２）　との間
の動作余裕すなわち動作時間が短縮されると、応答速度
の遅い周辺装置を接続することができなくなり、接続可
能な周辺装置が限定されてしまうことになる。このため
、（１）　と（２）との間の動作時間を短くすることは
困難となる。

【００１５】また、（２）　と（３）　で示す手順の間
の動作余裕すなわち動作時間を短縮しようとすると、バ
スアダプタ６内部での動作が困難となり、構成が大規模
で複雑化することになる。

【００１６】

【発明が解決しようとする課題】以上説明したように、
入出力ポートのバス幅が異なるプロセッサと周辺装置と
を接続し、複数の入出力ポートのデータを結合するよう
なデータ転送を行なう従来のバスアダプタにあっては、
転送データの分解、組立操作や、ハンドシェーク処理が
必要となるため、構成の複雑化を招くことなくデータ転
送を高速に行なうことが困難となり、システム全体とし
ての高速動作ならびに性能向上の障害になっていた。

【００１７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、簡略な構成で
もって、データ幅の異なる装置間におけるデータ転送の
高速化を達成し得るバスインターフェイス装置を提供す
ることにある。

【００１８】［発明の構成］

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、入力ポートと出力ポートと
が第１のバス幅である外部装置から出力される第１のバ
ス幅のデータを第１のバス幅のｎ（ｎ≧２）倍である第
２のバス幅の入出力ポートを有するプロセッサに第１の
バス幅毎に並列に転送する第１の転送手段と、前記プロ
セッサから第１のバス幅のデータ毎に対応して出力され
る選択信号にしたがって前記プロセッサから出力される
第２のバス幅のデータから択一的に第１のバス幅のデー
タを選択して前記外部装置に転送する第２の転送手段と
を備えて構成される。

【００２０】また、請求項２記載の発明は、入力ポート
と出力ポートとが第１のバス幅である外部装置に対して
ミスアライメントデータの単一命令アクセス機能を備え
て第１のバス幅のｎ（ｎ≧２）倍である第２のバス幅の
入出力ポートを有するプロセッサが前記外部装置に対し
てアクセスデータがミスアライメント状態となるように
前記外部装置から前記プロセッサへのデータ転送命令を
実行した時に、前記外部装置の異なる入出力ポートから
順次出力される第１のバス幅のそれぞれのデータを前記
プロセッサに第１のバス幅毎に並列に転送する第１の転
送手段と、前記プロセッサが前記外部装置に対してアク
セスデータがミスアライメント状態となるように前記プ
ロセッサから前記外部装置へのデータ転送命令を実行し
た時に、前記プロセッサから第１のバス幅のデータ毎に
対応して出力される選択信号にしたがって前記プロセッ
サから順次出力される第２のバス幅のそれぞれのデータ
から択一的に第１のバス幅のデータをそれぞれ選択して
前記外部装置の異なる入出力ポートに転送する第２の転
送手段とから構成される。

【００２１】

【作用】上記構成において、この発明は、プロセッサが
ミスアライメントデータに対するアクセス機能により２
回のバスサイクルに分けてデータのアクセスを行なった
際に、外部装置から出力されるデータを並列にプロセッ
サのバス幅に拡張してプロセッサに転送し、プロセッサ
から出力されるデータの中からその単位データ毎に対応
した選択信号にしたがって外部装置のバス幅のデータを
選択して外部装置に転送するようにしている。

【００２２】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００２３】図１はこの発明の一実施例に係るバスイン
ターフェイス装置（バスアダプタ）を用いたシステムを
示す図であり、同図（ａ）はその構成を示す図、同図（
ｂ）は周辺装置のメモリマップを示す図である。図１に
示す実施例は、１６ビットのバス幅を有する入出力ポー
トを備えたプロセッサ１１と８ビットのバス幅を有する
それぞれ４つの入出力ポートを有する周辺装置１２とを
この発明に係るバスアダプタ１３を介して接続したシス
テムである。

【００２４】図１（ａ）に示すように、周辺装置１３の
８ビットのバスＢ１１は、バスアダプタ１３を介して、
プロセッサ１１の１６ビットのバスＢ１２，Ｂ１３と接
続されている。バスアダプタ１３の内部のデータ転送経
路は、図２（ａ）に示すようになる。

【００２５】図２（ａ）において、周辺装置１２からプ
ロセッサ１１へのデータ転送時には、周辺装置１２側の
８ビットのバスＢ１１上のデータは、プロセッサ１１側
の１６ビットのバスの、上位８ビット（バスＢ１２）と
下位８ビット（バスＢ１３）の両方に転送される。すな
わち、周辺装置１２側のビット０のデータがプロセッサ
１１側のビット０とビット８に、周辺装置１２側のビッ
ト１のデータがプロセッサ１１側のビット１とビット９
に、……、周辺装置１２側のビット７のデータがプロセ
ッサ１１側のビット７とビット１５に対応して転送され
る。

【００２６】プロセッサ１１から見たメモリマップは、
図１（ｂ）に示すように、周辺装置１２の４つの入出力
ポート（Ｐ０〜Ｐ３）が、偶数アドレスと奇数アドレス
に二重になって見える。

【００２７】一方、プロセッサ１１から周辺装置１２へ
のデータ転送時には、周辺装置１２側の８ビットのバス
へは、プロセッサ１１側の１６ビットのバスの、上位８
ビットか下位８ビットのいずれかのデータが転送される
。

【００２８】この場合のデータ選択方法の一例を図２（
ｂ）に示す。図２（ｂ）に示す方法では、上位バイト優
先で選択する場合を示している。プロセッサ１１は、そ
の１６ビットのバスにより同時に２つのアドレスに対し
てアクセスすることができる。そのため、その２つのア
ドレスの何れか、または両方に対するアクセスが有効か
無効かを示す必要がある。通常、上位バイト、下位バイ
トに対して、それぞれのバイトに対するアクセスが有効
か無効かを示す信号が、アクセスアドレスと共にプロセ
ッサ１１から出力される（図示せず）。この信号に基づ
いて上位バイト、下位バイトの何れか一方のデータが、
プロセッサ１１側から周辺装置１２側へ選択されて転送
される。

【００２９】プロセッサ１１から見た場合に、上位バイ
トに対応する奇数アドレスに対してデータ転送しても、
下位バイトに対応する偶数アドレスに対してデータ転送
しても、周辺装置１２の同じ入出力ポートに転送されて
、図１（ｂ）に示すようなメモリマップに見える。

【００３０】厳密には、上位バイトと下位バイトで異な
ったデータを転送しようとした場合には、上位バイト側
のデータ転送が行なわれ、下位バイト側のデータは失わ
れる。すなわち、上位バイトと下位バイトを同時に有効
とするようなデータ転送は、禁止されるべきである。こ
のような制限の下で、図１（ｂ）に示すようなメモリマ
ップになるというのが正確な表現である。

【００３１】このようなバスアダプタ１３を用いたプロ
セッサ１１と周辺装置１２との接続形態において、１６
ビットデータをアクセスする命令を実行する状況を検討
する。一例として、周辺装置１２のＰ０ポートとＰ１ポ
ートの各８ビットのデータをまとめて、１６ビットデー
タとしてアクセスする場合を考える。この場合には、プ
ロセッサ１１はＰ０ポートのアドレスを指定するわけで
あるが、１０１番地を指定することにより、メモリマッ
プ上で二重に見えているＰ０ポートの上位バイト側に対
応した像を使用する。

【００３２】ここで、以下に説明するデータのアクセス
において、プロセッサ１１が備えているミスアライメン
トデータのアクセス機能を利用するため、このミスアラ
イメントデータのアクセスについて簡単に説明する。

【００３３】ミスアライメントデータのアクセス機能を
備えたプロセッサがアクセスできるメモリ領域が例えば
図３（ａ）に示すように２つのメモリバンク１４，１５
からなり、プロセッサはこの２つのメモリバンク１４，
１５に対して連続した任意の２バイトのデータを１６ビ
ット・ワードとしてアクセスすることが可能とする。

【００３４】２つのメモリバンク１４，１５のうち、メ
モリバンク１４は下位ビット（Ｄ０〜Ｄ７）のデータバ
ス１６に対応し、メモリバンク１５は上位ビット（Ｄ８
〜Ｄ１５）のデータバス１７に対応している。これらの
メモリバンク１４，１５は、アドレスバス１８から与え
られるＡ１〜Ａ１９で示されるアドレスビットで指定さ
れる。また、それぞれのメモリバンク１４，１５は、ア
ドレスＡ０とプロセッサから与えられる選択信号（／Ｂ
ＨＥ）とによって、図３（ｂ）に示すような論理で選択
されるものとする。

【００３５】このような構成において、偶数番地のデー
タ・バイトをアクセスする時には、下位のメモリバンク
１４に対してデータ転送が行なわれ、奇数番地のデータ
・バイトをアクセスする時には、上位のメモリバンク１
５に対してデータ転送が行なわれる。

【００３６】さらに、上位及び下位のメモリバンク１４
，１５を１まとめにした１６ビットのワード単位でデー
タをアクセスする時に、アクセスすべきワードデータの
下位バイトが偶数アドレスで区切られている場合（下位
バイトが下位のメモリバンク１４に格納されている場合
）には、そのワードは「アライメント（整列）状態にあ
る」といい、プロセッサは１回のバスサイクルで１６ビ
ット・ワードデータをアクセスすることができる。

【００３７】一方、アクセスすべきワードデータの下位
バイトが奇数バイトで区切られている場合（下位バイト
が上位のメモリバンク１５に格納されている場合）には
、そのワードは「ミスアライメント（非整列）状態にあ
る」といい、アクセス動作には２バスサイクルが必要と
なる。１サイクル目のバスサイクルでは、上位のメモリ
バンク１５に対してワードデータの下位バイトが転送さ
れ、その後、メモリバンクのアドレスがインクリメント
され、２サイクル目のバスサイクルでは、下位のメモリ
バンク１４に対してワードデータの上位バイトが転送さ
れる。

【００３８】ミスアライメントデータのアクセス機能を
備えたプロセッサでは、これらのアクセス動作のシーケ
ンスを１つの命令によって自動的に行ない、また、プロ
セッサ内部で上位バイト及び下位バイトと上位のデータ
バス１７及び下位のデータバスとの対応関係も操作する
ことが可能となる。

【００３９】このようなミスアライメントデータのアク
セス機能を備えたプロセッサ１１へ周辺装置１２からデ
ータ転送を行なう場合に、プロセッサ１１は１０１番地
を指定して１６ビットのデータを読出す命令を実行する
。この１６ビットのデータは図１（ｂ）のメモリマップ
に示すように、１６ビット単位のワードの境界（この場
合、１０１番地と１０２番地の間の境界）を跨ぐため、
ミスアライメントデータとなる。そこで、２回に分けて
読み出しが行なわれる。

【００４０】まず、プロセッサ１１は１０１番地を指定
し、１６ビットのデータバスの上位８ビット（奇数アド
レスである１０１番地に対応）のデータを読み取る。次
に、１０２番地を指定し、１６ビットのデータバスの下
位８ビット（偶数アドレスである１０２番地に対応）の
データを読み取る。これらのデータをまとめて１６ビッ
トデータとし、１つのデータアクセス命令が完了する。

【００４１】本発明のバスアダプタ１３は、周辺装置１
２側の８ビットデータをコピーしてプロセッサ１１側へ
並列に転送するため、１００番地を指定しても１０１番
地を指定しても、同じＰ０ポートのデータが読み出され
る。同様に、１０２番地を指定しても、１０３番地を指
定しても、同じＰ１ポートのデータが読み出される。す
なわち、この１６ビットデータのアクセスでは、Ｐ０ポ
ートとＰ１ポートのデータが結合されて読み出されるこ
とになる。

【００４２】次に、プロセッサ１１から周辺装置１２へ
のデータ転送を説明する。この場合に、プロセッサ１１
は、１０１番地を指定して１６ビットデータを書き込む
命令を実行する。この１６ビットデータもミスアライメ
ントデータであり、２回に分けて書き込みが行なわれる
。

【００４３】まず、プロセッサ１１は１０１番地を指定
して１回目の書き込みを実行する。この時、１６ビット
のデータバスの上位８ビット（奇数アドレスである１０
１番地に対応）のデータが有効である旨を示す信号が出
力される。この信号は、プロセッサが備えている例えば
前述した選択信号（／ＢＨＥ）である。次に、１０２番
地を指定して２回目の書き込みを実行する。この時、１
６ビットのデータバスの下位８ビット（偶数アドレスで
ある１０２番地に対応）のデータが有効である旨を示す
信号が出力される。これらの動作により、１つの１６ビ
ットデータに対するアクセス命令が完了する。

【００４４】本発明のバスアダプタ１３は、プロセッサ
１１側の有効なバイトのデータを周辺装置１２側に転送
するよう動作する（但し上位バイト優先）ため、１回目
の書き込みでは上位バイト、２回目の書き込みでは下位
バイトのデータが、周辺装置１２側に転送される。すな
わち、この１６ビットデータのアクセスでは、Ｐ０ポー
トとＰ１ポートにデータが書き込まれることになる。

【００４５】以上の説明では省略したが、８ビットデー
タに対するアクセスの場合、二重に見えているどちらの
アドレスを指定しても、問題なく動作することは、言う
までもない。

【００４６】すなわち、Ｐ０ポートのアドレスは１０１
番地、Ｐ１ポートのアドレスは１０２番地と見なしてア
クセスすることにより、独立した８ビットデータアクセ
ス命令でも、両者を結合した１６ビットデータアクセス
命令でも、矛盾なく動作させることができる。

【００４７】例えば、Ｐ１ポートとＰ２ポートがひとま
とまりの１６ビットデータである場合には、Ｐ１ポート
のアドレスが１０３番地、Ｐ２ポートのアドレスが１０
４番地と見なせば良い。Ｐ０ポートは独立した８ビット
であるから、１００番地と見ても１０１番地と見ても問
題ないのは明らかである。

【００４８】以上説明したように、本発明のバスアダプ
タ１３を用いれば、ミスアライメントデータになるよう
なアドレスを指定することで、プロセッサ１１側がアク
セスを２回に分けるため、２つの８ビット入出力ポート
を結合した１６ビット入出力ポートに対して、１つの１
６ビットデータアクセス命令でアクセスすることができ
る。

【００４９】この時、バスアダプタ１３ではプロセッサ
１１側から与えられる信号のみで動作（双方のバスの接
続とデータの転送）しており、周辺装置１２の応答を待
つようなステップは存在しない。このため、タイミング
に余裕がなくなったり、バスアダプタ１３の構造が非常
に複雑になるという欠点は回避され、簡単な構成でデー
タ転送の高速化を図ることができるようになる。

【００５０】次に、３２ビットのバス幅を有するプロセ
ッサ２１に、８ビットのバス幅を有する周辺装置２２を
接続する場合の実施例を図４あるいは図５を参照して説
明する。

【００５１】このような場合には、図４（ａ）に示すよ
うな接続方法により、図４（ｂ）に示すようなメモリマ
ップを実現する方法がある。

【００５２】図４（ａ）に示す構成にあっては、周辺装
置２２からプロセッサ２１へのデータ転送時は、周辺装
置２２側の８ビットのバスＢ１４上のデータは、プロセ
ッサ２１側の３２ビットのバスＢ１５，Ｂ１６，Ｂ１７
，Ｂ１８上に転送される。

【００５３】すなわち、周辺装置２２側のビット０のデ
ータがプロセッサ２１側のビット０とビット８とビット
１６とビット２４に、周辺装置２２側のビット１のデー
タがプロセッサ２１側のビット１とビット９とビット１
７とビット２５に、……、周辺装置２２側のビット７の
データがプロセッサ２１側のビット７とビット１５とビ
ット２３とビット３１にそれぞれ対応して転送される。 したがって、プロセッサ２１から見たメモリマップは、
図４（ｂ）に示すように、周辺装置２２の４つの入出力
ポート（Ｐ０〜Ｐ３）のそれぞれが四重になって見える
。

【００５４】一方、プロセッサ２１から周辺装置２３へ
のデータ転送時には、周辺装置２３側の８ビットのバス
Ｂ１４へは、プロセッサ２１側の３２ビットのバスのい
ずれかのバイトデータがバスアダプタ２３によって転送
される。この場合のデータ選択方法は、先に説明した図
２（ｂ）に示したと同様であり、プロセッサ２１から各
バイト毎に与えられるバイトデータが有効か無効かを示
す選択信号（図示せず）により選択される。

【００５５】プロセッサ２１から見た場合、いずれのバ
イトデータに対応するアドレスに対してデータを転送し
ても、周辺装置２３の同じ入出力ポートに転送されるわ
けで、図４（ｂ）に示したようなメモリマップに見える
。

【００５６】厳密には、２つ以上のバイトで異なったデ
ータを転送しようとした場合には、上位に近いバイトの
データ転送が行なわれるから、そのようなデータ転送は
禁止されるべきである。このような制限の下で、図４（
ｂ）に示すようなメモリマップになるというのが正確な
表現である。

【００５７】次に、このようなバスアダプタ２３を用い
たプロセッサ２１と周辺装置２２の接続形態において、
１６ビットデータをアクセスする場合を説明する。一例
として、周辺装置２２の入出力ポートＰ０とＰ１の各８
ビットのデータをまとめて１６ビットデータとしてアク
セスする場合を考える。

【００５８】このような場合には、プロセッサ２１は、
Ｐ０ポートのアドレスを指定するわけであるが、１０３
番地を指定することにより、メモリマップ上に四重に見
えているＰ０ポートの最上位バイトに対応した像を使用
する。

【００５９】周辺装置２２からプロセッサ２１へのデー
タ転送では、プロセッサ２１は１０３番地を指定して１
６ビットデータを読み出す命令を実行する。この１６ビ
ットデータは、３２ビット単位のワード境界（この場合
、１０３番地と１０４番地の間の境界）を跨ぐため、ミ
スアライメントデータとなり、２回に分けて読み出しが
行なわれる。

【００６０】まず、プロセッサ２１は１０３番地を指定
し、３２バイトの最上位バイト（ここが１０３番地に対
応）を読み取る。これが、目的の１６ビットデータの下
位バイトに相当する。次に、１０４番地を指定し、３２
ビットの最下位バイト（ここが１０４番地に対応）を読
み取る。これが、目的の１６ビットデータの上位バイト
に相当する。これらを結合することにより、周辺装置２
２の入出力ポートＰ０とＰ１の各８ビットのデータをま
とめた１６ビットデータがアクセスされる。

【００６１】一方、プロセッサ２１から周辺装置２２へ
のデータ転送では、プロセッサ２１は、１０３番地を指
定して１６ビットデータを書き込む命令を実行する。こ
の１６ビットデータもミスアライメントデータとなり、
２回に分けて書き込みが行なわれる。

【００６２】まず、プロセッサ２１は１０３番地を指定
し、３２ビットの最上位バイト（ここが１０３番地に対
応）のみが有効である信号を出力しつつ書き込みを実行
する。次に、１０４番地を指定し、３２ビットの最下位
バイト（ここが１０４番地に対応）のみが有効である信
号を出力しつつ書き込みを実行する。これが、目的の１
６ビットデータの上位バイトに相当する。これらの動作
により、１６ビットデータが、周辺装置のＰ０ポートと
Ｐ１ポートに書き込まれることになる。

【００６３】以上の説明では省略したが、８ビットデー
タに対するアクセスの場合には、四重に見えているどの
アドレスを指定しても、問題なく動作することは、言う
までもない。すなわち、Ｐ０ポートのアドレスは１０３
番地、Ｐ１ポートのアドレスは１０４番地と見なしてア
クセスすることにより、独立した８ビットデータのアク
セス命令でも、両者を結合した１６ビットデータのアク
セス命令でも、矛盾なく動作させることができる。

【００６４】図４に示した実施例では、プロセッサ２１
側の３２ビットのバスの内、最上位バイトのバスＢ１８
と最下位バイトのバスＢ１５しか使用していない。図４
（ｂ）に示すメモリマップにあっては、１０１番地や１
０２番地に見えているＰ０ポートのデータは参照されて
いないということである。

【００６５】そこで、それらのバイト位置、あるいは番
地に対応する部分の機構を省略することが可能である。 その実施例を、図５に示す。図５に示した接続形態にお
ける転送動作は図４に示した実施例と全く同じであるこ
とは、言うまでもない。

【００６６】最後に、３２ビットのバス幅を持つマイク
ロプロセッサに、１６ビットのバス幅を持つ周辺装置を
接続する場合の実施例を説明する。このような場合には
、プロセッサのアドレスは８ビット（バイト）単位に設
定されているであろうが、バスアダプタとしては２バイ
トをひとまとめにして、プロセッサ側が１６ビット毎の
２つの部分に分かれていると考える。これにより、図１
で説明した実施例において、ビット幅を全て２倍に変更
したものと同一になる。

【００６７】図６（ａ）において、周辺装置２４は、１
６ビット幅（Ｐ０ＨとＰ０Ｌを接合したもの等）の４つ
の入出力ポートを備え、バスアダプタ２５により３２ビ
ットのバス幅を有するプロセッサ２６に接続されており
、図６（ｂ）に示したようなメモリマップとなる。

【００６８】このような接続形態において、３２ビット
データ（例えば、上位からＰ１Ｈ、Ｐ１Ｌ、Ｐ０Ｈ、Ｐ
０Ｌをひとまとめにしたデータ）をアクセスする場合、
１０２番地を指定して３２ビットデータをアクセスする
命令を実行すればよい。１０２番地からの３２ビットデ
ータは、ミスアライメントデータとなるため、プロセッ
サ２６は１０２番地と１０３番地を対象とした１６ビッ
トのデータ転送アクセスと、１０４番地と１０５番地を
対象とした１６ビットのデータ転送アクセスの２回のア
クセスに分割する。これにより、Ｐ１Ｈ、Ｐ１Ｌ、Ｐ０
Ｈ、Ｐ０Ｌのポートをひとまとめにした３２ビットデー
タを１命令でアクセスすることができる。

【００６９】このように、本発明の実施例では、８ビッ
トのバス幅を有する周辺装置をきわめて容易に１６ビッ
トのバス幅を有するプロセッサや３２ビットのバス幅を
有するプロセッサに接続し、２つの８ビット入出力ポー
トを結合した１６ビットデータに対して、極めて自然に
１６ビットのデータアクセス命令を用いて読み出し／書
き込みを実行することができる。

【００７０】また、１６ビットのバス幅を有する周辺装
置を３２ビットのバス幅を有するプロセッサに接続し、
２つの１６ビット入出力ポートを結合した３２ビットデ
ータに対して、極めて自然に３２ビットのデータアクセ
ス命令を用いて読み出し及び書込みを実行することがで
きる。

【００７１】したがって、プロセッサ側から与えられる
信号のみに基づいてデータ転送と信号線の切り替えを実
行するバスアダプタを用い、多くのプロセッサが備える
ミスアライメントデータに対するデータアクセス機能を
利用することにより、非常に単純な構造であるにも係わ
らず、動作タイミング上の余裕を減らすことなく、ポー
トサイズ（バス幅）が異なるマイクロプロセッサとスト
レージデバイス（周辺装置やメモリ装置）を接続するこ
とができる。

【００７２】これは、バス幅が異なるマイクロプロセッ
サと周辺装置の接続を容易にし、そこで必要となるバス
アダプタのコストや消費電力を低下させるとともに、プ
ロセッサや周辺装置の応用範囲を広げることに寄与する
ことになる。

【００７３】なお、本発明は、上記実施例に限定される
ことはなく、その主旨を逸脱しない範囲で広く適用でき
ることは勿論である。また、図２（ｂ）において、デー
タ選択機能の動作を説明する際に、上位バイト側が優先
になるような場合の例で説明したが、別の実施態様とし
て、下位バイト側が優先になるようなデータ選択機能を
持たせるようにしてもよい。

【００７４】

【発明の効果】以上説明したように、この発明によれば
、ミスアライメントデータに対するアクセス機能により
アクセスされるデータを並列に分配しあるいは択一的に
選択することによってプロセッサと外部装置間でのデー
タ転送を行なうようにしたので、簡単な構成によりデー
タ幅の異なる装置間におけるデータ転送の高速化を達成
し得るバスインターフェイス装置を提供することができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例を示す図である。

【図２】図１に示す実施例における要部構成及びその動
作を示す図である。

【図３】この発明で使用されるアクセス機能を説明する
ための図である。

【図４】この発明の他の実施例を示す図である。

【図５】この発明の他の実施例を示す図である。

【図６】この発明の他の実施例を示す図である。

【図７】プロセッサと周辺装置との従来技術による接続
形態を示す図である。

【図８】プロセッサと周辺装置との従来技術による接続
形態を示す図である。

【図９】プロセッサと周辺装置との従来技術による接続
形態を示す図である。

【符号の説明】

１，１１，２１，２６　　プロセッサ ２，１２，２２，２４　　周辺装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　入力ポートと出力ポートとが第１のバ
   ス幅である外部装置から出力される第１のバス幅のデー
   タを第１のバス幅のｎ（ｎ≧２）倍である第２のバス幅
   の入出力ポートを有するプロセッサに第１のバス幅毎に
   並列に転送する第１の転送手段と、前記プロセッサから
   第１のバス幅のデータ毎に対応して出力される選択信号
   にしたがって前記プロセッサから出力される第２のバス
   幅のデータから択一的に第１のバス幅のデータを選択し
   て前記外部装置に転送する第２の転送手段とを有するこ
   とを特徴とするインターフェイス装置。
2. 【請求項２】　　入力ポートと出力ポートとが第１のバ
   ス幅である外部装置に対してミスアライメントデータの
   単一命令アクセス機能を備えて第１のバス幅のｎ（ｎ≧
   ２）倍である第２のバス幅の入出力ポートを有するプロ
   セッサが前記外部装置に対してアクセスデータがミスア
   ライメント状態となるように前記外部装置から前記プロ
   セッサへのデータ転送命令を実行した時に、前記外部装
   置の異なる入出力ポートから順次出力される第１のバス
   幅のそれぞれのデータを前記プロセッサに第１のバス幅
   毎に並列に転送する第１の転送手段と、前記プロセッサ
   が前記外部装置に対してアクセスデータがミスアライメ
   ント状態となるように前記プロセッサから前記外部装置
   へのデータ転送命令を実行した時に、前記プロセッサか
   ら第１のバス幅のデータ毎に対応して出力される選択信
   号にしたがって前記プロセッサから順次出力される第２
   のバス幅のそれぞれのデータから択一的に第１のバス幅
   のデータをそれぞれ選択して前記外部装置の異なる入出
   力ポートに転送する第２の転送手段とを有することを特
   徴とするバスインターフェイス装置。