JPS595936B2 - 多重モ−ド記憶装置 - Google Patents

Description

【発明の詳細な説明】 発明の分野 本発明は多重モード記憶装置、特にアドレスおよび記憶
場所間における関係が固定していないスタツキング（Ｓ
ｔａｃｋｉｎｇ）、マツピング（Ｍａｐｐｉｎｇ）およ
びその他のモードで作動すべく制御され得る記憶装置に
かＸわる。

従来技術 記憶装置としては例えば磁心、半導体、メツキ線等多く
の異なる型式のものがあり、それらはビツト当りの値段
、アクセスおよびサイクル時間そして他の特性において
極めて多様である。

しかしながら、かＸる記憶装置の基本的動作モードとし
てはすべて同じである。記憶場所の１つを識別するため
のアドレスは中央処理装置から或はダイレクト・メモリ
ーアクセス（ＤＭＡ）チャネルに溢つて記憶装置に伝達
される。仮りに読出し動作が行われるとすると、識別さ
れている場所におけるデータが出力データ線に印加され
、そしてもしも書込み動作が行われる場合、入力線上の
データは指定された場所に書込まれる。記憶装置は云わ
ゆる″Ａｄｄ−０ｎ”メモリーの如き自己包含ユニツト
とすることができ、その６ａｄｄ−０ｎ゛メモリーは拡
張のためにその初期設定後にシステムに追加されるもの
である。

他方、記憶装置が中央処理装置（ＣＰＵ）を収容する同
じ包囲体内における１つもしくはそれ以上のカード上に
含まれることもある。本発明においては、自己包含型で
あるかどうかに関係なくあらゆる型式の記憶装置に適用
できるものであつて、その際重要なことは記憶装置自体
とＣＰＵ，．ＤＭＡチヤネル、或は他のアドレス発生装
置間を区別することである。ＣＰＵもしくはＤＭＡチヤ
ネルに関する限り、アドレス線に印加されるアドレスは
、データが書込まれたりもしくは読出されたりする記憶
装置（メモリー）におけるそれぞれの場所を表わしてい
るような従来型の記憶装置によつて解釈される。この明
細書においていわゆる゛記憶装置゛或ばメモリー”と云
う語はＣＰＵによるかもしくはＤＭＡチヤネルに沿つて
それに伝達されるアドレスビツトにおいて動作するハー
ドウエアを意味し、そして読出し／書込みおよび別な制
御信号に従つてデータ線上にある語すなわちワードを記
憶するかもしくはワードをデータ線に供給する。゛メモ
リー゛とそれとインターJャGースする別なユニツトとの
間における分割線についてのその理解は、本発明による
記憶装置がそれらに対して拡張されたアドレス上で動作
する従来技術におけるものとはかなり異なつているアド
レス上で動作するので極めて重要である。発明の目的 本発明における記憶装置すなわちメモリーは通常の方法
でデータを記憶したり供給することに加えて別なモード
すなわちマツピングおよびスタツキングモードで動作す
ることができる。

広い意味におけるマツピングおよびスタツキングと云う
概念は新しいものではないが、本発明の記憶装置におけ
るマツピングおよびスタツキング動作は、後程記述され
る如く、従来知られているものとはかなり異なつた方法
で実施される。（例えば、スタツキングモードで動作す
る場合、本発明での記憶装置は記憶場所の識別の一部と
してよりはむしろサブモード動作を表わしているものと
しての幾つかのアドレスビツトを取扱つている。）しか
し多分一層重要なことは、本発明でのマツピングおよび
スタツキング機能はその記憶装置内で制御されるもので
、他方従来技術におけるかＸる機能は記憶装置の外部で
制御されていたと云う事実であろう。従来技術において
、アドレスは記憶装置の外部で変更されるが、一旦変更
されたアドレスはその記憶装置に伝達され、それはその
伝達されたアドレスと関連のある特別な場所を表わして
いる。このことは、メモリーに伝達されるアドレスと物
理的記憶場所との間に固定の対応関係を有さない本発明
の記憶装置とは対照である。本発明の一般的な目的は、
受信されたアドレスと記憶場所との間の関係が固定され
ておらず、しかもマツピングおよびスタツキングモード
において動作でき、その際、そのマツピングおよびスタ
ツキング機能はそれに伝達されるアドレスに従つてメモ
リー自体にて制御され、そのメモリー動作はそれに伝達
されるアドレスと物理的記憶場所との間に１対１の対応
関係のないように行われる記憶装置（メモリー）を提供
するにある。

本発明の他の目的は、記憶装置がマツピングモードで動
作するときの高度な融通性を提供することである。

如何なるページのアドレスすなわち６空間゜゛或は“ス
ペースもその記憶装置内でのアドレス境界に関係なく何
等かの等しい寸法のページの記憶場所上にマツピングさ
れるものであり、これはアドレススペースのページがア
ドレス境界が固定されていない等しい寸法のメモリーペ
ージ上にマツピングされる従来技術からは区別し得るも
のである。本発明の別な目的は、記憶装置がスタッキン
グモードで動作する場合、極めて大きな数の記憶場所に
おけるデータの記憶を制御し（これが広範なアドレス空
間を１使用しつくずことなくして広範なバツフア記憶を
可能にする）、そしてアドレスビツトのあるものに従つ
てスタツキング動作自体を変えるべく、その記憶装置に
伝達される制限された数のアドレスを与えることである
。

発明の要約 本発明をより適切に理解するには、云わゆる゛計算機ア
ドレススペースとメモリーアドレス（記憶装置における
物理的記憶場所を識別する）とを区別することが必要で
ある。

中央処理装置の指令語におけるビツト数に依存して、そ
こにはメモリーアドレスを識別するのに利用し得るある
制限されたビツト数が存在する。例えば、１６ビツトが
２１６（６４Ｋ）アドレスのうちの１つを識別するため
に利用される。こうした６４Ｋアドレス（Ｋ＝１０２４
）はデータ処理システムの云わゆる゛アドレス空間゛を
含んでいる。６４Ｋの記憶場所はそのアドレス空間にお
ける６４Ｋアドレスにより１対１の基準で識別される。

６４Ｋのアドレスのすべてがそれぞれのメモリー場所を
識別するために使用されるシステムにおいて、採用され
る最大量のメモリーは６４Ｋメモリーであつて、それは
その記憶装置を拡張するための手段（ハードウエアもし
くはソフトウエア）を何も含んでいない。

従来技術においては、アドレス空間が制限されているに
もかＸわらずより大規模な記憶装置が使用できる技術が
ある。

かＸる技術としては１ページメモリ一（Ｐａｇｅｄｍｅ
ｍＯｒｙ）゜゛が知られている。与えられる゛物理的”
メモリーの数は各々が２Ｋ場所のページ（或は別な量）
に分割される数１０万の記憶場所にも及ぶことがある。
この物理的メモリーは各々が２Ｋページの制限されたプ
ログラムアドレス空間をその物理的メモリーにおける大
きな数のページの１つにマツピングすることにより、一
層小さなプログラムアドレス空間（例えば、６４Ｋ場所
或は各々が２Ｋ場所の３２ページ）を有する計算機と共
に利用される。実際の場合、２Ｋページのプログラムア
ドレス空間内におけるアドレスは物理的メモリーにおけ
る２Ｋページのスターテング・アドレスに関連づけられ
る。如何なる時刻においても、全体のプログラムアンド
レス空間は６４Ｋ場所（この例の場合）を越えることを
決してないけれども、アクセス可能な物理的メモリーの
実際の量は、その計算機における１つもしくはそれ以上
のプログラムの動作中に、物理的メモリー上へのプログ
ラムアドレス空間のマツピングを時々選択的に変更する
ことにより有意義に大きくされる。時には、ＣＰＵ内に
おける一組の６再配量゛レジスターが処理装置のより小
さなプログラムアドレス空間を記憶装置のより大きな物
理的アドレス空間上にマツピングするために使用される
。各種の従来技術によるマツピング処理装置が共通して
いることはそれらがハードウエア或はソフトウエア制御
の下でＣＰＵ自体において成就されることである。

物理的記憶装置に関する限り、アドレスがかＸる記憶装
置のいづれかに伝達される場合、それは常にその記憶装
置における同一の物理的記憶場所を識別する。ワードす
なわち語は記憶装置に書込まれるかもしくはそこから読
出されるが、しかしその動作に含まれる記憶場所は常に
その記憶装置のアドレス線入力に現われる特定のアドレ
スと独特に関連づけられる。更に、従来技術におけるマ
ツピング技術は、そのプログラムアドレス空間における
何等かの２Ｋ（或は別なデイメ＞′７３ン）４−ジが補
助的記憶装置にぉける予め決められた２Ｋページ上にの
みマツピングされると云うように一般的には融通性に乏
しいのである。通常の場合、その物理的記憶装置におけ
るページについての物理的境界（アドレス）は固定され
ている。本発明の原理によると、本発明のメモリーシス
テムは、補助記憶装置に加えて、より小さなスタツク兼
マツプ・ポインター・メモリー（ＳＭＰＭ）、および例
えばＣＰＵによりそのシステムに伝送されるアドレスを
変更するための論理回路を含んでいる。

ＳＭＰＭの゛ゞマツプ・ポインター′５区間は補助記憶
装置における特定な語をアクセスすべく到来するアドレ
スと関係づけて用いられる。かくして、マツピングは記
憶装置自体において行なわれる。更に、このシステムは
特に融通性があり、この補助記憶装置における如何なる
ページのスターチインクアドレスも任意に選び出される
。これはその補助記憶装置におけるページが重複するの
を可能にしている。補助記憶装置における全ページはそ
れが全容量で使用されない場合でさえいわゆる゛むだ”
になることはない。従来技術の場合、もしもあるページ
が充満されないとすると、その容量の一部は未使用とな
り、或はもしもあるページにおける別な組合せのデータ
或は指令の一部を記憶しようとする場合、連繋手段が施
されなければならなかつた。しかしながら、本発明の場
合、もしも１つのページが完全に使用されないことが解
ると、別なページがその完全に利用されていないページ
でのある中間点において始まるように作られている。Ｓ
ＭＰＭのマツプ・ポインター区間の内容に依存して、そ
の補助記憶装置のページ（或はプロツク）はすべての有
り得る組合せにおいて連続、分離或は重複される。

実際の場合、補助記憶装置における切換ページは単にＳ
ＭＰＭのマツプ・ポインター区間における新しい値の書
込みを伴なつている。これは、プログラマーに１つのプ
ログラム或はデータプロツクから別なものに敏速にしか
も容易に切換えることを可能にしている。マツピングを
このように融通性のあるものにするには、ＳＭＰＭの内
容を交換可能にする必要がある。これはそのシステムが
後程述べられるようにＳＭＰＭモードにおいて動作され
る場合に達成される。

通信分野における長いメツセージを処理する際の大きな
問題の１つとしては、ある種のバツフアにそのメツセー
ジを一時的に記憶することがしばしば必要なことである
。

標準として、各々の到米するキャラクタは異なる記憶場
所に記憶されそして引続くキヤラクタ一は隣接の場所に
記憶される。従来では、かかる記憶（および引続く検索
）を達成するのに、スタツク．ポインター・アドレスが
ＣＰＵにより維持されそして取扱われる。このアドレス
はキャラクタ一が記憶されたり或はキャラクタ一が検索
されたりする次に利用し得るもしくは最後に使用された
記憶場所のいづれかを識別する。記憶期間中、そのスタ
ツク・ポインターは新しいキャラクタ一の記憶或は検索
に先立つて漸増されたりもしくは漸減されたりする。そ
のスタツク・ポインターは制限されたアドレス空間にお
けるアドレスを常に指示するので、使いきるアドレス空
間は利用されるバツフアの全量に等しくそしてその制限
されたアドレス空間はもしも大きな数のバツフアもしく
は異常に長いバツフアが採用される場合にはすぐに使い
きつてしまうことは明らかである。本発明によると、こ
れはそのシステムがスタツキングモードで作動される場
合にその補助記憶装置における引続く場所をアクセスす
べくそのアドレス空間での同じアドレスを使用すること
によつて避けることができる。

メッセージの引続くキャラクタ一が記憶（或は検索）さ
れると、同一のアドレスが本発明の記憶装置に伝達され
る。そのアドレスはＳＭＰＭのスタツク・ポインター区
間に含まれているスタツク・ポインターをアクセスする
。そのスタツク・ポインターはまた補助記憶装置におけ
る場所を指示する。引続くキヤラクタ一を処理するのに
必要とすることは、その記憶装置のために、スタツキン
グモードで動作しているときに引続くメモリーアクセス
上におけるＳＭＰＭでの適切なスタツク・ポインターを
自動的に漸増させるかもしくは漸減させることである。
この様にして、大きな量のバツフア空間（補助記憶装置
）がシステム制限されたプログラムアドレス空間上で全
くコンパクトにして有効に利用され、それに関連のソフ
トウエアも簡単化される。融通性を更に高めるために、
アドレス空間での８つのアドレスがＳＭＰＭにおける同
一のスタツク・ポインターをアクセスするために利用さ
れる。

（恐らくは数千ものキャラクタ一を補助記憶装置に記憶
させるために、わずかに８個のアドレスが必要とされる
のみであることから、なおも相当な節約をすることがで
きる。）８つのアドレスは同一のスタツク・ポインター
をアクセスするために使用されているが、そのシステム
に実際に伝達される８つのアドレスのうちの特定の１つ
が特定の動作モードを決定する。例えば、アドレスの１
つはスタツク・ポインターの漸増を制御しそして別なも
のがスタツク・ポインターの漸増を制御する。かくして
本発明の記憶装置に伝達されるアドレスにおけるビツト
のあるものはアドレスの一部としては取扱われず、その
代り、それらはそれぞれのサブモード動作（広いスタツ
キングモード内で）を匍蜘するための命令として取扱わ
れる。そしてマツピングモードにおける如く、そのスタ
ツキング機能はその記憶装置内で行われる。これはハー
ドウエアに何等の変更も要求されないので、本発明での
記憶装置の既に存在するシステムへの適用を簡単にして
いる。請求範囲の説明 先づ特許請求の範囲中周知となつているのは第１の要素
即ち各々が夫々のアクセスアドレスをもつ第１の複数の
記憶場所である。

これはＡＣＳ自体であり、如何なる主メモリも各記憶場
所は夫々のアクセスアドレスをもつている。この要素は
明かに古いがしかし他のすべては新しく少くとも種種の
要素が組合わされている仕方は新しい。事実本願発明は
多量モード記憶装置であり、吾々の知るところでは従来
技術のメモリはすべてた〜１つのモードで操作される。
次に特許請求の範囲を要素毎にみてみると、（Ａ）前述
したように第１の複数の記憶場所はＡＣＳ自体（第１図
ＡＣＳ、第１３図１３００）で６４Ｋメモリである。

メモリにおける各記憶場所は夫々のアクセスアドレスを
もつ。主メモリの特殊の記憶場所にアクセスし或は操作
を行うために特自の夫々のアドレスが先づ得られなけれ
ばならないからアクセスアドレスという言葉が用いられ
る。（Ｂ）第２の複数の記憶場所はＳＭＰＭ（第１図Ｓ
ＭＰＭ第１１図１１００）でた父２５６のワードをもつ
小メモリである。

このメモリ内の各ワードは又アクセスアドレスをもちそ
れは１２５６のアドレスの１つである。少くともＳＭＰ
Ｍ内の記゛億鴨所のいくつかはＡＣＳ内の記憶場所のア
クセスアドレスを示すワードを含んでいる。

（前述の記載に関してシステムがマツピングモードで操
作されている時にＳＭＰＭワードのいくつかはＡＣＳ内
の夫々のページを示すためのマツピング「ポインタ」で
ありそしてシステムがスタツキングモードで操作される
時にはＡＣＳの夫々のバツフア領域のアドレスを示すス
タツキング［ポインタ」である。っ 複数のデータ線（
第１２図の最下部の″ＰＤＰ−１１Ｕｎｉｂｕｓへ′２
の単一ケーブルで示される１６本の線）は書込まれるワ
ード或は読出されるワードのデータをはこぶためにコン
ビユータよりシステムに延びている線である。

））データを転送するための手段１２０４，１２０６，
１３１０，１３１２，１１１６はシステムが直接マツピ
ング及びスタツキングモードで操作される場合ＡＣＳデ
ータの書込み或はＡＣＳよりデータの読出しを匍脚する
。データを転送するための手段は又システムがＳＭＰＭ
モードで操作される時ＳＭＰＭにワードの書込みを制御
する。かくてデータを転送するための手段は第１の複数
（ＡＣＳ）或は第２の複数（ＳＭＰＭ）における記憶場
所とデータ線の間でデータの転送を匍脚すると言える。
用いられるＡＣＳ或はＳＭＰＭの場所は「導き出された
もしくは計算されたアクセスアドレス」により決定され
る。このアクセスアドレスが如何に計算されるか（コン
ピユータにより転送されるアドレスより）は特許請求の
範囲の後半に述べられている。明かにシステム全体では
ＡＣＳのデータの読出しと書込み及びＳＭＰＭのデータ
の書込みを制御するのに用いられる要素は多い。しかし
５つの最も重要な要素だけをこＸに示す。プロツク１２
０４はＡＣＳよりデータ線に読出すデータワードを与え
る。ブロツク１２０６はコンピユータより移送されるデ
ータワードを受ける。プロツク１３１０はＡＣＳのデー
タワードの書込みを制御しブロツク１３１２はＡＣＳよ
りのデータワードの読出しを匍脚する。最後にプロツク
１１１６はＳＭＰＭ（システムがＳＭＰＭモードで操作
される時）のワードの書込みを制御する。））複数のア
ドレス線（第１０図の下右のプロツク１００２にいたる
単一ケーブルで示される）はコンピユータがアドレンを
移送する１８本の線である。

卜つ あるアドレスがコンピユータから受信される時そ
れがシステムが承認する４ののグループのうちの１つの
アドレスに含まれることを検証する必要がある。

これ等の４つのグループアドレスは第１図に示されるよ
うに直接領域、マツピング領域ＳＭＰＭ領域並びにスタ
ツキング領域である。検証手段は７１０，７２０，７１
４，８３２，８３４，８０６，８０８，８３０，８０２
，８０４である。

（Ｇ）もし検証手段が、コンピユータより受信されたア
ドレスが操作が行なわれている１つであることを確かめ
ると（又４つのタイブのうちのどれが操作が行われてい
るかを検証手段は決定するが）導き出し手段すなわち計
算手段はＡＣＳからＳＭＰＭのいずれかの記憶場所のア
クセスアドレスを計算する。

データ転送手段により用いられるのはこのアドレスであ
る。システムが直接マツピング及びスタツキングモード
で操作されている時に計算されるアクセスアドレスはＡ
ＣＳの記憶場所のアクセスアドレスである。又システム
がＳＭＰＭモードで操作されている時計算されるアクセ
スアドレスはＳＭＰＭの記憶場所のアクセスアドレスで
ある。検証手段の動作に応答する手段には１２１０，１
２１８，１２１６があり、第２の複数（ＳＭＰＭ第１１
図の１１００）の記憶場所における受信されたメモリア
ドレスを判別する手段には１２１０，１２１８，１２１
６がある。明かにアクセスアドレスを計算するのに多く
の要素がともなわれており第１２図では１２１０，１２
１８，１２１６と３つの最も重要なものだけを示してい
る。次に特許請求の範囲第２頁第１２行の「前記計算手
段は、前記第２の複数の記憶場所のうちの・・・・・・
・・・・・・」以降においてはスタツキング及びマツピ
ングモードのシステ人操作について示されており、シス
テムがマツピング及びスタツキングモードで操作されて
いる時ＡＣＳに対しアクセスアドレスを計算するための
２つの最も重要な要素が１１１２と１２１６とである。

要素１１１２はコンピユータより受信されたアドレスに
応答してＳＭＰＭｌｌＯＯの記憶場所を示す。ＳＭＰＭ
のこの場所に記憶されたワードはそれからケーブル１１
３０に読出される。ある場合にはケーブル１１３０上の
ワードは実際にＡＣＳの所望場所のアクセスアドレスで
ある。他の場合には加算器１２１６がＡＣＳに必要とさ
れるアクセスアドレスを計算もしくは導き出すために用
いられつまりコンピユータより転送されたアドレスにお
けるあるビツトに従つてＳＭＰＭより読出されるアクセ
スアドレスに加算器が所定の操作を行いすなわち加算器
はＡＣＳに対し最後のアクセスアドレスを計算する。

行われる特別操作はコンピユータから転送されるアドレ
スを含むアドレスのグループ（マツピング或はスタツキ
ング領域）に左右される。（ロ）特許請求の範囲第３頁
１行目以降は、どのアドレスグループ（マツピング或い
はスタツキング）がコンピユータにより転送されるアド
レスを含むかによつて、計算手段１２１０，１２１８，
１２１６の操作するモードが決定されることを簡単に述
べている。全体説明 次に実施例の説明に入いる前に各種モード動作や発明の
全体を把握し易くするため概要について下記に述べてみ
る。

代表的なメモリは６４Ｋの記臆場所をもつており各々は
異るアドレスを有する。

複数のアドレス線と複数のデータ線がメモリとコンピユ
ータの間に接続されている。アドレスがコンピユータか
らメモリに転送されそしてワードがメモリに書込まれる
時にデータ線に現われるワードは転送されたアドレスに
より表わされた記憶場所に記憶される。他方ワードがメ
モリより読出される場合転送されたアドレスにより表わ
された場所に記憶されたワードはコンピユータへの転送
のためデータ線にメモリにより与えられる。注意すべき
重要な点はメモリにより受信される各アドレスは夫々の
記憶場所のみを示すように用いられることである。各６
４Ｋアドレスは６４Ｋの記憶場所の１つと独自に関係す
る。本願発明の重要点は受信されたアドレスが夫々の記
憶場所と独自に関係しないことである。真に或るアドレ
スが受信されるとシステムはその際他のアドレスを導き
出すもしくは計算するように操作する。実際に特別の記
憶場所を示すのはこの他のアドレスである。実際コンピ
ユータから受信されたアドレスは記憶場所を示すために
他のアドレスに変換される。しかし異るグループの受信
アドレスは違つた方法で変換される。受信アドレスが変
換されうる４つの異る方法がある。これ等のうち３つは
システムに含まれる第２のずつと小さなメモリの制御の
下にある。この第２のメモリは本願では「スタツク及び
マツプポインタメモリ」或はＳＭＰＭと称される。シス
テムが操作されうる４つのモードのうちの３つにおいて
アドレス変換を制御するために実際に用いられるのはＳ
ＭＰＭに記憶される情報である。第１図では我々はシス
テムの操作を記号の形であられそうと試みた。図の右側
のＡＣＳは６４Ｋメモリを表わし図の左側の６４Ｋコン
ピユータアドレススペースは物理的なものではなく、そ
れは単に６４Ｋのアドレス即ち番号をあられす。通常の
メモリではこれ等の６４Ｋのアドレスの各々はＡＣＳ内
の記憶場所の１つと独自に関係する。しかしそれは本願
発明装置の場合ではない。実際に、本発明装置はすべて
の６４Ｋの可能なアドレスに応答すらしない。その代り
本願発明の装置は直接領域マツピング領域ＳＭＰＭ領域
並びにスタツキング領域として第１図に示す４つのグル
ープに含まれるアドレスにのみ応答する。受信されろア
ドレスがこれ等の４つの領域の夫々の１つに含まれる時
には何時でも装置は４つの異るモードのうちの夫々の１
つで操作する。ＳＭＰＭ（２５６ワードよりなる）の情
報はマツピングＳＭＰＭ或はスタツキング領域に含まれ
るどんなアドレスの変換を告１脚するのにも用いられる
。ＳＭＰＭは直接領域に含まれるアドレスの変換を制御
するには用いられない。理解するのに最も容易な操作モ
ードは直接モードである。直接領域内のアドレスが受信
される時何が生ずるかは第１図および第２図に記号で示
される。直接領域内に含まれる如何なるアドレスも予め
定義された領域幅（４Ｋの倍数）により簡単に変換され
る。直接アドレス内の各アドレスは特定な記憶場所と独
自に関係するがこの関係はそれにより各アドレスが変換
される予め定義された領域幅で決定される。この予め定
義された領域幅げ変えらられ。第１図の下で直接モード
の操作が直接領域においてすべてのアドレスにより記号
化され、この直接領域は６４Ｋメモリ内の引続く記憶場
所（ＡＣＳ）の等しい番号と関係し直接アドレスにおけ
るアドレスよりＡＣＳアドレス「オフセツト」される。
直接モードの操作は４つのモードのうち最も重要ではな
い。マツピング領域内のアドレスは異るグループ即ちペ
ージ（第１図及び第３図）に分割される。各ページはＳ
ＭＰＭにおける記憶場所の夫々の１つに関係する。受信
されたアドレス領域に含まれる時には何時でもシステム
は先づノそのアドレスを含むマツピング領域内でページ
を決定し、それからＳＭＰＭの夫々の記憶場所に記憶さ
れるワードもしくは語をみる。

ＳＭＰＭに記憶されたワード（アドレス）は主メモリの
記憶場所のアドレスを導き出すもしくは計算するために
受信されたアドレス内のあるビツトに加えられる。第１
図に関してマツピング領域内の各ページに対し主メモリ
（ＡＣＳ）内に応答する領域がある。しかしＡＣＳ内の
ページは必ずしも連続していない。即ちそれ等はＡＣＳ
内のどこかに位置されうる。それ等が位置する場所即ち
アドレスはマツピング領域内のアドレスが受信される時
は何時でも打診されているＳＭＰＭワードにより決定さ
れる。マツピングモードでは直接モードにおけるように
各受信されたアドレスは尚ＡＣＳ内の独自の記憶場所を
示すことに注意することが重要である。各受信されたア
ドレスはＳＭＰＭ内の場所に含まれるワードにより決定
される領域幅によつで変換される。しかし各受信された
アドレスは尚ＡＣＳ内の特定な記憶場所と尚関係してい
る。勿論ＳＭＰＭの内容を変えることによりマツピング
領域の各受信されたアドレスはＡＣＳ内の異る記憶場所
に関係するようになりうる。

記憶保護に関する限りおそらく最も重要であるのはスタ
ツキングモードである。スタツキングモードに関する独
自のものは同じアドレスがコンピユータからメモリシス
テムに繰返し伝えられうることでしかも同じアドレスが
システムにより受信されるたびにＡＣＳの異なる記憶位
置が（あるワードをコンピユータへ転送するためにＡＣ
Ｓの外へ読み込ませ、或いはコンピユータから受けられ
たあるワードをＡＣＳ上に書き込ませるために）識別さ
れる。システムがマツピングモードで操作される場合ア
ドレス変換を制御するように用いられるＳＭＰＭ内に記
憶された情報は変えられない。

（それはＡＣＳ内にページを動かすように望まれる場合
にのみ変えられるかいつたんＡＣＳ内の適当なワードを
書くことによりセツトされるとＳＭＰＭワードは変えら
れない。）しかしシステムがスタツキングモードで操作
される時は何時でも受信されたアドレスはＳＭＰＭ内の
関連ワードを変えさせることになる。ＡＣＳ内の記憶位
置を実際に示すのはＳＭＰＭワードである。例えばコン
ピユータから受信されたアドレス２０００がＳＭＰＭ内
のワード１００と関係し、又ＳＭＰＭ内のワード１００
が最初数字４１２４を含むと仮定してみると更にアドレ
ス２０００が受信される時は何時でもＳＭＰＭの位置１
００に記憶されたワードはＡＣＳの位置のアドレスとし
て用いられそれにワードが書き込まれ或はそれよりワー
ドが流出されそしてそれに加えてＳＭＰＭ内のワードが
増加される筈である。アドレス２０００が受信される最
初のシステムはＳＭＰＭ内の記憶位置１００をみて数字
４１２４をみつける。その結果詰み出し或は書込み操作
がＡＣＳのアドレス（記憶位置）４１２４で行われる。
同様にＳＭＰＭの記憶位置１００内のワードは増加され
、この位置が数字４１２５を含む。

次に同じアドレス２０００がコンピユータよりシステム
に伝えられるとＳＭＰＭ内の記憶位置１００が繰返して
打診される。しかし現在この場所に記憶されているワー
ドは４１２５であるから読み出し或は書込み操作はＡＣ
Ｓの記憶位置４１２５で行なわれる。同時にＳＭＰＭ内
の数字が４１２６に増され次にアドレス２０００がシス
テムに伝えられると、操作はＡＣＳの記憶位置４１２６
で行なわれるであろう。この重要さはコンピユータが同
じアドレスを繰返しシステムに伝えることができること
である。（上の例で２０００）しかも操作が主メモリの
引続く記憶場所で実行される。かくてコンピユータは多
くの引続く記憶場所を識別するのにた文１つのアドレス
を用いなければならない。説明したようにこれは多くの
場合に大変重要な利益である。勿論スタツキング領域内
のた父１つのアドレスの代りに多くのアドレスがあり、
これ等のアドレスがＳＭＰＭ内の異る場所と関係する。
例えば受信されたアドレス３０００からＳＭＰＭの位置
１５０と関係しアドレス３０００が受信されるときは何
時でもＳＭＰＭの位置１５０は主メモリのどの記憶位置
が操作されるべきかを決定するように打診される。又ス
タツキング操作はかくてＳＭＰＭ内のワードを１だけ増
加をさせる場合だけを記載してきたが、実際にはスタツ
キングモード全体の中には幾つかのサブモードがある。

１だけ増加されるＳＭＰＭワードの他に又２だけ増加さ
せることもできる。

同様にＳＭＰＭワードは１或は２だけ減することもでき
る。あらゆるスタツキング領域は４つの部分に分割され
その各々がアドレスグループを含む。受信されたアドレ
スを含むグループによりＳＭＰＭワードは予め定義され
た方法で増加或は減小される。スタツキングモード操作
は第５図および第６図で記号で示されている。コンピユ
ータ制御の下にＳＭＰＭの内容を変えるいくつかの方法
がある筈である。

例えばマツピングモードでＡＣＳにページをおくように
新しいワードがＳＭＰＭのいくつかの場所に記憶されな
ければならない。同様に引続き増加或は減小するアドレ
ス（ＡＣＳのバツフア領域として第１図に示されている
。）に対しＡＣＳに新しい開始アドレスを示すためには
スタツキングモード操作で打診されるＳＭＰＭの記憶位
置にコンピユータ匍脚の下に新しい値を記憶することが
必要である。ＳＭＰＭ内のワードを変えるように装置は
ＳＭＰＭモードで操作される。

ＳＭＰＭ領域（第１図参照）内に含まれるアドレスが装
置により受信される時は何時でもＳＭＰＭ内の２５６ワ
ードのどれか１つをそれは示す。コンピユータにより伝
えられるデータワードはＳＭＰＭ内の識別された記憶位
置に書込まれる。

（実際ＳＭＰＭ領域は全スタツキング領域内の４つの領
域の１つにオーバーラツプするのでその結果４つの可能
なスタツキングサブモードの操作のうちの３つだけが実
際に許される。）ＳＭＰＭモードの操作は第４図で記号
で示される。第７図〜第１３図は本発明の実施例を示し
、第１５図〜第１７図は本発明の第２の実施例を導き出
すために第１３図に入れ換え可能である。

この実施例では２つの異なるコンピユータがＡＣＳ内の
記憶位置で両方ともに操作を制御することができ、各コ
ンピユータに与えられる装置は（２つの装置が同じＡＣ
Ｓを共用）夫々のコンピユータから受けたアドレスで異
なる変換を行う。最後にＤＡＴ（直接アドレス変換）機
構と仮想記憶装置は直接モードのそれと似ている。実施
例 本発明の更に別な目的、特徴および利点は添付図面を参
照しての以下の詳細な記載から明らかになろう。

本発明はここでは２つの部分に分けて記述される。

６一般的記載゛の項では、システムの構成が、そのシス
テムが幾つかのモードのそれぞれにおいて動作された場
合に何が起るかと云う説明と共に記述される。

一般的記載の項で引用される第１図〜第６図はそのシス
テムにおいて実施される動作の型式と、必要とする機能
を達成するための特定な回路に対して特別な注意を払う
ことなくしてそれらが実行される方法を図式的に表わし
ている。例えば、特別な記憶場所をアクセスする目的で
そのシステムに伝達されるアドレスビツトの数学的取扱
いは示されるけれども、その機能を実行するための特別
な回路は記述されない。その代り、それは一般的記載の
項に続いて説明される。従つて、本発明の全体的概要は
その一般的記載のみを読むことによつても理解できる。
一般的記載 多くの現代における小型計算機は１６ビツト語機械であ
る。

この語長すなわちワード長は通常その記憶装置の容量を
６４Ｋ（Ｋ−１０２４）記憶場所に制限する。通常の場
合において、この記憶装置は各ワードが２つの８ビツト
バイトを有する３２Ｋワードに区分される。ＣＰＵにて
指定される６４Ｋアドレスの各々はかくして６４Ｋ８ビ
ツトバイトの１つを識別する。不都合なことに、このバ
イト数は実時間応用に対してはしばしばあまりにも小さ
過ぎる。このことは、特に大きな数の緩衝記憶装置（バ
ツフア）が必要とされる場合、例えば、非常に長いメツ
セージについて個々のキヤラクタを記憶する必要がある
場合には顕著である。本発明のシステムを理解する際に
最も重要なことの１つは、例示される実施例は６４Ｋ記
憶装置を含んではいるが、その記憶装置におけるすべて
の６４Ｋ場所はそのシステムに対して６４Ｋアドレスよ
りもはるかに少ない量を伝達することによつてアクセス
され得ることである。かくして、６４Ｋアドレス空間（
ＣＰＵにて指定される６４Ｋアドレス）の小さな部分の
みがそのシステムにおける６４Ｋ記憶場所のすべてに対
するアクセスを得る際に使い果される。後程の記述から
明らかになる如く、使用者はいづれかのシステムに応答
するすべての６４Ｋアドレス空間内での特定のアドレス
領域を選択することができる。多くのシステムのうちの
各々に対するすべての６４Ｋアドレス空間の異なる部分
を選択することにより、それらはすべてその制限された
６４Ｋアドレス空間内におけるアドレスを指定すること
によつてアクセスされ得る記憶場所の全数を大いに拡張
すべく同一の母線系に接続される。第１図は計算機アド
レス空間（メモリーアドレス）と本発明の記憶装置内に
おける記憶場所との間における関係を図式的に示してい
る。

第１図の左側には、従来の小型計算機の６４Ｋ計算機ア
ドレス空間が示されている。各々の計算機で発生された
アドレスは１６ビツトから成つているので、最大の６４
Ｋアドレスが指定できる。本発明のシステムは図の右側
において示されている従来の６４Ｋ補助計算機記憶装置
（ＡＣＳ）とスタツク兼マツプポインターメモリ一（Ｓ
ＭＰＭ）（ならびに第１図においては示されていない多
くの別な要素）として指定されている別な２５６語高速
度メモリーとを含んでいる。このシステムは６４Ｋ計算
機アドレス空間の７個だけの領域の内に含まれているア
ドレスに応答する。こうした領域のあるものＸ大きさは
使用者によつて調整されるものであり、又、その使用者
は７つの領域についての場所を選択することができる。
使用者に各々のシステムが応答する全体的アドレス空間
の領域を選択させることは本発明の特徴であり、このた
めに多くのシステムを一諸に用いることができ、その際
の各々のものは全体的アドレス空間内における異なる組
合せでの領域に応答するので全体の補助計算機記憶装置
は６４Ｋをはるかに越えることができる。それが使用さ
れるモードの大半における ＳＭＰＭの機能によりそのシステムによつて認められる
計算機アドレス空間中の単一アドレスがＡＣＳの多くの
異なつた記憶場所をアクセス制御できるようになる。

それはそのシステム内におけるアドレス操作であり、大
抵の超小型計算機のアドレス限度内に置かせながら大き
な量の計算機メモリーを与えるためのキーである。

アクセスされるＡＣＳにおける実際の蓄積場所のアドレ
スは、指定される計算機アドレスのビツトのいくつかの
ものＸ値に従つて、ＳＭＰＭにおける適当な１６ビツト
語の内容に関して予め決められた動作を実行することに
よつて、幾つかのモードにおいて導き出される。従米の
記憶装置とは異なつて、計算機によつて与えられるアド
レスとＡＣＳ内の任意語もしくはバイトをアクセスする
ためにシステム内で使用されている実際のアドレスとの
間には簡単な１対１の対応関係はない。計算機（ＣＰＵ
ｌＤＭＡチヤネル等）にて指定されるアドレスは通常で
ない方法でＡＣＳ内における実際の場所に関係するのみ
ならず、またそれらはそのアドレス自体上で実施される
アドレス操作の型式を規定している。第１図の計算機ア
ドレス空間において描写されている７つの領域の各々は
、異なる機能を表わしており、すなわち７つの機能的領
域のいづれか１つの中におけるアドレスがそのシステム
に受信されると異なる型式の動作が引き続いて起る。

７つの機能的領域の各々と動作モードとは別々に記述さ
れる。

直接モード 直接動作モードは計算機のアドレス空間を少しも節約し
ない。

しかし直接モードは融通性のために与えられており、特
別な使用者は自分の所有するシステムを少なくとも部分
的には直接モードにおいて動作させることを望むことが
ある。この動作モードは理解するのが最も容易なので、
初めに記述される。第１図において描写されている如く
、システムのアドレス線入力上で指定される直接領域内
における各アドレスはＡＣＳでのそれぞれの記憶場所へ
の直接的アクセスを制御する。

使用者は直接領域の大きさならびにそのアドレス境界を
選び出すことができる。しかしその境界に関しては制限
が課せられており、直接領域の始めの境界と終りの境界
は４Ｋの倍数でなければならない。その直接領域は各々
が４０９６のアドレスを有する隣接せるプロツクに分割
されている。それらのプロツクは記号０〜ＮＤにより区
別されている。使用者はそのシステムに与えられている
４つのハードウエアスイツチを設定することによつて直
接領域の始めのアドレス（下側境界）を選択する。初め
のアドレスは４Ｋ境界上にあるので、直接領域の第１の
アドレスは×××ＸＯＯＯＯＯＯＯＯＯＯＯＯの形態に
あり、その結果、単に４つのスイツチが必要とされる。
同様に、上部境界は４つの別なハードウエアスイツチを
調整することによつて指定され、直接領域における最後
の４Ｋプロツクの始めのアドレスを表わしている。直接
領域を４Ｋ境界で始めそして終らせる場合には８つのス
イツチのみがその領域を規定するのに必要とされる。６
４Ｋ計算機アドレス空間内におけるアドレスは、その直
接領域内にあるものとして、すなわち、伝達されたアド
レスにおける４つの上位ビツトが４ビツト下側境界に等
しいかもしくはそれよりも大きいか或は４ビツト上側境
界に等しくかもしくはそれ以下であるかを点検すること
によつてそのシステムを直接モードで動作させることを
必要とするものとして認知される。

（この直接モードは上限スイツチの値を下限スイツチの
値以下に設定することによつて一諸に不可能化される。
）直接領域は１６までの隣接プロツクを含むことができ
る。

実際問題として、通常の場合には数プロツクの計算機ア
ドレス空間がこの直接モードにおいては利用されること
が予測される。この直接モードにおいて使用されるＡＣ
Ｓ記憶場所は最も低いアドレスと共に使用されるもので
ある。直接モードにおいてアクセスされ得るＡＣＳでの
同じ数のプロツクが計算機アドレス空間の直接領域にも
ある。基本的に、その直接領域はＡＣＳ上にいわゆるマ
ツピングされるのがそのオフセツトは４Ｋのある倍数で
ある。記憶装置へのアドレス線上に現われそしてその直
接領域内に落ちるアドレスＤ（第１図において示されて
いる）は第１図に示されている如くＡＣＳでのそれぞれ
の場所をアクセスするべくアドレスぴに変換される。ア
ドレスＤとびとの間における差は常に４Ｋの倍数であつ
て、その正確な倍数はハードウエアスィッチによつて設
定される直接領域の下側境界に依存する。ＡＣＳの直接
プロツクにおける記憶場所はまたそのシステムが別なモ
ードにおいて動作される場合にアクセスされる。そのシ
ステムが応答する直接領域の設定はＡＣＳにおける最下
位の蓄積場所への別なアクセスモードを与えるのみであ
る。直接領域が第１図における計算機アドレス空間の他
の領域の下で示されてはいるけれども、常にそうあるも
のとは限らないことに注意を要する。直接領域は計算機
アドレス空間内のいづこにおいても１６までの隣接の４
Ｋプロツクから構成できるものである。ＡＣＳアドレス
びが計算機アドレスＤから導き出される方法は次の通り
である。

アドレスＤはまずそれが直接領域内にあるかどうかどう
かを決定すべく調べられ、そしてもしもそうであればそ
れはその直接領域のどのプロツク内に含まれているかが
調べられる。かくして、その決定されたプロツクの下側
境界からのいわゆる１オフセツ１２が導き出される。次
いで、ＡＣＳにおけるそれぞれの直接プロツクが識別さ
れそして以前に決定されたオフセツトがアドレスσを導
き出すようにその直接プロツクのスターテングアドレス
に加えられる。アドレスＤに関する数学的取扱いは第２
図に描写されている。

６４Ｋ計算機アドレス空間は各々が４０９６アドレスを
有する１６プロツク（０〜１５）に分割される。

選ばれた例において、最も下側のプロツクは直接領域の
一部ではないがプロツク１および２はその領域である。
８つの云わゆる８直接モードアドレス選択スイッチが与
えられている。

それらのうちの４つは直接領域における初めのプロツク
（プロツク１）を表わしそして残りの４つは最後のプロ
ツク（７Ｘロツク２）を表わし、しかも直接領域の境界
は各々４ビツトにて表わされることを想起するともしも
４ビツトの１０進値が用いられるならば、それらは実際
にフロツク数・・・・・・・・・・・・０、１、２等を
表わしていることは明らかである。第２図において、カ
ツコ内の数字はデータ値を表わしている。従つて、２グ
ループの選択スイツチは十進数１および２をそれぞれ表
わしている。直接領域は、この選ばれた例においては、
２つのプロツクのみから成つているので、ＡＣＳの１６
アドレスプロツクの２つの下側のプロツク（０および１
）のみがその直接動作モードにおいて使用される。

アドレスＤ（この場合には計算機アドレス空間のプロツ
ク２内にある）をアドレスび（この場合にはＡＣＳのプ
ロツク１内にある）に変換する必要がある。１６ビット
計算機にて発生されたアドレスにおける４づの上位ビツ
ト（１２−１５）はアドレス空間の１６プロツクの１つ
を表わしている。

１２の下位ビツト（０−１１）はそのプロツク内での４
Ｋオフセツトの１つを表わしている。

従つて、アクセスされるべき記憶場所を含んでいるＡＣ
Ｓにおけるプロツクを表わすために使用されるものは計
算機により発生されたアドレスにおける４ビツトプロツ
ク数であり、他方、ＡＣＳの選ばれたプロツク内におけ
る特定の場所をアクセスするために使用されるものは計
算機により発生されたアドレスにおける１２−ビツトオ
フセツトである。第２図において示されている如く、計
算機により発生されたアドレスにおけるプロツク数は初
めにその補数が取られる。プロツク２を表わしている４
ビツトは００１０であり、この数の補数は１１０１もし
くは１０進数では１３である。補数にされたプロツク数
は最後の有効プロツク数と共に総合器４０の入力に送ら
れる。もしも、その和が１５に等しいか或はそれよりも
大きいとすると、アドレスＤを含んでいるプロツク数は
高過ぎないことを示しており、ゲート４１の１つの入力
が有効にされる。補数の取られたプロツク数はまた総合
器４２において第１の有効プロツク数に加えられる。も
しも、その和が１５に等しいか或はそれ以下であればア
ドレスＤを含んでいるプロツク数は十分に高い（すなわ
ち、それはその直接領域での第１のプロツクであるかも
しくはそれ以上のもの）ことを示している。かＸる場合
、ゲート４１の第２の入力も有効にされ、そしてゲート
の出力は高くなり、そのシステムが直接モードで動作す
べきことを示す。もしもゲート４１の入力のいづれかが
低レベルにあれば、その計算機により発生されたアドレ
スＤは直接領域内にないことを示している。総合器４２
の出力における数は第２図において示されている如くそ
の補数が取られ、その補数ビツトはＡＣＳをアクセスす
るために導き出されるアドレスにおける４つの上位ビツ
トとして使用される。

この場合、この方法で導き出されるＡＣＳプロツク数は
０００１であるかもしくは要求される如くプロツク１（
ＡＣＳにおける第２プロツク）である。計算機にて発生
されるアドレスでの１２ビツトオフセツトはＡＣＳをア
クセスするための全１６ビツトアドレスＤ′を導き出す
ためにＡＣＳプロツク数に加えられる。一般に、又、１
０進表示に関して、ＮＢはアドレスビツト１２−１５に
て示されるプロツクを表わし、ＮＦは第１の有効なプロ
ツク数を表わし、そしてＮＬは最後の有効プロツク数を
表わすものと仮定する。

補数の取られたアドレスプロツク数は１５−Ｎ３であり
、総合器４０の出力は１５一ＮＢ＋ＮＬであり、そして
総合器４２の出力は１５−ＮＢ＋ＮＦである。もしもそ
の計算機アドレスが高過ぎないとするとＮＬ〉ＮＢとな
り、そして総合器４０の出力は示されている如く１５に
等しいかもしくはそれ以上でなければならない。もしも
、その計算機アドレスが十分に高いとすると、ＮＢ〉Ｎ
Ｆとなり、そして総合器４２の出力は示されている如く
１５に等しいかもしくはそれ以下でなければならない。
又、値１５−ＮＢ＋ＮＦについて補数が取られた後のＡ
ＣＳプロツク数は１５−（１５−ＮＢ＋ＮＦ）、或はＮ
Ｂ−ＮＦとなる。かくして、ＡＣＳプロツク数は計算機
にて発生されたアドレスフロツク数から直接領域の下で
の６４Ｋ計算機アドレス空間における未使用のプロツク
数を差し引いた数に等しい。もしも、第１の有効プロツ
ク数が最終有効プロツク数よりも大きくあるように、２
組のアドレス選択スイツチが設定されるとすると、如何
なる場合でもゲート４１の両入力が有効になることはな
く従つてそのシステムは直接モードで動作することがな
いことに注意を要する。

又、プログラミングから見て、その直接領域は従来の記
憶装置の何か別な領域として用いられることに注意を有
する。但し、特別なプログラミングの必要性はない。本
発明の例示の実施例は商品名ＰＤＰ−１１で売られてい
る計算機と共に動作するように設計されている。かＸる
計算機のＵＮＩＢＵＳ母線系に取付けられている記憶装
置は長さにおいて１６ビツトの語記憶場所を有している
。しかしながら、いづれかの語すなわちワードにおける
２つの８ビツトバイトのいづれか〜アクセスされる。こ
のために、１６アドレスビツトは３２Ｋ１６ビツト語の
みを指定することができ、そのアドレスビツトの１つは
、選び出された語における上部は下部バイトを指定する
のに必要とされる。ＵＮＩＢＵＳセツトにおける５６信
号線中には１６のアドレス線（Ａ（１５：０））および
２つの制御線（ＣＯ，Ｃｌ）がある。

読出し動作が実行される場合、制御線上における信号は
読出し動作を表しておりそして１６ビツトアドレスにお
ける一番下のビツトは無視される。アドレスビツト１５
は最上位ビツトであり、そしてアドレスビツト０は最下
位ビツトである。アドレスの１５上位ビツトは同一の語
記憶場所に含まれている２つのバイトを表わしており、
全て１６の記憶されているデータビットはデータ線に供
給される。もしもＣＰＵが２つのバイトの唯１つを選ぼ
うとするなら、それは１６データビツトのうちの８つだ
けを処理する。しかしながら、その記憶場所に関する限
り、１６データビツトは１６ビツト語記憶場所から読出
される。しかしながら、書込み動作が実行される場合、
全１６ビツト語かもしくは８ビツトバイトのみのいづれ
か父書込まれるもので、後者の場合にはその語の上側も
しくは下側バイトのいづれかが選ばれる。

もしも、完全な語が書込まれるものとすると、その制御
線信号はそれを表わしており、そして１６データ線に供
給される１６ビツト語がそのアドレスにおける１５上位
ビツトにて表わされる１６ビツト記憶場所に書込まれる
。他方、もしも８ビツトバイトのみが書込まれるものと
すると、２つの制御線信号はバイト動作を表わしている
が、それらは２つのバイトのうちのいづれが書込まれる
べきであるかを識別することはない。その代りに、記憶
装置は１６ビツトアドレスの下側ビツトを調べて、上側
もしくは下側バイトのいづれがそのアドレスでの１５最
上位ビツトにて？拐ｕされる語内に含まれているかを規
定する。（書込まれるべき８ビツトを８つの下側データ
線かもしくは８つの上側データ線に印加するのはＣＰＵ
である。）本発明によるシステムが直接モードで動作さ
れる場合、同一の規則が適用される。このことは単にア
ドレスビツト操作が４つの高位ビツトを含む場合に顕著
である。読出し動作であるか或は書込み動作であるか（
そして、もしも後者の場合には、ワード或はバイト動作
のいづれかが行われる）は制御線信号に依存し、書込み
バイト動作の場合、８ビツトが書込まれる選び出された
ＡＣＳ場所の上側或は下側バイトは１２ビツトオフセツ
トにおける低位ビツトの値に依存する。マツピング・モ
ード 第１図を参照するに、マツピング領域は直接領域と同様
に各々が４０９６アドレスを有する可変数の連続プロツ
クから成つている。

各プロツクは各々が２０４８アドレスを有する２つのペ
ージに分割される。マツピング領域に対する境界は４Ｋ
の倍数であり、結果的に、そのマツピング領域には常に
偶数のページが存在する。それらのページはＯ−ＮＭと
指定されている。上側および下側境界はハードウエアス
イツチによつては設定されない。その代りに、以下に記
述される如く、それらはそのシステムに伝達されそして
この目的のために与えられている特別な記憶エレメント
に記憶される制御語によつて決定される。マツピングモ
ードの理解には、上側および下側マツピング領域境界は
、如何にしてそれらがそこで表わされているかに何等の
注意をも払うことなくそのシステムにおいて表わされて
いるものと仮定することで十分である。このシステムが
マツピングモードで作動される場合、そのマツピング領
域でのページのうちの１つに含まれている何等かの受信
アドレスは、ＡＣＳでのそれぞれのページにおける記憶
場所のアドレスを引き出すべく作用する。

そのアドレス空間のマツピング領域にはＡＣＳにおける
２０４８アドレスページと同じ数の２０４８アドレスペ
ージがある。直接モード動作の場合における如く、アド
レスが受信されてそのマツピング領域内に入ると、その
システムはまずそれぞれのページのＡＣＳにおけるスタ
ーテングアドレスを決定する。その後、マツピング領域
のそれぞれのページ内における受信アドレスのオフセツ
トが、アクセスされる予定にあるＡＣＳでの場所のアド
レスを決定すべくＡＣＳにおけるそれぞれのページのス
ターテングアドレスに加えられる。ＡＣＳにおけるそれ
ぞれのページのスターテングアドレスはＳＭＰＭでの関
連のある１６ビツト記憶場所に含まれている。従来のマ
ツピング技術とは異なつて、このスターテングアドレス
はＡＣＳ内における如何なる語アクセスアドレスにも任
意に設定され、又時にはプログラム制御の下で変えられ
ることもある。第１図には、ＡＣＳのページ１における
それぞれの場所をアクセスするために、そのマツピング
領域のページ１に含まれているアドレスＭのアドレスＭ
ｋの変換が示されている。直接モードとマツピングモー
ドとの間における大きな差異はＡＣＳにおけるページの
場所についての選択にある。

第１図に示されている如く、ＡＣＳにおけるページは連
続的である必要はなく、又それらが４Ｋ１２Ｋ或は如何
なる他の境痒に局限する必要もない。後程、第３図に関
連して論議される如く、ＡＣＳにおけるページは互いに
重複することもできる。ＡＣＳにおける各ページのスタ
ーテングアドレスは４Ｋ１２Ｋ或は如何なる他の境界に
もある必要はないので、アドレスＭをアドレスＭＩに変
換するための照合がＳＭＰＭについて成されなければな
らない。このアドレス変換は第３図において例示されて
いる。計算機アドレス空間の７つの低位４Ｋプロツクは
図の左側において示されている。

フロツク４および５は選び出された例においてはマツピ
ング領域に含まれているものである。そのマツピング領
域には偶数のページが常に存在するので、そのマツピン
グ領域に対する境界は常に４Ｋの倍数であつて、４ビツ
トのみがその境界の各々を規定するために必要とされる
。即ち、そのマツピング領域における初めの有効プロツ
クの数およびそのマツピング領域における最後の有効プ
ロツクの数が必要とされる。後程記述されるであろう制
御語は、第３図において描写されているような、。マツ
プ・始端゛を規定する４ビツトとそしでマツプ・終端゛
を規定する別な４ビツトとを含んでいる。選び出された
例において、プロツク数４および５はそのマツピング領
域における始めとそして最後の有効プロックとして表わ
されている。こＸで第１図に戻つて参照するに、ＳＭＰ
Ｍは２５６の１６ビツト語を含んでいる。

ＳＭＰＭにおける最下位アドレスでの語はマツプポイン
タ一であつて、そこではそのマツピング領域における各
ページに対して１つのマツプポインタ一がある。結果的
に、ＳＭＰＭにおける２５６語の中のたかだか３２個が
マツプポインタ一である。アドレスＭが受信された時に
はいつでも、そのシステムはマツピング領域におけるい
づれのページがアドレスを含むかを決定する。そこで、
ＳＭＰＭにおけるそれぞれのポインターが調べられる。
（第１図において、そのマツピング領域におけるＮＯペ
ージはＳＭＰＭの底部においてのＮｉマツピングポイン
ターと関連をもつて示されている。）このポインターは
ＡＣＳにおけるそれぞれのページのスターテングアドレ
スを表わしている。ＳＭＰＭにおけるポインター値ぱ任
意に設定され、続けて修正されることができるので、Ａ
ＣＳにおけるいずれのページに対するスターテング・ア
ドレスでも如何なる値をも取ることが可能である。マツ
ピング領域におけるスターテング・アドレスとそのシス
テムに伝達される実際のアドレスＭとの間の差異は１１
ビツトオフセツトであり、このオフセツトはアクセスさ
れるＡＣＳでの場所のアトレスＭ／を引き出すべくＡＣ
Ｓでのそれぞれのページに対するＳＭＰＭから引き出さ
れるスターチインクアドレスに加えられる。第３図に示
されている如く、１６ビツト計算機により発生されるア
ドレスは３つの部分から成つている。

４つの上位ビツト１２−１５はアドレスＭのプロツク数
を表わしている。

選ばれた例において、アドレスＭはプロツク４（ページ
０および１から成つている）に含まれている。各プロツ
クは２つのページから成つているので、計算機により発
生されるアドレスにおいては、別なビツトすなわちビツ
ト１１がそのプロツクにおける２つのページ間を区別す
るために必要とされる。ビツト１１に対するＯのビツト
値はそのプロツクに含まれている２つの低い側のページ
を表わしており、そして１の値は上側ページを表わして
いる。この例の場合、アドレスＭがプロツク４の上側ペ
ージに含まれているので、計算機にて発生されたアドレ
スにおけるビツト１１は１の値を有している。計算機に
て発生されるアドレスにおける１１個の下位ビツトはオ
フセツトすなわちアドレスＭとそのマツピング領域にお
けるそれぞれのページのスターチインクアドレスとの間
における差を表わしている。マツピング領域における各
ページは２Ｋアドレスだけを有しているので、そのオフ
セツトを表わすには１１個のビツトのみを必要とする。
まず第１に、アドレスＭがそのマツピング領域内に入る
のを決定しなければならない。これを実施するための技
術は、直接モード動作を行なわせるのを確認するのと同
じように行われる。計算機にて発生されるアドレスでの
４・ビットプロック数に関しては初めにその補数が取ら
れ、その補数値は総合器４５によつて最後の有効プロツ
ク数に加えられる。もしも、その和が１５に等しいかも
しくはそれ以上（この場合には１６）であるとすると、
それは計算機アドレスは高過ぎないことを示し、そして
ゲート４６の１つの入力が有効にされる。補数の取られ
たプロツク数は総合器４７によつてそのマツピング領域
での初めのプロツキング数に加えられる。もしもその出
力（この場合には１５）が１５に等しいかもしくはそれ
以下であるとすると、それはアドレスＭが十分に高いこ
と、すなわち、それはそのマツピング領域での初めの有
効プロツク或はその上のものに含まれていることを示し
ている。かＸる場合、ゲート４６の第２の入力は有効に
され、そのゲートの出力は高くなりマツピングモードの
動作が行われるべきことを示す。総合器４７の出力につ
いてはその補数が取られ、そしてその４つの補数ビツト
はＳＭＰＭをアクセスするのに必要とされる８ビツトア
ドレスの一部を表わしている。マツプポインタ一はＳＭ
ＰＭでの最も低いアドレスを持つ場所に含まれそしてそ
こには多くても３２のマツプポインタ一があるので、マ
ツピング動作を行なうときにＳＭＰＭをアクセスするた
めに使用されるアドレスの３つの上位ビツトは０００で
なければならないことは明らかである。総合器４７の出
力からの４つの補数化されたビツトはＳＭＰＭアドレス
のビツト１−４として使用される。ＳＭＰＭアドレスの
最下位ビツトすなわちビツト０は計算機にて発生される
アドレスＭのビツト１１から直かに引き出される。示さ
れている例において、総合器４７の出力ぱ１１１１（十
進数１５）である。この値の補数が取られると、ＳＭＰ
Ｍアドレスのビツト１−４は値００００を取る。最終的
に、アドレスＭにおけるビツト１１は１であるので、Ｓ
ＭＰＭアドレスにおけるビツト０は１でなければならな
い。結果的に、引き出されるＳＭＰＭアドレスは０００
００００１・・・・・・・・・・・・アクセスされなけ
ればならないＳＭＰＭでの語１（第２ワード）を表わす
ためのもの・・・・・・・・・・・・である。一般に、
もしもＮＢがアドレスビツト１２１５にて示されるプロ
ツク数を表わしそしてＮＦが第１のマツププロツク数を
表わすとすると、総合器４７の出力は１５−ＮＢ＋ＮＦ
で表わされ、従つて、この出力の補数がとられた後のＳ
ＭＰＭアドレスのビツト１−４は１５−（１５−ＮＢ＋
ＮＦ）、或はＮＢ−ＮＦを表わしている。

これはそのマツピング領域内における相対的マツププロ
ツク数である。Ｕ／Ｌページビツトをこの４ビツト数に
付加することにより、５ビツトの数が得られ、３２ペー
ジまですなわちＳＭＰＭにおける３２個の低アドレス場
所の１つを識別するために使用される。かくして識別さ
れた１６ビツトＳＭＰＭ語はＡＣＳにおけるページ１の
スターチインクアドレスを表わしている。これはＡＣＳ
ペ一・ジ１のスターチインクアドレスにまで延び、矢印
により第３図において描写されている。こＸで用いられ
る１力レット（Ｃｕｒｒｅｎｔ）′５と云う語はＡＣＳ
ペ一・ジ１を識別するのに使用されることに注意された
い。と云うのは、ＡＣＳにおける各マツピングページの
場所は可変でありそしてそれはＳＭＰＭでのそれぞれの
場所に記憶されているスターテングアドレスに依存する
ためである。スターテングアドレスが変えられた場合に
は常にそれぞれのＡＣＳページの場所も変わるのである
。従つて、ＳＭＰＭがマツピングモードでアクセスされ
るときには、常に、その１６ビツトスターテングアドレ
スは、氷久にではないが、ＡＣＳにおけるページ１のそ
の時点での（カレント）スターテングアドレスを表わす
ことになる。勿論、ＡＣＳをアクセスするのに使用され
る実際のアドレスＭ５を引き出すには、１１ビツトオフ
セツトが１６ビツトスターテングアドレスに加えられな
ければならない。

こればＡＣＳをアクセスするために用いられる実際のア
ドレスＹを引き出している総合器４８により達成される
。（矢印はＳＭＰＭの語１から第３図でのカレント（現
在の）ＡＣＳページ１のスターテング場所に向つて延在
して示されてはいるけれども、その矢印は符号としての
み用いられている。ＳＭＰＭから読出される１６ビツト
語はアドレスＭ警引き出すべく総合器４８における１１
ビツトオフセツトにそれを付加するためにのみ用いられ
る。）２つの付加的カレントＡＣＳページは第３図での
ページ０および３により示されている。

それらは重複しているものとして示されている。これは
、ＳＭＰＭに記載されているページ０に対するスターテ
ングアドレスがまたＡＣＳページ３内にも含まれている
ことを意味している。これはまた計算機アドレス空間の
ページ０および３において指定されているアドレスＭの
あるものは実際においてＡＣＳにおける同じ記憶場所に
ついてのアクセスとなる。もしもマツプポインタ一が決
して変化せず、又ＡＣＳページが重複していないとする
と、マツピングモード動作と直接モード動作とは区別し
得ないことに注意されたい。マツピングモードの使用は
プログラミング技術に影響しない。

しかしながら、プログラマーはそのポインターが使用さ
れるいづれかのマツピングページ計算機アドレスに対し
て適切に設定されていることを確認する義務を有してい
る。マツピングモードに対する１つの用途は一連のプロ
グラムを連続してＡＣＳに置きそしてまず１つのプログ
ラムを実行し、その後マツプポインタ一を単に変更する
ことにより別なプログラムを実行することである。換言
するに、同一シーケンスのアドレスを再三にわたつて本
発明の記憶装置に伝達することは、もしもその計算機ア
ドレス空間での同じページに対するマツプポインタ一が
ＡＣＳから引き出される各々異なつたプログラムの実行
以前に変えられるならば、ＡＣＳにおける異なる指令シ
ーケンスへのアクセスを得ることになる。多くのベージ
をもつてすれば、この技術はいかなる時刻にも幾つかの
プログラムおよび／又はデータ領域をも直かにアクセス
し得るように拡張できる。更に、重要なことは、２Ｋよ
りも少ない記憶場所を必要とする一組のデータもしくは
指令はそれに割当てられた全２Ｋ−アドレスページを持
つ必要がないことである。ＡＣＳにおけるカレントペー
ジは重複させることができ、そしてページのためのスタ
ーテングアドレスはいづこでもよいので、もしも２つの
ページが重なるように作られるとすると、それらページ
の１つは大きさにおいて減少されると考えられ、従つて
２Ｋ以下に設定されたデータ或は指令はこの減小された
ページにおいても記憶される。幾分か制限された内容に
おいてのマツピング技術は従来技術のＣＰＵに対しても
適用されて来ている。

一般に、こうしたマツピング技術は本発明のもの程融通
性がないばかりか、記憶装置自体におけるマツピング動
作がなされることもない。しかしながら、本発明におけ
るマツピング技術の利点にもかＸわらず、マツピングが
計算機アドレス空間を節約しないことを理解されたい。
ＡＣＳにおけるＮ個の異なる場所に対するアクセスを得
るには、更に、そのアドレス空間におけるＮ個のアドレ
ス（これらアドレスの各々は同一のページスターテング
アドレスから相異なるオフセツトを有する）を指定する
必要がある。制限されたアドレス空間に対する有効な記
憶装置の拡張はそのシステムが後程記述されるようにス
タツキングモードで動作される場合に達成される。ＳＭ
ＰＭモード 第１図を参照するに、領域幅において５１２のアドレス
に固定されているＳＭＰＭ領域は２Ｋ境界内に含まれて
いる。

一般に、ＳＭＰＭ領域は４つのスタツキング領域（各々
は５１２アドレスを有している）を含んでいる２Ｋアド
レス空間の１／４のいずれかから成ることができる。Ｓ
ＭＰＭ領域自体はその低い１Ｋ境界を表わしている６ビ
ツトにて規定され、そして後程記述されるハードウエア
配線切換接続はＳＭＰＭ領域が低境界上での下半分かも
しくは上半分のＩＫアドレス空間を含むかどうかを表わ
している。

ＳＭＰＭ〈領域は常に４つのスタツキング領域（第１図
においては、Ｓ−ＤＣスタツキング領域）の１つに重な
つており、そしてそれぞれのスタツキング機能を無効に
する。

そのシステムに伝達されそして直接領域かもしくはマツ
ピング領域のいづれかに含まれている各アドレスはＡＣ
Ｓにおける記憶領域のアクセスをを確保する。

（マツピングモードにおいて、ＳＭＰＭがまず初めに諮
問される。）しかしながら、ＳＭＰＭモードにおいては
、ＳＭＰＭ内でのアドレスの受信がＡＣＳよりはむしろ
ＳＭＰＭにおける記憶場所のアクセスを確保する。すな
わち語がＳＭＰＭから読出されるかもしくは語或はバイ
トがそこに書込まれる。ＳＭＰＭは前述の如く２５６語
のみを含んでいるけれども、語すなわちワードにおける
個々のバイトをアクセスすることは可能である。ＳＭＰ
Ｍにおける５１２バイトのいづれか１つを識別するため
に５１２のアドレスがＳＭＰＭ領域に対して必要とされ
るのはこのためである。第１図において図式的に示され
ている如く、計算機アドレス空間におけるＳＭＰＭ領域
は全ＳＭＰＭと関係づけられる（マツピング領域ではＳ
ＭＰＭにおける多くて３２語場所と関係づけられるのに
対して）。アドレス空間におけるアドレスＳＭＰＭを受
けると、それは第１図で図式的に示されている如く、Ｓ
ＭＰＭに対するアクセスを得るアドレスＳＭＰＭ′に変
換される。このシステムは３つの異なるスタツキングモ
ード（第４番目はＳＭＰＭ領域に対して選び出された全
スタツキング領域の４分の１に依存して無効にされる）
のうちのいづれにおいても作動される。これらモードの
各々において、そのＳＭＰＭは、１６ビツトマツプポイ
ンタ一を引き出すべくそのシステムがマツピングモード
において動作されるときに調べられるのと全く同様に、
１６ビツトスタツクポインタ一を引き出すべく指定され
た語場所において調べられる。スタツクポインタ一は、
マツプポインタ一がＡＣＳにおけるページ開始場所を表
わすように、ＡＣＳにおける記憶場所を表わしている。
ＳＭＰＭにおけるマツプポインタ一が変えられる如く、
ＳＭＰＭにおけるスタツクポインタ一も変えられる。そ
のシステムがＳＭＰＭモードにおいて動作されるとき、
新しいデータをＳＭＰＭに書込んだりもしくはそれから
読出すことが出来る。システムが直接モードかもしくは
マツピングモードで動作している場合、そこで引き出さ
れた１６ビツトアドレスはＡＣＳにおける語或は低いバ
イト場所（アドレスが偶数の場合）を表わすか、もしく
はＡＣＳにおける語の上側バイト場所（アドレスが奇数
の場合）を表わしている。

読出し動作中はその制御線上における２つのビツトにて
規定される如く、１６ビツト語がそのＡＣＳから読出さ
れる。書込み動作中はその制御線上における２つのビツ
トにて規定される如く、１６ビツト語がＡＣＳに書込ま
れる（その偶数アドレスがシステムにて引き出される場
所で）か、もしくはバイトがＡＣＳに書込まれる（バイ
ト動作はその制御線にて規定され、そして指定された語
の上側或は下側バイトはその引き出されたアドレスでの
最下位ビツトにより規定される）。他方、そのシステム
がＳＭＰＭモードにおいて動作される場合、１６ビツト
語がＳＭＰＭから読出されてデータ線に供給されるか、
もしくはデータ線上における語或はバイトがＳＭＰＭに
書込まれる。ＳＭＰＭにおいて実行される読出し／書込
み動作はＡＣＳにおいて実施されるのと全く同じである
。ＳＭＰＭは小さな直接にアクセス可能なメモリーとし
て用いられ、しかもマツピングおよびスタツキングモー
ドと関連してポインター機能を実施するＡＣＳの範囲と
考えることができる。ＳＭＰＭの主機能はポインターを
表わすことであるので、ＳＭＰＭモードにおいて必要と
される動作は１６ビツトポインタ一を書込むことだけで
あると考えることができる。

しかしながら、ＳＭＰＭは自己包含型式の記憶装置であ
るので、それは全ての有り得る読出し／書込み動作に対
して用いることができる。かくして、１６ビツト語をＳ
ＭＰＭに書込むことに加えて、そのシステムがＳＭＰＭ
モードにおいて動作される場合、それは又、８ビツトバ
イトの書込みかもしくは１６ビツト語の読出しを可能に
する。マップ或はスタックポインタ一に対して必要とさ
れないＳＭＰＭの部分は頻繁に使用される小さなプログ
ラムを含むべく使用される。ＳＭＰＭは高速度記憶装置
であるので、ある場合には、実質的にメモリーアクセス
を速くしそして処理速度を増大させる。（マツピングお
よびスタツキング動作において、ポインターはＳＭＰＭ
から読出されなければならず、又ＡＣＳをアクセスする
ためのアドレスは、ＡＣＳにおける指定された読出し或
は書込み機能を実行することに加えて、単一のメモリー
サイクル内で引き出されなければならない。もしも速度
が重要でないとすると、ＳＭＰＭは実際にはＡＣＳの２
５６語区間で良い。）第４図には、ＳＭＰＭ領域におけ
るアドレスＳＭＰＭがＳＭＰＭへのアクセスを得るため
にアドレスＳＭＰＭ′に変換される方法が描写されてい
るｏ前にも述べた如く、制御語は１Ｋ境界を規定する６
ビツトを含み、５１２アドレスＳＭＰＭ領域は１Ｋ境界
とその直ぐ上の１Ｋ境界との間に含まれている。

（ページは第１図および第３図において示されている如
く２Ｋであるので、ＳＭＰＭ領域は４分の１ページから
成つている。）ＳＭＰＭ領域に対する１Ｋ下側境界は計
算機にて発生されるアドレスの６上位ビットにて表わさ
れる。第４図に示されている例において、ＳＭＰＭ領域
に対す下側境界は４０Ｋである。比較論理回路５０は制
御語にて規定される６ビツト下側境界と計算機にて発生
されるアドレスの上部にて規定される６ビツト境界とを
比較して整合を検出する。／）八る整合が存在するとす
ると、それはそのシステムとしてＳＭＰＭモードで作動
されるべきものであることを示している。しかしこＸで
ＳＭＰＭ領域は下側境界にて規定される１Ｋアドレス空
間の上或は下半分にあることを想起されたい。第４図で
図式的に表わされているハードウエア配線切換選択はそ
のＳＭＰＭ領域が下側境界にて規定される１Ｋアドレス
空間の上もしくは下半分（４分の１ページ）のいづれに
あるかを規定する。計算機にて発生されるアドレスのビ
ツト９（Ｕ／ＬＱＰ）は比較論理回路５０にて調べられ
、計算機にて発生されたアドレスがハードウエア一配線
切換接続にて規定される１Ｋアドレス空間の上側もしく
は下側半分のいづれに含まれているかを決定する。云わ
ゆる下側は０のビツト値に相当しそして上側は１のビツ
ト値に相当する。もしも、受信されたアドレスがＳＭＰ
Ｍスタート境界に相当する１Ｋアドレス空間の正確な半
分にあることを比較論理回路が照査するとすると、その
比較論理回路の出力はシステムがＳＭＰＭモードで作動
すべきことを示す。（第３の配線切換選択については後
程説明する予定でこの段階では理解する必要がない。）
計算機にて発生されるアドレスにおけるビツト１−８は
ＳＭＰＭにおける２５６語場所の１つを規定し、そして
ビツト０は、ＡＣＳをアクセスするために使用される何
等かのアドレスでの最下位ビツトが別な１５アドレスビ
ツトにて表わされている語での２つのバイトの１つを規
定するのと同じ様に、その語における２つのバイトの１
つを規定する。語がＳＭＰＭから読出されそしてデータ
線に供給されるかどうか、或はそのデータ線上の語もし
くはバイトがＳＭＰＭに書込まれるかどうかは２つの制
御線の状態に依存している。仮りに、書込みバイト動作
が行われるとすると、計算機にて発生されるアドレスで
のビツト０はＯかもしくは１である。もしも、語動作（
読出し或は書込み）が行われるとすると、計算機にて発
生されるアドレスでのビツト０はＯである。スタツキン
グ・モード ゛スタツキング”と云う語は緩衝記憶装置（メモリーバ
ツフア）での一連の記憶場所の内容を順序をもつてアク
セスすることを意味している。

この場合、スタツキング方式としては上りおよび下りの
２つの様式がある。前者の場合、スタツクポインタ一は
次に用いられる場所に関与しておりそして各々のアクセ
ス後に自動的に漸増される。下り方向のスタツキングの
場合、ポインターは最後に用いられる場所に関与しそし
て各々のアクセス前に漸増される。従来、スタツク動作
は中央処理装置内で達成されていた。しかしながら、本
発明による記憶装置でのスタツキングはその記憶装置の
ハードウエア内で達成される。これはその記憶装置に伝
達されるアドレス空間内での単一アドレスがあらゆる容
量のバツフアにおける語についてのアクセスを制御でき
ることを意味しており、例えば全体で６４Ｋの容量のＡ
ＣＳを含むバツフアについても適用し得る。ＳＭＰＭは
２５６までの異なるスタツクポインタ一を含むことがで
きる。

スタツキング領域内での各アドレスはスタツクポインタ
一のアクセスを行なう。このスタツクポインタ一は読出
し或は書込み用としてＡＣＳにおける特定の場所をアク
セスするために使用される。このシステムは４つの異な
るスタツキングモードにおいて作動できる。そのモード
間の差はＳＭＰＭにおいてアクセスされるスタツクポイ
ンタ一が漸増されるかもしくは漸減されるかどうかおよ
び、それが何時増減されるものであるかに関係する。更
に、３つの作用的スタツキングモードの各々に対しては
、語動作が行われるか或はバイト動作が行われることに
なる。システムへ作動される予定のスタツキングモード
が通知される方法および語或はバイト動作が行われるか
どうかと云うことはＳＭＰＭでの同じ場所を識別するた
めの６つの異なるアドレスを伝送することによつて制御
される。６つのアドレスのすべてはＳＭＰＭにおける同
一のスタツクポインタ一を識別するけれども、そのスタ
ツクポインタ一でもつて成されることは、受信される６
つのアドレスの特別なものに依存している。

又、ＳＭＰＭ領域での各対のアドレスはＳＭＰＭにおけ
る同じそれぞれの蓄積場所をアクセスする（計算機にて
発生されるアドレスにおける下位ビツトは、書込み動作
の場合、上側或は下側バイトを識別する役割をする）。
結果的に、ＳＭＰＭにおける同一場所へのアクセスを得
る８つの異なるアドレスが実際の場合には存在する。第
１図でのＳＭＰＭ領域が全体のＳＭＰＭと関連して示さ
れているのと丁度同じように、そのスタツキング領域は
全体のＳＭＰＭと関連して示されている。アドレス空間
における全ＳＭＰＭおよびスタツキング領域は２Ｋの長
さを有しそしてそれは２Ｋ境界内に含まれている。

第１図の例において、２Ｋスタツキング領域内における
低位５１２アドレスグループはＳＭＰＭ領域である（そ
れによつて、Ｓ−ＤＣ機能を不可能化する）。ＳＭＰＭ
領域内での引続く偶数および奇数アドレスはＳＭＰＭで
の同一場所上のＳＭＰＭモード動作を制御する。

Ｓ−１領域における連続せる偶数および奇数アドレスは
ＳＭＰＭにおける同一場所へのアクセスを制御しそして
そのシステムを自動的漸増モードで動作させるようにす
る。同様な論理がＳＤおよびＳ−ＡＣ領域の各々におけ
る引続く偶数および奇数アドレスに適用する。動作とし
てのそれぞれのモードば自動的漸減”および゛上りスタ
ツク検査”として知られている。（第１図の例において
不可能化されたスタツキングモードは゛下りスタツク検
査゛として以下において述べられる。）４つの領域の各
々における２つのアドレスのいづれかが指定されるかに
依存して（ＳＭＰＭの同じアクセスに対して）、語もし
くはバイト動作が行われる。同じＳＭＰＭ場所へのアク
セスを制御する８つの異なるアドレスは１３ビツト位置
において同じである″ことは明らかである。

別な３つのアドレスビツトのうちの２つは、そのシステ
ムが動作すべき４つのモードのうちの１つを識別するよ
うに全ＳＭＰＭおよびスタツキング領域における４つの
それぞれの領域のうちの１つを規定し、その第３ビツト
はバイト動作かもしくは語動作のいづれかを制御する。
後程記述される予定の制御語は１Ｋ境界を規定する６ビ
ットを含んでいる。

（ＳＭＰＭ領域はその配線切換接続に依存してこの境界
上での１Ｋアドレス空間の上半分かもしくは下半分にあ
る。）全２ＫＳＭＰＭおよびスタツキング領域のスター
テング場所として２Ｋ境界を規定するには５ビツトが必
要である。従つて、もしも制御語における６ビツトにて
規定されるＳＭＰＭ領域に対する１Ｋ境界が偶数である
とすると、その境界は２Ｋの倍数でありそしてＳＭＰＭ
領域は全２ＫＳＭＰＭおよびスタツキング領域の下半分
にある。

他方、もしも制御語の６ビツトにより規定される１Ｋ境
界が奇数であるとすると、次の下側の１Ｋ境界（これは
又２Ｋ境界でもある）は全２ＫＳＭＰＭおよびスタツキ
ング領域のスタートとして識別され、そしてそのＳＭＰ
Ｍ領域は２Ｋアドレス空間の上側半分にある。通常の場
合、ＳＭＰＭ領域は２Ｋアドレス空間全体の下側半分に
あり、そして・・−トウエア配線切換ば下側゛オプシヨ
ンを選択するべく接続される。

この例からいずれ理由は後程記述されるであろうが、こ
の段階ではそのＳＭＰＭ領域は２Ｋ境界で始まると仮定
する。計算機にて発生されるアドレスでの５つの上位ビ
ツトは２Ｋプロツクを表わしそして比較論理回路５２（
第５図）は６−ビツト制御語値における５つの上部ビツ
トをアドレスビツト１１−１５と比較することによりこ
のプロツクがＳＭＰＭスタート１Ｋ境界を含んでいるか
どうかを検証する。

もしも、そのビツトが一致しているならば、それはスタ
ツキングすなわちＳＭＰＭモード動作をすべきことを示
している。ＳＭＰＭにおける同じ場所と関連されている
ＳＭＰＭおよびスタツキング領域での５１２アドレスグ
ループの各々の内の２つのアドレスは５１２アドレスに
より分離される。

計算機にて発生されるアドレスのビツト０−８は５１２
値の１つを規定するので、そのアドレスのビツト９およ
び１０は他の１４ビツトにて規定されるアドレスが含ま
れているスタツキング領域の４つの四分区域の内容を決
定することは明らかである。ＳＭＰＭ語場所の１つを表
わすには８ビツトを必要とするので、ビツト１−８はＳ
ＭＰＭに対する語アドレスを規定するのに使用される。
全ＳＭＰＭおよびスタツキング領域における４つの領域
の各々の中にある連続せる偶数および奇数アドレスは場
所１８において同一ビツトを有し、結果的には引続くア
ドレス制御が同一のＳＭＰＭ場所にアクセスする。計算
機にて発生されるアドレスにおける低位ビツトは語もし
くはバイト動作のいづれを行なうかを規定するために使
用される。０は語動作を表わし、１はバイト動作を表わ
している。

計算機にて発生されるアドレスのビツト０，９および１
０は“スタツキング制御”と云う表現で第５図において
表わされている論理回路に延びている。

ＳＭＰＭから読出される語は１６ビツト総合器５３の１
つの入力に供給される。スタツキング制御論理回路はＳ
ＭＰＭから検索されたポインターを１もしくは２の値だ
け漸増或は漸減するように制御できる。スタツキング制
御論理回路はまた修正されたポインターをそのもとのポ
インターが読出された同一場所でのＳＭＰＭに再度書込
めるようにする。ＳＭＰＭから検索される１６ビツトポ
ィンタ一（ある場合には修正されることもあり修正され
ないこともある）はそのシステムが３つの作用的スタツ
キングモードの１つで動作される場合に使用されるＡＣ
Ｓアドレスである。スイツチ５５は単に記号であつて、
そしてそのシステムが動作される特別なスタツキングモ
ードに依存して、ＳＭＰＭポインター値が修正された後
ではその総合器から又修正される前ではＳＭＰＭから直
後に、そのＡＣＳアドレスが引き出されることを示すべ
く用いられている。もしも、計算機にて発生されるアド
レスでの３つの云わゆる゛モード゛ビツト２，１および
０（アドレスビツト１０，９および０）が符号０００或
は００１を表わすとすると、そのシステムはＳＭＰＭモ
ードにおいて動作し（と云うのはこの選ばれた例におい
ては、ＳＭＰＭ領域がＳＤＣ領域と重複しているため）
、そして語がＳＭＰＭから読出されそしてデータ線に供
給されるかもしくはデータ線上における語或はバイトが
ＳＭＰＭに書込まれる。

／）八る場合、総合器５３は動作せず、又ＡＣＳには如
何なる動作も起らない。総合器５３が使用されそして語
がＡＣＳに書込まれたり或はそれから読出されたりする
のは、３つのモードビツトが別な６つの組合せの１つを
表わすときのみである。以下でより詳細に記述される如
く、３つのスタツキング機能のいずれが発生するかに依
存して、ＳＭＰＭから読出されるポインターはそれが総
合器で変えられそしてＳＭＰＭに再び書込まれる前もし
くはその後のいづれかにおいてＡＣＳに供給される。

第１図は、２つのＡＣＳバツフアＡおよびＢにおける場
所（異なる長さの）が、動作が４つのスタツキングモー
ドの１つにおいて実施されるときに、アクセスされる仕
方を図式的に描写している。

予め決められた数のバツフア領域とか又はバツフア領域
が予め決められた大きさを有していると云うことはない
。ＳＭＰＭにおける各スタツクポインタ一は単にＡＣＳ
における６４Ｋバイトの１つを識別している。そのシス
テムに伝達されるアドレスが４つのスタツキング領域の
１つに落付くと、ＳＭＰＭにおけるそれぞれの語は受信
されたアドレスでの３つのモードビツトに従つて読出さ
れそして動作される。ＳＭＰＭから読出される語は修正
されそしてＳＭＰＭに再蓄積され、そしてそれはその語
がＡＣＳをアクセスするアドレスとして用いられる前も
しくはその後に変更される。しかし、ＳＭＰＭにおける
スタツクポインタ一が連続して漸増されるか或は漸減さ
れるにつれ、各スタツクポインタ一にて識別されるＡＣ
Ｓ語もしくはバイトは変更を維持し、たとえ同じアドレ
スが連続してそのシステムに供給される場合でさえ、長
いメツセージにおける引続くキャラクタがかＸる方法で
ＡＣＳに順序よく蓄積される。引続くキャラクタ一は単
一のバツフアに蓄積することができ、そしてそのバツフ
アの大きさはＡＣＳが、如何に多くの回数だけアクセス
されるかに依存している。バツフアとしてはＡＣＳのど
こでも開始できるが、それはそれぞれのスタツクポイン
タ一がＳＭＰＭに初めに置かれた時点（システムはＳＭ
ＰＭモードで動作）でのそれぞれのスタツクポインタ一
の値に依存している。スタツクポインタ一は互いにそし
てマツプポインタ一からは完全に独立している。そのス
タツクポインタ一はＡＣＳ内で独立し、重複し或は同一
のバツフア領域であると見做すことが出来る。第６図は
６４Ｋ計算機アドレス空間内での４つのスタツキング領
域を描写しており、そこでのＳＭＰＭ領域は′Ｓ−ＤＣ
領域に優先している。

この図はＳＭＰＭの各々の場所が計算機アドレス空間の
全２ＫＳＭＰＭおよびスタツキング領域における８つの
異なるアドレスにてアクセスされる方法、ならびに４つ
のモードで実施される機能を理解するのに有用である。
通常の場合、ＳＭＰＭ領域は２Ｋ境界の直ぐ上にあるこ
とを想起されたい。従つて、第６図において描写されて
いるアドレスＡは２Ｋの倍数である。第６図において示
されているＳＭＰＭ．Ｓ−１，．Ｓ−ＤおよびＳＡＣ領
域の各々は５１２アドレスを含んでいる。ＳＭＰＭは２
５６場所を有するものとして示されており、そのうちの
１つがスタツクポインタ一ｎを含むものとして示されて
いる。４つの領域の各各における５１２アドレスの２つ
がＳＭＰＭにおける同一の蓄積場所ｎを識別する。

ＳＭＰＭ領域におけるアドレスＡ＋２ｎおよびＡ＋２ｎ
＋１はＳＭＰＭでの蓄積場所ｎ（Ｏくｎ〈２５５）への
アクセスを制御し、そして同じスタツクポインタ一ｎへ
のアクセスを制御する別な３つの領域における他の対に
あるアドレスは５１２アドレスにより互いに分離されて
いる。第５図を参照するに、計算機にて発生されるアド
レスでのビツト１１−１５はＳＭＰＭおよびスタツキン
グ領域を含む２Ｋプロツクを識別する。

かくして、ビツト１１−１５は第６図におけるアドレス
Ａを識別する。ビツト１−８は５１２アドレス境界から
のオフセツトを規定しそしてビツト９−１０は第６図に
おいて示されている４つのスタツキングモードに対応す
る４対のアドレスを識別する。計算機にて発生されるア
ドレスのビツト０は各領域における２つのアドレスの下
側或は上側のいづれかを識別する。ビツト９および１０
は４つのモードの１つ（４つの領域のうちの１つに対応
）に規定し、そしてアドレスのビツト０は語もしくはバ
イト動作のいづれかを表わしている。通常、ビツト９お
よび１０が共にＯの場合、ＳＤＣモードでの動作が行わ
れる。しかしながら、この例では、ＳＭＰＭ領域がＳ−
ＤＣ領域をおＸうように作られているので、ＳＭＰＭモ
ードでの動作が行われる。かＸる場合、アドレスＡ＋２
ｎもしくはＡ＋２ｎ＋１のいづれかのそのシステムへの
伝達がＳＭＰＭからの語の読出し、および１６データ線
へのその応用或はＳＭＰＭでの１６データ線上にある語
もしくはバイトの書込みを制御する。書込みバイト動作
の場合、計算機により発生されるアドレスでのビツト０
はＳＭＰＭの場所ｎにおける上側或は下側バイトのいづ
れかを識別する。アドレスＡ＋２ｎは、書込み語動作の
場合には全ＳＭＰＭ語或は書込みバイト動作の場合には
下側バイトへのアクセスを制御する。アドレスＡ＋２ｎ
＋１は書込みバイト動作の場合にはＳＭＰＭの語ｎの上
側バイトにおける８ビツトの書込みを制御する。第６図
において示されるＳ−１領域における２つのアドレスの
うちのいづれか〜指定される場合、このシステムは自動
的漸増スタツキングモードで動作する。

かＸる場合、スタツクポインタ一ｎはＡＣＳを直かにア
クセスするために用いられる。その後、ポインターは漸
増されてそしてＳＭＰＭに再記憶される。しかし、その
ポインターは１或は２だけ漸増され、その漸増はアドレ
スＡ＋２ｎ＋５１２もしくはＡ＋２ｎ＋５１３のいずれ
が指定されるかに依存する。ＡＣＳは８−ビツト記憶場
所を含んでいる。もしも奇数アドレスを有するＡＣＳで
の場所が指定されると、バイト動作が要請される。他方
、もしも、偶数アドレスを有する場所が識別されると、
語もしくはバイト動作のいづれか〜行われる（制御線信
号に依存して）。データがバツフアに蓄積されるかもし
くはそこから読出されるとき、これは連続的語動作かも
しくは連続的バイト動作のいづれかでもつて達成される
。換言するに、引続くバイトがアクセスされ（この場合
、連続ＡＣＳアドレスは１だけ異なる）るか、或は引続
く語がアクセスされる（この場合、連続ＡＣＳアドレス
は２だけ異なる）。自動的漸増スタツキングモードにお
いて、スタツクポインタ一にて識別されたＡＣＳ場所が
アクセスされた後にＡ＋２ｎ＋５１２のような偶数アド
レスがそのシステムに供給されると、そのポインターは
２だけ漸増され、その結果、同一アドレスが次に伝達さ
れた場合にＡＣＳにおける次の語がアクセスされること
になる。Ｓ−１領域における偶数アドレスは上り語スタ
ツクが要請されるときには常にそのシステムに伝達され
る。他方、奇数アドレスがそのシステムに伝達される場
合、ＳＭＰＭにおけるスタックポインタ一が１だけ漸増
される。すなわち同じアドレスがそのシステムにて受け
られる次の時刻では、ＡＣＳにおける次のバイトが作動
されることになる。かくして、Ｓ−１領域での奇数アド
レスは上りバイトスタツクを制御しそして偶数アドレス
は上り語スタツクを制御する。第５図におけるモードビ
ツト２および１は（アドレスビツト１０および９）、符
号０１が表わされているとき、第６図に示されている他
の３つの領域を締め出すべく、Ｓ−１領域におけるアド
レスを位置させる。第５図で示されている如く、”スタ
ツキング制御゛に隣接せる符号表において、モードビツ
ト２および１が符号０１を表わす場合、そのシステムは
自動漸増（Ｓ−１）スタツキングモードにおいて動作す
る。もしもモードビツト０がＯであるとすると、スタツ
クポインタ一はＡＣＳがアクセスされた後に２だけ漸増
され（上り語スタツクを制御すべく）、そしてもしもモ
ードビツト０が１であるならば、そのスタツクポインタ
一はＡＣＳがアクセスされた後に１だけ漸増される（上
りバイトスタツクを制御するべく）。ＣＰＵによりその
データ類に供給される引続く語もしくはバイトはそのア
ドレス線に現われるアドレスを変えずに３２Ｋの引続く
語場所にまでもしくは６４Ｋの引続くバイト場所にまで
記憶できることは明らかである。モードビツト２および
１（アドレスビツト１０および９）が符号１０を表わし
ている場合、全２Ｋスタツキング領域におけるいずれか
のアドレスが必らずｓ−Ｄ領域内に含まれている。

この領域におけるアドレスが指定される場合（それはＳ
ＭＰＭ領域にておｋわれていないと仮定）、そのシステ
ムは自動的漸減（Ｓ−Ｄ）スタツキングモードにおいて
動作する。ＳＭＰＭにおけるスタツクポインタ一が漸増
されるよりはむしろ漸減されそしてそれがＡＣＳアクセ
スにおいて使用される修正値であると云う点を除いて、
前述の動作は自動的漸増スタツキングモードにおけるの
と類似している。もしも、Ａ＋２ｎ＋１０２４のような
偶数アドレスが指定されるならば、スタツクポインタ一
ｎは初めに２だけ漸減され、そして漸減された値はＡＣ
Ｓにおける語をアクセスすべく使用される。漸減された
ポインターはＳＭＰＭに蓄え戻される。もしもＡ＋２ｎ
＋１０２５のような奇数アドレスが指定されると、その
スタツクポインタ一は１だけ漸減され、その後ＡＣＳに
おけるバイトがアクセスされそして漸減されたポインタ
ー値はＳＭＰＭに蓄え戻される。自動的漸減スタツキン
グモードに対する２つの符号は第５図において示されて
おり、モードＯビツトの値は再び語スタツクもしくはバ
イトスタツクのいづれかに関する動作を制御する。上り
スタツクの場合、ＳＭＰＭから読出されるポインターは
それが漸増されるに先立つてＡＣＳに対するアクセスの
ために使用される。

かくして、第５図を参照するに、ＳＭＰＭから読出され
るポインターはＡＣＳアドレスとしての役割をしている
（スイツチ５５は下側位置にあるものと考える。）この
ポインターは総合器５３を通過し、そこで１或は２だけ
漸増されそしてＳＭＰＭに再び書き戻される。下りスタ
ツクの場合、ＳＭＰＭから読出されるポインターはＡＣ
Ｓのアクセス前に漸減される。かくして、ＳＭＰＭから
読出されるポインターはまず総合器の入力に供給され、
その総合器において１或は２だけ漸減され、そしてＳＭ
ＰＭに再び書き込まれ、ＡＣＳをアクセスするのに使用
される。（スイツチ５５は上側位置にあるものと考える
。）自動漸増モードは上りスタツクを読出すかもしくは
書き込むために、或は下りスタツクを逆順序において読
出すために使用される。

同様にして、自動漸減モードは下リスタツクを読出すか
もしくは書き込むために、或は上りスタツクを逆順序に
おいて読出すために使用される。いづれの場合でも、順
序正しい一連の項目が任意の長さのバツフアからバイト
或は語形態のいづれかにおいて挿入されるか或は除かれ
る。計算機アドレス空間における８つのアドレスのみが
各スタツクのために使いつくされる。２５６までのスタ
ツクは単一システムでのある時間において能動であり、
そして全体で６４Ｋのバイトは、２Ｋプログラムアドレ
スのみが云わゆる゛使いつくされる゛うちにアクセスさ
れる。

かくして、その利得係数は３２である。全６４Ｋアドレ
ス空間の異なる２Ｋ領域が各システムでのＳＭＰＭおよ
びスタツキング領域に割当てられるとして、３２までの
記憶装置を同じ母線系に接続することにより、最大で６
４Ｋ×３２バイトすなわち約２Ｘ１０６バイトがアクセ
スされることになる。モードビツト２および１が符号１
１を表わす場合、全２Ｋスタツキング領域におけるアド
レスはＳ−ＡＣ領域内にある。

このモードにおいては、その識別されたスタックポィン
タ一が漸減されそしてその漸減された値がＡＣＳをアク
セスするのに用いられる。しかしながら、もとのポイン
ター値はその動作の終りにおいてＳＭＰＭに保有される
。再度、モードビツト０の値は、バイトスタツ ニク或
は語スタツク動作の（・づれが作動されるかを決定する
。もしもモードビツト０がＯであるならば、そのポイン
ター値は２だけ漸減され、そしてＡＣＳをアクセスする
ために用いられる。もしもモードビツトが１であるとす
ると、そのポインター値は１だけ漸減され、そしてＡＣ
Ｓにおけるバイトをアクセスするために用いられる。上
りスタツク検証（Ｓ−ＡＣ）モードにおける動作が何を
するかと云うと、それは、上り語或はバイトスタツクに
おける最も新しいものへのアクセスを行な３い、続いて
そのスタツクはＳ−１領域内におけるアドレスを指定す
ることによつて上り動作の続行を制御する。この様にし
て、上りスタツクにおける最も新しい入力は、動作の始
めにあるその値とは異なつている動作の終りにおける値
を有するそ４れぞれのポインターを必要とすることなく
、アクセスされることになる。ＳＭＰＭ領域が例示され
ている如くＳ−ＤＣ領域よりはむしろＳ−１．Ｓ−Ｄ或
はＳ−ＡＣ領域の１つに載置される場合、モードビツト
２および１が符号００を表わすならば、全２Ｋスタツキ
ング領域内におけるアドレスはＳ−ＤＣ領域内に入る。

かＸる場合、ＳＭＰＭにおける識別されたスタツクポイ
ンタ一は変わらずそしてＡＣＳをアクセスするために使
用される。（モードビツト０の値は、バイトスタツクも
しくは語スタツク動作のいづれが動作されるかを決定す
る）下リスタツクに対するスタツクポインタ一は常にア
クセスされた最後のＡＣＳ場所を指しているので、下り
スタツク検証モードにおけるシステムの動作はポインタ
ー値を変えることなくアクセスされた最後の場所へのア
クセスを行わしめる。スタツキングモードの使用は、動
作がメツセージでの連続キャラクタ一で動作されなけれ
ばならない場合に特に有益である。

しかしながら、上りスタツクの頂部かもしくは下りスタ
ツクの底部にない語或はバイトへのアクセスが要請され
るには時期がある。スタツキングモードでそのシステム
を作動させることにより、スタツクの中途で語或はバイ
トへのアクセスを得るには、それぞれのポインター値が
連続して漸増されるかもしくは漸減されなければならず
、それには所望の項目がスタツクの終りからどれ位遠く
にあるかに依存して多くのメモリーサイクルが必要とさ
れる。しかしながら、スタツクにおける何等かの語或は
バイトへの即座なアクセスが所望される場合、マツプポ
ィンタ一はそれぞれのバツフア一を指すべく設定される
。この様にして、何等かの項目のデータがそのシステム
をマツピングモードで動作させることによつて単一のメ
モリーサイクルにおいてアクセスされる。本発明のメモ
リーに関連して動作する計算機のプログラミングをする
とき、スタツクからの項目についてのストリングを挿人
したり或は除去するには単に単一の計算機アドレスの使
用を必要とすることを銘記されたい。

このことは、各メモリーアクセスの前或は後で、計算機
アドレスの漸減もしくは漸増を制御するためのプログラ
ミングを必要とする従来のシステムとは対照的である。
本発明の記憶装置にハードウエア機能を与えることによ
り、そこでは計算機アドレス空間における節約が達成さ
れるばかりでなく、又各アクセスの前或は後におけるメ
モリーアドレスの漸増もしくは漸減を制御するためのプ
ログラムの書込みも必要としない。上りスタツクを形成
するには、使用される予定のＡＣＳバツフア一での初め
の場所のアドレスを有するＳＭＰＭを語場所ｎを始めに
セツトすることだけが必要である。これは、そのシステ
ムをＳＭＰＭモードにおいて動作させ、そしてポインタ
ーの値がそのデータ線に供給される同じ時間にアドレス
Ａ＋２ｎをそのシステムに伝達することによつて達成さ
れる。システムがこの様にしてＳＭＰＭモードで作動さ
れる場合、スタックポインタ一値はＳＭＰＭの語場所ｎ
に蓄積される。その後、項目はスタツクおよびバイトス
タツクのそれぞれに対する同一のＡ＋２ｎ＋５１２或は
Ａ＋２ｎ＋５１３アドレスを利用することにより上り順
序で順々にアクセスされる。各アクセスはそのポインタ
ーを２或１だけそれぞれにおいて漸増させることになる
。従つて、項臼は、同じＡ＋２ｎ＋１０２４或はＡ＋２
ｎ＋１０２５アドレスを利用することによつてバツフア
が存在するときに逆な順序においてアクセスされる。上
りスタツクの場合、そのスタツクポインタ一は常に使用
されるべき次の場所を指している。下りスタツクは同じ
Ａ＋２ｎ＋１０２４或はＡ＋２ｎ＋１０２５を利用する
ことによつて同様にして作り出される。この場合、スタ
ツクポインタ一は常に最後に使用される場所を表わして
いる。逆な順序における下りスタツクについてのアクセ
スは、Ａ＋２ｎ＋５１２或はＡ＋２ｎ＋５１３アドレス
へ切換えることにより達成される。ポインターを永久に
変更することなく、上り或は下りスタツクにおいて最も
新しい入力をアクセスするための能力がしばしば要求さ
れるので、そのシステムは上りスタツク検証モードおよ
び下りスタツク検証モードにおいて動作すべく設計され
ている。

こうしたモードは他の２つよりも重要ではないので、通
常の場合、ＳＭＰＭ領域は検証領域の１つに重なるよう
に作られており、その際には２つの左程重要でない機能
のうちの１つが除去される。本発明の記憶装置と共に使
用される計算機のプログラミングをする場合、普通では
、ＳＭＰＭにおける異なる場所がスタツクおよびマツプ
ポインタ一を記憶するのに使用され、その場合における
２つの型式のポインターは異なる情報を表わしている。

かくして、もしも６つのマツプポインタ一があるとする
と、各スタツキング領域における下側１２アドレスはＡ
ＣＳにおけるバツフア一をアクセスするには使用されな
い。もしもそうであれば、バツフア一がアクセスされ、
そのそれぞれのスタツクポインタ一が変えられる毎に、
ＡＣＳマツプページの１つに対する開始位置が変えられ
ることとなり、そのシステムは計算機のソフトウエアが
その点を考慮しなければマツピングモードにおいては適
切に作動しない。後程記述されるように、そのシステム
をスタツキングモードで動作しないようにすることは可
能である。

（制御語はもし必要ならばすべてのスタツキング機能を
選択的に不可能化させる１つのビツトを含んでいる）し
かしＳＭＰＭモードはその制御語におけるスタツキング
ビツトによつては不可能化されない。このシステムは、
もしもそれがマツピングモードで動作するものならば、
スタツキングモードにおいても動作しなければならない
。さもなければ、ＳＭＰＭにマツプポインタ一を書込む
方法がない。全ＳＭＰＭおよびスタツキング領域は常に
２Ｋ境界内に含まれる。

通常の場合、ＳＭＰＭ領域は全２Ｋアドレス空間の下側
或は上側四分区域を含んでいる。第４図からして、ＳＭ
ＰＭ領域がスタツキング領域の下側四分の一にあるなら
ば、その上部にＳＭＰＭ領域の置かれている１Ｋ境界を
規定している制御語における６ビツトは２Ｋ境界を表わ
しており、計算機にて発生されるアドレスでのビツト１
０はそのシステムがＳＭＰＭモードで作動される場合に
は常にＯであり、そしてビツト９は云わゆる゛下側゛配
線切換選択に対応すべくＯになる。この様にして、計算
機にて発生されるアドレスのビット位置９および１０に
おける符号００はＳＭＰＭ動作を表わしており、そして
そのシステムが３つの作用的スタツキングモード（第５
図）の１つにおいて作動される場合、符号は組合せ０１
，１０或は１１の１つを含んでいる。計算機により発生
されるアドレスでのビツト位置９および１０におけるモ
ードビツト符号００，０１，１０および１１は常に第５
図において示されている４つのスタツキング領域を規定
する。かくして各々のシステムにおいての同一組合せの
５１２アドレスはＳＭＰＭ動作と４つのスタツキングモ
ードの１つにおける動作との両方を表わしている。この
システムはＳＭＰＭモードに対する優先性を与え、そし
て付与されている４つのスタツキングモードのうちの１
つがいつも必らず失われる。（優先性に関し、アドレス
空間における第１図に描写されている各種領域は、もし
もそれらがしかるべく選ばれるならば重複することは明
らかである。予め決められたアドレス空間の１つに入る
ものとしてそのシステムにて認められるアドレスは必ら
ず特定の型式の動作を制御するので、連の優先性はすべ
ての不一致を解決するのに必要である。優先性の順序は
制御モード、ＳＭＰＭモード、スタツキングモード、マ
ツピングモードおよび直接モードである。）本発明では
、４システムまでが一緒に使用されそしてすべてのシス
テムに対しては同じ全２ＫＳＭＰＭおよびスタツキング
領域を規定したいものと仮定する。

（もしも４つ以上のシステム・・・・・・・・・・・・
最大で３２まで・・・・・・・・・・・・が同じ母線系
に接続されるものとすると、そのアドレス空間における
異なる２ＫＳＭＰＭおよびスタツキング領域がそれらに
対して選択されなければならない。）かかる場合、ＳＭ
ＰＭモードにおける動作を４つのうちの唯一のシステム
に置くには、そのＳＭＰＭ領域を各システムにおける全
２ＫＳＭＰＭおよびスタツキング領域の異なる四分の一
の位置におく必要がある。各システムに対する制御語に
おける６ビツトが１Ｋ境界を規定するために使用されそ
して配線切換選択がこの境界上にある１Ｋ空間の上側或
は下側半分を選び出すために与えられているのはこのた
めである・・・・・・・・・・・・かくして、計算機に
て発生されるアドレスでのビツト９および１０は同一の
全２ＫＳＭＰＭおよびスタツキング領域内における４つ
のＳＭＰＭ領域のいづれか１つを識別する。各システム
は共通の２Ｋアドレス領域における４つの５１２アドレ
スグループの異なるものｋ内にあるＳＭＰＭアドレスを
認知すべく設計される（それぞれの制御語とそれぞれの
配線切換選択を介して）。しかしながら、そのＳＭＰＭ
領域が同一の２Ｋアドレス空間内に含まれているすべて
のシステムに対するスタツキングモードは機能抑止され
なければならないと云うことは明らかである。

さもなければ、１つのシステムはＳＭＰＭモードで動作
することになるが別なシステムはすべてスタツキングモ
ードの１つにおいて動作することになる・・・・・・・
・・・・・すべてが同じデータ線を用いている。このこ
とは許容されない。かくして、もしも少なくとも２つの
記憶装置が同一の２Ｋスタツキング領域アドレス空間内
でのそれらのＳＭＰＭ領域を持つとすると、これらの記
憶装置におけるスタツキングモードは無効にされなけれ
ばならない。制御モード 第１図に示されている如く、そのシステムは、制御モー
ドで動作すべく６４Ｋ計算機アドレス空間の上側５１２
アドレス内のいづれかの単一アドレスに応答する。

このシステムは制御語アドレスを規定するための８つの
スイツチを含んでいる。制御語のアドレスは最下位ビツ
ト位置においては０を、又７つの最上位ビツト位置の各
々においては１を持つものと仮定している。８つのスイ
ツチは制御語アドレスを決定する別な８つのビツトの値
を規定する。

このシステムが制御語アドレスを識別する場合、ＣＰＵ
にてそのゼータ線に供給される１６ビツト語は特別な組
合せにある１６の記憶エレメントに記憶される。この１
６ビツト制御語はそれが変えられてそして別なモードに
おける操作を規定するまでそのシステム内に記憶され続
ける。制御語のビツト１５は、直接および制御モードを
除いては、全てのモードに対する主オン／オフビツトで
ある。

もしも、主（ＭＡＳ）ビツトがＯであるとすると、その
システムは直接および制御モードにおいてのみ作動され
る。各々が直接領域に対する境界を００００および１１
１１に規定している４つのスイツチのうちの２組を調整
することにより、その直接領域は１６の４０９６−アド
レスプロツクの最大領域を取ることになる。かくして、
そのＡＣＳ・はほ〜その最大容量にまで利用でき、そし
てそのシステムは従来の記憶装置としての機能を果す。
（ＡＣＳでは、その全容量にまで利用することができな
い。と云うのは、その制御語モードが無効にされず障害
の際に（緊急の際に処理要求が生じた時に）直接モード
に対する優先性を取るためである。）制御モードは、主
（ＭＡＳ）ビツトがＯにセツトされる場合、以下に示す
簡単な理由で無効とされない。もしもこのモードが無効
にされると、制御語を変更する方法がなくなり、そして
そのシステムは初めに課せられた直接モードにおいての
み永久に動作すべく制限されることになる。制御語にお
けるビツト１４が、もしもＯであるとすると、そのスタ
ツキングモードを無効にする。

もしもＳＴＫビツトが０であるとすると、３つのスタツ
キング機能のすべてが無効とされる。スタツキングモー
ドを無効とする理由は既に述べられた通りである。制御
語のビツト８−１３はＳＭＰＭ領域を規定するために必
要とされる。

これら６つのビツトは１Ｋ境界を規定する。ＳＭＰＭ領
域はこの境界の直ぐ上にある２つの５１２−アドレスプ
ロツクのいづれかより成つている。換言するに、ＳＭＰ
Ｍ領域は、制御語におけるビツト８−１３にて規定され
るアドレスのすぐ上にある１Ｋアドレス空間の上側或は
下側半分のいづれかにある。ＳＭＰＭ領域に対するこの
１Ｋ空間の上側或は下側半分はストラツプ又は配線切換
接続により決定される。制御語におけるビツト８−１３
は実際にはスタツキング領域ならびにＳＭＰＭ領域を規
定する。もしも、ビツト８−１３により表わされる１Ｋ
境界が偶数であれば、ＳＭＰＭおよびスタツキング領域
に対する全２Ｋアドレス空間はこのアドレスから始まる
。他方、もしも６ビツトにて表わされる１Ｋ境界が奇数
とすると、全ＳＭＰＭおよびスタツキング領域は次の下
側２Ｋ境界から始まる。制御語のビツト０−３はマツピ
ング領域における初めの有効プロツクの数を規定し、そ
してビツト４−７はマツヒソグ領域における最後の有効
プロツクの数を規定する。制御語におけるマツプ開始お
よびマツプ終了プロツク数は、４つのスイツチのうちの
２組がその直接領域に対して行なうのと同じ機能をマツ
ピング領域に対して行なう。すなわち、それらは上側お
よび下側境界を規定する。（本発明の実施例において、
その直接領域に対する境界はスイツチにて制御されるけ
れども、丁度そのマツピング領域がソフトウエア制御の
下で規定されるのと同じく、別な制御モードがソフトウ
エア制御の下で直接領域境界を規定するために与えられ
ることも明らかである。同様にして、ハードウエアスイ
ツチはマツピング領域およびＳＭＰＭおよびスタツキン
グ領域に対する境界を規定するために用いられる。

しかしながら、普通の場合、その直接領域境界は他の場
合よりも変更される頻度がはるかに少ないという理由で
、ハードウエアスイツチが直接領域境界のために使用さ
れている。換言するにその制御語はその内部にすべての
境界を規定するだけの十分なビツトを有しておらないの
で、めつたに変更されることのない境界はハードウエア
スイツチにて設定される。）以下に述べるようにシステ
ムが直接および制御モードにおいてのみ作動できるよう
に最初電源を入れられたときにその制御語に対する記憶
エレメント（要素）はりセツトされる。もしも、いづれ
かの別なモードが所望されるとすると、計算機はそのシ
ステムを制御モードで作動させるための初期プログラム
を実行し、その結果、計算機アドレス空間がマツピング
および／又はスタツキング機能のために割当てられる。
制御語アドレスが識別される場合には常に、そのシステ
ムに供給されるデータ線上での１６ビツト制御語は、制
御語を表わすために与えられている１６の特別な記憶エ
レメントに書込まれる。

しかしながら、このシステムは制御語の読出しを行わな
い（そのシステムがＳＭＰＭモードで作動される場合、
ＳＭＰＭに記憶されている何等かの語が読出されるのと
比較し得る方法において）。しかしながら、その制御語
は計算機によるアクセスのためにいづこかに（例えば、
直接プロツクの１つに含まれているＡＣＳの場所におい
てさえ）記憶できるので、上記のことは重要なことでは
ない。全体的システム構成とタイミング本発明の実施例
は市販のＰＤＰ−１１計算機システムと共に作動させる
ための記憶装置である。

従来においても良く知られている如く、力八るシステム
は中央処理装置やあらゆる周辺装置が接続されるＵＮＩ
ＢＵＳ母線を含んでいる。アドレス、データおよび制御
情報は５６本の母線に沿つて伝達される。本発明が実施
される場合の接続は母線の全線に対して成される必要は
ないので、必要とする接続のみが図においては示されて
いる。補助記憶装置（ＡＣＳ）自体は、ＵＮｌＢＵＳに
接続されるように設計されたものであれば如何なるもの
でも使用することができる。本発明にて着想された独特
なメモリー動作の制御に関して、ＡＣＳが接続されるＵ
ＮＩＢＵＳは、その処理装置が接続されるＵＮＩＢＵＳ
ではない。これは第７図〜第１３図において最も明瞭に
描写されており、それらの図は第１４図において示され
ている如く配列される。第１０図および第１２図の底部
から、各種線がＰＤＰ−１１ＵＮＩＢＵＳに延びている
。処理装置への又それからのすべての信号はこうした線
を介して伝送される。第１３図の右側には、各種のアド
レス、データおよび制御線に接続される６４Ｋ補助メモ
リー１３００が示されている。これらの線は本発明の言
弓憶装置に対して完全に内包しているＵＮｌＢＵＳを含
んでいる。補助記憶装置への接続のために、ＰＤＰ−１
１ＵＮＩＢＵＳ上における制御、アドレスおよびデータ
信号を内部ＵＮＩＢＵＳ上におけるそれぞれの信号に変
換する回路は第７図〜第１３図に示されており、その逆
の変換動作もそれらの回路で実施される。この様にして
、ＵＮＩＢＵＳにインターフエースされるように適用さ
れる従来の記憶装置は第１３図の右側で６４Ｋ補助記憶
装置として用いられ、それが従来のＵＮＩＢ・ＵＳにお
いてと同じ機能をする制御、データおよびアドレス線に
〉直がに接続されるので、そこには何等の変更も必要と
しない。同様にして、その処理装置は補助記憶装置と直
かに連通していないけれども、それは単にＰＤＰ−１１
ＵＮＩＢＵＳを介して通常の制御、アドレスおよびデー
タ信号を伝達したり、受ご信したりするために使用され
るためで、特に知る必要はないためである。図に示され
てはないけれども、すべての母線には高電位に戻される
引上げ抵抗器が設けられていることを理解されたい。

この様にして、オープンコレクターバスドライバーは標
準的方法として使用される。又、第７図〜第１３図にお
ける幾つかの要素の出力はワイヤー０Ｒ或はワイヤーＡ
ＮＤ構成で一諸にして示されている。これらは次の要素
群すなわち８１４と８１６、８３６と８３８、７１４と
７１８、７２０と７２２、１２１８と１２２０、および
９０４，９０６，９０８と９１０の接合部を含んでいる
。図には示されていないけれども、これらの場合の各々
においては、それらの接合部は引上げ抵抗器を介して正
電位源に戻されそして，駆動用要素はオープンコレクタ
ータイプであることを理解されたい。詳細な回路につい
ての記述に人る前に、従来の記憶装置がアクセスされる
ときにおけるＵＮＩＢＵＳ上に伝達される信号シーケン
スを検討する方が良いであろう。

第１２図は従来のＵＮＩＢＵＳにおける１６データ線に
接続されている１６ビツトデータ駆動器１２０４および
１６ビツトデータ受信器１２０６を描写している。各デ
ータ線上における往復伝送には同一の線に接続される予
定のそれぞれの駆動器と受信器とを必要とする。１６ビ
ツトデータ選択器１２０２は１６ビツト信号をデータ駆
動器１２０４の１６入力に与えている。

１６ビツトデータ駆動器の可能化（ＥＮＡＢＬＥ）入力
が励磁されると、その１駆動器はＵＮＩＢＵＳゼータ線
上にそこに与えられた１６ビツト信号を伝送する。

同様にして、１６データ線上に現われる処理装置からの
データは１６ビツトデータ受信器１２０６にて受信され
そして本発明のシステムの種々な部品に延びているＤ（
１５：０）ケーブル１２３０における１６線に供給され
る。第１０図において示されている如く、１８アドレス
線はアドレス受信器１００２にまで延びている。

ＵＮＩＢＵＳを介して各種周辺装置へ延びている１８−
ビツトアドレスはアドレス受信器にて検出されそして１
８ビツトがケーブルＡ（１７：０）に供給される。１６
アドレスビツトのみが補助記憶装置とＳＭＰＭとをアク
セスするために用いられるけれども、ＰＤＰ−１１係統
の計算機には１８ビツトアドレス能力が与えられている
。

２つの上側ビツトＡ（１７）およびＡ（１６）は云わゆ
る゛拡張゛ビツトであつてアドレス指定能力を４の係数
によつて増大させる。

２つの上側ビツトが使用される方法は以下に記述される
が、アドレスビツトＡ（１５：０）は前にも述べられて
いる１６アドレスビツトに対応することを理解されたい
。

ＰＤＰ−１１ＵＮＩＢＵＳにおける５つの制御線は５つ
の制御受信器１００４に接続されている。

ＩＮＩＴ信号は、計算機コンソール上における始動キー
が押され、りセツト指令が実行されるか或は電力昇圧シ
ーケンスが生ずる場合に出される。ＩＮＩＴ信号は普通
ではりセツト指令によつて周辺装置をクリアしそして初
期化させるために使用され、そして本発明においても同
じ目的で使用されている。ＡＣＬＯ信号は停電に対する
準備として動作を終止させるべく周辺装置において用い
られている。以下の記載から明らかになるであろう如く
、ＡＣＬＯ信号は駆動器１３０２を通して補助記憶装置
に供給される。すなわち、その補助記憶装置は、記憶装
置が計算機ＵＮＩＢＵＳに直かに接続されるときに行な
うように、ＡＣＬＯ信号に応動できる。（ＩＮＩＴ信号
はまた駆動器１３０２を通してその補助記憶装置に供給
されるので、その記憶装置は、それが処理装置ＵＮＩＢ
ＵＳに直かに接続されるときと同じように、かｋる信号
で動作される。同じことが以下に述べられるように２つ
の別な制御信号ＣＯおよびＣＩにも適用する。）ＣＯお
よびＣＩ信号は実施される動作の型式を決定する。

Ｃ１が０の場合には読出し動作が行われ、Ｃ１が１の場
合には書込み動作が行われる。書込み動作において、Ｃ
Ｏに対するＯのビツト値は語動作を表わしそしてＣＯに
対する１のビツト値はバイト動作を表わしている。ＣＯ
ビツトは、従来技術においても知られている如く、読出
しシーケンスの場合における何かを表わしており、もし
もＣＯが１とするとそれは破壊読出し装置における再絡
納サイクルを禁止する。ＣＯおよびＣＩビツトはその補
助記憶装置における通常のシーケンスを制御する。しか
し、同じビツト信号がＰＤＰ−１１ＵＮＩＢＵＳと内部
ＵＮＩＢＵＳとの間におけるアドレスおよびデータ信号
の変換を制御すべく第７図〜第１３図の回路にて用いら
れている。ＵＮＩＢＵＳ上における何等かの周辺装置に
て受信されるＭＳＹＮ制御信号は、間もなく記述される
方法で、その装置にてＵＮＩＢＵＳに送り戻されるＳＳ
ＹＮ゛返答”信号と共に使用される。

２つの制御駆動器１００６は第１０図において示されて
おり、本発明の記憶装置からの２つの制御信号をＰＤＰ
−１１ＵＮＩＢＵＳを介して受信している。

しかるべく伝達される信号の１つはＳＳＹＮ信号で、そ
の信号の発生は以下において記述される。他はＡＣＬＯ
信号であつて、それは停電を示すべくある周辺装置にて
伝達される。このシステムに対する電源（示されていな
い）には停電の始めを検出するための参照数字１００８
にて記号的にのみ示されている電力センサーが設けられ
ている。かＸる場合、ＡＣＬＯ信号はＵＮＩＢＵＳに伝
達される（この時、それは、ＡＣＬＯ信号が本発明によ
るシステムにて受信される如く、処理装置および他の周
辺装置にて受信される）。停電時の検出は本発明の一部
ではないので、電力センサーは記号的にのみ示されてい
る。実際の場合にはそれを除去することもできる。示さ
れている制御線だけがシステムの適切な動作にとつて必
要とされる。例えば、良く知られているパリテイビツト
線ＰＡおよびＰＢが除去されている。同様にして、ＵＮ
ＩＢＵＳでの幾つかの優先転送線も除かれている。もし
も、プロツク１３００として用いられている補助記憶装
置が何か付加的な制御線接続を持つことが所望されるな
らば、それらの制御線はＰＤＰ−１１ＵＮＩＢＵＳから
内部ＵＮＩＢＵＳにまで拡張されて、要素１００４およ
び１３０２に対して比較し得る受信器および駆動器を通
して補助記憶装置への延長が行われる。従来の記憶装置
における読出し動作の場合、処理装置はアドレスおよび
制御信号がアドレスおよび制御線に供給された後にＭＳ
ＹＮＣ゛マスター同期゛）線に働らきかけてそれを約１
５０ナノ秒間だけ低レベルに（ＵＮＩＢＵＳ上での確認
状態）させる。

ＵＮＩＢＵＳとインターフエースされそして伝達された
アドレスを認識する記憶装置は、ＣＯおよびＣＩ制御ビ
ツトを、読出し動作を表わしているものと解釈し、そし
て１６データ線に対して読出された１６ビツト語を供給
する。同時に、その記憶装置はそのＳＳＹＮＣ゛スレー
ブ同期”）線を低レベルにさせる。処理装置（マスター
）がＳＳＹＮ信号とデータビツトを確認した後、それは
ＭＹＳＮ線を再格納（上側レベルに）させるように働ら
きかけ、その後アドレスビツトがそのアドレス線から取
除かれる。記憶装置（スレーブ）がＭＳＹＮ確定状態の
終了を確認すると、それはＳＳＹＮ線を再格納させそし
てデータ線へのゼータの供給を中止する。同様なシーケ
ンスが従来の記憶装置における書込み動作の場合にも起
る。

マスターはまず初めにアドレス、データおよび制御ビツ
トを伝達し、その後ＭＳＹＮ制御線が低レベルに移され
る。記憶装置は書込み動作を行なつた後そのＳＳＹＮ線
を低レベルにさせる。これがマスターにより、その書込
み動作が完了されたことを示すものとして、確認される
と、そのマスターはＭＳＹＮ線を高レベルにさせ、そし
てアドレス、制御およびデータ信号がＵＮＩＢＵＳから
除去されるようにさせる。ＭＳＹＮ線が高レベルになつ
たことすなわちそのマスターに書込み動作が完了したこ
とを適切に通知したことをスレーブが確認すると、その
スレーブはそのＳＳＹＮ線を高レベルにさせる。４つの
制御信号ＡＣＬＯ，ＮＩＴ，ＣＯ およびＣ１は制御ケーブル１０１０を介して４つの匍脚
駆動器１３０２に直接に供給される。

以下に記述される如くこれらの，駆動器が作動されると
、４つの制御信号は制御ケーブル１３０４を介して６４
Ｋメモリー１３００に供給される。その制御駆動器は、
記憶動作が行われていることを、制御回路が照合した後
でのみ有効にされる。４つの制御信号は、ＡＣＳが従来
のＵＮＩＢＵＳ構成における４つのそれぞれの制御線に
直接に接続されるときにそのまＸ′（′ＡＣＳにて変換
される。

処理装置から受信されるＭＳＹＮ制御信号は補助記憶装
置に直接には供給されない。代つて、以下において述べ
られる如く等価な信号ＭＳＹＮ／ 二が導体１３０６を
介して補助記憶装置に供給される。補助記憶装置は普通
の読出しもしくは書込み動作を実施しそしてその通常の
スレーブ同期信号を内部ＵＮＩＢＵＳにおけるＳＳＹＮ
′導体１３６２に与える。以下に述べられる如く、この
スレーブ ５同期信号は処理装置に与えるためのＳＳＹ
Ｎ信号を発生するために使用される。すなわちそのＳＳ
ＹＮ信号は、その処理装置がその内容すなわちそれが通
常の記憶装置で動作していることを考えるので発生され
なければならない。換言するに、３本発明の回路は記憶
動作を開始するべくＭＳＹＮ′信号を補助記憶装置に供
給しなければならず、そしてそれは要請された動作が完
了したことを通知するようにその処理装置に対するＳＳ
ＹＮ信号を発生すべく記憶装置からのＳＳＹＮ′信号に
依存し こて作動する。（以下の記述から明らかになる
如く、処理装置へのＳＳＹＮ信号は、制御語およびＳＭ
ＰＭシーケンスにおいて補助記憶装置はその動作に含ま
れておらず、従つてＳＳＹＮ′信号を発生しないので、
前と同様に交互に発生される。） ４補助記憶装置は１
６データ線を介し１６ビツトデータ語を伝達したり受信
したりするので、内部ＵＮＩＢＵＳは１６データ線を含
むケーブルＤ′（１５：０）を持つている。１６ビツト
データドライバ一１３１０のＥＮＡＢＬＥ入力が励磁さ
れると、ＰＤＰ−１１ＵＮＩＢＵＳ上で始まるＤ（１５
：０）ケーブル１２３０における１６ビツトデータはケ
ーブルＤ′（１５：０）を介してＡＣＳｌ３ＯＯに供給
される。

１６ビットデータドライバ一１３１０は語もしくは、バ
イトがその補助記憶装置に書込まれるときには常に有効
にされる。

すなわち、そこで必要とされることはＰＤＰ−１１ＵＮ
ＩＢＵＳからのデータビツトをその記憶装置に供給する
ことである。同様にして、読出し動作が行われると、そ
の補助記憶装置はデータビツトをケーブルＤ′（１５：
０）での導体に供給する。データビツトは１６ビツトデ
ータ受信器１３１２を介してＹｙ′（１５：０）ケーブ
ル１３５０に供給する。以下に述べられる如く、ゼータ
ピットのうちの８つはそれらが１グループの線から別な
ものに切換えられる８ビツトデータ選択器１２０８を通
過する。しかし、本発明の場合、ケーブルＹｙ′（１５
：０）土のデータビツトは、それらがＰＤＰ−１１ＵＮ
ＩＢＵＳにおけるデータ線に供給される時点に、１６ビ
ツトデータ選択器１２０２を通して１６ビツトデータ駆
動器１２０４に伝達されると云うことを理解するだけで
十分である。補助記憶装置にまで延びている最後のグル
ープの信号線はＮ（１５：０）のケーブルにおける１６
アドレス線である。

ＰＤＰ−１１ＵＮＩＢＵＳでの対応するアドレス線はそ
こでアドレスが補助記憶装置に伝達される線に直かに延
びていない。この点に関しては前にも述べてあるごとく
、本発明の重要な面は補助記憶（ストレツジ）装置自体
へのアドレスの適用以前に全記憶装置にて受信されるア
ドレスの修正にある点を考慮しなければならない。しか
しながら、補助記憶装置自体に関する限り、その受信さ
れたアドレスがＰＤＰ−１１ＵＮＩＢＵＳから直かに引
き出されなかつたことを全体的に知り得ない。補助記憶
装置に関する限り、それはあたかもそれがＰＤＰ−月１
ＮＩＢＵＳに接続されているかの如く動作する。同様に
、本発明の記憶装置と関連して動作しそしてＰＤＰｌｌ
ＵＮＩＢＵＳに接続されているすべての他の周辺装置な
らびに処理装置はあたかも補助装置がそれらの母線系に
直かに接続されているかの如く動作する。図面に示され
ているすべてのデータ、アドレスおよび制御駆動器はチ
ツプ第ＳＮ７４３８で作られている。

すべてのデータ、アドレスおよび制御受信器はチツプ第
ＳＰ−３８０で作られている。各々の場合に使用される
チツプの数は取扱われる予定のビツト数の関数である。
すべての駆動器と受信器はそれらの入力および出力間で
の信号を反転する。かくして、ＰＤＰ−１１および内部
ＵＮＩＢＵＳにおいては、１すなわち確認状態が低電位
にて表わされる。しかし、第７図〜第１３図における別
な導体上では、１すなわち確認状態が高電位にて表わさ
れている。（例外は星印の付与されている導体であつて
、それらの確認レベルは低電位である。）データ処理装
置から受信されるアドレスは１８アドレス受信器１００
２を介して１８一導体ケーブルＡ（１７：０）に供給さ
れる。

２つの上位アドレスビツトは４つの町能な符号のうちの
１つを表わしている。

これら２つのビツトは第１図において描写されている６
４Ｋ計算機アドレス空間内でのアドレスを実際に表わし
ている１６の別なビツトとは外に処理される。システム
の種々な部分に延びているケーブル１０１２は２０アド
レスビツト・・・・・・・・・・・・１８の本来のアド
レスビツトＡ（１７：０）および２つの附加的なアドレ
スビツトＮ（１７：１６）・・・・・・・・・・・・を
運ぶ２０本の導体を含んでいる。制御語モード以外のす
べてのモードに対し、このシステムはアドレスビツトＡ
（１７：１６）から引き出されるアドレスビットが００
を表わす場合にのみアドレスを認識すべく設計されてい
る。しかしながら、その計算機自体はアドレス拡張ビツ
トＡ（１７：１６）に対して、００，０１，１０もしく
は１１なる４つの符号のうちのいづれか１つでもつて、
本発明の記憶装置を識別すべくプログラムされることも
できる。このプログラミングを融通性のあるものにする
ため、アドレスビツトＡ（１７）およびＡ（１６）は、
適当な０象限”を識別する２−ビツトＡ（１７：１６）
符号がそのアドレス線上を伝達されるときにのみＯであ
る２つの別なアドレスビツトＮ（１７）およびＮ（１６
）を引き出すべく作動される。

このために、スイツチ１０１４ａおよび１０１４ｂ、そ
してインバーター１０１６ａおよび１０１６ｂが与えら
れている。フ それらのスイツチが示されている位置にあるとき、導体
１１Ｘ（１７）およびＮ（１６）は共に低レベルにあり
、そしてそれらは符号００を表わしている。

アドレスビツトＡ（１７）およびＡ（１６）に対する如
何なる値がその処理装置にて伝達されるかに関係なく、
そのシステムは第１図に描写されている機能的領域内に
おけるアドレスを識別する。すなわち、そこには、以下
において記述されるであろう制御語モードにおける場合
を除いて、どの象限がそのアドレスを含みそして２つの
上位アドレスビツトＡ（１７：１６）が効果的に無視さ
れるかに関してはＡ１］がない。他方、このシステムは
最も高い象限におけるアドレスすなわちアドレスビツト
Ａ（１７）およびＡ（１６）が符号１１を表わしている
アドレスに対してのみ応答することを所望するものと仮
定する。

かＸる場合、スイツチ１０１４ａおよび１０１４ｂは共
にそれぞれのインバータ１０１６ａおよび１０１６ｂの
出力に接続される。１「゛象限”符号が受けられるとき
のみ、０がそのシステム内でのアドレス線Ｎ（１７）お
よびＮ（１６）上に現われて、それによりアドレスが識
別される。

各スイツチはまた導体Ａ（１７）或はＡ（１６）のそれ
ぞれの１つに直接に接続されている。例えば、そのシス
テムは２つの上位ビツトが符号１０を表わすアドレスの
みを識別するものと仮定する。かＸる場合、スイツチ１
０１４ａはインバータ１０１６ａの出力に接続され、そ
してスイツチ１０１４ｂは導体Ｎ（１６）を導体Ａ（１
６）に直接に連結する最も右側にある位置に接続される
。このような場合、符号１０がＵＮＩＢＵＳ上で受信さ
れるときのみ、導体Ａ／（１７：１６）が符号００を表
わしてそのシステムの動作を有効にさせる。以下におい
て記述されるように、スタツキング、マツピング、ＳＭ
ＰＭ或は直接モードにおける動作は、アドレスビツトＡ
（１５：０）が計算機アドレス空間のそれぞれの機能的
領域内におけるアドレスを表わすときのみ、およびもし
もアドレスビツトＮ（１７：１６）が符号００を表わす
ときにのみ始められる。

スイツチ１０１４ａおよび１０１４ｂの位置は、もしも
それが所望ならば、アドレス識別を４つの象限のうちの
いづれか１つに制限する役割をする。しかしながら、後
述されるように、語動作はアドレスビツトＡ（１７：１
６）が符号１１を表わすときにのみ行われる。上部象限
における上側４ＫアドレスはＰＤＰ−１１システムにお
けるハードウエアアドレスとして用いられる。制御語を
記憶しそして以下において記述されるであろう鎖錠装置
すなわちラツチは上部象限の上側４Ｋにおけるアドレス
にて通常指定される型式の゛・・−トウエア゛である。
従つて、アドレスビツトＡ（１７：１６）は、動作が制
御語モードにおいて生ずること、すなわち、制御語アド
レスが常に第四象限の上側５１２アドレスにあることを
検証するために必要とされる。直接モードシーケンス ケーブル１０１２における２０本のアドレス導体は受信
されるアドレスがその直接領域内にあるかどうかを決定
する機能を有する第８図の底部での回路にまで延びてい
る。

参照数字８０４にて示されている４つのスイツチはその
直接領域における第１の有効プロツク数を表わすために
与えられている。４つのアドレスビツトが加算器８０８
（チツプ、第ＳＮ７４２８３）の２つの４ビツト入力の
第１のものに供給される。

４つのインバータ８２６がアドレスビツトＡ（１５：１
２）の補数をとるために与えられており、そして４つの
補数化されたアドレスビツトは加算器８０８の第２の４
−ビツト入力に供給される。

第２図を参照して、計算機により発生されるアドレスの
各々のアドレスビツト１５：１２はプロツク数を表わし
、そしてその補数化されたプロツク数は第２図における
総合器４２にて示されている如く第１の有効なプロツク
数に加えられなければならないことが想起される。第８
図における加算器８０８は第２図における総合器４２に
対応している。もしも、総合器４２の出力が１５に等し
いかもしくはそれ以下であるならば、第２図において示
されている如く、計算機アドレスは十分に高い。すなわ
ち、それはその直接領域における始めのプロツクかもし
くはその上にあるプロツクのいづれかに含まれている。
もしも計算機アドレスが十分に高くそして加算器８０８
にて引き出される和が１５に等しいかもしくはそれ以下
であるならば、加算器の桁上げ（Ｃａｒ］−ｙ）出力（
ＣＯ）はＯを表わしている。（加算器のキャリ一入力（
ＣＩ）は低レベルに接続されている。何故ならば、桁上
げ入力をその加算器に与えなければならない理由がない
からである。）もしも加算器の桁上げ出力が低レベルに
あるとすると、インバータ８１２は高レベルの電位をア
ンドゲート８１４の１つの入力に印加して、計算機アド
レスが十分に高いことを示す。第２図を再度参照するに
、総合器４０は直接領域における最後の有効プロツクの
プロツク数を計算機にて発生されるアドレスでのプロツ
ク数を表わしている補数化されたビツトに加えることに
注意されたい。

この機能は第８図における加算器８０６（チツプ第ＳＮ
７４２８３）にて達成される。参照数字８０２にて表わ
されている４つのスイツチは直接領域における最後の有
効プロツクの４−ビツトプロツク数を表わし、そしてこ
れら４つのスイツチは加算器８０６の４−ビツト入力に
まで延びている。補数化されたアドレスビツトＡ（１５
：１２）は加算器の別な入力に供給される。もしも、そ
の計算機アドレスが十分に低いとすると、第２図におい
て示されている如く、計算機にて発生されるアドレスに
おけるプロツク数の補数化された値への最後の有効なプ
ロツク数の加算は１５よりも大きいかもしくはそれに等
しいものである。この状態を試験するために、従来と同
じように、そのＣＩ入力を高レベルに接続することによ
つて、云わげる゛人為的゛桁上げ入力を加算器８０６に
供給している。もしも、計算機にて発生されるアドレス
での最後の有効なプロツク数と補数化されたプロツク数
との和が１５よりも大きいかもしくはそれに等しいとす
ると、加算器８０６の出力は１６よりも大きいかもしく
はそれに等しくなる。このことは、又、桁上げがその加
算器により発生されてそしてそのＣＯ出力が高レベルに
なることを意味している。この出力はゲート８１４の第
２の入力に接続されているので、その入力はその計算器
アドレスがあまり高過ぎないことを条件に励磁される。
ゲート８１４の上側および下側人力が励磁されているこ
とは、その受信されたアドレスがプロツク数内に、従つ
て直接領域内に含まれていることを示している。

しかしながら、直接モードでの動作に先立つて、そのシ
ステムは、その受信されたアドレスが適切な象限内に含
まれていることを確認しなければならない。スイツチ１
０１４ａおよび１０１４ｂ、そしてインバーター１０１
６ａおよび１０１６ｂに関連して前述した如く、受信さ
れたアドレスは、アドレスビツトＡ′（１７）およびＮ
（１６）が符号００を表わしていることを条件としての
み適当な象限内にある。これら２つのアドレスビツトは
ゲート８１０の反転入力に供給されそしてこのゲートの
出力はその２つのアドレスビツトが符号００を表わすこ
とを条件としてのみ高レベルになる。ゲート８１０の出
力はゲート８１４の第３入力に接続されているので、そ
の受信されたアドレスが２５６Ｋ拡張アドレス空間の適
当な象限においてならびにそのシステムが応答する６４
Ｋ計算機アドレス空間の直接領域に含まれるときにはい
つでもゲート８１４の出力は高くなることは明らかであ
る。ゲート８１４の出力はＤＩＲ導体８２４に接続され
ている。

この導体が高レベルになると、そのシステムは直接モー
ドで動作するＬその導体を高レベルにするには、その受
信されたアドレスがその直接領域内にあることを検証し
た後に、ゲート８１４を動作しなければならない。しか
し直接モード動作は最低の優先性のものであることに注
意を要する。計算機アドレス空間の種々な領域が重複し
そして特別なアドレスがそれら領域の２つもしくはそれ
以上の内部に含まれている場合、各々の場合において、
そのシステムは最優先モードで動作する。このシステム
がスタツキング、マツピング或はＳＭＰＭモードでの動
作を決定することを条件として、さもなければ生ずるで
あろう直接モード動作が無効にされる。第８図のゲート
８１６の出力はＤＩＲ導体８２４にも接続されていて、
高い優先性を有する３つの別なモードの１つにおける動
作が行われるべきことをそのシステムが決定することを
条件に、ＤＩＲ導体が高レベルになるのを阻止している
。ＳＴＫ導体７６４は本来高レベルにあるが、それはス
タツキング動作が以下において述べられる如く要請され
る場合にのみ低レベルになる。同様にして、ＳＭＰＭ導
体７６６は本来高レベルにあるが、この導体ＳＭＰＭモ
ード動作が要請される場合にのみ低レベルになる。

最終的に、第８図におけるＭＡＰ導体８２８は本来低レ
ベルにあるがマツピングモードにおける動作が要請され
る場合にのみ高レベルになる。インバータ８１８は通常
の高電位をＭＡＰ導体に供給する働らきをし、そしてこ
の導体は動作がマツピングモードで行われる場合にのみ
低レベルになる。３つの導体・・・・・・・・・・・・
ＳＴＫ，ＳＭＰＭおよびＭＡＰ・・・・・・・・・・・
・はゲート８１６の３つの入力に接続されている。

もしも３つの導体の全てが高レベルにあるものとすると
、すなわち、動作が３つのそれぞれのモードのいづれに
おいても要請されていないことを示しているとすると、
ゲート８１６の出力は導体８２４を下げないことになる
。結果的に、ゲート８１４の通常は低レベルにある人力
が高レベルになるとき、ＤＩＲ導体８２４上における電
位は高くなつて直接モードでの動作を指示する。第２図
を振り返つて見るに、総合器４２の補数化出力はアクセ
スされなければならない補助計算機蓄積装置におけるプ
ロツク数であることが想起されよう。

第８図における加算器８０８は第２図での総合器４２に
対応しているので、ケーブル８３０上における加算機の
４−ビツト出力はアクセスされるべきアドレスを含んで
いるＡＣＳにおけるプロツク数の補数を表わしている。
従つて、第８図における導体８３０はＤＭ（ＳＮ）と指
定されていて直接モードにおけるプロック数の補数化さ
れた値を表わしている。この４ビツト値は第１２図にお
けるデータ選択器１２１０の４ビツト入力に供給される
。

このデータ選択器は２つの制御入力Ｂ，Ｃおよびその４
ビツト入力に対応している４ビツト出力を持つている。
データ選択器を表わしているプロツク内で示された符号
は制御信号によりそのＢおよびＣ入力で表わされている
符号に従つて４入カビツトで実施されるべき動作を描写
している。もしも制御符号が００とすると、そのゼータ
選択器内での表において示されている如く、４つの入カ
ビツトのうちの各々はそれら４つの人力のそれぞれの１
つに現われる前に補数化される。同様にして、符号０１
は４つの入カビツトを４つの出力に直かに伝達させるこ
とになる。符号１０は入カビツトの値に関係なく出力ビ
ツトのすべてをＩにさせ、そして符号１１は入カビツト
の値に関係なく４つの出力のすべてをＯにさせる。第２
図を振返つて見るに、ＡＣＳプロツク数を総合器４２の
出力（ＤＭ（ＢＮ）導体８３０に現われるもの）を弓出
すには、データ選択器１２１０を補数化モード（第２図
における総合器４２の出力で描写されているインバータ
の機能に相当）で動作させる必要があることは明らかで
あろう。

このモードでの動作に対して、データ選択器のＢおよび
Ｃ入力は共に低レベルになければならない。ＤＩＲ導体
はインバータ１２１２を介してデータ選択器のＢ入力に
接続されている。

結果的に、そのシステムが直接モードで作動されそして
ＤＩＲ導体が高レベルになる場合、データ選択器のＢ入
力は低レベルになる。ＤＩＲ導体はまたゲート１２１４
の１つの入力にも延びている。このゲートへの別な入力
はＳＴ−ＡＣＯＲＳＴ−Ｄ導体９０２に接続されている
。この導体は以下に記述される如く、あるスタツキング
動作が実行されるときに高レベルになる。このシステム
が直接モードで作動されるとき、その導体は低レベルに
ある。結果的に、そのシステムが直接モードで作動され
る場合、ゲート１２１４の１つの入力は低くそしてその
他は高い状態にある。ゲートの出力は反転されるので、
そのシステムが直接モードで作動される場合、その出力
は低レベルにあることは明らかである。そして、データ
選択器１２１０の入力ＣおよびＢが低レベルにあるとす
ると、４つの入カビットの各々は要請される通り補数化
される。第２図を参照するに、ＡＣＳに対するアドレス
はＡＣＳプロツク数と計算機にて発生されたアドレスに
おける１２−ビツトオフセツトとを組合せることによつ
て実際に引き出されることが理解されよう。これは第１
２図での加算器１２１６により達成される。その加算器
には２組の１６−ビツト入力が与えられている。セツト
Ａの１６入力はＲ（１５：０）ケーブル１１３０におけ
る１６本の導体に接続されている。以下において記述さ
れる如く、語がＳＭＰＭから読出されるときにはいつで
も、１６ビツトがこのケーブルでの導体に印加される。
しかしながら、システムが直接モードにおいて作動され
る場合、ＳＭＰＭは照合されずそしてその出力（加算器
１２１６のセツトＡの入力）の各々は高電位（１を表わ
している）にある。（ＳＭＰＭは、そのチツプがＣＳを
選択し、制御入力が低レベルにあることを条件としての
み、読出し動作中にその入力を低レベルにさせることが
できる。これらの入力は、ＳＭＰＭプロツク内における
符号で示されている如く、直接モードにおける動作中は
高い状態にあるＤＩＲ導体に接続されているので、その
ＳＭＰＭ出力は１６の１から成つている。これは間もな
く詳細に記述されよう。）加算器１２１６の入力セツト
Ｂは３つのグループに分かれている。ビツト１５−１２
を含んでいる第１のグループはデータ選択器１２１０の
出力に接続されている入力を有している。結果的に、Ａ
ＣＳプロツク数は加算器１２１６のセツトＢの４つの上
位入力に延びている。１１−ビツトデータ選択器１２１
８の１１の入力は加算器１２１６のビツト入力１１−１
にまで延びている。

間もなく記述されるであろう如く、データ選択器１２１
８から加算器１２１６へ延びている１１ビツトは計算機
にて発生されるアドレスにおけるオフセツトを表わして
いる。最終的に、加算器１２１６の１６−ビツト入力セ
ツトＢのうちのビツト０はゲート１２１７の出力に接続
されている。このゲートへの入力の１つはＳＴＫ導体７
０２に接続されている。この導体はスタツキング動作が
行われる場合にのみ高レベルになるので、このシステム
が直接モードで作動される場合、ゲート１２１７のＳＴ
Ｋ入力は低い状態にある。そのゲートの１つの入力が低
レベルにあるとすると、ゲート１２１７の出力は高レベ
ルになる。しかしながら、加算器１２１６のセツトＢの
ビツトＯ入力はまたゲート１２２０の出力にも接続され
ている。このゲートの１つの入力は、特定のスタツキン
グ機能が以下において記述されるように生ずる場合にの
み高レベルになるＳＴ−Ｉ導体９２４に接続されている
。このシステムが直接モードで作動されるとき、この導
体は低い状態になる。ゲート１２２０の別な入力はＡ（
０）導体１０１６に接続されている。Ａ（０）ビツトは
インバータ１０１８によりそのシステムにて受信される
Ａ（０）ビツトから引き出される。システムが直接モー
ドで作動されるときにＳＴ・導体が常に低レベルにある
とすると、ゲート１２２０の反転された出力は常にその
Ａ（０）入力の補数、すなわち、そのゲートの出力は常
にＡ（０）ビツトの値にある。直接モードにおけるゲー
ト１２１７は加算器１２１６のセツトＢのビツトＯ入力
に影響しないので、その加算器に印加されるビツトの値
はゲート１２２０の動作に依存し、そしてそのビツトは
アドレスビツトＡ（０）を表わしていることは明らかで
ある。結果的に、データ選択器１２１８はアドレスビツ
トＡ（１１：１）を加算器１２１６の入力セツトＢのビ
ツト入力１１−１に供給すべく作動し、そしてゲート１
２２０はアドレスビツトＡ（０）の値をセツトＢのビツ
トＯ入力に供給すべく機能するので、１２−ビツトオフ
セツトは加算器のセツトＢのビツト入力１１−０に現わ
れ、他方、ＡＣＳプロツク数は加算器のセツトＢの入力
１５−１２に現われることは明らかである。加算器１２
１６のセツトＢの１６の入力におけるビツト値はアクセ
スされるべきＡＣＳアドレスを引き出すのに必要とする
すべて〜ある。

しかしながら、加算器１２１６は別なモードにおいて使
用され、そしてそれには１組の１６Ａ入力および桁上げ
入力（ＣＩ）が与えられている。こうした入力について
は、そのシステムが直接モードにおいて作動される場合
においてさえ、考慮されなければならない。そのシステ
ムがこのモードにおいて作動されるとき、その桁上げ入
力（ＣＩ）はＡインプツトのすべてと同様に常に高レベ
ルにある。Ａ入力での１１１・・・・・・・・・・・・
１の値を加算器Ｂ入力に印加される別なビツト値に加え
る効果はその和から１を差し引くことである。（二進演
算において、二進値に１１１・・・・・・・・・・・・
１を加えることはそれから１を差し引くのに等しい。）
桁上げ入力の人為的発生はその和からの１の減算をカウ
ンタバランス（ＣＯｕｎｔｅｒ−Ｂａｌａｎｃｅｓ）さ
せるので、総合器動作の真の効果はＡＣＳプロツク数を
計算機にて発生されるアドレスでの１２−ビツトオフセ
ツトに加えることである。これは第１２図の加算器に隣
接して示されている符号にて示されている。このシステ
ムが直接モードで作動される場合、その総和は１を差引
き、ＡＣＳプロツク数を加え、１２ビツトオフセツトを
加え、そしてキヤリ一を加えることにより形成される。
加算器の出力はＳ（１５：Ｏ）ケーブル１２２４上にお
ける１６ビツトアドレスであつて、アクセスされるべき
ＡＣＳでのアドレスを表わしている。桁上げ入力はオア
ゲート１２２２にて発生され、それらの入力のうちの１
つはＤＩＲ導体８２４に直かに接続されている。

値１１１・・・・・・・・・・・・１は、ＳＭＰＭをし
て１のピツト値をその入力の１６のすべてに与えさせる
ように、Ｒ（１５：０）ケーブル１１３０における１６
本の導体に印加される。ＳＭＰＭは蓄積装置の２つの２
５６８ビツトバイトから成つている。上側および下側バ
イト半々の各々は２つの入力すなわちＣＳおよびＷＥを
有している。ＳＭＰＭプロツク１１００の中央において
示されている如く、異つた動作はＳＭＰＭの各半分に供
給される制御信号ＣＳおよびＷＥの値に依存して発生す
る。もしも両入力が低レベルにあるとすると書込み動作
が行われ、もしもＷＥ入力は高レベルにあるがＣＳ入力
が低レベルにあるとすると読出し動作が行われ、そして
もしもＣＳ入力が高レベルにあるとすると、ＷＥ入力の
如何にかｋわらず出力導体のすべてが高レベルに置かれ
る。ＤＩＲ導体８２４はＳＭＰＭの谷半分のＣＳ入力に
直接に連結され、そしてこの導体はシステムが直接モー
ドにおいて作動されるときには高レベルにあるので、Ｓ
ＭＰＭはその出力の１６すべてを高レベルにさせる。（
記号ＣＳばチツプ選択”を表わしそして記号゛ＷＥ゛ば
書込み可能１を表わしている。Ｓ（１５：０）ケーブル
１２２４上における１６ビツトアドレスはアクセスされ
るべきＡＣＳにおけるアドレスを表わしている。

この１６導体ケーブルは第１３図において示されている
１６ビツトデータ選択器兼レジスタ１３１６のＳ入力に
まで延びている。以下において述べられる如く、１６導
体の別なセツトはデータ選択器兼レジスタのセツトＲに
おける１６入力にまで延びている。いづれかの組合せに
ある１６入力は蓄えられているそのビツト値を持つよう
に選択されそして選択Ｒ入力が励磁されているかどうか
に依存してケーブル１３１８での１６の入力に供給され
る。すなわち、もしも選択Ｒ入力が高レベルにあるとす
ると、Ｒ入力が選ばれる。さもなければ、Ｓ入力が選び
出される。選択Ｒ入力はそのシステムが直接モードにお
いて作動されるときに低い状態にあるＳＴ−１導体９２
４に接続されているので、そのＳ入力はケーブル１３１
８における１６本の導体への蓄積と拡張のために選択さ
れることは明らかである。以下において記述されるよう
にアドレス駆動器１３４４が有効にされる場合、レジス
タ１３１６に記憶されているアドレスはＡＣＳに供給さ
れる。結果的に、そのシステムが直接モードにおいて作
動される場合、内部ＵＮＩＢＵＳアドレス線を介してＡ
ＣＳに供給される１６ビツトアドレスはＡＣＳプロツク
数を計算機により発生されるアドレスでの１２ビツトオ
フセツトに加えることにより引き出される。今迄の説明
において、加算器１２１６のセツトＢの入力１１−１は
計算機にて発生されたアドレスにおけるそれらのアドレ
スビツトＡ（１１：１）に供給されるものと仮定されて
いた。

これは第１２図での１１ビツトデータ選択器１２１８に
て達成される。このデータ選択器の動作を特徴づけてい
る動作附号はゼータ選択器１２１０のために描写されて
いる符号と全く同じである。アドレスビツトＡ（１１）
はゲート１２２６の１つの入力に供給され、そしてこの
ゲートの別な入力はＤＩＲ導体８２４に接続される。

結果的に、ゼータ選択器１２１８のビツト１１入力はそ
れに対してＡ（１１）ビツトの値を供給する。アドレス
ビツトＡ（１０：１）はデータ選択器のビツト１０−１
入力に直かに印加される。そのシステムが直接モードに
おいて作動される場合、ＳＴＫ導体７０２は低い状態に
あるので、データ選択器１２１８のＢ入力は低レベルに
ある。前にも述べた如く、ＳＴ−ＡＣＯＲＳＴ−Ｄ導体
９０２は通常低いレベルにある。かくして、インバータ
１２２８は高電位をデータ選択器１２１８のＣ入力に供
給する。従つて、データ選択器１２１８に対するＢＣ符
号が０１であるならば、そのデータ選択器ば真゛モード
において動作する。すなわち、１１の入カビツトは変更
されることなくそのデータ選択器を介して１１の出力導
体ｑ勧・に供給される。これらの１１ビツトは加算器１
２１６のセツトＢのビツト１１−１に対する入力値とし
て使用される。本発明の実施例において、データ選択器
１２１０および１２１８はチツプ第７４Ｈ８７で作られ
る。データ選択器１２１０は唯一のチツプを必要とし、
データ選択器１２１８は３つのチツプを必要とする。デ
ータ選択器およびレジスター１３１６は４つのチツプ第
ＳＮ７４２９８から成つている。加算器１２１６は４つ
のチツプ第ＳＮ７４２８３から成る。今迄は、ＡＣＳに
対するアドレスＮ（１５：０）の導出についてはそのシ
ステムが直接モードにおいて作動される場合に関して記
述された。しかしながら、ＡＣＳを従来の記憶装置とし
て作動させるために、必要な制御と同期化信号とをＡＣ
Ｓにまで拡張されることが要求される。ＣＯおよびＣ１
制御信号は制御ケーブル１０１０を利用して駆動器１３
０２を介して制御ケーブル１３０４に伝達される。しか
しながら、制御信号をＡＣＳにまで拡げるには、駆動器
１３０２の可能化（ＥＮＡＢＬＥ）入力は高レベルにな
らなければならない。

同様にして、何等かの動作がＡＣＳにおいて発生する前
に、ＭＳＹＮ′同期信号が低レベルにならなければなら
ない。データ処理装置は、アドレスおよび制御線上にお
ける信号（そして、書込み動作の場合にはデータ線上に
おける信号）が設定された後に、ＰＤＰ−１１ＵＮＩＢ
ＵＳでのＭＳＹＮ線を低レベルにさせる。

かくして、受信器１００４のそれぞれのものの出力にお
けるＭＳＹＮ線１０４６は高レベルになる。すなわち、
それは演算モードを選択する幾つかのゲートの入力にま
で延びておるが、しかしそのシステムが直接モードで動
作するときに励磁されるその入力のすべてを有するこれ
らのゲートのうちの１つはゲート１０２２である。この
ゲートへの１つの入力は、ゲート８１４が動作するとき
に高レベルになるＤＩＲ導体８２４に接続されており、
そしてゲート１０２２への別な入力は導体１０４６に接
続されている。かくして、ゲート１０２２の出力はその
システムが直接モードにおいて動作されるときに高レベ
ルになる。補助記憶装置のアクセスを制御するのは高レ
ベルになるそのゲートの出力である。従来の記憶装置は
ＭＳＹＮ信号でそれが ＵＮＩＢＵＳ上に現われる直後に動作できるけれども、
記憶装置１３００へのＭＳＹＮ信号の直接的拡張は問題
を提起することがある。

これは、その記憶装置に延びているアドレスＮ（１５：
０）はデータ選択器１２１０および１２１８が加算器１
２１６の動作に続いて動作した後にのみ引き出されると
云う事実に因るものである。Ｓ（１５：０）ケーブル１
２２４上における信号をレジスタ１３１６への蓄積前に
設定しそしてＭＳＹＮ′信号に沿つた記憶装置への拡張
を行わせるために、短時間の遅延がゲート１０２２の出
力にコンデンサ１０２４と抵抗器１０２６とを与えるこ
とにより導入される。ゲート１０２２の出力はＭＳＹＮ
導体１０４６が高レベルになつても直ぐには高レベルに
ならない。と云うのは、コンデンサ１０２４がそのゲー
トの出力を低レベルに維持しているためである。そのゲ
ート出力はその両ゲート入力が高レベルになつてから約
５０ナノ秒後に初めに高レベルになる。その遅延された
高いレベルの電位はインバータ・９０４の入力にまで延
びているＤＩＲ−Ｄ導体８２８上に現われる。４つのゲ
ート９０４，９０６，９０８および９１０はＷＤ＊導体
９１２に接続されているそれらの出力を有している。

通常、各ゲートの出力は高レベルにあり、そして導体Ｗ
Ｄ＊は普通では高い電位に維持されている。ゲート出力
のいずれか１つが低レベルになると、導体ＷＤ＊は低レ
ベルになりアクセスが ，ＡＣＳに対して行われるべき
ことを信号として発する。（導体９１２に対する文字指
定における星印の使用はそれぞれの確認Ｖベルが低いこ
とを示している。）ＷＤ＊導体９１２はデータ選択器お
よびレジスタ１３１６のＳＴＲＯＢＥ入力にまで延びて
いる。，負のステツプが選択器のＳＴＲＯＢＥ入力に供
給されるまでは、その１６ビツトは入力セツトｓかもし
くは入力セツトＲのいづれかに蓄積されていてアドレス
ケーブル１３１８に供給されることはない。ゲート１０
２２の出力における遅延は、デ ニータ選択器１３１６
のｓ入力セツトにおけるアドレスピットがデータ選択器
についてのストローピング（ＳｔｒＯｂｉｎｇ）以前に
確定するのを保証している。ＷＤ＊導体９１２上におけ
る低レベル信号は又インバーター１３２２により反転さ
れるので、−正のステツプが制御駆動器１３０２の可能
化入力に印加される。この時点において、４つの制御信
号が制御ケーブル１３０４を通つてＡＣＳに供給される
。ＣＯおよびＣ１制御信号は、４つの可能な読出し／書
込み動作のうちのいづれをＡＣＳに （行なわせるかを
通知する。反転されたＷＤ＊信号はまた駆動器１３４４
の可能化入力に供給されるので、レジスタ１３１６に蓄
積されているアドレスはＡＣＳのアドレスケーブルＡ’
（１５：００）に供給される。しかしながら、ＡＣＳは
そのアドレス線が設定されるまではその動作を開始させ
ない。

（処理装置は普通ではアドレス、データおよび制御信号
がＵＮＩＢＵＳを経て伝達された後約１５０ナノ秒して
からＭＳＹＮ信号を送ると云うことが匹敵し ・得る理
由である。）導体１３０６上におけるＭＳＹＮ′信号は
ゲート１３２６の出力において引き出される。このゲー
トの１つの入力はＷＤ＊信号が低レベルになるときに高
レベルになるインバータ１３２２の出力に接続されてい
る。ＷＤ＊導体９１２はインバータ１３２８の入力に接
続されている。このインバータの出力は高レベルになる
けれども、その出力の上昇はコンデンサ１３３０および
抵抗器１３３２にて遅延される。ゲート１３２６の第２
の入力が高レベルになるのは４０ナノ秒の遅延後におい
てのみである。この時点において、ＡＣＳにまで延びて
いるＭＳＹＮ′導体１３０６は低レベルになり、ＡＣＳ
におけるメモリーアクセスシーケンスを開始させる。（
インバータ１３２８の出力に導入される遅延を１５０ナ
ノ秒以上にする必要はなく、その間に処理装置がＭＳＹ
Ｎ信号の発生を遅らせる。この遅延は駆動器、受信器お
よび伝達線許容値におけるゆがめ効果を補償するために
必要である。こうした効果は短かい内部ＵＮＩＢＵＳの
場合における程大きくはないので、結果的にはもつと短
かい遅延でも許容し得る。この遅延は使用されるＡＣＳ
の関数である。本発明の実施例において、使用されるＡ
ＣＳはＰＤＰ−１１計算機に含まれる記憶装置であり、
かゝる記憶装置に対しては４０ナノ秒の遅延で十分であ
る。）如何なる書込み動作に対しても、Ｃ１制御ビツト
は１である。

（語或はバイト動作のいづれが行われるかは制御ビツト
ＣＯの値に依存する。）ＵＮＩＢＵＳ上における１ビツ
ト値は低レベル信号にて表わされる。データビツト受信
器１００４は受信されるすべての信号を反転するので、
受信器１００４の出力におけるＣ１線は書込み動作が実
施されるときに高レベルになる。第１３図において、Ｃ
１導体はゲート１３３４の１つの入力に延びている。こ
のゲートの別な入力はＷＤ信号が確認されるときに高レ
ベルになるインバータ１３２２の出力に接続されている
。結果的に、書込み動作の場合、ゲート１３３４の出力
は高レベルになる。データ，駆動器１３１０の可能化入
力での正のステツプはＤ（１５：０）ケーブル上におけ
る１６のデータビツトをそのデータ駆動器Ｆを介してＡ
ＣＳに接続されているデータ線Ｄ′（１５：０）に供給
する。

前にも述べた如くＡＣＳに語或はバイトのいづれが書込
まれるべきかを通報するのはケーブル１３０４でのＣＯ
ビツトの値であり、ケーブルＤ′（１５：０）における
８データビツトのいづれのグループが書込みバイ卜動作
において用いられるべきかを判定するのはアドレスビッ
トＮ（０）の値である。他方、もしも読出し動作が行わ
れるものとすると、制御受信器１００４の出力でＣ１導
体は低レベルにあり、そしてインバータ１０３２の出力
は高レベルにある。

インバータの出力は読出し（ＲＥＡＤ）導体１０３４に
接続されている。かくして、ゲート１０３６の１つの入
力は高い状態にあつて、間もなく記述されるように、こ
れはＰＤＰ−１１ＵＮＩＢＵＳ上においてＡＣＳから読
出されるデータ語の伝達を制御する。ＡＣＳに供給され
るＣ１ビツトは読出し動作を制御し、ケーブルＤＩ（１
５：０）上に現われる１６ビツト語はデータ受信器１３
１２を介してＤ７（１５：００）ケーブル１３５０に供
給される。ＡＣＳが書込み動作の場合において語もしく
はバイトを書込んだ後、或はＡＣＳが読出し動作の場合
に１６のデータビツトをケーブルＤ′（１５：０）に供
給した後、ＳＳＹＮ冊ｕ御導体１３６２は前述の如く低
レベルになり、ＵＮ．ＩＢＵＳに接続されている周辺装
置は低レベルの信号をそのＳＳＹＮ線に供給して、それ
に与えられた指令が実行されたことを確認する。

低レベルのＳＳＹＮ′信号はインバータ１３３６にて反
転されるので、高レベルの信号がＳＳＹＮ傅体１３０８
上に現われる。この導体はオアゲート１０３８（第１０
図）の１つの入力に接続されているので、そのゲートの
出力は高くなり、ゲート１０４０の１つの入力を励磁す
る。ゲート１０４０の別な入力はそのシーケンスの始動
以来高レベルにあるＭＳＹＮ導体に接続されている。結
果的に、この時点でゲート１０４０の出力は高レベルに
なり、ＡＣＳが読出しもしくは書込み指令に応答したこ
とを示す。かくして、高レベルとなるゲート１０４０の
出力はその処理装置に伝達されそして通常のＳＳＹＮ信
号として解釈されるＳＳＹＮ信号を表わしている。処理
装置信号に対する確認レベルは低レベルにあるので、ゲ
ート１０４０のＳＳＹＮ出力はそれぞれの制御ドライバ
ー１００６により反転される。ゲート１０４０の出力は
ゲート１０３６の１つの入力にも延びている。

読出し動作の場合、ゲート１０３６の別な入力は前にも
述べた如く高レベルにある。この時点で、ＥＮ−ＤＲ導
体１０４２は高レベルになり、そして１６のビツトデー
タ１駆動器１２０４のＥＮＡＢＬＥ入力を励磁する。こ
れらの駆動器はＡＣＳから読出されたデータ語をＰＤＰ
−１１ＵＮＩＢＵＳにおけるデータ線に供給するべくそ
れらの機能に先立つて有効にされなければならない。１
駆動器１２０４は読出し動作の場合にのみ有効にされる
。

しかしながら、Ｄ″（１５：００）ケーブル１３５０上
における１６ビツトデータ語は駆動器１２０４の１６の
入力のうちのそれぞれに直かには供給されない。

処理装置に伝達されるゼータの形式は進行中にある動作
の形式に依存する。これに対する理由は、スタツキング
モードにおける引続くバイトに関する読出し動作がそれ
に関係しているためである。もしも、ＡＣＳにおける引
続く１６−ビツト語がその処理装置にて必要とされるな
らば、同じ偶数アドレス（スタツキング領域の１つにお
ける）の伝送が引続く語場所における１６−ビツト語を
ＰＤＰ−１１ＵＮＩＢＵＳでの１６本のデータ線上に現
わさせる。

同じアドレスが、引続くサイクルにおいて、ＰＤＰ−１
１ＵＮＩＢＵＳを経て、その記憶装置に伝達されるので
、そのアドレスのビツトＡ（０）はＯである。他方、も
しも処理装置が引続くバイトを必要とするならば、ＰＤ
ＰｌｌＵＮＩＢＵＳ上で繰返し伝達されるアドレスのビ
ツトＡ（０）は１であり、そしてＡＣＳアドレスＮ（１
５：０）は各サイクルにおいて１（２よりはむしろ）だ
け漸増される。１６ビツトは読出し動作が行われるとき
はいつでも処理装置のＵＮＩＢＵＳデータ線上に現われ
るけれども、読出しバイト動作の場合でしかもその伝達
されたアドレスが偶数のとき、その処理装置は下側バイ
トを自動的に抽出する。

又、その伝達されたアドレスが奇数であるときには上側
バイトを自動的に抽出する。しかし、本発明の記憶装置
についての適切な動作に対し、処理装置には、スタツキ
ングモードにおける何等かのバイト動作に対する奇数ア
ドレスの伝送がかならず要請されるので、その処理装置
はデータ線上における上側バイトを常に抽出することに
なることは明らかである。このため、何等かのバイトが
スタツキングモードにおいて読出される場合、１６−ビ
ツト語の上側もしくは下側バイトに力八わらず、バイト
がＰＤＰ−１１ＵＮＩＢＵＳでの上側バイトデータ線上
に現わされる。データ選択器１２０２（チツプ第ＳＮ７
４Ｓｌ５７）は２組の入力Ｒおよびｊを有している。

両組命せにおける８つの入力は一諸にして下側バイト？
してまとめられ、そして両組合せにおける別な８つ ５
の入力は上側バイトとして一諸にしてグループとしてま
とめられている。もしも選択Ｒ入力が高レベルにあると
すると、１６入力のうちのＲセツトは駆動器１２０４へ
の拡張のために選択される。さもなければ、１６入力の
うちのｙセツトが選択 １される。ケーブル１３５０に
おけるビツトＩｙ′（７：０）はデータ選択器の８つの
下側バイトｊ入力に直かに接続されている。

この８ビツトセツトはまた８ビツトデータ選択器１２０
８（チツプ第ＳＮ７４Ｓｌ５７）の８ビツト入力セツト
の １１つにも延びている。データビツトＹｆ（１５：
８）はデータ選択器１２０８の別な８ビツト入力セツト
に延びている。各々が８ビツトを有する２つのセツトす
なわち２組のうちのいづれかが、選択Ｄ″（１５：８）
導体１３６０の状態に依存して、 ２データ選択器１２
０２の８ビツト上側バイト入力Ｄ″にデータ選択器１２
０８を介して関連づけられる。もしもこの導体が低レベ
ルにあるとすると、データビツトＹｙ′（７：０）はデ
ータ選択器１２０８を介してデータ選択器１２０２の８
つの上側バイ ニトＤ〃力に与えられる。もしも導体１
３６０が高レベルにあるとすると、データビツトＤ″（
１５：８）がデータ選択器１２０８を介してデータ選択
器１２０２の８つの上側バイトＤ仄力に供給される。Ｓ
ＴＫ導体７０２はゲート１３４０の１つの入力に接続さ
れている。この導体はスタツキング動作が行われるとき
にのみ高レペルになる。結果的に、このシステムが直接
モードで作動される場合、その導体は低電位にありそし
てゲート１３４０の出力は高いレベルにある。選択Ｄ″
（１５：８）導体１３６０がその正常な高レベルにある
とすると、データビツトＤ″（１５：８）はデータ選択
器１２０８を介してデータ選択器１２０２の上側バイト
Ｄ′久力に供給される。結果的に、ＡＣＳから読出され
る各語の下側バイトにおける８つのビツトは、データ選
択器１２０２の下側バイト了入力上に現われそしてＡＣ
Ｓから読出される各語の上側バイトにおける８つのビツ
トがデータ選択器１２０２の８つの上側バイトＤ仄力上
に現われる。ＡＣＳから読出される全１６−ビツト語は
データ選択器１２０２の選択Ｒ入力を単に低レベルに維
持することによつてＰＤＰ−１１ＵＮＩＢＵＳデータ線
上に現われるように成される。この制御入力はそのシス
テムがＳＭＰＭモードにおいて作動されるときにのみ高
レベルになるＳＭＰＭ導体７０６に接続されている。か
くして、直接モードにおいてのデータ選択器１２０２の
ｊ入力は要望される通りに選択される。同じアドレスが
各サイクル中に記憶装置に伝達される場合でさえ、ＡＣ
Ｓにおける同じ語位置から読出される上側および下側バ
イトの両方を引続くサイクル中にＰＤＰ−１１ＵＮＩＢ
ＵＳでの上側バイトデータ線上に現わすことを所望する
のは、ＡＣＳにおけるバイトがスタツキングモード動作
中にその処理装置にて必要とされる場合のみである（１
のＡ（０）ビツト値を有するアドレスがバイト動作を制
御するものとして）。

かｋる場合、ゲート１３４０の１つの入力に接続されて
いるＡ（０）アドレス導体１０４８は高レベルにあつて
その入力を有効にする。そのゲートの第２の入力は高い
レベルにあるＳＴＫ導体７０２にて有効にされる。ゲー
トの第３入力はＡＣＳにまで延びているアドレスビツト
Ｎ（０）がＯにあるときに高レベルになる。同じアドレ
スがその処理装置にて記憶装置に伝達される引続くスタ
ツキングモードサイクル中に、アドレスビツトＮ（０）
は、以下に記述される如く、引続くバイトをアクセスす
べく（処理装置からのアドレスビツトＡ（０）が１であ
る場合）自己の値を切換える。

ビツトＮ（０）がＯであつてアクセスされたＡＣＳ語に
おける下側バイトが調べられるとき、インバーター１３
４２の出力は高い状態にあり、この時、ＳＥＬＥＣＴＹ
ｙ′（１５：８）導体が低レベルになる。

ＡＣＳから読出される下側バイトビツトＤ〃（７：０）
はデータ選択器１２０８によつて選択器１２０２の上側
バイトＤ〃力に供給される。結果的に、アクセスされた
データ語における下側バイトはＰＤＰ−１１ＵＮＩＢＵ
Ｓの上側バイトデータ線に現われる。ビツトＮ（０）が
ケーブル１３１８上における高電位にて表わされる１で
ある場合、インバーター１３４２の出力は低レベルにあ
りそして選択Ｙｙ′（１５：８）導体はその正常な高い
状態に止どまる。結果的に、土側バイトＤ２（１５：８
）はデータ選択器１２０２の上側バイトσ入力に現われ
る。かくして、そのシステムがスタツキングモードで作
動されそして引続くバイトがアクセスされる（１にある
アドレスビツトＡ（０）にて表わされる）予定にある場
合、ＡＣＳに供給されるアドレスビツトＮ（０）は引続
くサイクル中に値において交互するので、同じデータ語
の引続く下側および上側バイトは常に同じ上側バイトデ
ータ線に現われることは明らかである。この様にして、
アドレスビツトＡ（０）が１である場合にそのデータ線
上における上側バイトを常に抽出する処理装置には、例
えそれがＡＣＳにおける下側バイトであるとしても適切
なバイトがいつも供給される。各サイクル中にＡＣＳか
ら読出される下側バイトがまた下側バイトデータ線上に
現われると云う事実は重要ではない。すなわち、アドレ
スビツトＡ（０）が１であるとき、その処理装置は読出
しバイト動作中における下側バイトデータ線を無視して
しまう。スタツキングモ一下における書込み動作の場合
には比較し得る複雑さを必要としないことに注意された
い。

もしもバイトが書込まれるものとするならば、その処理
装置はそれを上側および下側バイトデータ線の両方に供
給する。同一のデータビツトの２つのグループのうちの
いづれがＡＣＳにて使用されるかはアドレスビツトＮ（
０）値に依存する。すなわち、アクセスされた語の上側
バイトかもしくは下側バイトのいづれかが書込まれる。
勿論、上で論じたことは、ＳＴＫ導体７０２が初めに高
レベルにあつてゲート１３４０の出力を低レベルにさせ
る場合のスタツキングモードでの読出し動作に対しての
み適用し得るものである。読出し動作が直接モードにお
いて実行される場合、データ選択器１２０８は常にデー
タビツトＤ７（１５：８）を選択してデータ選択器１２
０２の上側バイトＤへ力に適用させるので、ＡＣＳから
読出される全１６−ビツト語は１６本のデータ線上に現
われる。

第１０図におけるゲート１０４０は、常に、ＡＣＳがそ
の処理装置へのＳＳＹＮ信号の伝送を制御するためのＳ
ＳＹＮ′信号を発生した後に動作する。

（前にも述べた如く、データドライバー１２０４はゲー
ト１０４０が読出し動作の場合においてのみ動作すると
きに同様に有効にされる。）処理装置がＳＳＹＮ信号を
承認した後、それはＭＳＹＮ線に働らきかけてその正常
な高レベル状態に回復させる。これはそのシステムに関
して２つの効果を有している。まず第１に、ゲート１０
２２の出力は低レベルになり、ＷＤ＊導体９１２をその
正常な高い状態に戻す。（ゲート１０２２、ならびにそ
の出力が遅延される他のゲートはオープンコレクタータ
イプである。かくして遅延はゲート出力が高レベルにな
る場合にのみ導入される。すなわちそのゲート出力は入
力にて要請されるとき直ぐに低レベルになる。）インバ
ーター１３２２の出力は低レベルになりそしてこれは又
ゲート１３２６の出力を高レベルにさせる。このゲート
出力が高くなるとき、ＡＣＳにはＭＳＹＮ′制御線を介
してその処理装置がその取扱いを終了していることが通
知される。ＡＣＳは通常の態様で応答しそのＳＳＹＮ懺
を同様に高レベルにさせる。この線はオアゲート１０３
８を介してゲート１０４０の１つの入力に連結されてい
る。実際において、制御受信器１００４からのＭＳＹＮ
線はゲート１０４０の別な出力線に連結されているので
、ゲート１０４０の出力はＰＤＰ一１１ＵＮＩＢＵＳで
のＭＳＹＮ制御線が高レベルになるや否やその通常の低
い状態に回復される。

かくして、ＭＳＹＮ制御線のその通常の高い状態への回
復に際し、ゲート１０４０の出力は駆動器１００６のそ
れぞれの１つを制御すべく低レベルになり、ＰＤＰ−１
１ＵＮＩＢＵＳにおけるＳＳＹＮ制御線を要請されるよ
うに高レベルにさせる。ＰＤＰ−１１ＵＮＩＢＵＳ上に
おけるＳＳＹＮ線はＭＳＹＮ線の回復に続いて直ぐに回
復されるけれども、ＡＣＳに対するＭＳＹＮ７信号がゲ
ート１０２２および９０４にて遅延されるので、このこ
とは左程重要なことではない。何故ならば、新しい取扱
いを始める前で、ＭＳＹＮ線が回復された後、その処理
装置は常に７５ナノ秒だけ待期するためである。ＭＳＹ
Ｎ′信号を発生する際におけるゲート１３２６の入力に
おける遅延はその信号が回復される場合には現われない
ことに注意されたい。これはインバータ１３２２の出力
がゲート１３２６の１つの入力に直かに接続されている
ためである。マツピング・モｉド●シーケンス 第２図および第３図を参照するに、計算機にて発生され
るアドレスに含まれているプロツク数はそのシステムが
直接およびマツピングモードにおいて作動される場合と
ほとんど同じ方法で作動されることに庄意されたい。

（直接モード動作に対して、その修正されたプロツク数
はＡＣＳに対して引き出されたアドレスでの４つの上位
ビツトとして使用される。マツピングモードでの動作に
おいて、その修正されたプロツク数はＳＭＰＭアドレス
におけるビツト４：１として使用される。）第８図の上
側半分における回路はその下側半分のものと比較し得る
もので、共に、マツピングモードにおける動作が行われ
るべきことを決定したり、そのマツピング領域を含んで
いる１６の可能なプロツクの１つを表わしている４−ビ
ツト和の補数を引き出したりする働らきをする（引き出
されたプロツク数は計算機アドレス空止での絶対プロツ
ク数よりはむしろマツピング領域内での相対的数である
）。８ビツトラツチ（保持デバイス）８３１（チツプ第
ＳＮ７４ｌｌ６）はマツピング領域の始動における４ビ
ツトプロツク数を記憶しそしてマツピング領域の終りで
４−ビツトプロツク数を記憶するために与えられている
。

第１図を振返つて見るに、そのマツピング領域を規定し
ている８ビツトは制御語のビツトJメF０を含んでいる。
（制御語のこうした８ビツトをラツチ（保持デバイス）
８３１に実際に蓄える方法は制御モードシーケンスに関
連して以下において記述されよう。）制御語ビツトＣＷ
（３：０）は加算器８３４（チツプ第ＳＮ７４２８３）
の１組の入力に接続されており、制御語ビツトＣＷ（７
：４）は加算器８３２（チツプ第ＳＮ７４２８３）の１
組の入力に接続されている。加算器８３４はマツプ始動
プロツク数を補数化されたアドレスビツトＡ（１５：１
２）に加える働らきをする（第３図における総合器４７
の機能に相当）。人為的キャリ一入力は発生されずそし
て４−ビツト出力は４つのインバータ８４０にて補数化
される。ＭＭ（ＢＮ）ケーブル８４２上において、結果
．として生じた４−ビツト数はＳＭＰＭをアクセスする
ために引き出されるＳＭＰＭアドレスのビツト４：１と
して使用される（それらそれぞれのマツプボインタ一は
またＡＣＳをアクセスするために使用されるアドレスフ
を引き出すために使用される）。

しかしながら、何等かのマツピングモード動作がかくし
て計算された相対的マツピングページプロツク数に基ず
いて生ずる以前には、計算機にて発生されるアドレスを
マツピング領域内に含ませることを決定することが必要
である。

第３図を参照するに、もしも総合器４７の出力が１５に
等しいかもしくはそれ以下であると仮定した場合、計算
器にて発生されるアドレスが十分に高いことが理解され
よう。これは加算器８３４のＣＯ出力において発生され
ない桁上げビツトに等価である。もしもＣＯ出力が低レ
ベルに維持されるとすると、それはインバータ８４４に
て反転されてゲート８３８の１つの入力を有効ならしめ
る。ゲート８３８への別な入力はゲート８１０の出力に
接続されており、直接モードシーケンスに関連して記述
される如く、そのゲート８１０は計算機により発生され
るアドレスがある象限すなわち全メモリーシステムが応
答すべき象限に含まれるときにその出力を有効にする。
もしもアドレスビツトＮ（１７）およびＮ（１６）が共
に０であるとすると、ゲート８１０の出力は高くなつて
、ゲート８３８の第２の入力を有効にさせる。ゲート８
３８の第３入力はＣＷ（１５）導体７０８に接続されて
いる。この導体は８ビツトラツチ（保持デバイス）７１
０（チツプ第ＳＮ７４ｌｌ６）に蓄積されている最上位
ビツトに接続されており、そのラツチ（保持デバイス）
は制御語のビツトＣＷ（１５：８）を蓄積する。第１図
について検討するに、制御語におけるビツト１５ばマス
タ”ビツトであつて、これがＯであるときには、スタツ
キングＳＭＰＭおよびマツピング動作を抑止するもので
あることが想起される。そして、制御語のビツト１５が
１であると仮定すると、ゲート８３８の第３入力が有効
にされる。かくしてゲート８３８の出力を高レベルにで
きるけれども、それにもかｋわらず、ＭＡＰ導体８２８
はゲート８３６の出力により低レベルに維持されること
になる。この後者のゲートは計算機にて発生されるアド
レスが高過ぎないことを検証するために使用される。

第８図での加算器８３２は第３図での総合器４５に対応
する。加算器は制御語ビツトＣＷ（７：４）にて表わさ
れるようなマツピング領域における最後の有効プロツク
のプロツク数と、補数化されたアドレスビツトＡ（１５
：１２）との和を引き出す。

第３図において示されている如く、もしもその和が１５
よりも大きいかもしくは１５に等しいとすると、計算機
にて発生されるアドレスは高過ぎることはない。加算器
８０６の場合における如く、加算器８３２にて計算され
た総和を調べると云うよりはむしろ、人為的桁上げ入力
が発生され、かくして、もしも計算器アドレスが高過ぎ
ないならば桁上げ出力が加算器にて発生されることにな
る。加算器のＣＯ出力はゲート８３６の１つの入力にま
で延びている。ゲートの他の２つの入力はＳＴＫ導体７
６４とＳＭＰＭ導体７６６とに接続されている。もしも
スタツキングおよびＳＭＰＭモード動作が指示されてな
いならば、これら両導体は高電位にある。（これら２つ
の導体はもしも高い優先性を有するスタツキングもしく
はＳＭＰＭ動作のいづれか１つが要請されるならばマツ
ピングシーケンスを防止する働きをする。すなわち、そ
れらはＤＩＲ信号の導出に 二関連した同一の機能を行
なうことが理解されよう。）もしも両ゲート８３６およ
び８３８の出力が高レベルであるとすると、ＭＡＰ導体
８２８が高レベルになりマツピングモードで動作が続い
て行われるべきことを示す。（ＭＡＰ信号は直接モード
シ 乏ーケンスに関連して前にも述べられた如くＭＡＰ
信号を引き出すべくインバータ８１８にて反転され、マ
ツピングモードの方が直接モードに対して優先性を持つ
ているのでゲート８１６の動作を禁止する。）ＭＡＰ導
体８２８はゲート１０５４の１つの入力にまで延びてい
る。

このゲートの他の入力はＭＳＹＮ導体１０４６に接続さ
れている。処理装置がＰＤＰ−１１ＵＮＩＢＵＳ上にお
けるＭＳＹＮをそのシステムに伝達した後、もしもＭＡ
Ｐ導体が高レベルにあるとすると、ゲート１０５４の出
力は高レベルになる。

コンデンサー１０５６と抵抗器１０５８とは、ゲート１
０５４への両入力が高レベルになつた後７０ナノ秒だけ
ＭＡＰ−Ｄ導体１０６０を高レベルにするのを遅 Ｊら
せるべく与えられている。ＭＡＰ−Ｄ導体１０６０はイ
ンバーター９０６を介してＷＤ＊導体９１２に延びてい
る。そのシステムが直接モードにおいて作動される場合
、インバータ９０４を介してＷＤ′＋（導体に連結され
ているＤＩＲ−Ｄ導体８２８はＡＣＳについてのアクセ
スに先立つて後者の導体を低レベルにさせることが理解
されよう。しかしながら、ＡＣＳについてのアクセス動
作を開始するべくＷＤ＊導体を低レベルにさせる前に引
き出されるＡＣＳアドレスに対して十分な時間を許容す
るために、５０ナノ秒の遅延がゲート１０２２の出力に
与えられている。同様にして、そのシステムがマツピン
グモードで作動される場合、ゲート１０５４の出力にお
ける遅延は導体ＷＤ＊が低レベルになる前に、ＡＣＳア
ドレスが引き出されるようにするために与えられている
。（附加的ステツプがマツピングモード動作に対するＡ
ＣＳアドレスの派生において必要とされる場合には５０
ナノ秒に代つて７０ナノ秒の遅延が与えられる。）ケー
ブル８４２上における４つの補数化されたマツピングプ
ロツクアドレスビツトＭＭ（ＢＮ）は８−ビツト選択器
１１１２（２個のチツプ第２Ｎ７４Ｓ１５７）のセツト
Ａにおける８つの入力のうちの４つに延びている。

その選択器には谷各が８つの入力を有する２つの入力グ
ループ（ＡおよびＢ）が与えられている。８一人力グル
ープの１つは選択Ｂ制御入力が高レベルであるかもしく
は低レベルであるかかに依存してその選択器を介して８
一導体出力ケーブル１１０２に関連づけられる。

もしも制御入力が高レベルであるとするとＢ入力が選択
され、そしてもしも制御入力が低レベルであるとすると
Ａ入力が選択される。０Ｒゲート１１１４への入力の１
つはＳＴＫ導体７０２であつて、そして他の入力はＳＭ
ＰＭ導体７０６に接続されている。

これら２つの導体はそのシステムがそれぞれのスタツキ
ングおよびＳＭＰＭモードにおいて作動される場合に高
レベルになる。そのシステムがマツピングモードにおい
て作動される場合、両入力は低レベルにありそしてゲー
ト１１１４の出力は低レベルにある。結果的に、ＳＭＰ
ＭｌｌＯＯに対する８−ビツトアドレスとしての役割を
するべく選択器１１１２を介してケーブル１１０２に延
びているのはＡセツトの入力である。第３図を参照する
に、８−ビツトＳＭＰＭアドレスはそのシステムが４つ
のプロツク数ビツトをアドレスビツト４：１として使用
し、そしてアトレスビツトＡ（１１）をＳＭＰＭアドレ
スのビツト０として使用し、３つの上側ビツトをＯにす
ることによりマツピングモードで作動されるときに引き
出される。

選択器１１１２のＡ入力に関しては、３つの上側入力は
接地（０を表わしている）され、入力４：１はＭＭ（Ｂ
Ｎ）ケーブル８４２における４つの導体に連結されてお
り、そして最下位ビツトはアドレスケーブル１０１２に
おける導体Ａ（１１）に接続されていることが解ろう。
この様にして、選択Ｂ入力が低レベルであるとすれば、
ＳＭＰＭに延びているＳＭＰＭアドレスは第３図に描写
されている仕方で引き出される。ＳＭＰＭの各半分は８
つの２５６×１記憶装置から成つている。これらの記憶
装置は高速動作を達成するために半導体型であることが
好ましい。ケーブル１１０２上における同じ８−ビツト
アドレスはＳＭＰＭにおける２つの副記憶装置の各々に
延びているので、ＳＭＰＭの各アクセスに対し、１６−
ビツト語が読出されるかもしくは書込まれる。読出もし
くは書込み動作のいづれが行われるかはＣＳおよびＷＥ
信号に依存している。ＳＭＰＭでの書込み動作の場合（
これはシステムがマツピングモードで作動される場合に
は行われない）、１６ビツト語は１６ビツト選択器およ
び入力レジスター１１１６へのＳ（１５：０）ケーブル
１２２４もしくはＤ（１５：Ｏ）ケーブル１２３０の入
力のいづれかに現われる。

書込み用として２つの１６ビツト語のいづれが選ばれる
かは、以下に記述される如く、選択Ｓ入力が高レベルに
あるかもしくは低レベルにあるかに依存している。選択
器および入力レジスタのＳＴＲＯＢＥ入力が低くなる場
合、その選択された１６−ビツト入力は、以下において
述べられる如く、１組の１６記憶要素（入力レジスタ）
に記憶される。しかるべく蓄えられた１６ビツト語或は
その２つのバイトのうちの１つはケーブル１１０２上で
指定されたアドレスでのＳＭＰＭに書込まれる。ＳＭＰ
Ｍはチツプ第３１０６Ａから成つている。選択器兼入力
レジスタはチツプ第ＳＮ７４２９８から成つている。（
実際問題として、これらの記憶装置および選択器／レジ
スタ要素を互いに両立させるには、１６のインバータを
選択器／レジスタとＳＭＰＭとの間に与えなければなら
ず、入力レジスタに記憶されている各ビツトは、それが
ＳＭＰＭのデータ線入力に印加される以前に反転される
必要がある。こうしたインバータは第１１図には示され
ておらず、ＳＭＰＭおよび選択器／レジスタはまず機能
的プロツク要素としてのみ描写されている。）ＳＭＰＭ
（７）谷半分のＣＳ入力はＤＩＲ導体８２４に接続され
ている。

この導体はそのシステムがマツピングモードで作動され
るときには低レベルにある。こＸで述べられる理由のた
めに、システムがマツピングモードで作動される場合に
おけるＳＭＰＭ（７）谷半分のＷＥ入力は高い状態にあ
る。ＳＭＰＭプロツクで描写されている動作符号にて示
されている如く、ＣＳ入力が低レベルにありそしてＷＥ
入力が２つの副記憶装置のいづれかに対して高レベルに
あるときは、読出し動作が行われる。結果的に、引き出
されたＳＭＰＭアドレスにおいて記憶されている１６−
ビツトマップポインタ一はＳＭＰＭのＲ（１５：０）デ
ータ線出力ケーブル１１３０に供給される。以下にも述
べられる如く、ＳＴＫ−Ｄ導体９１６はそのシステムが
スタツキングモードで作動されるときにのみ高レベルに
なる。

この導体はゲート１１０８の１入力に接続されている。
この導体はそのシステムがマツピングモードで作動され
る場合には低レベルにあるので、ゲート１１０８の出力
は高い状態にある。ゲート１１３２および１１１０の各
々の１入力はＳＭＰＭ導体７０６に接続されている。こ
の導体はそのシステムがＳＭＰＭモードで作動されると
きにのみ高レベルにあるので、システムがマツピングモ
ードで作動される場合のゲート１１３２および１１１０
の出力は共に高い状態にある。ゲート１１０８，１１３
２および１１１０の出力はゲート１１２２，１１０６お
よび１１３４の入力のすべてに接続されているので、ゲ
ート１１２２および１１０６の出力は低レベルに維持さ
れ、そしてゲート１１３４の出力は高い状態に維持され
る。データが入力レジスター１１１６に記憶されないの
はゲート１１３４の出力が高レベルに維持されているた
めである。（マツピングモード動作中、語はそのＳＭＰ
Ｍから読出され、書込まれることはない。）ＳＭＰＭの
各半分のＷＥ制御入力がシステムのマツピングモード動
作に際し高レベルを維持し、その結果、語がＳＭＰＭか
ら読出されることは、ゲート１１２２および１１０６の
各々の低出力がゲート１１０４および１１２０のそれぞ
れの出力を強制的に高レベルに維持するためである。Ｓ
ＭＰＭから読出されるマツプボインタ一はＲ（１５：Ｏ
）ケーブル１１３０土に現われる。

１６−ピツトマツプポインタ一は加算器１２１６の１６
のＡ入力に印加される。

第３図を参照すれば、ＳＭＰＭから読出される１６−ビ
ツトマツプポインタ一は総合器４８（第１２図での加算
器１２１６に対応）への入力の１つとして使用されてい
ることが理解されよう。又、第３図においても示されて
いる如く、そのシステムがマツピングモードで作動され
るときに必要な総合器４８（加算器１２１６）への別な
入力はアドレスビツトＡ（１０：０）に相当する。加算
器１２１６のＢ入力は３つのグループ（第１２図におい
て示されている如く）に分割される。

ビツト入力１５−１２はデータ選択器１２１０の出力か
ら引き出される。そのシステムがマツピングモードで作
動される場合、加算器１２１６のＢセツトにおける入力
１５−１２は強匍酌にＯにされる。と云うのは要請され
るＢ入力のみがアドレスビツトＡ（１０：０）の現われ
る場所に存在するからである。選択器１２１０を表わし
ているプロツクにおいて描写されている如く、選択器の
４つの出力ビツトのうちの各々はＢおよびＣ制御入力が
共に高レベルにあるときのマツピングモードにおいて要
請される如くＯにされる。そのデータ選択器のＢ制御入
力はその出力がＤＩＲ導体８２４に接続されているイン
バーター１２１２の出力に接続されている。この導体は
そのシステムがマツピングモードで作動しているときは
低レベルにあるので、そのＢ制御入力は高レベルに維持
される。ゼータ選択器のＣ制御入力はゲート１２１４の
出力に接続されている。このゲートへの入力の１つはま
たＤＩＲ導体８２４にも接続されている。他の入力はそ
のシステムがマツピングモードで動作しているときには
低レベルにあるＳＴ−ＡＣＯＲＳＴ−Ｄ導体９０２に接
続されている。ゲート１２１４への両入力が低レベルに
あるとすると、その出力は高レベルになり、そのために
データ選択器１２１０のＣ制御入力はＢ入力と同じく高
レベルにある。この様にして、システムがマツピングモ
ードで作動される場合、加算器１２１６のＢデータ入力
セツトにおけるビツト１５−１２はすべて強制的にＯに
される。加算器１２１６のＢビツト入力１１−１は１１
一ビツトデータ選択器１２１８から引き出される。第３
図を参照すれば、ビツト１１は総合器４８（加算器１２
１６）にて必要とされないことが理解されよう。結果的
に、データ選択器１２１８のビツト１１入力は、そのシ
ステムがマツピングモードで作動される場合、強制的に
０にされる。アドレスビツトＡ（１１）はゲート１２２
６の１つの入力に延びているが、しかしこのゲートの他
の入力はＤＩＲ導体８２４に接続されている。アドレス
ビツトＡ（１１）の値の如何にかＸわらず、そのシステ
ムがマツピングモードで作動されそしてＤＩＲ導体８２
４が低レベルにある場合、そのデータ選択器のビツト１
１入力は０である。ケーブル１０５０におけるアドレス
ビツトＡ（１０：１）はデータ選択器のビツト入力１０
−１に直かに延びている。このシステムがマツピングモ
ードで作動される場合、そのデータ選択器のＢ入力はそ
れがＳＴＫ導体７０２に接続されているので低レベルに
ある。ＳＴ−ＡＣＯＲＳＴ−Ｄ導体９０２はインバータ
ー１２２８を介してデータ選択器のＣ入力に接続されて
いる。

この導体はそのシステムがマツピングモードで作動され
る場合には低レベルにあるので、そのデータ選択器のＣ
入力は高い状態にある。データ選択器１２１０において
描写されている動作符号表（この表はデータ選択器１２
１８にも適用し得る）を参照すれば、Ｂ入力が低レベル
にありそしてＣ入力が高レベルにあるとき、そのデータ
選択器へのビツト入力は何等の変更もなくその出力に伝
達されることが解る。結果的に、アドレスビツトＡ（１
０：１）は加算器１２１６のそれぞれのＢ入力に直かに
延びており、そしてその加算器のＢ入力のビツト１１は
常にＯである。第３図での総合器４８はアドレスビツト
Ａ（０）を必要とするものとして示されている。

このビツトはゲート１２２０の出力において引き出され
る。このゲートの１つの入力はそのシステムがマツピン
グモードで作動する場合には低レベルにあるＳＴ−１導
体９２４に接続されている。このゲートへの別な入力は
Ａ（０）導体１０１６に接続されている。もしもこの入
力が高レベルにあるとすると、ゲート１２２０の出力は
低レベルにあり、もしもこの入力が低レベルにあるとす
ると、ゲート１２２０の出力は高レベルにある。従つて
、そのシステムがマツピングモードで動作されるときの
ゲート１２２０はインバータとしての働きをしそしてビ
ツトＡ（０）はビツトＡ（０）の補数であるのでゲート
１２２０の出力はビツトＡ（０）がＯである場合には低
レベルにあり、そしてビツトＡ（０）が１である場合に
は高レベルにある。ゲート１２２０の出力は加算器１２
１６の入力セツトＢのビツトＯ入力に直かに接続されて
いるので、ビツトＡ（０）はこの入力に直かに供給され
る。勿論、その加算器の入力はまたゲート１２１８の出
力にも接続されている。しかしながら、このゲートの１
入力はそのシステムがマツピングモードで作動されると
きに低レベルにあるＳＴＫ導体７０２に接続されている
ので、ゲ゛一ト１２１８の出力は加算器１２１６のセツ
トＢにおけるビツトＯ入力に影響しない。加算器１２１
６の桁土げ入力（Ｃ）はゲート１２２２の出力に接続さ
れている。

このゲートへの２つの入力・・・・・・・・・・・・Ｓ
Ｔ−１導体９２４およびＤＩＲ導体８２４・・・・・・
・・・・・・はこのシステムがマツピングモードで作動
されるときには共に低レベルにあり、従つて加算器への
桁上げ入力はない。かくして、その加算器は、加算器に
隣接した凡例にて示されている如く、ＳＭＰＭからのマ
ツプポインタ一をアドレスビツトＡ（１０：０）に加え
る働らきをする。総和はＳ（１５：Ｏ）ケーブル１２２
４上に現われそしてＡＣＳに対する引き出されたアドレ
スとなる。このアドレスは選択器兼入力レジスタ１１１
６のＳ入力に供給されるが、しかしこのシステムがマツ
ピングモードで作動される場合の選択器／レジスターは
照査されないので、ＳＭＰＭには何も書込まれない。Ｓ
（１５：０）ケーブル１２２４上にあるその引き出され
たアドレスはデータ選択器兼レジスタ１３１６の１６−
ビツトＳ入力に延びている。

このシステムがマツピングモードで作動される場合、Ｓ
Ｔ−１導体９２４は低レベルにあるので、データ選択器
兼レジスタ１３１６の選択Ｒ制御入力は低レベルにある
。結果的に、その要素が照査されるときに記憶されそし
てケーブル１３１８に供給されるのはデータ選択器兼レ
ジスタのＳ入力でのノ１６ビツトアドレスである。

これはＷＤ＊導体９１２が低レベルになるときに行われ
る。コンデンサ１０５６と抵抗器１０５８とによる適切
な遅延が第１０図におけるゲート１０５４の出力に導入
された後に前述の導体が低レベルになると（ＭＡＰ導体
８２８がまず高レベルになつた後に、ＡＣＳアドレスの
引き出しに十分な時間を許容すること）、アドレス駆動
器１３４４が有効にされそしてアドレスビツトＮ（１５
：０）がＡＣＳに供給される。同時に、制御信号がＡＣ
Ｓに供給され、そしてコンデンサ１３３０と抵抗器１３
３２とにより導入される遅延後、ＭＳＹＮ′がＡＣＳに
供給される。この時点で読出しもしくは書込み動作が行
われる。書込み動作の場合、データ受信器１２０６から
のデータビツトＤ（１５：０）はデータ駆動器１３１０
（この駆動器はゲート１３３４が書込み動作の場合に動
作する場合にのみ可能化される。）を介してケーブルＤ
′（１５：０）に供給される。語の書込みか或はバイト
の書込みかは制御ビツトＣＯの値に依存する。書込みバ
イト動作の場合、そのバイトはアドレスビツトＮ（０）
により決定される。もしも読出し動作が実行されるもの
とすると、ＡＣＳから読出される１６データビットＤ′
（１５：０）はデータ受信器１３１２を介してデータ選
択器１２０２および１２０８に供給される。ＳＥＬＥＣ
Ｔ了（１５：８）導体はスタツキングモードでの読出し
バイト動作を除くすべてのモードにおいて高レベルに維
持されているので、データビツト庁（１５：８）はデー
タ選択器１２０２のｙ上側バイト入力に供給されそして
ＡＣＳから読出される全１６−ビツト語はデータ駆動器
１２０４に供給される。データ駆動器はＥＮ−ＤＲ導体
１０４２が高レベルになるときに可能化される。すなわ
ち、この導体はそのシステムが直接モードで動作される
ときに行なうのと丁度同じくマツピングモードでの読出
しモードの場合に高レベルになる。マツピングモードに
おける同期信号シーケンス（ＭＳＹＮ，．ＳＳＹＮ、Ｍ
ＳＹＮ′およびＳＳＹＮ′信号を含む）は直接モードに
おけるのと全く同じである。本発明の実施例において、
計算機アドレス空間の各４Ｋプロツクは谷々が２Ｋアド
レスを有する２つのページに分割されており、各々のマ
ツプポインタ一はＡＣＳにおける２Ｋアドレスページの
スターテングアドレスを識別し、そして１１アドレスビ
ツトＡ（１０：０）はそのページにおけるＡＣＳ場所の
１つを識別するオフセツトとして使用される。

ＡＣＳにおける各４Ｋアドレスプロツクから成る２つの
ページは隣り合せる必要はない。すなわち、それらそれ
ぞれのマツプボインタ一はいくつかの数のアドレスにて
分離されたスターテング場所を識別する。しかしながら
、多くの応用においては、異なるページの大きさを選択
することが一層有効であることもある。

例えば、仮りに処理装置にて使用される情報の標準とし
ての゛ページ゜゛が５１２のデータバイトだけを持つと
すると、谷ページに５１２アドレスだけを割当てること
は一層有効である。本発明のシステムにおいては、その
ページ寸法を増大させることも或は減少させることもで
きる。例えば、ページ寸法を倍増するには、４ビツトマ
ツピングモードＳＭＰＭアドレスビツトＭＭ（ＢＮ）が
０００ｘ××ＸＹの形にあるＳＭＰＭアドレスよりはむ
しろ００００＞（Ｘ＞（Ｘの形のＳＭＰＭアドレスを引
き出すのに使用される。こメで最下位ビツトＹはアドレ
スビツトＡ（１１）（゛Ｕ／Ｌページ゛・・・・・・・
・・・・・第３図を参照）である。かＸる場合、そのペ
ージにおけるオフセツトは４Ｋアドレスの１つを表わし
ておりそしてアドレスビツトＡ（１０：８）よりはむし
ろアドレスビツトＡ（１１：０）が選択器１２１８を通
して加算器１２１６に供給されることになる。他方、ペ
ージ寸法は単に５１２ビツトであるものと仮定する。か
メる場合、ＳＭＰＭアドレスはＯ××××ＹＹＹの形に
あり、こｋでＳＭＰＭアドレスビツトＸ××Ｘは４−ビ
ツトＭＭ（ＢＮ）符号でありそしてＳＭＰＭアドレスビ
ツトＹＹＹはアドレスビツトＡ（１１：９）である。９
つのアドレスビツトのみがこの減小された５１２−バイ
ト寸法のページにおけるオフセツトを表わすのに必要と
されるので、アドレスビツトＡ（８：０）のみが選択器
１２１８を介して加算器１２１６に供給されることにな
る。

従来技術において知られている如く、゛ジアッパー゛プ
ロツクがハードウエア一接続を成立させるために与えら
れていて、ページ寸法を規定し、計算機にて発生される
アドレスビツトのいづれが選択器１１１２に供給されそ
してどれが選択器１２１８を介して加算器１２１６に供
給されるかを決定するために使用される。第１のジアッ
パーブロックは４つのＭＭ（ＢＮ）ビツトを選択器１１
１２の適当な入力に連結させそして適当な数の計算機に
て発生されるアドレスビツトを選択器入力に連結するた
めに使用される。

別なジアッパーブロックはマツピングモードで動作する
論理を成立させると共に、適当な数の計算機にて発生さ
れるアドレスビツトを選択器１２１８の入力に連結する
ために使用される。所望のページ寸法に基ずいた構成は
当業者においては明らかであつて、こｋではその説明を
省略する。ＳＭＰＭモードシーケンス 第１図を参照するに、制御語のビツト ＣＷ（１３：８）は５１２−アドレスＳＭＰＭ領域の含
まれている計算磯アドレス空間における１Ｋ境界を表わ
していることが想起されよう。

第４図に関連して帯金接続はＳＭＰＭ領域が１Ｋ境界の
直ぐ上にある１Ｋアドレス空間での上側半分かもしくは
下側半分にあるかを決定するものであると記述されたこ
とを想起されたい。１Ｋ境界は８−ビツトラツチ（保持
デバイス）７１０の６つの低位置に記憶される。

その境界を規定している制御語ビツトＣＷ（１３：８）
は以下に記述される予定の制御モードシーケンス中に８
−ビツトラツチ（保持デバイス）に記瞳される。６つの
ビツトが８−ビツト比較器（２個のチツプ第８２４２）
の６つの入力に供給される。

比較器は１組の８ビツトと他の組の８ビツトと比較する
けれども、この比較器は３つの異なつた比較を行なうも
のと考えるのが最も好都合である。

まず第１は、比較器７１４の頂部で示されているごとく
、ＭＡＳビツト・・・・・・・・・・・・ＣＷ（１５）
・・・・・・・・・・・・が１であることを単に検証す
ることである。もしも、ＳＭＰＭモードが有効でないと
した場合に１でなければならないＭＡＳビツトは、その
比較器のそれぞれの入力を、示されているように、正電
位に接続することによつて引き出される値１のそれぞれ
のビツトと比較される。ビツトＣＷ（１３：８）にて表
わされているＳＭＰＭスタート境界は第４図において描
写されている如くアドレスビツトＡ（１５：１０）と比
較される。

ＳＭＰＭモードでの動作が行われるのは、その下側境界
がアドレスビツトＡ（１５：１０）にて規定される１Ｋ
領域内に受信されたアドレスが存在するときのみである
。計算機アドレス空間におけるページは２Ｋアドレスか
ら成つているので、ＩＫアドレス空間は半ページから成
つており、結果的にビツトＣＷ（１３：８）のビツトＡ
（１５：１０）への比較は比較器７１４内において示さ
れている如き半ページ（ＨＰ）整合を検出する働らきを
する。

最後の組合せにある比較においては、アドレスＡ（９）
がＳＭＰＭをＳＭＰＭスタートビツトにて規定される半
ページの上側半分かもしくは下側半分のいづれかに置ぐ
配線切換選択゛ビツトと比較される。

実際、この最後の比較は計算機にて発生されるアドレス
を含んでいる四分の一ページがその配線切換選択にで規
定されるのと同一であることを検証する。スイツチ７１
６は３位置スイツチである。示されている位置において
、アドレスビツトＡ（９）が比較されるビツトは０であ
り、それによつて下側の四分の一ページを規定している
。もしもそのスイツチが中央位置にあるとすると、それ
は上側四分の一ページが規定されるように正の電位に接
続される。前には述べてないけれども、更に他に採用可
能な選択があり、それはスイツチ７１６を最上部位置に
置き、そこでそれはラツチ７１０での最下位ビツトＣＷ
（８）の出力に接続される。かｋる場合、アドレスビツ
トＡ（９）との比較において使用される同じビツトＣＷ
（８）はアドレスビツトＡ（１０）との比較においても
用いられる。もしもアドレスビツトＣＷ（８）がＯであ
るとすると、そこでのＳＭＰＭスタート１Ｋ境界は偶数
であり、従つてビツトＡ（９）はそのＳＭＰＭ出力を励
磁するために比較器７１４に対しては０でなければなら
ない。

他方、もしもＳＭＰＭスタート１Ｋ境界を規定している
最下位ビツトＣＷ（８）が１であるとすると、アドレス
ビツトＡ（９）は１であつて比較器にそのＳＭＰＭ出力
を励磁させるのを可能にする。これが何を意味している
かと云うと、もしもスイツチ７１６が第７図で示されて
いる最上位置に置かれるならば、ＳＭＰＭ領域は全ＳＭ
ＰＭ領域およびスタツキング領域を含んでいる２Ｋアト
・レスプロツクの底部四分の一に必らずあるかもしくは
同じ２Ｋプロツクの上側四分の一にあることを示す。そ
のＳＭＰＭ領域は２つの中央の５１２−アドレス領域の
１つに入るようには選択されない。スイツチ７１６を最
上位置に置く利点としては、それは、スィツチ７１６の
位置についての手動変更を必要とすることなくソフトウ
エア一制御下において、そのＳＭＰＭ領域が変えられる
のを許容することである。もしも、その制御語が新しい
１Ｋ境界を規定するべく変えられるとすると、その上部
でＳＭＰＭ領域を含んでいる１Ｋアドレス空間は、そこ
においておよびそれ自体、１Ｋ境界が奇数か或は偶数か
に依存して、そのＳＭＰＭ領域が１Ｋアドレス空間の上
側もしくは下側半分のいづれにあるかを規定する。受信
されたアドレスはＳＭＰＭ領域内にあると云うことを比
較器７１４が決定すると仮定すると、その出力は高レベ
ルになる。

しかしながら、ＳＭＰＭ導体７０６はゲート７１８にて
低レベルに維持される。このゲートへの２つの入力はア
ドレスビツトＮ（１７）およびＮ（１６）であり、ゲー
ト７１８はゲート８１０と同じように作用する。もしも
受信されたアドレスが適当な象限にあるとすると、ＳＭ
ＰＭモードでの動作が起る。インバータ７２０は導体７
６６上におけるＳＭＰＭ信号を得るために与えられてい
る。前にも述べた通り、もしもＳＭＰＭモードでの動作
が行われるとすると、導体７６６の電位は低レベルにあ
つて、ＳＭＰＭモードはマツピングおよび直接モードよ
りも高い優先性を有しているので、ＭＡＰ導体８２８或
はＤＩＲ導体８２４が高レベルになるのを阻止している
。ＳＭＰＭ導体７０６上での高電位はオアゲート１１１
４を介して選択器１１１２の選択Ｂ入力に供給される。

選択器の入力が高レベルにあるとすると、Ｂグループの
入力はケーブル１１０２の拡張のために選択される。Ｂ
グループの入力はアドレスビツトＡ（８：１）からなつ
ている。第４図において示されている如く、ＳＭＰＭに
おける２５６語場所の１つを規定するのぱこのグループ
の８アドレスビツトである。ＳＭＰＭ導体７０６はまた
１６−ビツトデータ選択器１２０２の選択Ｒ入カへ延び
ている。選択Ｒ入力が高レベルにあるならば、駆動器１
２０４の下側バイト入カへの拡張のために選択されるの
はＲ（７：０）グループのデータビツトであり、そして
１駆動器１２０４の上側バイト入カへの拡張のために選
択されるはＲ（１５：８）グループのデートビツトであ
る。そのシステムがＳＭＰＭモードにおいて作動される
場合、語がＳＭＰＭに書込まれるかもしくはそれから読
出される。語がＳＭＰＭから読出される場合、それはＲ
（１５：０）ケーブル１１３０上に現われる。Ｃ１市１
１御ビツトにて決定される如く、何等かの読出し動作の
場合におけるように、ゲート１０３６はＥＮ−ＤＲ導体
を励磁すべく作動するので、駆動器１２０４はＰＤＰ−
１１ＵＮＩＢＵＳデータ線上における１６−ビツト語を
伝達するために可能化される。

もしも語或はバイトがＳＭＰＭに書込まれるものとする
と、処理装置から受信されるデータビツトはＤ（１５：
０）ケーブル１２３０上に現われる。

（書込みバイト動作の場合、同一バイトが上側および下
側バイトデータ線の両方に現われる。）選択器／レジス
タ１１１６は２つのグループの１６ビツト入力Ｓおよび
Ｄを持つている。グループＳは選択Ｓ入力が高レベルに
ある場合にのみ選択される。この入力はそのシステムが
ＳＭＰＭモードにおいて作動されるときに低レベルにあ
るＳＴＫ導体７０２に接続されるので、選択されるのは
入力グループＤである。結果的に、Ｄ（１５：０）ケー
ブル１２３０上に現われるデータは、ＳＴＲＯＢＥ入力
が低レベルになるとき、入力レジスタ１１１６に書込ま
れる。

システムがＳＭＰＭモードで動作される場合でしかも読
出し動作の場合、全１６ビツト語が読出され、そしてＰ
ＤＰ−１１ＵＮＩＢＵＳでのゼータ線に供給される。

しかしながら、書込み動作の場合には語かもしくはバイ
トが書込まれ、書込みバイト動作の場合には上側もしく
は下側バイトのいづれかが書込まれる。ＳＭＰＭの下に
示されている幾つかのゲートは幾つかの動作のうちのど
れを行なうかを決定する。前述の如く、ゲート１１０８
，１１３２および１１１０の出力はすべて通常では高レ
ベルにある。

これはまたゲート１１２２および１１０６の出力を低レ
ベルにそしてゲート１１３４の出力を高レベルに維持す
る。読出し動作の場合、制御ビツト ダＣ１はＯである
。かくして、制御受信器１００４の出力における導体Ｃ
１は低電位にありそして「書込み」導体１０１４が低電
位に維持される。この導体はゲート１１３２および１１
１０の各々の１入力に接続されているので、こうしたゲ
ートの両出力は高レベルを維持する。ゲート１１０８の
入力の１つは動作がスタツキングモードで行われるとき
にのみ高レベルになるＳＴＫ−Ｄ導体９１６に接続され
ている。結果的に、そのシステムがＳＭＰＭモードで作
動される場合、ゲート１１０８の出力も又高レベルを維
持する。かくして、ゲート１１２２，１１０６および１
１３４の入力はすべて、読出し動作がＳＭＰＭモードで
実行される場合には高レベルを維持する。選択器／レジ
スタ１１１６のＳＴＲＯＢＥ入力は高レベルに維持され
、このことは、読出しシーケンスにおいてデータ語がＳ
ＭＰＭに書込まれてはならないので当然必要とする動作
である。ゲート１１２２および１１０６の出力は共に低
レベルを維持しているので、ゲート１１０４および１１
２０の両出力は高レベルを維持する。かくして、ＳＭＰ
Ｍの各半分のＷＥ入力は高レベルである。ＳＭＰＭの谷
半分のＣＳ入力はそのシステムがＳＭＰＭモードで作動
されるときに低レベルに維持されるＤＩＲ導体８２４に
接続されているので、ＳＭＰＭ７狛ツク内での表で示さ
れている如く、読出し動作が行われる。

ケーブル１１０２上での８ビツトアドレスにて指定され
ている場所での１６ビツト語はデータ選択器１２０２を
介してデータ駆動器１２０４への拡張のためにＲ（１５
：０）ケーブル１１３０に供給される。しかしながら、
その１駆動器のＥＮＡＢＬＥ入力が高レベルになるまで
、そのデータはＰＤＰｌｌＵＮＩＢＵＳデータ線に供給
されない。

読出し動作の場合におけるＣ１制御ビツトはＯであるの
で、インバータ１０３２の出力は高レベルにあつてゲー
ト１０３６の１つの入力を有効にする。処理装置がＭＳ
ＹＮ制御信号を伝達する場合、ゲート１０４０の１つの
入力は高レベルになる。このゲートの別な入力が高レベ
ルになると、ゲートのＳＳＹＮ出力は高レベルになつて
データ駆動器１２０４が動作できるようにゲート１０３
６の動作と且つ制御駆動器１００６を介した処理装置へ
のＳＳＹＮ信号の伝達を制御する。（処理装置は周辺装
置からのＳＳＹＮ信号を期待する。これと同時にそれは
読出し動作の場合でのデータを受信する。）直接および
マツピングモードにおけるＳＳＹＮ制御信号はオアゲー
ト１０３８を介して接続されているＡＣＳからのＳＳＹ
Ｎ制御線上に生ずる。しかし、そのシステムがＳＭＰＭ
モードで作動される場合、ＡＣＳはまず始めにアクセス
されない。従つて、オアゲート１０３８を通る信号は何
か別な仕方で引き出されなければならない。このために
オアゲート１０６２が与えられている。このゲートの１
入力はＳＭＰＭ−Ｄ導体９２４に接続されている。この
導体はゲート９２６の出力に接続されている。このゲー
トへの２つの入力はＳＭＰＭ導体７０６およびＭＳＹＮ
導体１０４６である。ＳＭＰＭモードでの動作が行われ
る場合のＳＭＰＭ導体は高レベルにある。処理装置がＭ
ＳＹＮ同期信号を伝達するや否や、ゲート９２６の両入
力が有効にされる。しかし、そのゲートの出力はコンデ
ンサ９２８および抵抗器９３０にて生ぜられる９０ナノ
秒の遅延により直ぐには上昇されない。ＳＭＰＭ−リ一
Ｄ導体９２４の上昇は、語がＳＭＰＭから読出されそし
てデータ１駆動器１２０４の１６の入力に現われる後迄
遅らせられる。高レベル信号がオアゲート１０６２およ
び１０３８を介しての拡張のためにＳＭＰＭＤ導体９２
４上に生ずると、その処理装置へのデータおよびＳＳＹ
Ｎ信号の伝達を制御する。処理装置がＳＳＹＮ制御信号
と共にデータを受信した後、ＰＤＰ−１１ＵＮＩＢＵＳ
でのＭＳＹＮ制御線が回復される。

ゲート１０４０の１入力がこＸで低レベルにあるので、
そのゲートの出力は低レベルになり、そしてＳＳＹＮ制
御線が同様にして回復される。ＳＭＰＭモードでの書込
み動作の場合、ＳＴＫ一Ｄ導体９１６はＳＭＰＭモード
での読出し動作の場合と同じく低レベルを維持している
。

結果的に、ゲート１１０８の出力は高レベルを維持し、
そしてゲート１１２２，１１０６および１１３４の動作
には影響しない。書込み動作の場合のＷＲＩＴＥ導体１
０１４は高レベルにある。この導体はゲート１１３２お
よび１１１０の谷々の１つの入力に接続されている。こ
れらゲートの各々の別な入力は高レベルにあるＳＭＰＭ
導体７０６に接続されている。かくして、これらゲート
の各各の出力はそれぞれのゲート１］３６および１１３
８にて制御されるそれぞれの第３入力の状態に依存した
状態を取ることになる。ゲート１１３６および１１３８
の各々の１つの入力はＣＯ導体１０６４に接続されてい
る。

この導体はバイトから区別されている如く語が書込まれ
るとき低レベル（値０のＣＯビツトを表わしている）に
ある。ＣＯ導体はゲート１１３６および１１３８の各々
に接続されているので、両ゲートの出力は高レペルにな
つてゲート１１３２および１１１０の谷々の第３入力を
励磁する。かくして、それらのゲートの各々の出力は低
レベルになる。これらゲートの各々の出力はゲート１１
２２，１１０６および１１３４のすべての入力に連結さ
れているので、ゲート１１３４の出力は低レベルになつ
て選択器兼入力レジスタ１１１６を照査してそしてゲー
ト１１２２および１１０６の各々の出力を高くさせる。
しかしながら、ゲート１１２２および１１０６の出力が
高レベルになるのは、コンデンサ１１４０および１１４
２、そして抵抗器１１４４および１１４６から成る遅延
回路のために遅延される。Ｄ（１５：０）ケーブル１２
３０上におけるデータ語を、ＳＭＰＭと連動されている
入力レジスタに記憶するのは、ゲート１１３４の出力に
おける負のステツプである。ゲート１１２２および１１
０６の出力が高レベルになるのは、そのデータ語が入力
レジスタに記憶された後６０ナノ秒だけ遅延される。こ
れらゲートの出力が高レベルになるとき、ゲート１１０
４および１１２０の各々の入力の１つが有効にされる。
ＭＳＹＮ信号がその処理装置から受信されるや否や、ゲ
ートの各々の出力は低レベルになる。かくして、ＳＭＰ
Ｍの各半分のＷＥ入力はＣＳ入力と一緒に低レベルにあ
る。結果的に、ＳＭＰＭプロツク内での表において示さ
れている如く、書込み動作が起り、そして全１６ビツト
語がＳＭＰＭに書込まれる。もしも全語よりはむしろバ
イトがＳＭＰＭに書込まれるとすると、ＣＯ導体１０６
４は高電位にある。

ゲート１１３６および１１３８のいづれがその出力を高
レベルにさせるかはゲートへの別な入力の状態に依存し
ている。Ａ（０）導体１０４８はゲート１１３８の入力
に接続されている。この導体は下側バイトがＳＭＰＭに
書込まれる場合低レベル（処理装置により伝達されるア
ドレスが必らず偶数であるので）にあり、その結果、ゲ
ート１１３８の入力は高レベルにある。これはまたゲー
ト１１３４の出力を低レベルにさせるので、データ線上
における二重バイト語が選択器兼入力レジスタ１１１６
に記憶され、そしてコンデンサ１１４０および抵抗器１
１４４にて導入される遅延後にゲート１１０６の出力を
高レベルにさせる。しかしながら、ゲート１１１０の出
力はゲート１１２２の入力に接続されていないので、そ
の後者のゲートの出力は低レベルを保つ。結果的に、Ｍ
ＳＹＮ信号が処理装置から受信されるときに低レベルに
なるのはゲート１１０４の出力のみである。ゲート１１
２０の出力は高レベルに維持されるので、バイトがＳＭ
ＰＭの下側バイト半分のみに書込まれる。他方、もしも
ビツトＡ（０）が１であるとすると、Ａ（０）導体１０
１６はＡ（０）導体１０４８よりも低レベルにある。

この場合、ゲート１１３８の出力よりも高レベルになる
のはゲート１１３６の出力であり、ゲート１１１０の出
力よりも低レベルになるのはゲート１１３２の出力であ
る。ゲート１１３２の出力はゲート１１０６の入力に対
してよりはむしろゲート１１２２の入力に接続されるの
で、ゲート１１３４の出力が低レベルになつた後にその
出力が高レベルになるのはゲート１１２２である。二重
バイト入力語が入力レジスタに供給された後、ＭＳＹＮ
信号が受信されたときに低レベルになるのはゲート１１
２０の出力であり、その結果バイトがＳＭＰＭの上側バ
イト半分に書込まれる。書込み動作（語或はバイト）用
としてＰＤＰｌｌＵＮＩＢＵＳ上に伝達される同期信号
シーケンスは前述の読出し動作に対するシーケンスと同
じである。

スタツキングモードシーケンス 比較器７２１（２個のチツプ第８２４２）は、受信され
たアドレスがスタツキング領域にあるかどうか、ならび
に例えその受信されたアドレスがスタツキング領域にあ
る場合でさえ、スタツキング動作を行なうべきかどうか
を決定する。

８ビツト比較器には４セツトの対にある入力が与えられ
ている。

上側セツトは比較器７１４における上側ビツトと比較し
得るものである。すなわち、前に記憶された制御語のＭ
ＡＳビツトＣＷ（１５）はマスタービツトが前に設定さ
れたことを決定するために１ビツトと比較される。もし
もＭＡＳビツトが１であるとすると、スタツキング、な
らびにＳＭＰＭおよびマツピング動作が行われる。同様
にして、制御語におけるスタツキングビツトＣＷ（１４
）は比較器７２１の第２セツトの入力において１ビツト
と比較されそのスタツキングモードが有効されたことを
検証する。５１２アドレスＳＭＰＭ領域は４つの５１２
アドレススタツキング領域のいづれか１つに重なるよう
に作られることを理解されたい。

ＳＭＰＭモードはスタツキングモードよりも高い優先性
を有しているので、もしもその受信されたアドレスがＳ
ＭＰＭ領域内にあるならば、スタツキング動作が禁止さ
れなければならない。比較器７２１における下側対の入
力はこの目的のために与えられている。ＳＭＰＭ導体７
０６は入力の１つに接続されている。この導体はもしも
ＳＭＰＭ動作が行なわれないならば低レベルにあつてＯ
を表わしている。ＳＭＰＭ導体の状態にて示されるこの
ビツトは、スタツキング動作が禁止されるべきであるか
どうかを決定するべくＯビツトと比較される。第１図に
示されている如く、２Ｋアドレススタツキングは２Ｋ境
界内に含まれている。下側２Ｋ境界は８ビツトラツチ（
保持デバイス）７１０における制御語ビツトＣＷ（１３
：８）にて表わされる６ビツトＳＭＰＭスタート１Ｋ境
界の５つの上位ビツトにて規定される。５つの上位ビツ
トＣＷ（１３：９）は比較器７２１の第２下側セツトの
５つの入力に供給される。

アドレスビツトＡ（１５：１１）はこのセツトの他の５
つのそれぞれの入力に供給される。この比較器はそれぞ
れのビツトを比較して、ＳＭＰＭスタート１Ｋ境界の５
つの上側ビツトが第５図のプロツク５２において示され
ている如くアドレスビツトＡ（１５：１１）と整合する
かどうか、すなわち、その受信されたアドレスがビツト
ＣＷ（１３：９）にて規定される２Ｋアドレスページに
含まれているかどうかを決定する。（第５図における比
較論理回路５２は、もしも５ビツトの２セツトが各々一
致するならば、スタツキング或はＳＭＰＭモード動作を
行なうべきことを示している。第５図の例においては、
如何にしてＳＭＰＭモードがスタツキングモードに対し
て優先性を持つかは示されていない。実際の回路におい
て、比較器７２１はその受信されたアドレスがＳＭＰＭ
領域内にないことを検証する。結果的に、比較器の出力
が高レベルになることは、スタツキング動作が行われる
べきことを示している。）比較器７２１が８ビツト整合
を検出すると、それはＳＴＫ導体７０２を高レベルにさ
せる。

しかしながら、もしもゲート７２２の出力が低レベルに
あるとすると、その導体は低レベルに維持される。示さ
れている如く、このゲートはもしもアドレスビツトＮ（
１７）およびＮ（１６）が共にＯであるとするとＳＴＫ
導体が高レベルになるのを阻止する。このゲートはゲー
ト７１８およびゲート８１０と同一の機能を果す。ＳＴ
Ｋ導体７０２が高い場合には常にインバータ７２４がＳ
ＴＫ導体７６４上における低電位を引き出す。前述の如
く、導体７６４上における低電位は、スタツキングモー
ドが高い優先性を有しているので、マツピングおよび直
接モードでの動作を禁止する役割をする。ＳＴＫ導体７
０２はゲート９３２の１つの入力に接続されている。こ
のゲートの別な入力はＭＳＹＮ導体１０４６に接続され
ている。そのゲートの出力はＭＳＹＮ信号がその処理装
置から受信されるや否や高レベルになるように可能化さ
れる。しかしながら、そのゲートの出力はコンデンサ９
３４と抵抗器９３６とにより７０ナノ秒だけ高レベルに
なるのを遅らされる。この遅延はゲート１０２２，１０
５４および９２６の出力でのものと比較し得るものであ
る。このシステムがスタツキングモードで作動される場
合、４つの異なるシーケンスのいづれか１つが実施され
る。

第５図で示されている如く、そのシステムが動作される
サブモードはアドレスビツトＡ（１０）およびＡ（９）
に依存している。第９図には種々なゲートが与えられて
いて、それら２つのビツトにて指定される特定のサブモ
ードに依存して引続き使用される信号を発生する。ＳＴ
Ｋ導体７０２はゲート９３８の１入力に直かに接続され
ている。このゲートの別な２つの入力はそれらにアドレ
スピツトＡ（１０）およびＡ（９）を供給する。３つの
入力のすべてが高レベルにある場合にのみゲート（ＳＴ
−ＡＣ＊）の出力は低レベルになる。

第５図を参照するに、もしもそのシステムがスタツキン
グモード（高レベルにあるＳＴＫ導体７０２にて表わさ
れている）で作動され、そしてアドレスビツトＡ（１０
）およびＡ（９）が符号１１を表わすならば、その受信
されたアドレスはＳ−ＡＣ領域内にありそして上りスタ
ツク検査動作が行われることに注意されたい。．このサ
ブモード動作において、それぞれのスタツクポインタ一
はＡＣＳへのアクセスを得るために漸減されるので、最
後に記憶された語もしくはバイトが読出される。すなわ
ち、そのサイクルの終りにＳＭＰＭに残されるスタツク
ポインタ一はそのサイクルの始めにおける値と変らず、
その結果それは語が書込まれるＡＣＳでの次の場所を指
している。ＳＴ−ＡＣ＊導体９２０が低レベルになる場
合、このサブモードにおける動作が指小される。ゲート
９４０への２つの入力はＳＴＫ導体７０２とアドレスビ
ツト導体Ａ（９）とに接続されている。

ゲート９４０の第３入力はゲート９３８の出力に接続さ
れている。ゲート９４０の入力の２つぱゲート９３８の
入力の２つと同じであり、そしてゲート９４０の出力は
もしもゲートの出力が高レベルにある場合にのみ高レベ
ルになるので、ゲート９４０の出力はゲート９３８の第
３入力Ａ（１０）が低レベルに維持され他の２つの入力
が高レベルにある場合にのみ高レベルにすることができ
る。これは、ゲート９４０の出力は動作がスタツキング
モードにおいて実施されるべきものであることが決定さ
れ、そしてアドレスビツトＡ（１０）およびＡ（９）が
符号０１を表わすときにのみ高レベルになることを意味
している。第５図において示されている如く、もしもア
ドレスビツトＡ（１０）およびＡ（９）が符号０１を表
わすならば、受信されるアドレスはＳ−１領域内にあり
そしてそのシステムは自動的漸増サブモードにおいて動
作される。ゲート９４０が動作すると、ＳＴ−１導体９
２４は高レベルになり、別なアドレスビツトにて表わさ
れるスタツクポインタ一はＡＣＳをアクセスするために
使用され、引続いてそれは漸増されそしてＳＭＰＭに再
格納される。ＳＴ−１導体９２４はゲート９４２の入力
に延びている。このゲートへの別な入力はＭＳＹＮ導体
１０４６に接続されている。

そのゲートの出力は、そのシステムが自動漸増サブモー
ドにおいて作動される予定の場合でしかもＭＳＹＮ信号
が受信されるや否や高レベルになるように可能化される
。

しかしながら、そのゲートの出力が直ちに高レベルにな
ることはなく、コンデンサ９４４および抵抗器９４６の
ために遅延される。ゲート９４２の出力に接続されてい
るＳＴｌ−Ｄ導体は、ＭＳＹＮ信号を受信してから５５
ナノ秒後でのみゲート９８の動作を有効ならしめるべく
高レベルになる。ゲート９４８への１入力はＳＴＫ導体
７０２に接続されている。

そのゲートへの別な入力はＡ（１０）アドレスビツト導
体に接続されている。結果的に、ゲート９４８の出力は
、スタツキングモードでの動作が生起されそしてアドレ
スビツトＡ（１０）が１である場合にのみ高レベルにな
る。第５図において示されている如く、そのシステムが
上りスタツク検査サブモードかもしくは自動漸減サブモ
ードにおいて作動されるときには常にそのアドレスピツ
トＡ（１０）は１である。（後者のモードにおいて、そ
れぞれのスタツクポインタ一は初めに漸減され、そして
その漸減された値はＡＣＳをアクセスしそしてＳＭＰＭ
に書込むために使用される。）そのシステムがこれら２
つのサブモードのいづれかで作動される時には常にＳＴ
−ＡＣＯＲＳＴ−Ｄ導体９０２が高レベルになる。すな
わち、その受信されたアドレスは第５図の左側において
示されているＳ−Ｄ領域かもしくはＳ−ＤＣ領域のいづ
れかにある。ゲート９５２は無効動作を検出するために
与えられている。

このシステムがスタツキングモードで作動される場合、
１６−ビツトスタツクポインタ一はＳＭＰＭから読出さ
れ、そしてＡＣＳをアクセスするために直接使用される
かそれともＡＣＳのアクセスに先立つて修正される。も
しも語動作が起るものとすると、ＡＣＳに供給されるア
ドレスは偶数でなければならない。もしもＳＭＰＭから
読出されるアドレスがＡＣＳのアクセス動作に先立つて
修正されたものであつても、そのアドレスは、語動作の
場合、値２によつて変えられる。結果的に、システムが
如何なるサブモードで作動されるにしろ、スタツキング
動作が行われようとする場合、もしもそれが要求される
語動作であるとするならば、ＳＭＰＭから読出される最
下位ビツトＲ（０）はＯでなければならない。語動作は
常にアドレスビツトＡ（０）がＯであるときの４つのス
タツキングサブモードのいずれか１つにおいて行われる
ので、アドレスビツトＡ（０）がＯであつて、ＳＭＰＭ
から読出されるビツトＲ（０）が１であれば、何等かの
間違いであることは明らかである。これを検出するのは
ゲート９５２である。インバータ９５０はＡ（０）アド
レスビツトを反転する役割をし、その結果、ビツトＡ（
０）はゲート９５２への１入力としての働らきをする。
このゲートへの別な入力はＳＭＰＭから読出されそして
導体１１５０上に現われるビツトＲ（０）である。もし
も、アドレスビツトＡ（０）がＯであるとすると、ゲー
ト９５２のＡ（０）入加は高レベルにある。もしもこの
時点でビットＲ（０）が１になつて誤りを示せば、ゲー
ト９５２の出力は低レベルになる。このゲートの出力は
ゲート９０８の１つの入力ならびにゲート９１０の１つ
の入力に接続されているので、これらのゲートの出力は
いづれも低レベルになれない。２つの出力はＡＣＳをア
クセスするために低レベルにならなければならないＷＤ
＊導体９１２に接続されている。

２つのゲートの１つもしくは両方の出力は、以下におい
て記述されるであろう如く、ＡＣＳをアクセスするため
に、そのシステムがスタツキングモードで作動されると
きに低レベルにされなければならず、そして両ゲートは
、Ａ（０）ビツトがＯであつてＲ（０）ビツトが１であ
るときに、それらの出力が低レベルになるのを阻止する
。

ＡＣＳはゲート出力が低レベルにならない限りアクセス
されないので、ＡＣＳはＳＳＹＮ信号を発生できず、こ
れは又ＰＤＰ−１１を経て処理装置に供給されるＳＳＹ
Ｎ信号が発生されるのを阻止する。

処理装置はもしもそのＳＳＹＮ信号がＭＳＹＮ信号の発
生に続いて指定された期間内に受信されないならば事実
上時効となり、この時点で誤動作が生じたことが決定さ
れる。システムが直ぐ上で述べた如くスタツキングモー
ドで作動される場合、ＷＤ＊導体９１２はゲート９０８
或は９１０のいずれかによつてＡＣＳをアクセスすべく
強制して低レベルにされる。

ゲート９１０はＳＴＫ−Ｄ導体９１６が高レベルになる
ときに動作しそしてゲート９０８はＳＴ−１Ｄ導体９５
４が高レベルになるときに動作する。ＳＴ−１−Ｄ導体
が高レベルになるときにはいつでも、ＳＴＫ−Ｄ導体は
ゲート９３２の動作に対する２つの条件がＳＴＫおよび
ＭＳＹＮ導体を高レベルにする限り、ＳＴＫ−Ｄ導体は
高レベルにならなければならず、他方これら同じ２つの
条件（他のものと同様に）はゲート９４２の動作に対し
ても必要とされる。付加的なゲート９４２を与える理由
としては、そのシステムカ相動漸増サブモードにおいて
作動される場合には、ＡＣＳのアクセス動作に先立つて
ＳＭＰＭから読出されるアドレスを修正する必要はない
ことである。このモードにおいて、ＳＭＰＭアドレスは
直かに＋Ｉ埋され、そしてそのアドレスはＳＭＰＭへの
その回復に先立つて漸増される。結果的に、このシステ
ムが自動的漸増サブモードにおいて動作される場合、多
くの時間がＡＣＳアドレスの引き出しに対して必要とさ
れない。ＳＭＰＭから読出されるアドレスはＡＣＳのア
クセス動作以前には修正される必要がない。ゲート９３
２の出力における遅延はゲート９４２の出力における遅
延よりも長いのである。結果的に、ＷＤ＊導体９１２は
、そのシステムが自動的漸増サブモードにおいて作動さ
れるとき、ＭＳＹＮ信号の受信後に直ぐに低レベルにな
り、従つてそれはシステムが３つの他のスタツキングサ
ブモードの１つにおいて作動される場合にその機能を行
なう。ゲート９４２の出力における遅延は、ゲート９３
２の出力での７０ナノ秒の遅囲に比較して、５５ナノ秒
である。このシステムがスタツキングモードで作動され
る場合、ＳＭＰＭ導体７０６は低レベルにある。

結果的に、ゲート１１３２および１１１０の各々の出力
は高レベルにある。こうしたゲートの出力はゲート１１
２２，１１０６および１１３４の入力に延びている。ゲ
ート１１３２および１１１０の出力が高レベルにあるの
で、それらはゲート１１２２，１１０６および１１３４
の出力には何等影響しない。これら後者の３つのゲート
はそれぞれゲート１１０８の出力に接続されている単一
の存続入力を有している。結果的に、ゲート１１２２，
１１０６および１１３４がＳＭＰＭにおける書込みを制
御するスタツキングモードで動作するかどうかはゲート
１１０８の動作のみに依存している。ＳＴＫ−Ｄ導体９
１６はゲート１１０８の１つの入力に延びている。

この導体はそのシステムがスタツキングモードで作動さ
れる場合には常に高レベルになる。しかしながら、ＭＳ
ＹＮ信号の受信と導体９１６が高レベルになることとの
間にはゲート９３２の出力における遅延に基ずく遅れが
存在する。結果的に、ＭＳＹＮ信号がゲート１１２０お
よび１１０４の各々の１入力を励磁するために受信され
る場合、ＳＴＫ−Ｄ導体９１６はなおも低レベルにある
。かくしてゲート１１０８の出力は高レベルにあつて、
これはゲート１１２２および１１０６の出力を低レベル
に維持しそしてゲート１１３４の出力を高レベルに維持
する。

ゲート１１３４の出力が高レベルにあるとすると、選択
器兼入力レジスタ１１１６は照査されない。このことは
、スタツキング動作の始めにおいて、語ぱＳＭＰＭへは
書込まれずそれから読出されることになつているので、
望ましいことである。語は動作の終りでのみＳＭＰＭ（
スタツキングサブモード）に書込まれることになる。ゲ
ート１１２２および１１０６の各々の出力が低レベルで
あるとすると、ゲート１１２０および１１０４の各々の
第２の入力は低レベルにある。結果的に、これら２つの
ゲートの出力は高レベルにあり又ＳＭＰＭの各半分のＷ
Ｅ入力は高レベルにある。ＳＭＰＭの各半分のＣＳ入力
は、スタツキングシーケンス中は、低レベルにあるＤＩ
Ｒ導体８２４に接続されているので、各スタツキングサ
イクルの始めにおけるＣＳ／ＷＥ符号は０１である。Ｓ
ＭＰＭ内での表に示されているように、これは要請され
ている読出し動作を行わしめる。ＭＳＹＮ信号の受信に
先立つて高レベルになるＳＴＫ導体７０２は０Ｒゲート
１１１４を介して８−ビツト選択器１１１２の選択Ｂ入
力に延びている。この入力が高レベルにあると、選択器
の８−ビツト入力セツトＢはＳＭＰＭのアドレスケーブ
ル１１０２に接続される。かくして、アドレスビツトＡ
（８：１）はＳＭＰＭをアクセスするのに使用される。
第５図において示されている如く、スタツキングモード
におけるＳＭＰＭをアクセスするのに使用されるのは計
算機にて発生されたアドレスにおけるこの組合せでのア
ドレスビツトである。かくして適当なスタツクポインタ
一がＳＭＰＭから読出されてそして必要に応じＲ（１５
：０）データ線１１３０に供給される。

１６−ビツトスタツクポインタ一は加算器１２１６のセ
ツトＡの１６の入力に供給される。

この加算器は、もしも必要ならば記憶装置の作動される
サブモードに依存してスタツクポインタ一を変更するの
に使用される。ケーブル１１３０上におけるスタツクポ
インタ一はまたデータ選択器１３１６のＲ入力にまで延
びている。システムが自動的漸増サブモードで作動され
る場合、ＳＴ−１導体９２４が高レベルにあり、その結
果そのデータ選択器兼レジスターの選択Ｒ入力も高レベ
ルにある。結果的に、ＳＭＰＭから読出されるスタツク
ポインタ一は、そのデータ選択兼レジスタが検証される
場合に、変更なく、その選択器兼レジスタを介してアド
レス駆動器１３４４に直かに供給される。これはＷＤ＊
導体９１２が低レベルになるや否や行われる。自動的漸
増サブモードにおける動作の場合、この信号をゲート９
４２の出力に少し遅れて（この遅延はＳＭＰＭからのス
タツクポインタ一を読出すには十分）発生させるのはゲ
ート９０８である。こＸで語もしくはバイトが通常の方
法でＡＣＳに書込まれるか、もしくは語が制御信号ＣＯ
およびＣ１に依存してそれから読出される。前述の如く
、読出しバイト動作の場合、ゲート１３４０の出力はア
ドレスビツトＡ（０）が１であることを条件に低レベル
になり、その結果、ＡＣＳから読出される語の下側バイ
トは上側バイトデータ線ならびに下側バイトデータ線上
に現われる。ＡＣＳの動作に続いて、ＳＳＹＮ信号は通
常の方法で発生されてその要請されたデータが利用し得
ることをその処理装置に通知する。しかしながら、処理
は、それがなおもケーブル１１０２に現われる同一のア
ドレスでのＳＭＰＭに漸増されたスタツクポィンタ一を
回復させるために必要であるために完全には終了されて
いない。そのスタツクポインタ一は加算器１２１６の入
力セツトＡに現われる。加算器はバイトもしくは誤動作
のいずれが実施されるかに依存して値１もしくは２のい
ずれかをスタツクポインタ一に加える機能を行ない、引
続いて、その漸増されたスタツクポインタ一をＳＭＰＭ
に回復させる。このシステムがスタツキングモードで作
動される場合、ＤＩＲ導体８２４は低レベルにある。

結果的に、インバータ１２１２は高電位をデータ選択器
１２１０のＢ制御入力に供給する。ゲート１２１４の１
入力はそのシステムが自動的漸増スタツキングサブモー
ドにおいて作動されるときに低電位にあるＳＴ−ＡＣＯ
ＲＳＴ−Ｄ導体９０２に接続されている。

このゲートの別な入力はこれ又低レベルにあるＤＩＲ導
体８２４に接続されている。結果的に、ゲートの出力は
高レベルにあり、その結果、データ選択器の入力Ｃは入
力Ｂと共に高レベルにある。そのデータ選択器内での表
において示されている如く、ＢＣ制御入力が符号１１を
表わしている場合、データ選択器の出力は４０から成つ
ている。かくして、加算器１２１６のＢセツトのビツト
入力１２−１５はすべてＯである。データ選択器１２１
８に関して、そのＢ入力はそのシステムがスタツキング
モードで作動されるときに高レベルにあるＳＴＫ導体７
０２に接続されている。

そのＣ入力はインバータ１２２８を介して低レベルにあ
るＳＴ−ＡＣＯＲＳＴ−Ｄ導体９０２に接続されている
。結果的に、データ選択器１２１８の両入力は符号１１
を表わしており、そしてその加算器のセツトＢの入力１
−１１がＯを表わすように強制される。オアゲート１２
２２の１入力はＳＴ−１導体９２５に接続されているの
で、オアゲートの出力はそのシステムカ珀動漸増スタツ
キングサブモードにおいて作動されるときに加算器１２
１６のＣＩ入力を励磁するために高レベルになる。

結果的に、そのスタツクポインタ一はそのシステムが自
動的漸増サブモードにおいて作動されるときに少なくも
１だけ常に漸増される。このことは、かりにバイト動作
が実施される場合でさえそのスタツクポインタ一は１だ
け漸増されなければならないので、必要なのである。ス
タツクポインタ一が１よりはむしろ２だけ漸増されなけ
ればならないことは語動作が実施される場合のみである
。これは語動作が実施されるときに加算器のセツトＢの
ビツトＯ入力を１にさせることによつて達成される。ゲ
ート１２１８の２つの入力はインバータ１２３４および
１２３６の出力に接続されたので、それらの入力はＡ（
９）およびＡ（１０）アドレスビツトである。そのシス
テムが自動漸増モードで作動される場合、アドレスビツ
トＡ（９）は１であるので、インバータ１２３６の出力
は低レベルにある。結果的に、ゲート１２１８の出力は
高レベルを維持するべく有効にされ、そしてゲート１２
１８は加算器１２１６の動作に影響しない。しかし、加
算器のセツトＢのビツトＯ入力はゲート１２２０の動作
によつて低レベルにされる。このゲートの１入力はその
システムが自動的漸増スタツキングサブモードにおいて
作動されるときに高レベルにあるＳＴ−１導体９２４に
接続されている。かくして、Ａ（０）導体１０１６が高
レベルになるときのみ、ゲート１２２０の出力が高レベ
ルになる。かくして、ゲート１２２０の出力はアドレス
ビツトＡ（０）の補数を表わしている。もしもアドレス
ビツトが１であつて、バイト動作を示しているとすると
、ゲート１２２０の出力は低レベルになり、その結果加
算器１２１６のセツトＢのビツトＯ入力はＯを表わして
いる。結果的に、ＳＭＰＭアドレスは、加算器のＣＩ入
力での高レベルの電位にて表わされている如く、１だけ
漸増される。他方、もしもアドレスビツトＡ（０）が０
であつて語動作を示しているとするならば、ゲート１２
２０の出力はゲート１２１８の出力と共に高レベルを維
持しそこでセツトＢのビツトＯ入力は１を表わしている
。かｋる場合、ＳＭＰＭから読出されるスタツクポイン
タ一は２だけ漸増される。第１１図での加算器と関連し
た凡例で示されている如く、アドレスがＳ−１領域内で
受信される場合、Ｓ（１５：０）ケーブル１２２４上に
ある加算器の出力はスタツクポインタ一自体の値と、強
制されたキヤリ一入力と、そして語もしくはバイト動作
のいづれかが実行されるかに依存して０もしくは１のい
づれかとをすべて備えたものに常に等しい。漸増された
スタツクポインタ一はデータ選択器兼レジスタ１３１６
のＳ入力に印加されるが、これはそのデータ選択器の選
択Ｒ入力が高レベルにありそしてその処理装置がＭＳＹ
Ｎ信号を再格納した後に到るまで高レベルを維持するの
で左程重要ではない。

１６−ビツト選択器兼入力レジスター１１１６のＳ入力
に延びているのは漸増されたスタツクポインタ一であり
、それは更にアドレス線１１０２上で表わされる同じア
ドレスでのＳＭＰＭにその時点で再格納される漸増され
たスタツクポインタ一であるために重要である。

一時的にゲート１１５４の出力はその通常の高レベル状
態を維持するものと仮定しよう。かＸる場合、ゲート１
１０８の１入力は高レベルにある。このゲートへの別な
入力はそのシステムが自動的漸増スタツキングサブモー
ドで作動されるときに高レベルを維持するＳＴ−ＡＣ＊
導体９２０に接続されている。ゲートの第３入力は、サ
イクルの初めにおいては低レベルにあるが、ゲート９３
２の出力に導入される遅延に続いてそのサイクルの終り
に向つて高レベルになるＳＴＫ−Ｄ導体９１６に接続さ
れている。「スタツキングで再書込み」導体１１５２に
接続されているゲートの出力はＳＴＫ−Ｄ導体が高レベ
ルになつて、変更されたスタツクポインタ一がＳＭＰＭ
に再び書込まれなければならないことを示すときに低レ
ベルにされる。導体１１５２が低レベルにあるとすると
、ゲート１１２２および１１０６の各々の出力は高レベ
ルになりそしてゲート１１３４の出力は低レベルになる
。しかしながら、ゲート１１２２および１１０６の出力
における変化は上述の如く僅かばかり遅延される。ゲー
ト１１３４の出力が低レベルになるや否や、その修正さ
れたスタツクポインタ一は入力レジスタ１１１６に蓄え
られる。ゲート１１１２および１１０６の出力が土昇す
るや否や、ゲート１１０４および１１２０の両方の出力
は低レベルになる。ＳＭＰＭｆ）ＷＥ入力はＣＳ入力と
共に低レベルにありそして結果的に、修正されたスタツ
クポインタ一はＳＭＰＭに再書込みされる。その漸増さ
れたスタツクポインタ一の値は次のサイクルにおいて使
用される。ＳＭＰＭにおける再書込みはＡＣＳがアクセ
スされるのと同じ期間中に行われることに注意されたい
。

（実際、別なスタツキングサブモードにおける動作とは
異なつて、自動増加シーケンスが進行しているときには
、ＡＣＳについてのアクセス動作はＳＭＰＭについての
再書込みに先立つて開始される。何故ならば、前述され
たように、ゲート９４２の出力における遅延はゲート９
３２の出力における遅延よりも短いために、ＷＤ＊導体
はＳＴＫ−Ｄ導体が高レベルになる前に低レベルになる
ためである。）その再書込みはゲート１１０４および１
１２０の各々の１入力に印加される導体１０４６上にお
けるＭＳＹＮ信号にて制御される。その処理装置はまず
ＳＳＹＮ信号を受信しなければならずそしてこの信号は
ＳＳＹＩＳ７信号がＡＣＳにて発生された後にのみ発生
されるために、ＭＳＹＮ制御線はそのＳＭＰＭにおける
書込み動作完了までは処理装置にて回復されることはな
い。ＳＳＹＮ信号は比較的緩慢なＡＣＳが必要とする読
出しもしくは書込み動作を実行した後でのみ発生される
ので、例えその書込みがＡＣＳのアクセス動作や制御線
の再格納と本質的に独立しているとしても、ＳＭＰＭで
の再書込みを行わせるのに十分な時間がある。ゲート１
１５４の出力が低レベルであるときにのみ再書込み禁止
を発生するので、ゲート１１０８の出力は低レベルにな
れない。

ＤＡＴＩＰを無視する状態として識別されているゲート
１１５４の出力は、ゲート１１５４の２つの入力が高レ
ベルにある場合にのみ低レベルにある。これら２つの入
力は「読出し」導体１０３４およびＣＯ導体１０６４に
接続されている。「読出し」導体はＣ１ビツトの補数を
表わしている信号をその上に有していることを理解され
たい。結果的に、もしもゲート１１５４への両入力が高
レベルにあるならば、それはＣＯビツトが１でありそし
てＣ１ビツトがＯであることを示している。これはＰＤ
Ｐ一１１系におけるＤＡＴＩＰ動作のための符号である
。この動作は、それが常に書込み動作に続いて行われる
ことを除き、通常の読出しである。（ＤＡＴＩＰ動作は
、通常、普通の回復サイクルを禁止する磁心メモリのよ
うな読出し装置における休止フラツグを設定する。）も
しも書込み動作がその読出し動作に続くものとすると、
書込まれる予定にある語は、たつた今語が読出されたＡ
ＣＳでの同一場所に記憶される。しかし、もしもそのス
タツクポインタ一がＤＡＴＩＰ読出し動作に続いて漸増
されるものとすると、それは次の高い場所を識別する。
ＤＡＴＩＰ読出し動作に関して、ＳＭＰＭに対する書込
みシーケンスが起らずそして前に使用されたスタツクポ
インタ一値をＳＭＰＭにおいて維持するのはこのためで
ある。（この点はすべての４つのスタツキングサブモー
ドに対してもあてはまることである。）引続くＡＣＳ書
込み動作に関し、そのシステムは通常のシーケンスにお
いて進み、そして語もしくはバイトが書込まれる。ゲー
ト１１５４の出力はその通常の高い状態にあるために、
その漸増されるスタツクポインタ一値が次のサイクルの
準備としてそのＳＭＰＭに書込まれるのはこのサイクル
の終りにおいてである。自動的漸減スタツキングサブモ
ードにおいて、スタツクポインタ一はまず漸減されるこ
とを想起されたい。

ＡＣＳをアクセスするために使用されそしてＳＭＰＭに
おいて回復されるのはその漸減された値である。前述の
如く、そのスタツクポィンタ一はそれがＡＣＳをアクセ
スするために使用される前に修正されなければならない
ので、ＭＳＹＮ信号が受信された後、ＷＤ木導体９１２
がＡＣＳのアクセス動作を制御すべく低レベルになる前
において（自動的漸増サブモードにおけるよりも）幾分
多い時間を必要とする。ゲート９０８を要さずに自動的
漸減モード（同様に、上りスタツク検査および下りスタ
ック検査モードにおいて）で単独で動作するのはゲート
９１０であつて、ＷＤ＊導体９１２を低レベルにさせる
。自動的漸増サブモードにおいて、データ選択器兼レジ
スタ１３１６の選択Ｒ入力はそのＳＴ・導体９２４が高
レベルにあるために、高レベルにある。このために、Ｓ
ＭＰＭから読出されるスタツクポインタ一はＡＣＳをア
クセスするために使用される。しかし、そのシステムが
別な３つのスタツキングサブモードで動作される場合、
ＳＴ・導体９２４は低レベルにある。結果的に、加算器
１２１６の出力でのアドレスはＡＣＳをアクセスするた
めに使用される。スタツクポインタ一は、そのシステム
が自動的漸増サブモードにおいて作動されるときにその
ままでＳＭＰＭから読出されそして加算器１２１６のセ
ツトＡの１６ビツト入力に印加される。

スタツクポインタ一は第１２図での加算器に隣接の凡例
にて示されている如く、バイト動作の場合には１だけ漸
減されそして語動作の場合には２だけ漸減されなければ
ならない。受信されるアドレスがＳ−Ｄ領域内にある場
合、ＳＭＰＭから読出されるスタツクポインタ一は１も
しくは２だけ漸減される。ＤＩＲ導体８２８はそのシス
テムがいずれかのスタツキングサブモードで作動される
ときには低レベルにあるので、インバータ１２１２は高
電位をデータ選択器１２１０のＢ入力に供給する。

システムが自動的漸減サブモードで作動されるときのＳ
Ｔ−ＡＣＯＲＳＴ−Ｄ導体９０２は高レベルにあるので
、ゲート１２１４の１つの入力は高レベルにあり、ＤＩ
Ｒ導体８２４に接続されている別な入力は低レベルにあ
る。結果的に、そのゲートの出力は低いので、符号０が
そのデータ選択器のＣ入力に現われる。かＸる場合、デ
ータ選択器のすべての４つの入力は１のビツト値に置か
れる。１１−ビツトデータ選択器１２１８のＢ入力は、
ＳＴＫ導体７０２が高レベルにあるので、高レベルにあ
る。

そのＣ入力はＳＴ−ＡＣＯＲＳＴ−Ｄ導体９０２に現わ
れる高電位でインバータ１２２８が動作される結果とし
て低レベルにある。かくして、データ選択器１２１８は
、また１のビツト値をその１１入力に供給する。この様
にして、加算器１２１６のＢ入力セツトにおける１５上
部ビツトはすべて１にある。ビットＯ入力はゲート１２
２０の出力に依存して１もしくはＯにある。（ゲート１
２１８はそのビツトには何の影響もない。そのシステム
が自動漸減サブモードで作動される場合、アドレスビッ
トＡ（１０）は１である。すなわち、インバータ１２３
６はゲート１２１８の１入力を低レベルに保つのでその
ゲート出力は低レベルにされることはない。）ゲート１
２２０の１つの入力に接続されているＳＴ−１導体９２
８は低レベルにある。結果的に、そのゲートの出力は、
Ａ（０）導体１０１６が低レベルにある場合にのみ高レ
ベルにある。かくして、ゲート１２２０の出力は、アド
レスビツトＡ（０）が１であるときにのみ高レベルにあ
る。もしもそれがバイト動作を示しているならば、加算
器のセツトＢのビツトＯ入力は１〜１５ビツト入力と共
に１にある。かくして、Ｂセツトの入力は１６の１から
成つており、そしてそのスタツクポインタ一に加えられ
た場合にはそのスタツクポインタ一を１だけ減少される
・・・・・・・・・・・・これは、バイト動作の場合に
は正しい値である。他方、アドレスビツトＡ（０）がＯ
であつて語動作を示しているならば、加算器のＢセツト
入力に印加される１６−ビツト値は１１１・・・・・・
・・・・・・１１０であつて、それはそのスタツクポイ
ンタ一を２だけ減少させる働きをする。両方の場合、オ
アゲート１２２２の２つの入力は共に低レベルにあるた
めにキャリ一入力は発生されない。漸減されたスタツク
ポインタ一はその後ＷＤ木導体９１２が低レベルになる
ときにレジスタ１３１６に記憶され、そしてＡＣＳをア
クセスするために使用される。

その漸減されたスタツクポインタ一値はまたＳＴＫ−Ｄ
導体が高レベルになつた後に（進行中の動作はＤＡＴＩ
Ｐ動作ではないものと仮定して）、そのＳＭＰＭに再書
込みされる。この様にして、このシステムは自動的漸増
シーケンスの場合のように動作する。システムが上リス
タツク検査サブモードで作動される場合、ＳＭＰＭから
読出されるスタツクポィンタ一はまず漸減されそしてＳ
ＭＰＭをアクセスするために使用される。

しかしながら、全シーケンスの終りにおいて、ＳＭＰＭ
に記憶されるスタツクポインタ一はそのシーケンスの始
めにおける値から異なつていてはならない。これはその
システムを自動的漸減サブモードにおいて動作させ、し
かもＳＭＰＭについての再書込み動作を阻止することに
より達成される。システムが上りスタツク検査サブモー
ドにおいて作動される場合、ＳＴ−ＡＣ＊導体は上述の
如く低電位にある。

この導体はゲート１１０８の１つの入力に接続されてい
る。従つて、そのゲートの出力は全動作中は高レベルを
維持する。「スタツキングで再書込み」導体１１５２は
あらゆるスタツキング動作中、ＳＭＰＭにおける再書込
みを制御すべく低レベルにならなけれぱならないので、
読出されるＳＭＰＭスタツクポインタ一は変更されない
。上りスタツク検査サブモードの場合に起る、ＳＭＰＭ
から読出されるスタツクポインタ一についての実際の漸
減は自動的漸減モードにおけるものと同じである。

何故ならば、種々な動作がＳＴ−ＡＣＯＲＳＴ・Ｄ導体
９０２上に現われる高電位にて制御されるのは、前述の
如く、この導体はそのシステムがこれらサブモードの両
方において作動される場合に高レベルにあるためである
。従つて、第１２図での加算器１２１６に隣接せる凡例
は、Ｓ−ＤおよびＳ−ＡＣ領域におけるアドレスが受信
されるときに実行される同じ加算器動作を示している。
第４のスタツキングサブモードは下りスタツク検査であ
る。

すなわち、ＳＭＰＭから読出されるスタツクポインタ一
は変更なくＡＣＳをアクセスするために使用され、そし
てＳＭＰＭにおけるスタツクポィンタ一は変更されない
。そこには、別なサブモードの場合における如く、ＳＴ
Ｉ．ＳＴ−ＡＣネ或はＳＴ−ＡＣＯＲＳＴ−Ｄのような
特別な信号を処理するための特別なゲートも又導体もな
い。代つて、下りスタツク検査サブモードにおける動作
が言わゆる“゜欠除（Ｄｅｆａｕｌｔ）によつて実施さ
れる。すなわち、各種回路の配列は、適切な動作が何か
別な特別な制御信号の派生を必要とすることなく生ずる
ようになつていることである。ＤＩＲ導体８２４は低レ
ベルにあるので、インバータ１２１２がデータ選択器１
２１０のＢ入力を高レベルにさせる。

ゲート１２１４の両入力（ＤＩＲおよびＳＴ・ＡＣＯＲ
ＳＴ−Ｄ）は低レベルにあるので、データ選択器１２１
０のＣ入力に接続されているゲートの出力は高レベルに
ある。結果的に、そのデータ選択器に対する制御符号入
力は１１であるので、そのデータ選択器の４入力のすべ
てがＯビツト値を表わしている。同様にして、データ選
択器１２１８のＢ入力はそれがＳＴＫ導体７０２に接続
されているので高レベルにあり、又このデータ選択器の
Ｃ入力はそれがインバータ１２２８を介して低レベルに
あるＳＴ−ＡＣＯＲＳＴ−Ｄ導体９０２に接続されるの
で高レベルにあり、データ選択器１２０２の出力におけ
る１１ビツトはすべてＯである。０Ｒゲート１２２２の
２つの出力は、共に低レベルにあるＤＩＲ導体８２４お
よびＳＴ−１導体９２４に接続されているので、加算器
１２１６のＣＩ入力は低レベルにある。

インバータ１２３４および１２３６はその加算器のセツ
トＢのビツトＯ入力を０にさせるために設けられている
。システムが下りスタツク検査モードにおいて作動され
る場合、アドレスビツトＡ（１０）およびＡ（９）は共
に第５図において示されている如くＯにある。結果的に
、ゲート１２１８の２つの入力は共に高，レベルにある
。ＳＴＫ導体７０２に接続されている第３入力もまた高
レベルにある。かくして、そのシステムが下りスタツク
検査モードにおいて作動される場合、ゲート１２１８の
出力は低レベルになり、加算器のセツトＢのビツト入力
が０を表わすようにする。従つて、通常の方法でＳＭＰ
Ｍから読出されるスタツクポインタ一は何等の修正もな
く加算器１２１６を通して伝達される。これは加算器に
隣接せる凡例にて示されている。すなわち、受信された
アドレスがＳＴ−ＤＣ領域内にある場合におけるその加
算器の出力は単にＳＭＰＭから読出されるスタツクポイ
ンタ一に等しい。

加算器の出力はそのシステムが自動的漸減モードにおい
て動作されるものと丁度同じように作動される。

ＳＴ−１導体９２４が低レベルにあるので、データ選択
器１３１６のＳ入力は、修正されていないスタツクポイ
ンタ一値がＡＣＳに対するアドレスとして使用されるよ
うに選ばれる。そして、その修正されてないスタツクポ
インタ一は通常の仕方でＳＭＰＭに再記憶される（ＤＡ
ＴｌＰ動作が進行中でなければ、その場合における未修
正のスタツクポインタ一は直ぐ次の書込みサイクルにお
いてＳＭＰＭに再書込みされる）。勿論、そのスタツク
ポインタ一は変えられてないのでそれをＳＭＰＭに再書
込みする必要はないけれども、そのシステムが下りスタ
ツク検査サブモードで動作されるときに、そのスタツク
ポインタ一が加算器１２１６にて変更されない限り、そ
の再書込みを防止するための特別な回路を与える必要は
ない。制御モードシーケンス第１図を参照して、制御語
アドレスは６４Ｋ計算機アドレス空間での上側５１２ア
ドレス内にあることを想起されたい。

これは、７つの上位アドレスビットＡ（１５：９）がす
べて１であることを意味している。制御語は１６ビツト
語でありそして偶数アドレスでその処理装置にて識別さ
れなければならないので、上部５１２アドレス内におけ
る制御語についての実際の位置を識別するには８つのア
ドレスビツトＡ（８：１）のみが必要とされる。制御語
アドレスはアドレスビツトＡ（８：１）との比較のため
に使用される８つのアドレススイツチ７３０の設定によ
つて決定される。

８つのアドレススイツチビツト値は計算機にて発生され
たアドレスと共に８ビツト比較器７３２（２個のチツプ
第８２４２）の２セツトの入力に印加される。

かりに一致が検出されると、ゲート７３４の１入力が有
効にされる。そのゲートの他の９入力はそれらにアドレ
スビツトＡ（１７：９）を供給する。

（実際の場合には、多くの入力を取扱うには１つ以上の
ゲートが必要とされ、そしてゲート７３４は全（［アン
ド」機能を示すのに用いられる。）アドレスビツトＡ（
１５：９）およびＡ（１７：１６）は共に１でなければ
ならない。すなわち、このシステムは、その制御語アド
レスが前述の如く上側象限にあるときのみ、制御モード
において動作され得る。ゲート７３４の残りの入力はＭ
ＳＹＮ導体１０４６に接続されている。

そのゲートの出力が高レベルになれば、それは、その制
御語アドレスが処理装置からのＭＳＹＮ信号に続いて受
信された後、動作が制御モードにおいて実施されること
を示している。制御モードシーケンスは比較的簡単であ
る。

それは単に、２つの８ビツトラツチ（保持デバイス）７
１０および８３０でのＤ（１５：０）データケーブル１
２３０上に１６ビツト語の書込みを必要とする。こうし
たラツチの各々は通常の初期値化設定中に前に述べたよ
うに一掃すなわちクリアーされる。ＩＮＩＴ制御信号が
その処理装置から受信されると、ＩＮＩＴ導体１０６６
は高レベルになる。インバータ７４０は２つのラツチ（
保持デバイス）の各々のクリアー入力に通じているＩＮ
ＩＴ導体７４２に低レベルの信号を供給する。これがラ
ツチをりセツトする。始動期間中にそのラツチリセツト
すると、ＭＳＡおよびＳＴＫビツトＣＷ（１５：１４）
は０にりセツトされる。これはマツピングおよびスタツ
キングモードを不可能にするので、ＡＣＳは直接モード
においてのみアクセスされる。語を各々のラツチに書込
むには、その可能化入力の両方を低レベルにしなければ
ならない。

そのシステムが制御モードにおいて作動される場合、イ
ンバータ７３６の出力すなわちＣｗ木導体７４４は低レ
ベルになつて低電位を各ラツチのイネーブル（ＥＮＡＢ
ＬＥ）力の１つに供給する。各ラツチの他のイネーブル
入力はその処理装置にて指定される書込み動作において
のみ低レベルにある［読出し」導体１０３４に接続され
ている。結果的に、２つのラツチが有効にされるのはそ
の処理装置がその制御語アドレスを伴なつた書込み動作
を指定する場合のみである。書込まれる予定にあつてし
かもそのデータ線に現われる上側バイトはラツチ７１０
の入力に印加され、そして下側バイトはラツチ８３０の
入力に供給される。制御モードにおいてはＡＣＳも又Ｓ
ＭＰＭもまつたくアクセスされないことに注意を要する
。しかし、処理装置はＳＳＹＮ信号の受信を待機するか
、そうでなければタイム・アウトされる。このために、
このシステムがＳＭＰＭモードで作動される場合に発生
されるのと全く同じような言わゆる゛人為的”ＳＳＹＮ
信号を発生することが必要である。ゲート７３４の出力
はＣＷ導体７４８に接続されている。この導体は、丁度
ＳＭＰＭ−Ｄ導体９２４がこのゲートの別な入力に接続
されているのと同じ様にオアゲート１０６２の１つの入
力に接続されている。Ｃｗ導体７４８が高レベルになる
場合、それはその処理装置へのＳＳＹＮ信号の伝達を制
御する。すなわち、その制御はシステムがＳＭＰＭモー
ドで作動されるときに高レベルになるＳＭＰＭ−Ｄ導体
の制御の下でかＸる信号が伝達されるように行われる。
ＣＷ信号はその処理装置からのＭＳＹＮ制御信号の受信
に際して即座にゲート７３４にて発生されることに注意
されたい。すなわち、ＳＳＹＮ信号の発生に関する限り
、ＳＭＰＭ−Ｄ信号はそのシステムがＳＭＰＭモードに
おいて動作されるときに遅延されるので、それを遅らせ
る必要はないのである。

と言うのは、そのシステムカ穐１Ｊ御語モードで作動さ
れる場合、ＳＭＰＭはアクセスされないのである。そこ
に含まれている機能は２つの８ビツトラッチへのデータ
語の単なる書込みであつて、これは迅速に行われるため
に、ＭＳＹＮ信号が受信された直後にＳＳＹＮ信号が発
生されることとなる。優先論理回路第７〜第１３図のシ
ステムは１つのＵＮＩＢＵＳを介してＰＤＰ−１１処理
装置にまた別な内部ＵＮＩＢＵＳを介して６４Ｋサイズ
までのＡＣＳに接続されている。

しかし多くの応用においては、２つの別々な処理装置に
同じ計算器記憶装置へのアクセスをさせることができる
と言う利点がある。本発明に関して、このような場合、
第１のシステム（第７〜第１３図）は第１の処理装置Ｕ
ＮＩＢＵＳに接続されている各種受信器および駆動器（
第１０図および第１２図）を持ち、そして第２のシステ
ム（第７〜第１３図）は第２の処理装置ＵＮＩＢＵＳに
接続されている各種受信器および駆動器を持つことにな
る。

両システムは共有のＡＣＳｌ３ＯＯから延びている線に
並列に接続されているそれらの内部母線（第１３図の右
側で）を有している。しかしながら、もしもかｋる簡単
な並列接続を用いると、ある処理装置がすでにＡＣＳ上
に動作しているのに、別な処理装置がＡＣＳをアクセス
しようとする場合には、動作に関し不都合が生ずること
がある。このために、各システムはその不都合を解消す
るための優先性論理回路を含む必要がある。かＸる優先
論理回路は第１５図および第１６図において示されてお
り、第１５図は第１６図の左側に置かれるものである。
ＡＣＳｌ３ＯＯの左側に対するこれら２つの図における
回路は各システムにおける第１３図での回路で代用され
るものであり、ＡＣＳを有している２つのシステムから
の種々な線は内部ＵＮＩＢＵＳ上で並列に接続されるも
のである。たいていの場合、第１５図は第１３図の回路
を含み、優先論理回路の大半が第１６図において示され
ている。（第１３図におけるものと同じである第１５お
よび第１６図における要素には同じ参照数字が付与され
ている。）優先論理回路は、その内部ＵＮＩＢＵＳが別
なものｋ制御下にある場合、処理装置がＡＣＳをアクセ
スするのを阻止する。

第１５図の左側にある導体およびケーブルぱ第１３図の
左手にあるものと同じである。従つて、第１５および第
１６図において示されている回路は第１３図において示
されている回路と置き換え得る。第１６図の右側には、
ＡＣＳｌ３ＯＯが示ｊされている。２つの別々なシステ
ムからの導体およびケーブルはＡＣＳに並列にして（従
来のＵＮＩＢＵＳ接続の場合における如く）接続されて
おり、１組の引き上げ抵抗器（示されていない）がその
母線のために与えられていることを理解さ ｊれたい。

各システムの優先論理回路は第１６図の底部において示
されている５つの端子ＷＤｌ＊，ＷＤ２＊，ＳＳ，ＥＣ
ｌ木およびＥＣ２木を含んでいる。

２つのシステムが並列に接続される場合、１つば゛マス
ター゛（高優先性）として選択され、そして他ばスレー
ブ”（低優先性）として選ばれる。

各システムにおける５つの端子は第１７図において示さ
れている如く接続される。マスターのＷＤ２＊端子はス
レーブのＷＤｌ木端子に接続さ，れており、マスターの
ＥＣ２＊端子はスレーブのＥＣｌ木端子に接続されてお
り、そしてスレーブのＳＳ端子は接地されている。すべ
ての他の端子は規定した接続を有していない。標準とし
て、もしも２つの完全なシステム（第７〜第１２図、第
・１５図および第１６図）が同じ筺体に含まれるものと
すると、各システムは単一の回路基板上に含まれ、第１
７図において描写されている１０本の端子がその裏面に
現われる。従つて、必要なジアッパー接続は容易に行わ
れる。引き上げ抵抗器１６５０および１６５２が与えら
れているので駆動用ゲート１６２４，１６３０および１
６３８はオープンコレクタータイプとすることができる
。以下の記載から明らかになるように、別なシステムを
マスターに仕立てるのはスレーブにおけるＳＳ端子の接
地である。仮りに、唯１つのシステムがＡＣＳに接続さ
れるとすると、その端子に対しては何等の接続もなされ
ない。ＳＳ端子は接地されていないので、単一システム
がマスターとして作動する。たとえ唯１つのシステムが
内部ＵＮＩＢＵＳに接続されているとしても、二方式の
場合と同様にＡＣＳに対する優先論理回路はなおも必要
である。従つて、すべてのシステムは、その優先論理回
路がＡＣＳに接続されている単一システムに対しては本
当に必要としない場合でさえ、全く同一に作られる。ス
レーブシステムにおけるＳＳ端子の接地はそれぞれのゲ
ート１６３０の出力を高レベルに維持する。

従つて、そのスレープはそのＥＣｌ＊端子を低レベルに
できない。代つて、スレーブにおけるＥＣｌ＊端子は、
マスターがそのＥＣ２＊端子を低レベルにさせる場合に
、配線切換接続によつてのみ低レベルにできる。以下の
記載から明らかになる如く、どのシステムが内部ＵＮＩ
ＢＵＳを制御するかを決定するのはマスターにおけるフ
リツプ・フロツプ１６０６の状態である。

マスターにおけるゲート１６２６への入力のいづれかが
低レベルになるとき、ＵＮＩＢＵＳに対する要請が行わ
れる。マスターは、ゲート１９２６の１つの入力に接続
されているＷＤ木導体９１２が低レベルになる場合にか
Ｘる要請を実施する。スレーブにおける同一の導体が低
レベルになるとき、信号がスレーブのＷＤＩ木端子に現
われる。

ＷＤｌ＊スレーブ端子からＷＤ２＊マスター端子への配
線切換接続はゲート１６２６の他の入力を低レベルにさ
せてそのスレーブによるＵＮＩＢＵＳ制御に対する要請
を示す。ＵＮＩＢＵＳ制御に対する要請はシステムのＥ
Ｃｌ木端子が低レベルになる場合に認められる。

マスターがスレーブのものを含めたすべての要請を容認
する。マスターがそれ自体の要請を認めると、ゲート１
６３０の出力は低レベルになり、低電位を直かにそのＥ
Ｃｌ＊端子に供給する。同時に、そのマスターにおける
ゲート１６３８の出力は高レベルを維持し、スレーブの
ＥＣｌ木端子を第１７図での最も右側の配線切換接続に
より高レベルに保つ。そのスレーブはＥＣｌ＊端子を直
か ｂに低レベルにさせることは出来ない。すなわち、
スレーブにおけるＳＳ端子接地接続はスレーブにおける
ゲート１６３０の出力がそのＥＣｌ木端子から引き下げ
られるのを阻止している。スレープのＥＣｌ＊端子はマ
スターにおけるＥＣ２木端子 １ｃが低レベルになると
きにのみ低レベルになる。まず、内部母線が使用されて
おらず、その使用に対する要請がマスター装置にて成さ
れる場合を考える。マスターにおけるフリツプフロツプ
１６０４は通常は１の状態にあつて、従つてその １Ｑ
出力は高レベルにある。これはゲート１６１６の１つの
入力を有効にする。内部母線は使用されていないので、
ＳＳＹＮ導体１３６２は高レベルに、そしてインバータ
１３３６の出力は低レベルにある。この低レベルの信号
はインバータ１６１８２にて反転され高電位をゲート１
６１６の第２の入力に供給する。しかし、ゲー口６１６
の第３の入力は通常は低レベルにあるゲート１６２６の
出力に接続されている。このゲートの出力は、その入力
が通常高レベルにあるので普通では低レベルンにある。
ゲート入力の１つは通常高レベルにあるＷＤ＊導体９１
２（同じシステムにおいては、マスター）に接続されて
いる。ゲート１６２６の別な入力はマスターＷＤ２＊端
子に接続されている。この端子は配線切換を介して通常
高レベルにある，スレーブでのＷＤｌ木端子に接続され
ている。ＡＣＳへのアクセスに対する要請がそのマスタ
ーシステムによつて成されるや否や、マスターにおける
ＷＤ＊導体９１２は低レベルになり、ゲート１６２６の
出力を高レベルにさせる。この時点で、ゲート１６１６
が動作し、正のステツプをフリツブフロツプ１６０６の
ＣＬＫ（クロツク）入力に供給する。このフリツブフロ
ツプは、正のスブツプがそのＣＬＫ入力に印加されると
き、そのＤ入力に加えられる電位に従つた状態をとる。
そのＤ入力は始めの位置におけるフリツプフロツプのク
ロツク動作を制御するＷＤ′＋導体９１２に接続されて
いる。従つて、ＡＣＳへのアクセスに対する要請がマス
ターにて成されるときは、０がそのマツスターフリップ
フロップ１６０６に記憶され、そしてそのフリツプフロ
ツプのＱ出力はＱ出力が高レベルになるときに低レベル
に切換えられる。

フリツプフロツプのＯ出力はゲート１６３０の１つの入
力に接続されている。そのゲートの別な入力は抵抗器１
６２２を介して電位源１６２０に接続されている。その
ゲートのこの別な入力はＳＳ端子に接続されてはいるけ
れども、マスターにおけるＳＳ端子への接続は成されて
いない。結果的に、そのマスターにおいて、ゲート１６
３０のこの入力は常に高レベルにありそしてフリツプフ
ロツプ１６０６のＱ出力が高レベルになるときにゲート
１６３０の出力は低レベルになる。ＡＣＳについてのア
クセス動作を制御するのはこのゲート（端子ＥＣｌ木上
）の出力における低電位である。インバータ１６２８が
その信号を反転するので、高電位が導体１６４４に供給
される。この導体は駆動器１３０２および１３４４のイ
ネーブル（ＥＮＡＢＬＥ）入力に直かに延びている。結
果的に、制御およびアドレス情報はＡＣＳに供給される
。この導体はまたゲート１３３４の１つの入力に延びて
おり、その別な入力はＣ１制御導体に接続されている。
ゲート１１３４は動作して第１３図での同一番号のゲー
ト機能と同じように書込み動作の場合にドライバー１３
１０を有効にさせる。導体１６４４はまたゲート１５０
８の１つの入力に接続されており、これに対する別な入
力は導体１６０２を経てインバータ１３３６の入力に接
続されている。ＡＣＳがＳＳＹＮ′信号を発生する場合
、ゲート１５０８は、第１３図において示されている回
路での如く、導体１３０８へのＳＳＹＮ！信号の適用を
制御するために動作する。第１３図を参照して、ＡＣＳ
への母線上におけるビツト信号を設定した後までＡＣＳ
へのＭＳＹＮ信号の発生を遅らせるために、インバータ
１３１８の出力に遅延が与えられている。

同じ遅延が第１６図の回路にも与えられている。マスタ
ーゲート１６３０の出力が低レベルになつた後４０ナノ
秒してからＭＳＹＮ′信号が発生される。如何にして、
その遅延が発生されるかは以下に記述される。マスター
におけるフリツプフロツプ１６０６がＯの状態にあると
すると、フリツプフロツプのＱ出力は低レベルにある。

その結果、ゲート１６３８の出力は高レベルにある。マ
スターでのＥＣ２木端子における高電位は第１７図にお
いて示される如くジアッパー接続を介してスレーブのＥ
Ｃｌ＊端子にまで延びている。スレーブでのＥＣｌ＊端
子におけるその高電位はスレーブにおけるインバータ１
６２８および１６３２の出力が低レベルになるのを防止
し、その結果、そのスレーブシステムは内部ＵＮＩＢＵ
Ｓの制御を行なうことができない。スレーブシステムは
ゲート１６３０を含んではいるけれども、その出力はそ
のＥＣＩ＊端子に接続され、スレーブユニツトにおける
ゲート１６３０への１つの入力は接地されているＳＳ端
子に接続されている。結果的に、スレーブにおけるゲー
ト１６３０の出力はスレーブにおけるＥＣｌ＊端子を低
レベルに引くことができない。ＡＣＳがマスターからの
制御線の状態にて指令される動作を実行した後、ＳＳＹ
Ｎ′導体１３６２は低レベルになる。インバータ１３３
６の出力は高レベルになつて、前述の如く、ゲート１５
０８の出力を高レベルにするように制御する。この時点
で、インバータ１６１８の出力が低レベルになるので、
ゲート１６１６の出力が低レベルになる。フリツプフロ
ツプ１６０６のクロツク入力における負のステツプはそ
のフリツプフロツプの状態には何も影響しない。重要な
事は、たとえそのスレーブが内部ＵＮＩＢＵＳ上におけ
る制御を得るのを待つているとしてさえ、それはゲート
１６１６が再度動作するまではそうすることができない
ことである。そして、それはＳＳＹＮ線が回復されそし
てゲート１６１８の出力が高レベルになつた３後でのみ
行われる。すなわち、どのシステムがＡＣＳへのアクセ
スを有するかを制御するマスターにおけるフリツプフロ
ツプ１６０６の状態は、進行中における動作が完了され
た後まで変らない。マスターにおけるＥＣｌ＊端子は低
レベルを維持，しそしてマスターにおけるＥＣ２＊端子
は全ＡＣＳ動作を通して高レベルを維持する（スレーブ
におけるＥＣｌ＊端子を高レベルに保持）。ＳＳＹＮ′
線が回復すると、マスターでのフリップフロップ１６０
６は、もしもそのスレーブが内部４ＵＮＩＢＵＳの制御
を所望するならば、以下において記述されるように、そ
の状態を変えることができる。しかし、もしもそれが制
御を要望しないならば、ＥＣｌ木およびＥＣ２＊端子上
における電位は変らない。（駆動器１３０２および１３
４４は有効のま匁であるが、しかしそれは重要ではない
。ＡＣＳは、それがＭＳＹＮ信号を受信するまで機能し
ない。）もしも、マスターが再び動作を要請するならば
、そのＷＤ木信号はゲー口６２６および１６１６を経て
通過され、そしてマスターフリツプフロツプがクロツク
駆動される。

導体９１２は再び低レベルになるので、そのフリツプフ
ロツプはＯの状態に止どまり、そしてＥＣｌ木およびＥ
Ｃ２木端子における電位レベルの変化はない。もしも唯
一のシステムが内部ＵＮＩＢＵＳに接続されるならば、
それはすぐ上で述べられた如くマスターとして動作する
。

ＥＣ２＊端子における高電位を抑止することはそこに抑
止しなければならないスレーブがないので必要でないが
、しかしそれにもかＸわらずその信号は発生される。ス
レーブからの通常の高電位はマスターにおける端子ＷＤ
２木には現われないけれども、ゲート１６２６の最も右
手にある入力は抵抗器１６５０を介した電位源への入力
の接続によりなおも高レベルに維持される。こＸでスレ
ーブシステムが、ＷＤ木導体を低レベルにしてＡＣＳへ
のアクセスを要請すると仮定する。

各々のシステムにおいては、ゲート１６２４の１入力が
抵抗器１６４６を介して正電位に接続されている。かく
して、ゲート１６２４の入力における電位はそれぞれの
ＷＤ木導体の電位に従う。スレーブにおけるＷＤｌ水端
子が第１７図において示されている如きジアッパー接続
により低レベルにされると、マスターにおけるＷＤ２木
端子は低レベルになり、そしてゲート１６２６の出力は
高レベルになる。もしも内部母線が既に使用中とすると
、それへのアクセスを得たマスターすなわちマスターに
おけるＷＤ＊導体９１２は低レベルにある。結果的に、
そのスレーブが動作を要請するときには、マスターにお
けるゲート１６２６の出力は既に高レベルにある。しか
しゲート１６１６はインバータ１６１８の出力が低レベ
ルにあるため他のクロツク信号を発生できない。ＳＳＹ
Ｎ′線１３６２の回復に続いて、マスターにおけるＷＤ
＊導体が高レベルになる後でのみ、ゲート１６１６がク
ロツクステツプを発生する。かくして、そのスレーブが
動作を要請する場合、マスタ一フリツプフロツプ１６０
６は、その母線が使用されていないか或は母線が空とな
つた直後にそれがクロツク作動されることを条件として
、直ぐにクロツク制御される。マスターフリツプフロツ
プ１６０６のＤ入力に接続されているマスターでのＷＤ
＊導体９１２はいまや高レベルにあるので、１がそのフ
リツプフロツプに記憶される。こｋでＷＤ２＊導体は低
レベルにあるので、インバータ１６４０の出力は高レベ
ルにあり、ゲー口６３８の１つの入力を有効にする。マ
スターにおけるフリツプフロツプ１６０６のＱ出力が高
レベルになると、ゲート１６３８の出力は低レベルにな
る。マスターのＥＣ２＊端子における低電位はジアッパ
ー線を介してスレーブのＥＣｌ＊端子にまで延びている
。スレープでのこの端子における低電位は、マスターで
のこの端子における低電位がマスターによるＡＣＳのア
クセス動作を制御するのと全く同様に、スレーブによる
ＡＣＳについてのアクセス動作を制御する。スレーブは
その動作が完了されるまで内部ＵＮＩＢＵＳ上での制御
を維持する。一旦フリツプフロツプ１６０６が１の状態
にセツトされると、マスター（優先性を決定する）はス
レーブにＡＣＳへのアクセスを続けさせる。

スレーブにおけるＷＤ木導体が低レベルにあるときはい
つでも、スレーブのＷＤｌ＊端子、ジアッパー接続、マ
スターのＷＤ２木端子、マスターにおけるインバーター
１６４０とゲート１６３８、マスターのＥＣ２＊端子、
そしてスレーブのＥＣｌ＊端子への別なジアッパー接続
を介して信号が伝達される。

スレーブのＥＣｌ＊端子は、そのＷＤ＊導体９１２がＡ
ＣＳアクセスを制御するために低レベルを維持する限り
、低レベルを維持する。こＸで重要なことは、マスター
でのフリツプフロツプ１６０６はどのシステムが内部Ｕ
ＮＩＢＵＳ上での制御を担うかを決定し、そしてクロツ
クステップはＳＳＹＮ線が高レベルにあるときすなわち
母線が使用されてないときにのみフリツプフロツプのＣ
ＬＫ入力に供給できるかということである。

一旦母線が使用されると、マスターフリツプフロツプ１
６０６の状態はその母線が自由になつた後でも変らない
。フリツプフロツプ１６０６の状態を制御するのはマス
ターにおけるＷＤ８導体９１２上における電位であるた
めに、どのシステムがマスターにおけるゲート１６２６
の出力を高レベルにさせる（母線が自由になるや否やフ
リップフロツプクロツク信号を発生させる）かは問題で
はない。クロツク信号が発生されるときにフリツプフロ
ツプ１６０６の状態を決定するのはそのＷＤ＊導体９１
２の状態であるために、マスターシステムとしては優先
性を有している。いづれかのシステムにおけるＷＤ＊信
号の出現とそれぞれのＭＳＹＮ信号の発生との間におけ
る４０ナノ秒の遅延は抵抗器１６３６およびコンデンサ
１６３４にて制御される。

インバータ１６５４および１６３２の各々は開一コレク
タ出力と引き上げ抵抗器として機能する抵抗器１６３６
とを持つているので、２つのインバータは共にワイアー
ドオア接続できる。インバータ出力での両トランジスタ
がオフであるときのみ、コンデンサ１６３４は充電を開
始し、４０ナノ秒後、インバータ１６５６への入力はＭ
ＳＹＮ信号を発生するに十分なだけ高レベルになる。そ
の４０ナノ秒遅延はＷＤ木導体とＥＣｌ木端子の両方が
低レベルにあるときのみ行なわれる。いづれかのシステ
ムが変更を要請するとすると、マスターフリツプフロツ
プ１６０６の状態すなわちその要請をしているそのシス
テムでのＥＣｌ＊端子が４０ナノ秒遅延期間を開始させ
る。フリツプフロツプがＯ（マスター制御）状態にある
場合に対してはワイヤーオア接続が要求される。マスタ
ーが母線の制御を行なうものと仮定する。

かＸる場合にはたとえその母線が自由であるとしてもマ
スター端子ＥＣｌ＊は低レベルに止どまる。コンデンサ
１６３４を低電位にクランプしているのはインバータ１
６５４の出力である。インバータ１６５４の出力がその
コンデンサをクランプしないのはマスターＷＤ木導体９
１２が低レベルになる場合のみであり、コンデンサは充
電を開始し、４０ナノ秒後にＭＳＹＮ′信号が発生され
る。他方、スレーブが母線の制御を行なうものと仮定す
る。母線が自由になるとすぐに、スレーブにおけるＥＣ
ｌ＊端子は高レベルになる。次のスレーブＷＤ木信号が
発生されると、スレーブＥＣｌ＊端子は低レベルになる
。かくして、そのスレーブにおいて、インバータ１６３
２はコンデンサ１６３４を使用されている母線間でクラ
ンプする。インバータ１６５４は必要とされない。イン
バータ１６５４が必要とされるのはマスターにおいての
みであり、更に、マスターＥＣｌ木端子は使用されてい
る母線間で低レベルを維持してるので、動作の要請が始
めに成される場合に４０ナノ秒の遅延を開始させるのは
そのマスターが母線についての制御を有する場合のみで
ある。インバータ１６５４はその遅延期間を開始させる
のに単独で使用できない。

何故ならば、（・づれかのシステムにおけるＷＤ木信号
はもしも別なシステムが母線の制御を持つものとすると
ＭＳＹＮ′信号を導入しないためである。遅延期間が始
まるのはＷＤ＊信号の発生されたシステムが母線の制御
（ＥＣｌ＊端子が低レベルになる）を得る場合だけであ
る。ワイヤーオア接続は、あらゆる場合において、ＷＤ
′＋′導体が低レベルになりそしてシステムがその母線
の制御を得てから４０ナノ秒してのみ、ＭＳＹＮ′信号
が発生されるのを確実にしている。正電位がフリツプフ
ロツプ１６０４のＣＬ（クリアー）入力とフリツプフロ
ツプ１６０６のＰＳ（プリセツト）入力とに供給される
。

高電位に維持されているときのフリツプフロツプのこれ
らの入力はそれらフリツプフロツプの状態には影響しな
い。フリツプフロツプの状態を左右するのは入力の１つ
における低電位のみである。マスターフリツプフロツプ
１６０６のＣＬ入力はまた高レベルにある。スレーブに
おけるこのフリツプフロツプのＣＬ入力がスレーブのＳ
Ｓ端子の接地に基づいて低レベルにあるうちは、０を記
憶させ、そのスレーブにおけるフリツプフロツプ１６０
６は全く何も制御しない。内部ＵＮＩＢＵＳの使用に対
するいづれかのシステムによる新しい要請が認められる
のは、ＳＳＹＮ信号がＡＣＳにより導体１３６２上に回
復された後においてのみである。

ＳＳＹＮ′信号が高レベルになるまで、ゲート１６１６
は新しいビツト値をフリツプフロツプ１６０６に供給す
るよう作動できない。しかしながら、この一般的規則に
対しては１つの例外がある。すなわち、ＤＡＴＩＰ動作
の場合、母線についての制御を有するシステムは直ちに
追従する書込み動作の終止後迄それを維持していること
である。

これは、次の理由に因るものである。すなわち、ＤＡＴ
ＩＰ動作は記憶装置での同じアドレスにおける書込み動
作（同一処理装置の制御下において）が追従されねばな
らないことである。第１５図の頂部におけるＣＯ導体は
インバータ１５０２を介してゲート１５０４の１つの入
力に延びている。Ｃ１導体はそのゲートの１入力に直か
に延びている。もしもＣＯ．Ｃｌ制御ビツトが符号１０
を表わすとすると、ゲート１５０４が動作し、導体１５
０６が低くなつてＤＡＴＩＰ動作を表わすことになる。
（マスターにおけるこのゲートは、もしもそれが母線を
制御するスレーブである場合でさえ作動する。すなわち
、ＡＣＳにまで延びている２つのシステムのそれぞれの
ＣＯおよびＣ１線は一緒に接続される。）導体１５０６
はフリツプフロツプ１６０４のＤ入力に接続されている
。ＳＳＹＮ信号がＤＡＴＩＰ動作中にＡＣＳにて外部に
出されるとき、正のステツプがフリツプフロツプ１６０
４のＣＬＫ入力に現われる。この時点で、０がそのフリ
ツプフロツプに記憶されそしてＱ出力が高レベルになる
。結果的にゲート１６１６が不可能化され、そしてフリ
ツプフロツプ１６０６の状態は、フリツプフロツプ１６
０４のＱ出力が高くなるまで、変えられない。このこと
は、後続する書込み動作の間に生起される。こＸで再度
、フリツプフロツプ１６０４のＣＬＫ入力はクロツク作
動されるが、しかし今や導体１５０６は高電位にあるの
で、１がそのフリツプフロツプに記憶される。書込み動
作の直後、フリツプフロツプ１６０６の状態は、母線に
ついての制御を持たないそのシステムが続いてそれを所
望することを条件として変更され得る。フリツプフロツ
プ１６０４は、書込み動作が前以つて設定された時間間
隔（例えば、１０マイクロ秒）内にＤＡＴＩＰ動作に追
従しない場合には、１の状態に自動的にりセツトされる
。

フリツプフロツプ１６０４がその正常な１の状態にある
場合、その寛出力は低レベルにある。結果的に、トラン
ジスター１６０８のベースはダイオード１６１４を通し
て低電位に戻され、そしてそのトランジスターを０ＦＦ
に維持する。抵抗器１６４８を通して正電位に戻される
フリツプフロツプのＰＳ入力はそのフリツプフロツプの
状態に対して何の影響も与えない。コンデンサ１６１２
は放電されたままにある。しかし、フリツプフロツプ１
６０４がオン状態に切換えられるや否や、Ｑ出力が高レ
ベルになる。この時点でのダイオード１６１４は逆バイ
アスされており、そしてコンデンサ１６１２は抵抗器１
６１０を介して充電し始める。そのコンデンサがトラン
ジスタ１６０８を導通させる点にまで充電されると、低
電位がフリツプフロツプ１６０４のＰＳ入力に印加され
る。これがそのフリツプフロツプを１の状態に切換える
ので、Ｑ出力は高レベルになりそしてＱ出力は低レベル
になる。こＸで、コンデンサ１６１２はダイオード１６
１４を通して放電し、トランジスタ１６０８は非導通と
なり、そしてフリツプフロツプ１６０４はその正常な１
の状態を維持する。この時間切れ機能はまた電力が初め
て供給された場合におけるフリツプフロツプの状態を１
におくことを制御するので、いづれかのシステムがフリ
ツプフロツプ１６０６の状態を制御してＡＣＳ゛へのア
クセスを得るようにする。本発明が特定の実施例に関連
して記述されてはいるけれども、この実施例は本発明の
原理を応用した単なる例に過ぎないことを銘記されたい
。

当業者においては本発明の精神およびその範囲から逸脱
することなく幾多の変更および修正が可能であろうこと
は明白である。

【図面の簡単な説明】

第１図は本発明のシステム内における計算機アドレス空
間と蓄積場所との間における関係、ならびにそれが制御
モードで動作される場合にそのシステムに記憶されてい
る制御語により表わされる情報を示している概略図、第
２図はシステム動作が直接モードで実施される場合のプ
ロツク図、第３図はシステム動作がマツピングモードで
実施される場合のプロツク図、第４図はシステム動作が
ＳＭＰＭモードで実施される場合のプロツク図、第５図
はシステム動作が４つのスタツキングモードで実施され
る場合のプロツク図、第６図はスタツクおよびマツプポ
インターメモリでの各スタツクポインタ一と関連した全
ＳＭＰＭおよびアドレス空間のスタツク領域における８
つのアドレスを拡張された形態で示している図、第７〜
第１３図は第１４図において示されている如き配列をも
つて使用される本発明の好ましき実施例の電気的回路図
、第１５および第１６図は、第１５図が第１６図の左に
置かれて一体として構成されるもので、これらの図が２
つの別々なシステムの各々において第１３図と入れ変え
た場合、別々な処理装置にて制御される両システムは同
じ補助計算機記憶装置へのアクセスを得るべく共通の母
線系に接続され得る優先論理回路のプロツク図、そして
第１７図は優先論理回路を有する２つのシステムの各々
の５つの端子において必要とされる帯金接続を示してい
る図である。 なお図で７１０・・・・・・８ビツトラツチ；７１４・
・・・・・８ビツト比較器；７２１，７３２・・・・・
・比較器；７３０，８０２，８０４・・・・・・アドレ
ススイツチ；８０６，８０８，８３２，８３４，１２１
６・・・・・・加算器；８３１・・・・・・ラツチ；１
００２・・・・・・アドレス受信器；１００４・・・・
・・データビツト受信器；１００６，１３０２・・・・
・・制御１駆動器；１００８・・・・・・電力センサー
；１１００・・・・・・ＳＭＰＭプロツク；１１１２・
・・・・・８−ビツト選択器；１１１６・・−・・・選
択器兼入力レジスタ；１２０２・・・・・・データ選択
器；１２０４・・・・・・データ駆動器；１２０６・・
・・・・データ受信器；１２０８，１２１０，１２１８
・・・・・・データ選択器；１３００・・・・・・補助
記憶装置；１３１０・・・・・・データ駆動器；１３１
２・・・・・・データ受信器；１３１６・・・・・・デ
ータ選択器兼レジスター；１３４４・・・・・・アドレ
ス駆動器。

Claims (1)

【特許請求の範囲】
1. １ 各々がそれぞれのアクセスアドレスを有する第１の
   複数の記憶場所（第１図、ＡＣＳ；第１３図、１３００
   ）と、各々がそれぞれのアクセスアドレスを有する第２
   の複数の記憶場所（第１図、ＳＭＰＭ；第１１図、１１
   ００）であつて、そのうちの少なくともあるものは前記
   第１の複数の記憶場所のいくつかのアクセスアドレスを
   含むために用いられるものと、複数のデータ線（第１２
   図の最下部の“ＰＤＰ−１１Ｕｎｉｂｕｓへ”の単一ケ
   ーブルで示される１６本の線）と、前記データ線と前記
   第２の複数の記憶場所のうちの選択された１つまたは計
   算されたアクセスアドレスを持つ前記第１の複数の記憶
   場所のうちの選択された１つのいずれかとの間でデータ
   を転送するためのデータ転送手段１２０４、１２０６、
   １３１０、１３１２、１１１６と、複数のビット値を有
   するメモリーアドレスを受信するための複数のアドレス
   線（第１０図の下右のブロック１００２にいたる単一ケ
   ーブルで示される１８本の線）と、前記アドレス線によ
   つて受信されたメモリーアドレスがメモリーアドレスの
   幾つかの所定のグループのうちの１つに含まれているの
   を確かめるための検証手段７１０、７２０、７１４、８
   ３２、８３４、８０６、８０８、８３０、８０２、８０
   ４と、前記第１または第２のいずれかの複数の記憶場所
   のための１つのアクセスアドレスを計算して前記データ
   転送手段で使用するために、前記検証手段の動作に応答
   する計算手段１２１０、１２１８、１２１６とを備え、
   前記計算手段は、前記第２の複数の記憶場所のうちの識
   別された１つの内容を使用して前記第１の複数の記憶場
   所のうちの１つの記憶場所のアクセスアドレスを計算す
   る手段１１１２、１２１６を含み、その計算の動作は、
   受信されたメモリーアドレス内に収容された少なくとも
   いくつかのビットの値に従つて、前記第２の複数の記憶
   場所のうちの前記識別された記憶場所の内容に関する所
   定の計算を行うことにあり、更に前記計算手段は、メモ
   リーアドレスのどの所定のグループが受信されたメモリ
   ーアドレスを含んでいるかに依存した幾つかの異なるモ
   ードのうちの１つで動作する多重モード記憶装置。