JPS633352A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、キャッシュメモリを具えた情報処理装置に関
し、特に記憶装置に設けられた各種ビット幅のバスポー
トからバス幅を合わせてデータを受は取り、ＣＰＵへ送
出することの出来るキャッシュメモリ装置に関するもの
である。

（従来の技術） 従来より、情報処理装置の処理速度を向上させる為、第
６図に示すごと（ＣＰｔＪ（１）と主記憶装置（７）と
の間に、小容量ではあるが動作速度の速いメモリを具え
たキャッシュメモリ装置（１０）を配置することが行な
われている。

主記憶装置（７）には、８ビツト、１６ビツト、３２ビ
ツト等、複数種類のビット幅を有するバス　ポートを設
けることが、コストパフォーマンス、装置の小形化等の
観点から有利である。この為、ＣＰＵ（１）として、斯
種外部デバイスの各バス・ポートに対して自動的にバス
幅を合わせてデータを送出し、或は受は取ることの出来
る所謂ダイナミック・バス・サイジング機能を有するＣ
ＰＵ（例えば、３２ビツト・マイクロプロセッサである
モトローラ社のＭ　Ｃ６８０２０）が提供されている。

例えば、第６図に示す如（ＣＰＵ（１）と主記憶装置（
７）とは夫々１６ビツト及び３２ビツト幅のバス（８０
）（８）によって連結し、３２ビツト幅のバス（８）に
はキャッシュメモリ装置（１０）を連結したシステムに
於いて、ＣＰ　Ｕ　（１）が主記憶装置（７）から読み
出さんとするデータが３２ビツトの幅を有している場合
、主記憶装置（７）は該データが３２ビツトの幅である
ことを表わすバス・サイズ信号を作成してＣＰ　Ｕ　（
１）へ送る。ＣＰＵ（１）は該信号に基づいてバス幅を
３２ビツトに適合せしめた上、主記憶装置（７）からデ
ータを受は取るのである。

但し、読み出さんとする３２ビツトのデータがキャッシ
ュメモリ内にも存在（キャツシュヒツト）すれば、キャ
ッシュメモリ装置（１０）に装備された制御回路がこれ
を検知し、キャッシュメモリからＣＰＵ（１）へデータ
が送出される。

従って、キャッシュミスを起こさずキャツシュヒツトが
続く場合は、ＣＰＵはキャッシュメモリだけを参照して
プログラムの実行を続けることが出来るので、極めて高
速のアクセスが可能となるのである。

（解決しようとする問題点） ところが、第６図の従来システムでは、１６ビツトのデ
ータは常に主記憶装置（７）から読み出されるので、キ
ャッシュメモリ装置（１０）による効果は得られず、総
合的なヒツト率が低い問題があった。

この問題は、１６ビツト幅のバス（８０）についてもキ
ャッシュメモリ装置を装備すれば解決されるが、これに
伴ってキャッシュメモリ・チップの個数が増加し、コス
トパフォーマンスが低下する。又、各キャッシュメモリ
個別の制御回路以外に、全てのキャッシュメモリを統括
制御する為のハードウェア（制御回路）が必要となり、
装置が複雑となる問題が生じる。

（問題点を解決する為の手段） 本発明は、ダイナミック・バス・サイジング方式のＣＰ
Ｕに適合するキャッシュメモリ装置であって、ヒツト率
が高く、然も回路構成の簡易なキャッシュメモリ装置を
提供することを目的とする。

本発明に係るキャッシュメモリ装Ｗに於いて、キャッシ
ュメモリ（２）は夫々個別にデータの涜出し／書込みが
可能な複数のメモリ部（２３）　（２４）から構成する
。

各メモリ部（２３）　（２４）には、記憶装置からのデ
ータラインが分岐して接続されると共に、アドレスライ
ンはメモリ部（２３）　（２４）に対して１或は複数の
メモリ部（２３）　（２４）を選択可能に接続される。

ス、制御回路（３）は、ＣＰＵ（１）の読出しサイクル
にて各メモリ部（２３）　（２４）のキャツシュヒツト
の有無を検出すると共に各メモリ部（２３）　（２４）
に対するデータの読出し／書込みと制御する複数の主制
御部と、キャツシュヒツト時に各主制御部から出力され
るヒツト信号に基づいて、キャッシュメモリから読み出
されるべきデータのバス・サイズ信号を作成してＣＰ　
Ｕ　（１）へ送出する副制御部（４）とから構成される
装 （作　用） ＣＰＵ（１）によって記憶装置がアクセスされると、制
御回路（３）は、ＣＰ　Ｕ　（１）から出力される読出
し／書込み制御信号ＷＲに基づいて、記憶装置に対する
指令がデータの読出しであるのか書込みであるのかを検
知する。

指令がデータの読出しであるとき、制御回路（３）の各
主制御部は、キャッシュメモリ（２）の各メモリ部がヒ
ツトしたか否かを検知し、ヒツトしたときはこれを表わ
すヒツト信号を作成する。掟って、何れの主制御部にて
ヒツト信号が出ているかを検知することにより、データ
のビット幅を知ることが出来る。

キャツシュヒツトの場合、副制御部（４）は、主制御部
にて作成されるヒツト信号に基づいてデータのビット幅
を表わすバス・サイズ信号を作成し、ＣＰ　Ｕ　（１）
へ送出する。ＣＰ　Ｕ　（１）は該信号に基づいて読み
出さんとするデータのビット幅を知り、受は取るべきデ
ータにバス幅を適合せしめる。

又、主制御部の制御により、ヒツトした１或は複数のメ
モリ部から同時にＣＰＵ（１）へデータが送出され、ア
クセスタイムの短縮が図られる。

−方、キャッシュミスを起こした場合は、記憶装置から
データが読み出されると同時に、該データはキャッシュ
メモリ（２）にも書き込まれる。この際、該データが小
なるビット幅を有する場合は、１或は少数のメモリ部に
書込みが行なわれ、大なるビット幅を有する場合は、多
数或は全てのメモリ部に書込みが行なわれる。

又、ＣＰＵ（１）の書込みサイクル時には、主制御部に
設定された所定の書替え方式に従い、キャッシュメモリ
（２）の修正が行なわれる。

（発明の効果） 本発明に係るキャッシュメモリ装置に於いては、複数の
メモリ部から構成されるキャッシュメモリの全体のサイ
ズを、最大語長のデータを格納できる大きさに設定する
ことにより、処理すべき全ての語長のデータを単一のキ
ャッシュメモリに格納することが出来る。又、ＣＰＵ（
１）は、キャツシュヒツト時にキャッシュメモリ装置か
ら送られてくるバス・サイズ信号に基づいて、ダイナミ
ック・バス・サイジング機能を発揮することが出来る。

従って、例えば第６図に示す従来装置に比べて、メモリ
・チップの個数を増加することなく、ヒツト率を飛躍的
に改善することが出来る。

然も、制御回路（３）は前記構成及び作用説明から明ら
かな様に、例えば論理回路素子等からなる簡易なハード
ウェア回路によって構成することが出来るから、装置の
回路構成は、サイズの異なる複数のキャッシュメモリを
装備した装置に比べて遥かに簡易である。

（実施例） 第１図に示す如く、本発明に係る情報処理装置のシステ
ム構成は、ＣＰ　Ｕ　（１）と主記憶装置（７）との間
に、制御回路（３）によって制御されるキャッシュメモ
リ（２）を介装したものである。

ＣＰＵ（１）は、モトローラ社の３２ビツト・マイクロ
プロセッサｒＭ　Ｃ６８０２０，である。

主記憶装置（７）は１６ビツト幅と３２ビツト幅の２種
想のポートを有し、ＣＰＵ（１）とは、アドレスライン
、データラインからなるバス（５）、及び後述の制御ラ
イン（６）（６０）　（６１）等によって連結されてい
る。尚、主記憶装置（７）に格納されている各データに
は、所謂バイト・アドレスが付与されている。

キャッシュメモリ（２）は低位メモリ部（２３）及び高
位メモリ部（２４）からなり、制御回路（３）と介して
ＣＰ　Ｕ　（１）及び主記憶装置（７）と連繋している
。

両メモリ部（２３）　（２４）は夫々データ格納部が１
６ビツト幅のスタティックＲＡ　Ｍによって構成され、
アドレスライン及びデータラインからなるバス（５１）
（５２）と、制御ライン（６２）　（６３）とを介して
制御回路（３）に連結されている。

第２図は、キャッシュメモリ（２）及び制御回路（３）
の具体的な回路構成を示しており、制御回路（３）は図
示の如く論理回路素子等からなる簡易なハードウェア回
路によって構成されている。

キャッシュメモリ（２）の両メモリ部（２３）　（２４
）は、データの有効性を判別する為のフラグ■が格納さ
れる管理情報欄（２１）と、論理アドレスのビット上位
部Ｔが格納されるアドレスタグ１（２０）と、記憶装置
内のデータＤが格納されるデータＩＩ　（２２）とによ
って構成されている。

キャッシュメモリ（２）の両メモリ部（２３）　（２４
）は、夫々アドレスラインＡ１〜ＡＮの内、Ａ１を除く
下位アドレスラインＡ２〜Ａｋ（５５）によって９照さ
れる。ス、低位メモリ部（２３）及び高位メモリ部（２
４）は、各メモリ部（２３）　（２４）の読出し／書込
み制御信号入力ポートＷＥに連繋するアドレスラインＡ
１の２値状態によって、何れか一方が選択される。

即ち、主記憶装置（７）内の各データには、前述の如く
バイトアドレスが付与されているから、Ａ１−“Ｈ”の
ときは低位メモリ部（２３）が選択されて動作状態とな
り、Ａ１−“Ｌ”のときは高位メモリ部（２４）が選択
されて動作状態となる。

両メモリ部（２３）（２４）のタグ欄（２０）には夫々
上位アドレスラインＡｋ＋１〜ＡＮ（５６）が接続され
ている。又、低位メモリ部（２３）のデータＧ　（２２
）には３２本のデータラインの内、下位データラインＤ
Ｏ〜Ｄ１５が接続され、高位メモリ部（２４）グ、デー
タ欄（２２）には残りの上位データラインＤ１６〜Ｄ３
１が接続されている。尚、１６ビツトのデータが常に上
位データラインＤ１６〜Ｄ３１によって送られるシステ
ムに於いては、該データを低位メモリ部（２３）及び高
位メモリ部（２４）に振り分ける回路が必要になるが、
該回路はアドレスラインＡ１等を入力情報として容易に
構成することが出来、又、従来より周知のところである
ので図示及び説明を省略する。

両メモリ部（２３）　（２４）の管理情報（資）（２１
）には、実行中のバス・サイクルに異常が発生した時に
Ｌ°。

の値をとる違反信号ＥＲが格納される。

制御回路（３）は、キャッシュメモリ（２）の低位及び
高位メモリ部（２３）　（２４）を夫々直接に制御する
低位主制御部及び高位主制御部を具えている。各主制御
部は、メモリ部（２３）　（２４）のデータ欄（２２）
に対するデータの入出力を制御する双方向ゲート部（４
７）　＜４８）と、キャツシュヒツトを検出してヒツト
信号ＨＴを作成すると共に読出しゲート信号ＨＲを出力
する第１制御部（４１）（４２）と、各メモリ部（２３
）　（２４）へ読出し／書込み制御信号を送る第２制御
部（４５）　（４６）と、キャッシュミス或はＣＰＵ（
１）のデータ書込みサイクル時に書込みゲート信号ＭＷ
を作成する第３制御部（４３）　（４４）とから構成さ
れている。

又、制御回路（３）は、両主制御部から送られてくる読
出しゲート信号ＨＲに基づいてバス・サイズ信号ＤＳＡ
ＣＫＯ５ＤＳＡＣＫＩを作成し、両主制御部へ送り返す
副制御部（４）を具えている。

第１制御部（４１）（４２）にはｃｐｕからの読出し／
書込み制御信号ＷＲが入力されている。信号ＷＲは“Ｈ
゛のとき読出しサイクルであることを示し、“Ｌ”のと
き書込みサイクルであることを示す。

キャツシュヒツトは、上位アドレスライン（５６）とキ
ャッシュメモリ（２）のタグ１（２０）とが入力端に接
続されたコンパレータ（３０）によって検出される。該
コンパレータ（３０）の出力信号、及びキャッシュメモ
リ（２）の管理情報１ｍ（２１）からの有効ビット信号
は、アンドゲート（３２）に入力され、これによって有
効なヒツトを表わすヒツト信号ＨＴが作成される。

更に、前記ヒツト信号ＨＴ及び読出し／書込み制御信号
ＷＲはナントゲート（３３）に入力され、これによって
読出しゲート信号ＨＲが作成される。

第３制御部（４３）　（４４）は、ヒツト信号ＨＴ、読
出し／書込み制御信号ＷＲ及び後述の副制御部（４）か
らのバスサイクル完了信号ＣＷを入力信号として、ゲー
ト部（４７）　（４８）に対する書込みゲート信号ＭＷ
を作成する。尚、第３制御部（４３）　（４４）の動作
に於いて、キャッシュ書込み動作（キャッシュロード）
に移行すべきときは、アンドゲート（３４）の出力信号
り。は“Ｈ”となり、キャッシュ修正動作（キャッシュ
モディファイ）に移行すべきときは、アンドゲート（３
５）の出力信号Ｍ０は“Ｈ”となる。

前記読出しゲート信号ＨＲと書込みゲート信号ＭＷはゲ
ート部（４７）　（４８）に制御信号として接続され、
これによってキャッシュメモリ（２）のデータ１１ｉ　
（２２）に対する入出力が制御される。

第２制御部（４５）　（４６）は、アドレスラインＡ１
、及びデータが３２ビツトであるか否かを表わす信号Ｍ
３２に基づいて、低位メモリ部（２３）及び高位メモリ
部（２４）に対するデータの読出し／書込みモードを制
御する。尚、前記信号Ｍ３２は、例えば第１図に示す如
く主記憶装置（７）からの上位アドレスライン（５３ａ
）をアドレスデコーダ（７０）に接続することにより容
易に作成することが出来る。

副制御部（４）には両第１制御部（４１）（４２）から
の読出しゲート信号ＨＲが入力され、オープンコレクタ
ー（３７）　（３８）の出力ＤＳＡＣＫＯ及びＤＳＡＣ
ＫＩは、キャッシュメモリから読み出されるべきデータ
のバス・サイズ信号となる。即ち、ＤＳＡＣＫＯ＝　”
　Ｈ”、ＤＳＡＣＫＩ＝“Ｌ”のとき、データバスのポ
ートサイズは１６ビツトであることを示し、ＤＳＡＣＫ
Ｏ及びＤＳＡＣＫＩの両方が“Ｌ”のときデータバスの
ポートサイズは３２ビツトであることを示す。

更に、両信号ＤＳＡＣＫＯ及びＤＳＡＣＫＩはオアゲー
ト（３１）に入力し、バスサイクルの完了を示す信号Ｃ
Ｗを作成して第３制御部（４３）（４４）へ返送する。

以下、第２図に示す制御回路（３）の動作例を第４図の
フローチャートに基づいて説明する。但し、制御回路（
３）はハードウェア回路であって、フローチャートは回
路動作の説明に便宜上使用するものにすぎず、フローチ
ャート上での動作順序は、実際の回路の動作ｊ順序を表
わすものではない。

１、データラインしサイクル時 読出し／書込み制御信号ＷＲは°“Ｈ”に設定され、こ
れによって制御回路（３）は主記憶装置（７）への指令
がデータの読出しであることを検知する　（第４図（９
））。

両第１制御部＜４１）（４２）に於いて、アドレスデコ
ーダ５５）によって指定されるキャッシュメモリ（２）
のタグｌ　（２０）の内容Ｔ（アドレス）と、上位アド
レスライン（５６）の値とが一致しているかどうかがコ
ンパレータ（３０）によって検知され、キャツシュヒツ
トの有無が判別される（第４図（９１）（９２））。

１）キャツシュヒツトの場合 何れか一方或は両方のメモリ部（２３）　（２４）がキ
ャツシュヒツトした場合は、下記の如くキャッシュ読込
み動作が行なわれる。

■　両メモリ部（２３）　（２４）がヒツトした場合（
第４図（９３）） 両第１制御部（４１）（４２）に於いて、キャツシュヒ
ツトが検知され且つ管理情報ＩＩＩ　（２１）内の有効
ビットが“Ｈ”であるとき、アンドゲート（３２）から
は有効なヒツトを表わすヒツト信号ＨＴ（＝“Ｈパ）が
出力される。これによって、ナントゲート（３３）から
は読出しゲート信号ＨＲ（＝“Ｌ″°）が得られる。

該ゲート信号ＨＲは双方向ゲート部（４７）　（４８）
及び副制御部（４）に夫々入力される。これによって、
ゲート部（４７）（４８）はキャッシュメモリ（２）か
らデータを読み出す方向にゲートを解放する。

又、副制御部（４）は、ゲート信号ＨＲに基づいてバス
・サイズ信号ＤＳＡＣＫＯ（＝　’“Ｌパ）、及びＤＳ
ＡＣＫＩ（＝°“Ｌ°゛）を作成し、これらの信号は制
御ライン（６０）（６１）を介してＣＰＵ（１’）へ送
られる（第１参照）。

更に、第２制御部（４５）　（４６）は、第１図に示す
アドレスデコーダ（７０）の出力信号Ｍ３２（＝“Ｌ′
′）、及び第２図の第３制御部（４３）（４４）の出力
信号ＭＷ（＝“Ｈ”）の入力により、低位メモリ部（２
３）及び高位メモリ部（２４）をデータ読出しモードに
設定する。

この結果、両メモリ部（２３）　（２４）のデータ欄（
２２）（２２）に跨って格納されている３２とットデー
タはデータライン（５４）を経てＣＰＵへ送出される。

ＣＰＵ（１）は、前記副制御部（４）からのバス・サイ
ズ信号に基づいてバス幅を３２ビツトに適合せしめ、送
られてくるデータを受は入れる。

■　低位メモリ部（２３）のみがヒツトした場合（第４
図（９４）） 低位メモリ部（２３）側の第１制御部（４１）にてキャ
ツシュヒツトが検知され、ヒツト信号ＨＴ（＝“Ｈ′”
）、読出しゲート信号ＨＲ（＝”“Ｌ゛°）が作成され
る。

これに対し、高位メモリ部（２４）側の第１制御部（４
２）に於いては、ナントゲート（３３）の出力は“Ｈ”
となり、データ読出し方向のゲートは閉じる。

又、副制御部（４）は、バス・サイズ信号ＤＳＡＣＫＯ
（−゛Ｈパ）及びＤＳＡＣＫＩ（＝“°Ｌ”）を作成し
、これらの信号は制御ライン（６０）（６１）を経てＣ
ＰＵ（１）へ送られる。

更に、第２制御部（４５）は、アドレスラインＡ１の値
“Ｈ”、第１図に示すアドレスデコーダ（７０）の出力
信号Ｍ３２（−“Ｈ′°）、及び第２図の下位側の第３
制御部（４３）の出力信号Ｍ　Ｗ　（−“Ｈ″）の入力
により、低位メモリ部（２３）をデータ読出しモードに
設定する。

この結果、低位メモリ部（２３）のデータｌｆｆ１　（
２２）に格納されている１６ビツトデータは、データラ
イン（５４）を経てｃｐｕへ送出される。ＣＰＵ（１）
は、前記副制御部（４）からのバス・サイズ信号に基づ
いてバス幅を１６ビツトに適合せしめ、送られてくるデ
ータを受は入れる。

尚、ＣＰＵ（１＞からの要求が３２とットデータである
ときは、ヒツトした１６ビツト分のデータがＣＰＵ（１
）へ転送された後、主記憶装置（７）から残りの１６ビ
ツト分のデータが読み出される。

■　高位メモリ部（２４）のみがヒツトした場合く第４
図（９５）） 高位メモリ部（２４）Ｏ１！Ｉの第１制御部（４２）に
てキャツシュヒツトが検知され、ヒツト信号ＨＴ　（＝
　’“Ｈ″）、読出しゲート信号ＨＲ（＝“Ｌ′′）が
作成される。

これに対し、低位メモリ部（２３）側の第１制御部（４
２）に於いては、ナントゲート（３３）の出力は“Ｈ”
となり、データ読出し方向のゲートは閉じる。

又、副制御部（４）は、バス・サイズ信号ＤＳＡＣＫＯ
（−“Ｈ°゛）及びＤＳＡＣＫＩ（＝　”Ｌ　”）を作
成し、これらの信号は制御ライン（６０）（６１）を経
てＣＰＵ（１）へ送られる。

更に、第２制御部（４６）は、アドレスラインＡ１の値
“Ｌ”、第１図に示すアドレスデコーダ（７０）の出力
信号Ｍ　３２（＝　”Ｈ”）、及び第２図の上位側の第
３制御部（４４）の出力信号ＭＷ（−“Ｈ“）の入力に
より、高位メモリ部（２４）をデータ読出しモードに設
定する。

この結果、高位メモリ部（２４）のデータ欄（２２）に
格納されている１６とットデータは、データライン（５
４）を経てＣＰＵへ送出される。ＣＰＵ（１）は、前記
副制御部（４）からのバス・サイズ信号に基づいてバス
幅を１６ビツトに適合せしめ、送られてくるデータを受
は取る。

２　　　ヤッシュミスの場４ 何れの制御部に於いても前記両アドレスが一致しないキ
ャッシュミスの場合は、キャッシュ書込み動作（第４図
（９６））が実行される。

例えば３２ビツトデータのキャッシュ書込み動作に於い
て、低位側及び高位側の第３制御部（４３）（４４）の
出力信号ＭＷは共に“Ｌ”となる。

この結果、両ゲート部（４７）　（４８）は、夫々キャ
ッシュメモリ（２）へ向かう方向のゲートが開放し、主
記憶装置からデータライン（５３）を経て送られてくる
データがデータ１（２２）の指定番地に書き込まれる。

又同時に、主記憶装置から送られてくるデータはＣＰＵ
へ転送される。この際、バス・サイズ信号ＤＳＡＣＫＯ
及びＤＳＡＣＫＩは、主記憶装置（７）から供給される
（第１図参照）。

又、１６ビツトデータのキャッシュ書込み動作に於いて
は、−方のメモリ部に対してデータの書込みが行なわれ
ることになる。

２−゛−タ′−ｔ゛　み寸イクルド ＣＰ　Ｕ　（１）からの指令が主記憶装置（７）に対す
るデータの書込みである場合、即ち読出し／書込み制御
信号ＷＲが°“し”のとき、書込み指定アドレスＱ’ のデータがキャッシュメモリ（２）内に存在するときは
、ＣＰＵからのデータが主記憶装置に書込まれると同時
に、該データに基づいてキャッシュメモリ（２）が修正
（キャッシュモディファイ）される（第４図（９７））
。

即ち、前記キャッシュ書込み動作と同様に、データが３
２ビツトの場合は両メモリ部（２３）　（２４）に該デ
ータが書き込まれ、データが１６ビツトの場合は一方の
メモリ部に該データが書き込まれることになる。

書込み指定アドレスのデータがキャッシュメモリ（２）
内に存在しないときは、データは主記憶装置（７）にの
み書き込まれ、キャッシュメモリ（２）に変化はない。

第５図は、本発明に係るキャッシュメモリ装置に於ける
データの流れを、第６図に示す従来装置と比較したもの
である。

従来装置に於いては、３２ビツトデータについてのみ、
キャッシュメモリ装ｆｆ（ｉｏ）の効果が得られるのに
対し、本発明に係る装置に於いては、ＣＰ）リ− Ｕ（１）と主記憶装置（７）とを連結する１６ビツト幅
のバス（８０）に対してもキャッシュメモリ装！　（１
０）が連繋し、３２ビツトデータのみならず、１６ビツ
トデータについてもキャッシュメモリ装置＜１０）の効
果が発揮される。従って、キャッシュメモリのヒツト率
は倍増する。

然も、キャッシュメモリ装置（１０）に装備すべきキャ
ッシュメモリ（２）の容量は、第６図の従来装置に装備
されるものと変わらず、コストパフォーマンスの改善が
可能である。

上記キャッシュメモリ装置に於いては、キャッシュメモ
リ（２）は高速小容量のＲＡ　Ｍによって形成され、然
も制御回路（３）は論理回路素子を中心に構成されてい
る。従って、データの書込み及び読出しに伴う処理は極
めて高速で行なわれ、充分にキャッシュメモリの性能が
発揮される。然も、本発明を従来のキャッシュメモリを
具えたシステムに実施する場合、ソフトウェア（プログ
ラム）を修正する必要は全く無く、標準Ｏ８の移植も容
易である。

尚、本発明の各部構成は上記実施例に限らず、特許請求
の範囲に記載の技術的範囲内で種々の変形が可能である
。

例えば、キャッシュメモリ（２）は、第３図に示す如く
第１乃至第４のメモリ部（２５）　（２６）　（２７）
　（２８）によって構成することも可能であり、これに
よって主記憶装置（７）が８ビツト、１６ビツト及び３
２ビツトの３ＦＪ類のバス幅のポートを具えているシス
テムについても、本発明の実施が可能となる。

又、キャッシュメモリの書替え方式は前述したものに限
らず、周知の種々の方式が採用可能である。

【図面の簡単な説明】

第１図は本発明に係るキャッシュメモリ装置を具えた情
報処理装置のブロック図、第２図はキャッシュメモリ装
置の回路図、第３図は他の実施例を示すブロック図、第
４図は制御回路の動作を説明するフローチャート、第５
図は第２図の装置に於けるデータの流れを説明する図、
第６図は第５図に対応する従来装置の説明図である。

Claims (2)

【特許請求の範囲】
1. （１）外部デバイスのポート・サイズを表わすバス・サ
   イズ信号に基づいてバス幅が変化するＣＰＵ（１）と、
   複数種類のバス幅のポートを有する記憶装置との間に、
   制御回路（３）によって制御されるキャッシュメモリ（
   ２）を介装した情報処理装置に於て、キャッシュメモリ
   （２）は夫々個別にデータの読出し／書込みが可能な複
   数のメモリ部（２３）（２４）から構成し、各メモリ部
   （２３）（２４）には、記憶装置からのデータラインが
   分岐して接続されると共にアドレスラインは１或は複数
   のメモリ部（２３）（２４）を選択可能に接続され、制
   御回路（３）は、ＣＰＵ（１）の読出しサイクルにて各
   メモリ部（２３）（２４）のキャッシュヒットの有無を
   検出すると共に各メモリ部（２３）（２４）に対するデ
   ータの読出し／書込みを制御する複数の主制御部と、キ
   ャッシュヒット時に主制御部から出力されるヒット信号
   に基づいて、キャッシュメモリから読み出されるべきデ
   ータのバス・サイズ信号を作成してＣＰＵ（１）へ送出
   する副制御部（４）とから構成されることを特徴とする
   キャッシュメモリ装置。
2. （２）各主制御部は、メモリ部（２３）（２４）に対す
   るデータの入出力を制御する双方向ゲート部（４７）（
   ４８）と、キャッシュヒットを検出して読出しゲート信
   号を作成する第１制御部（４１）（４２）と、メモリ部
   （２３）（２４）へ読出し／書込み制御信号を送る第２
   制御部（４５）（４６）と、キャッシュミス時或はＣＰ
   Ｕ（１）のデータ書込みサイクル時に書込みゲート信号
   を作成する第３制御部（４３）（４４）とから構成され
   、前記読出しゲート信号及び書込みゲート信号は、ゲー
   ト部〈４７）（４８）に接続してメモリ部（２３）（２
   ４）からデータを読出す方向或はメモリ部（２３）（２
   ４）にデータを書込む方向にゲートを解放する特許請求
   の範囲第１項に記載のキャッシュメモリ装置。