JPH10188554A - コンピュータ・システムのメモリの動作を制御する方法およびコンピュータ・システム - Google Patents

Abstract

(57)【要約】 【課題】 メモリの構成の変更を可能にする制御方法を
提供する。 【解決手段】 ＣＢＲリフレッシュおよび隠れリフレッ
シュの両方が、ＳＩＭＭまたはＤＩＭＭを形成するＤＲ
ＡＭ上で行われることを可能にする方法および論理回路
が提供される。これによれば、１つのシステムＲＡＳ信
号および１つのシステムＣＡＳ信号が、ＤＲＡＭ上での
通常の読取り／書込み動作のために、複数のＲＡＳ信号
および複数のＣＡＳ信号に変換される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この出願は、１９９６年２月
９日に出願された米国特許出願“Ｈｉｇｈ Ｄｅｎｓｉ
ｔｙ ＳＩＭＭ ｏｒ ＤＩＭＭ ｗｉｔｈ ＲＡＳ
ＡｄｄｒｅｓｓＲｅ−Ｍａｐｐｉｎｇ”に関連してい
る。

【０００２】本発明は、一般には、システム信号および
アドレスを、ＤＲＡＭメモリで用いるのに、１つの構造
から異なる構造に変換する方法および装置に関する。特
に、本発明は、１つのマスタまたはシステムＲＡＳ信
号、およびコンピュータ・システムによって発生された
行アドレスの高次ビットを、メモリ・アドレス指定の１
つの構造から２つのＲＡＳ信号に変換し、およびシステ
ムＣＡＳ信号およびアドレス・ビットを、異なるメモリ
・アドレス指定方式のためにシステムにおいて有用なＣ
ＡＳ信号に変換して、ＣＢＲリフレッシュおよび隠れリ
フレッシュを支持することにある。

【０００３】高密度メモリ装置は、多くのＰＣサーバ環
境およびワークステーション環境において性能を最大に
するために、用いられている。しかし、特定の技術を進
歩させることにはコストがかかりすぎ、特定のインプリ
メンテーションに対しては、より高度の技術を用いるこ
とのできる特定のシステム構造と交換可能な低コストの
技術を用いることが望まれる。例えば、６４Ｍビットの
技術を支持するシステムに、１６Ｍビットのチップを用
いることが、時々、望まれる。このような構造では、６
４Ｍビット（８Ｍ×８）のチップを用いる６４または７
２ビット幅のデータバスを用いることができる。システ
ムが８Ｍ×８チップに対して設計されるならば、ＪＥＤ
ＥＣ標準は、１２×１１アドレス方式（すなわち、１２
行アドレス・ビットおよび１１列アドレス・ビット）に
対するものである。このような方式では、すべての６４
または７２ビットを読取るのに、たった１つのバンクが
要求され、したががってただ１つのＲＡＳ信号が必要と
される。

【０００４】しかし、６４Ｍビット・チップは、いくつ
かの理由により極めて高価な３．３ボルト技術を、一般
に用いている。したがって、少数のチップを用いて、同
一の情報を格納することができるが、これら少数のチッ
プは、５ボルト技術で製造された１６Ｍビット・チップ
を用いるよりも、全体として、より高価である。例え
ば、８個の８Ｍ×８チップを用いて、３２個の４Ｍ×４
チップに格納されているのと同じ量の情報を格納するこ
とができる。しかし、特定の市場状況下では、３２個の
４Ｍ×４チップを、８個の８Ｍ×８チップよりも全体と
してかなり安くでき、したがって多くの応用（多数のチ
ップが含まれるとしても）に対しては、５ボルト技術の
４Ｍ×４チップを用いることが望ましい。

【０００５】残念なことには、同一のアドレス可能な空
間を実現するには、２バンクの４Ｍ×４ＤＲＡＭチップ
が必要とされる。これらチップは、１１ビット行アドレ
ス×１１ビット列アドレス（１１／１１）のアドレス構
造を有するが、全範囲を付勢するには２つのＲＡＳ信号
を必要とする。言い換えると、２バンクの１６個の１１
×１１アドレス可能な４Ｍ×４ＤＲＡＭ（全体で３２個
のＤＲＡＭに対して）が、１バンクの１２／１１アドレ
ス可能な８Ｍ×８ＤＲＡＭの等価な８Ｍアドレス・ステ
ップを与えるのに必要とされる。ＣＡＳのアドレス指定
は、また、２つのＣＡＳ信号を必要とし、システムには
ただ１つのＣＡＳ信号を与える。

【０００６】さらに、３．３ボルトを用いる８Ｍ×８技
術に対する標準リフレッシュ技術は、ＣＡＳ Ｂｅｆｏ
ｒｅ ＲＡＳ（ＣＢＲ）サイクルおよびしばしば隠れリ
フレッシュである。本発明は、ＣＢＲおよび隠れリフレ
ッシュに関係している。

【０００７】

【発明が解決しようとする課題】本発明は、メモリの構
成を変更する際に適用可能なメモリの制御方法およびコ
ンピュータ・システムを提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明によれば、ＣＢＲ
リフレッシュおよび隠れリフレッシュの両方が、ＳＩＭ
ＭまたはＤＩＭＭを形成するＤＲＡＭ上で行われること
を可能にする方法および論理回路を提供する。これによ
れば、１つのシステムＲＡＳ信号および１つのシステム
ＣＡＳ信号が、ＤＲＡＭ上での通常の読取り／書込み動
作のために、複数のＲＡＳ信号および複数のＣＡＳ信号
に変換される。

【０００９】

【発明の実施の形態】好適な実施例を、インテル８０３
８６または８０４８６、あるいはデュアル・インライン
・メモリ・モジュール（ＤＩＭＭ）を有するペンティア
ム・マイクロプロセッサを用いるＩＢＭパーソナル・コ
ンピュータの環境で説明する。なお、前記ＤＩＭＭは、
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）チップを有し、メモリ機能を与え且つ制御する。メ
モリ・モジュールは、ＤＩＭＭＳの代わりにシングル・
インライン・メモリ・モジュール（ＳＩＭＭ）とするこ
ともできる。ＤＩＭＭとＳＩＭＭとの違いは、ＳＩＭＭ
が、２行のコンタクト（アセンブリの両面上のコンタク
ト）を有し、対向するコンタクトが共に接続されている
ことである。ＤＩＭＭも、２行のコンタクトを有する
が、これらは互いに接続されず、同一の物理的空間内に
非常に多数の固有Ｉ／Ｏを可能にする。機能的には、本
発明の目的に対し、ＳＩＭＭおよびＤＩＭＭは、同一で
ある。（ＳＩＭＭまたはＤＩＭＭは、ときどき、ＤＲＡ
Ｍカードと呼ばれており、ＤＲＡＭカードはＳＩＭＭま
たはＤＩＭＭ上のＤＲＡＭおよびすべてのチップと回路
を意味する。）この発明の詳細な説明のために、システ
ムを、書込む各データ・バイトにパリティ・ビットを生
成でき（このようなパリティ生成は、本発明には重要で
はないが）、および記憶装置から読取られたパリティ情
報を読取り比較できるＣＰＵと共に用いられるものとし
て説明する。

【００１０】図１に示されているように、ＣＰＵまたは
システム・バス１２に接続されたＣＰＵ１０が設けられ
ている。好ましくは、パリティ生成およびチェック・ユ
ニット１３が、設けられる。このユニット１３は、ＣＰ
Ｕ１０によってバス１２に書込まれるか、またはＣＰＵ
１０によってバス１２から読取られるデータのパリティ
を生成しチェックする。ＣＰＵバス１２は、また、ロー
カルＩ／Ｏポート１４とＣＡＣＨＥ（キャッシュ）メモ
リ１６と、関連したファームウェアまたは他のサブシス
テム１８とを有することができる。メモリ・コントロー
ラ２０は、また、システム・バス１２に接続され、シス
テム・バス１２は、メモリ・コントローラ２０を、メモ
リ・サブシステム２２に、および拡張バス２４（存在す
るならば）に接続する。メモリ・サブシステム２２は、
典型的に、１つ以上のＤＩＭＭ２６（またはＳＩＭＭ）
より構成されている。各ＤＩＭＭは、ＤＲＡＭチップを
有している。（ＤＲＡＭは、周期的なリフレッシュ動作
を必要とし、これはリフレッシュを必要としないＳＲＡ
Ｍとは対照的である）。前述のシステムは、ＤＲＡＭチ
ップの構造および信号の利用を用いることのできるシス
テムの例示であるが、他のシステムは本発明のＤＲＡＭ
構造を有するＳＩＭＭまたはＤＩＭＭと一緒に機能する
ことができることを理解すべきである。

【００１１】前述したように、ＣＰＵ１０は、バス１２
上にデータを書込むことができる。書込まれたデータ
は、メモリ・コントローラ２０によって、サブ・システ
ム２２の正しいメモリ・アドレスに順次送られる。ＣＰ
Ｕ１０によってデータを書込むと、パリティ生成チェッ
ク・ユニット１３によって、メモリに書込まれる情報の
各バイトに対してパリティ・ビットが生成される。ユニ
ット１３は、読取りサイクル中、メモリ・サブシステム
２２から読取られる情報のパリティをチェックし、パリ
ティ・エラーがあるか否かを調べる。メモリ・コントロ
ーラ２０は、また、行アクティベーション・ストローブ
（ＲＡＳ），書込みイネーブル（ＷＥ），およびいくつ
かのシステム上で、出力イネーブル（ＯＥ），バイト・
セレクト（ＢＳ）、およびその他（図示せず）のような
必要な信号を、メモリ・サブシステム２２に与える。メ
モリ・コントローラは、データおよびパリティの両方
を、各ＤＩＭＭ２６に書込み、および各ＤＩＭＭ２６か
ら読取る。本発明は、後述するように単一システムＲＡ
Ｓ（ＳＹＳ ＲＡＳ）信号によって付勢されるＤＲＡＭ
を有するように構成される７２ピンＳＩＭＭまたは１６
８ピンＤＩＭＭに特に有用であるが、多くの異なった形
のファクタを有する広範囲のＳＩＭＭまたはＤＩＭＭに
適用できることを理解すべきである。

【００１２】図２に、９個の８Ｍ×８ＤＲＡＭチップお
よび１６８ピンＤＩＭＭ構造を用いるＳＩＭＭまたはＤ
ＩＭＭ２６の１つの典型的な構成を示す。従来、１６８
ピンのＤＩＭＭ構造は、データ・ピンとして６４個のピ
ン（すなわち、ピンＤＱ０〜ＤＱ６３）と、もし存在す
るならば、パリティまたはＥＣＣビットのための８個の
ピン（例えばＤＱ６４〜７１）とを用いている。パリテ
ィおよび／またはＥＣＣビットが、存在せず、または格
納されることが不必要ならば、９個ではなく８個のＤＲ
ＡＭを用いることができる。図２からわかるように、Ｄ
ＲＡＭ３０ａ〜３０ｉは、次のような構造に配置されて
いる。すなわち、１つのＤＩＭＭ ＲＡＳ信号が、読取
りまたは書込みサイクルですべてのＤＲＡＭを付勢し、
および１つのＲＡＳが、リフレッシュ（Ｒｅｆｒｅｓ
ｈ）サイクルでＤＲＡＭを付勢する構造である。典型的
に、この構造のシステムは、ＣＡＳ Ｂｅｆｏｒｅ Ｒ
ＡＳ（ＣＢＲ）機能として、リフレッシュを行う。しか
し、ＲＡＳ Ｏｎｌｙ Ｒｅｆｒｅｓｈ（ＲＯＲ）も用
いることができる。しかし、本発明は、ＣＡＳ Ｂｅｆ
ｏｒｅ ＲＡＳリフレッシュ動作を用いる応用に利用す
るようにしている。

【００１３】読取りまたは書込みサイクル中に、アドレ
ス・バス３２によって、チップはアドレスされる。この
アドレス・バス３２は、アドレス・バス上にアドレス・
ビットＡ０〜Ａ１１として与えられる１２個の行アドレ
スを有する。前述したように、ＤＲＡＭ３０ａ〜３０ｉ
のアドレス可能な構造は、１２／１１、すなわち、１２
行アドレス×１１列アドレスであり、各ＤＲＡＭ上に８
メガバイトのメモリの記憶装置を可能にする。したがっ
て、ラインＤＱ０〜ＤＱ６３上にあるデータを格納する
のに用いられる８個のＤＲＡＭ３０ａ〜３０ｈは、６４
メガバイトのデータを格納することができ、他方、残り
のＤＲＡＭチップ３０ｉは、８メガバイトのＥＣＣビッ
トを格納することができる。勿論、次のような他の記録
装置構造を用いることができる。すなわち、パリティま
たはＥＣＣがバイト毎に生成されるならば、データ・ビ
ット，パリティまたはＥＣＣビットは、個々のバイトと
共に格納される。上述したように、ＤＲＡＭ３０ａ〜３
０ｉの製造に用いられる技術は、非常に細いラインおよ
び薄い酸化物層を用いて、このデバイス密度を実現して
いる。したがって、これらおよび他の理由で、これらの
チップは高価である。しかし、ある応用では、５ボルト
技術で製造された、あまり高価でないチップを用いるこ
とが望まれている。５ボルト技術は、特に、トランジス
タおよびデバイスのサイズのゲートの酸化物厚さにおい
て、そのようなクローズ・プロセス制御を必要としな
い。さらに、多くのシステムは、５ボルト技術のみをサ
ポートしている。

【００１４】図３には、６４メガＤＩＭＭのブロック図
を示す。図３は、５ボルト技術を用いて作製することの
できる２バンクの４Ｍ×４ＤＲＡＭを用いて、いかにし
て６４メガバイトのメモリ装置が実現できるかを示して
いる。必要とされるならば、追加の４個の４Ｍ×４チッ
プを設けて、パリティ・ビットまたはＥＣＣビットを格
納する。上述したように、特定の市場状況のもとで、３
２個の４Ｍ×４チップのコストは、全体として、８個の
８Ｍ×８チップのコストよりも十分に小さくできる。６
４メガバイトのメモリとＥＣＣまたはパリティ・ビット
用の８メガバイトの記憶装置とを実現するために、２バ
ンクの４Ｍ×４ＤＲＡＭ４０ａ〜４０ｊｊが設けられ
る。（チップのいくつかは、点によってのみ示される
が、図示のチップと同じ構造である。）チップ４０ａ〜
４０ｒは、一方のバンクを構成し、チップ４０ｓ〜４０
ｊｊは、他方のバンクを構成する。チップはそれぞれ４
Ｍ×４であるので、４個のチップで、図２に示される８
Ｍ×８構造の１個のチップと同じ記憶能力を実現してい
る。さらに、記憶装置の同一深さを実現するには、４Ｍ
×４構造のチップは、対を構成する４０ａと４０ｓ、対
を構成する４０ｂと４０ｔ、…、対を構成する４０ｒと
４０ｊｊのような対で、用いられる。したがって、チッ
プ４０ａ，４０ｂ，４０ｓ，４０ｔは、８Ｍ×８構造を
用いる図２の実施例の１つのチップ３０ａと同じデータ
量を格納する。

【００１５】しかし、図３に示すように、４Ｍ×４チッ
プを用いると、アドレス可能な構造は１１／１１（すな
わち、１１個の行アドレスおよび１１個の列アドレスで
ある）。さらに、２つのＲＡＳ信号が、この構造の全付
勢範囲をアドレスするのに必要である。すなわち、図３
に示すように、ＲＡＳ Ａ信号は、チップ対の半分を付
勢するのに必要とされ、ＲＡＳ Ｂ信号は、チップ対の
他の半分を付勢するのに必要とされる。しかし、前述し
たように、システムのメモリ・コントローラ２０は、１
つのシステムまたはマスタＲＡＳ信号のみを発生し、お
よび図３に示すメモリ構造は、１つのＲＡＳ信号をＤＩ
ＭＭまたはＳＩＭＭカードに与えただけでは、動作でき
ない。というのは、すべての４個のチップを同時にアク
ティベートすることは、読取り動作中のデータ競合、お
よび固有のＣＡＳ入力が得られないことによる書込み動
作中のデータ破壊（２個のチップにおいて）を生じるか
らである。これを排除するためには、図４に示す論理回
路を、ＡＳＩＣチップ４６上に設ける。この論理回路
は、システム・メモリ・コントローラ２０から、高次ア
ドレス・ビットＡ１１およびＳＹＳ ＲＡＳを受取り、
これらを２つのＲＡＳ付勢信号ＲＡＳ ＡおよびＲＡＳ
Ｂに変換する。というのは、発生された高次のアドレ
ス・ビットＡ１１は、図３に示されるチップのアドレス
方式においては必要とされず、たった１１個の行アドレ
スが必要とされるからである。したがって、Ａ１１信号
を追加のＲＡＳ信号に変換することによって、必要な第
２のＲＡＳ信号を与えることができる。ＡＳＩＣチップ
上の論理回路により、ＳＹＳ ＲＡＳが付勢され、高次
のビットＡ１１が“０”のとき、ＲＡＳ Ａはアクティ
ブであり、ＳＹＳ ＲＡＳが付勢され、高次のビットＡ
１１が“１”のとき、ＲＡＳ Ｂはアクティブである。
次に、ＲＡＳ Ａは、デバイス４０ａ〜４０ｒをアクテ
ィベートし、ＲＡＳ Ｂは、デバイス４０ｓ〜４０ｊｊ
をアクティベートする。したがって、図３に示す４Ｍ×
４ＤＲＡＭのアドレス方式は１１／１１である（図２に
示す８Ｍ×８ＤＲＡＭの１２／１１とは異なり）ので、
高次のアドレス・ビットを、第２のＲＡＳ信号に変換す
ることができる。この第２のＲＡＳ信号は、高次ビット
が“１”のとき、メモリ・コントローラ２０によって発
生されたシステムまたはマスタＲＡＳ信号によって付勢
される。このように、図３に示すチップの４Ｍ×４構造
によって必要とされる２つのＲＡＳ信号を効果的に与え
る。ＲＡＳ ＡおよびＲＡＳ Ｂの上記アクティベーシ
ョンは、読取りサイクルまたは書込みサイクルに関連し
ている。論理回路は、後述するように、リフレッシュ・
サイクル中に、ＲＡＳ ＡおよびＲＡＳ Ｂの両方のア
クティベーションを与える。

【００１６】図４には、高次アドレス・ビットＡ１１を
第２のＲＡＳ信号に変換するＡＳＩＣチップ４６上の論
理回路を示している。図４に示すように、メモリ・コン
トローラ２０からの信号は、ＡＳＩＣチップ４６に与え
られ、高次アドレス・ビットＡ１１は、レシーバ５０に
与えられ、マスタまたはＳＹＳ ＲＡＳ信号は、レシー
バ５２に与えられ、ＣＡＳ信号はレシーバ５４に与えら
れる。これらレシーバは、すべてＡＳＩＣチップ上にあ
る。レシーバ５０の出力は、アドレス・ラッチ５６への
１つの入力として与えられ、レシーバ５２の出力は、イ
ンバータ５８への１つの入力として与えられ、レシーバ
５４の出力は、インバータ６０への入力として与えられ
る。インバータ６０の出力は、ＣＢＲ（ＣＡＳ Ｂｅｆ
ｏｒｅＲＡＳ）ラッチへの１つの入力として与えられ、
インバータ５８の出力は、アドレス・ラッチ５６および
ＣＢＲラッチ６２への入力として与えられる。アドレス
・ラッチ５６からの１つの出力は、ＯＲゲート６４への
１つの入力として与えられ、アドレス・ラッチ５６の他
の出力は、ＯＲゲート６６への１つの入力として与えら
れる。ＯＲゲート６４，６６への他の入力は、ＣＢＲラ
ッチ６２からの出力として与えられる。ＯＲゲート６４
からの出力は、ＮＡＮＤゲート６８への１つの入力とし
て与えられ、ＯＲゲート６６からの出力は、ＮＡＮＤゲ
ート７０への１つの入力として与えられる。ＮＡＮＤゲ
ート６８，７０の各々への他の入力は、インバータ５８
の出力によって与えられる。ＮＡＮＤゲート６８，７０
からの出力は、ドライバ７２，７４への入力としてそれ
ぞれ与えられ、ドライバの出力は、図３に示されるＤＲ
ＡＭチップの付勢のためのＲＡＳ ＡおよびＲＡＳＢ信
号を与えるのに用いられる。

【００１７】ＣＢＲラッチの目的は、リフレッシュ・サ
イクルで、リフレッシュ・サイクルの説明と共に後述す
るように、リフレッシュ・サイクルがＣＢＲリフレッシ
ュ・サイクルであるとき、ＳＩＭＭの両バンクをリフレ
ッシュすることができることを保証することである。

【００１８】図４の回路の動作を、以下に説明する。こ
の構成では、ＲＡＳ信号およびＣＡＳ信号は、アクティ
ブＬＯＷ（表記の上にバーを付して示す）となるように
設計されている。システムまたはマスタＲＡＳは、アク
ティブになりＬＯＷとなると、レシーバ５２に与えられ
る。レシーバ５２は、出力をインバータ５８に与える。
インバータ５８は、ＮＡＮＤゲート６８，７０にＨＩＧ
Ｈ信号を与える。したがって、ＮＡＮＤゲート６８への
他の入力がＨＩＧＨならば、ＮＡＮＤゲート６８はアク
ティブＬＯＷ信号を出力し、ＮＡＮＤゲート７０への他
の入力がＨＩＧＨならば、ＮＡＮＤゲート７０はアクテ
ィブＬＯＷ信号を出力する。

【００１９】まず、アドレス・ビットＡ１１が“１”で
ある場合を仮定する。この値は、アドレス・ラッチ５６
でラッチされる。（一旦、この値がアドレス・ラッチ５
６にラッチされると、アドレス・ビットＡ１１は自由と
なり、全動作中、その状態に留まることは要求されな
い。）アドレス・ラッチに受取られた値が“１”である
ので、アドレス・ラッチ５６は、ＯＲゲート６４にＨＩ
ＧＨ信号を出力する。（／Ｇ（／は信号の反転を意味す
る）上のＬＯＷレベルは、Ｄ入力をＱ出力に伝える。Ｈ
ＩＧＨレベルは、Ｄの状態をラッチし、これをＱ出力に
反映させる。）これは、ＨＩＧＨ信号であるので、ＯＲ
ゲートは、ＮＡＮＤゲート６８にＨＩＧＨ信号を出力す
る。システムまたはマスタＲＡＳはＬＯＷであるので、
インバータ５８は、ＮＡＮＤゲート６８にＨＩＧＨ信号
を出力する。したがって、２つのＨＩＧＨ入力を有する
ＮＡＮＤゲート６８は、ＬＯＷアクティブＲＡＳ Ａ信
号を出力する。アドレス・ラッチ５６からＯＲゲート６
４へのＱ出力はＨＩＧＨであるので、ＯＲゲート６６へ
の反転すなわち／Ｑ出力はＬＯＷである。さらに、ＣＢ
Ｒラッチは、付勢されないので（後述する理由で）、Ｏ
Ｒゲート６６への入力はどちらもＨＩＧＨでなく、した
がってＮＡＮＤゲート７０は、ＳＹＳ ＲＡＳからＨＩ
ＧＨ入力を、ＯＲゲート６６からＬＯＷ入力を受取り、
したがってＮＡＮＤゲート７０からの出力はＨＩＧＨで
ある。これは、ドライバ７４によって与えられるＲＡＳ
ＢがＨＩＧＨであり、したがってアクティブでないこ
とを意味している。したがって、ＳＹＳ ＲＡＳがアク
ティブになり、Ａ１１が“１”であると、ＲＡＳ Ａ
は、チップにアクティブＲＡＳ信号として出力され、Ｒ
ＡＳＢは、アクティブではない。

【００２０】次に、高次アドレス・ビットＡ１１が
“０”であり、マスタＲＡＳ信号がアクティブＬＯＷで
あると仮定する。“０”がアドレス・ラッチ５６にラッ
チされると、ＯＲゲート６４へのＱ出力はＬＯＷであ
る。また、この時点でのＣＢＲラッチからの出力はＬＯ
Ｗであるので（これについては後述する）、ＯＲゲート
６４からの出力はＬＯＷであり、１つのＬＯＷ入力をＮ
ＡＮＤゲート６８に与える。ＮＡＮＤゲート６８への入
力の１つはＬＯＷであるので、出力はＨＩＧＨとなる。
したがって、アクティブＲＡＳでないＨＩＧＨ ＲＡＳ
Ａを構成する。同時に、アドレス・ラッチ５６からの
／Ｑ出力は、ＨＩＧＨ信号（これは、ラッチ５６のＱ信
号の出力の反転である）として、ＯＲゲート６６に与え
られる。したがって、ＯＲゲート６６への入力の１つ
は、ＨＩＧＨであるので、ＯＲゲート６６からの出力
は、ＮＡＮＤゲート７０に対してＨＩＧＨとなる。マス
タまたはＳＹＳ ＲＡＳ信号は、アクティブＬＯＷであ
り、インバータ５８からのＨＩＧＨ出力を、ＮＡＮＤゲ
ート７０に他の入力として与えるので、ＮＡＮＤゲート
７０からＬＯＷ出力が発生され、ドライバ７４からのア
クティブＲＡＳ Ｂを構成する。

【００２１】したがって、アドレス・ビットＡ１１が
“１”であり、ＳＹＳ ＲＡＳが付勢されると、ＲＡＳ
Ａが付勢される。アドレス・ビットＡ１１が“０”で
あり、ＳＹＳ ＲＡＳが付勢されると、ＲＡＳ Ｂが付
勢される。

【００２２】前述の説明は、リフレッシュ・サイクルで
はなく読取り／書込みサイクルに関係して説明したこと
を理解すべきである。ＣＢＲリフレッシュ・サイクル
（ＲＡＳがＬＯＷに立下がる前に、ＬＯＷに立下がるＣ
ＡＳ信号である）では、ＣＡＳ信号がＬＯＷに立下が
り、ＲＡＳの前に立下がると、ＣＢＲラッチ６２でラッ
チされ、ＣＢＲラッチ６２からＯＲゲート６４，６６の
両方への信号として出力される。ＯＲゲート６４，６６
からのＨＩＧＨ信号は、ＮＡＮＤゲート６８，７０にＨ
ＩＧＨ信号として出力される。ＳＹＳ ＲＡＳが立下が
ると、インバータ５８は、ＮＡＮＤゲート６８，７０の
他の入力として、ＨＩＧＨ信号を与え、したがってＮＡ
ＮＤゲート６８，７０の両方からアクティブＬＯＷ出力
を与える。この出力は、ドライバ７２，７４を経て、Ｒ
ＡＳ ＡおよびＲＡＳ Ｂの両方を付勢する。

【００２３】したがって、図３に示すＳＩＭＭまたはＤ
ＩＭＭ構造への入力は、次のようになる。すなわち、読
取りまたは書込みサイクルでシステムまたはＲＡＳがア
クティブになるとき、高次アドレス・ビットＡ１１が
“１”ならば、ＲＡＳ Ａは付勢され、高次アドレス・
ビットＡ１１が“０”ならば、ＲＡＳ Ｂは付勢され
る。サイクルが、ＲＡＳの前にアクティブになるＣＡＳ
によって特徴付けられるＣＢＲリフレッシュ・サイクル
ならば、ＲＡＳ ＡおよびＲＡＳ Ｂは、リフレッシュ
動作に対して付勢される。

【００２４】前述したことは、本質的に、前記米国特許
出願第０８／５９８８５７号明細書に開示されており、
この米国出願明細書では、アーキテクチャは、２バンク
４メガ×４構造によって置き換えられる、１バンク８メ
ガ×８構造である。本発明は、１６メガ×４構造を用い
ており、この構造では、１８個の１６メガ×４ＤＲＡＭ
チップよりなる１バンクは、１８個の４メガ×４ＤＲＡ
Ｍチップよりなる４バンクによって置き換えられる。

【００２５】図５，６，７に、本発明の実施例を示す。
この実施例では、ＤＲＡＭは、アドレス空間または差込
みソケットあたり１つのＳＹＳ ＲＡＳが、２つの異な
るＲＡＳに変換され、さらにシステムＣＡＳ（ＳＹＳ
ＣＡＳ）も２つの別個のＣＡＳに変換されるように構成
され、論理回路は、従来のＣＢＲ（ＣＡＳ Ｂｅｆｏｒ
ｅ ＲＡＳ）リフレッシュおよび隠れリフレッシュの両
方を可能にする。従来のＣＢＲは、前に説明したので、
ここでは詳細に説明することは不要である。隠れリフレ
ッシュについては、システム上の特定のＤＲＡＭカード
は、隠れリフレッシュとして知られているものを与える
ように構成されている。隠れリフレッシュでは、読取り
サイクルまたは書込みサイクルが終わると、読取りサイ
クルまたは書込みサイクルの終わりに、ＲＡＳは通常の
ようにインアクティブＨＩＧＨになるが、ＣＡＳは、ア
クティブＬＯＷに保持される。特定の期間、通常は６０
〜８０ナノ秒の後、ＲＡＳは再びＬＯＷにされ、ＣＡＳ
は依然としてＬＯＷのままであり、およびＣＡＳはＬＯ
ＷのままでＲＡＳはＬＯＷになるので、リフレッシュが
行われる。この隠れリフレッシュは、すべてのＣＡＳラ
インに対して、ＳＹＳ ＣＡＳがＤＲＡＭカード上のＣ
ＡＳに変換される構造で、良好に働く。しかし、特定の
構造では、ＳＹＳ ＣＡＳは、２つの別個のＣＡＳ、す
なわちＣＡＳレフト（ＣＡＳ Ｌ）として知られている
ものと、ＣＡＳライト（ＣＡＳ Ｒ）として知られてい
るものとに変換されて、カード上のＤＲＡＭの特定の構
造に周知のように読取りおよび書込む。通常の読取りま
たは書込み動作では、ＲＡＳがアクティブのとき、読取
りおよび書込み動作中、ＣＡＳレフトまたはＣＡＳライ
ト信号のみがアクティブである。したがって、隠れリフ
レッシュが実行されると、通常、アクティブであったＣ
ＡＳのみがアクティブに保持され、したがって、ＲＡＳ
がアクティブになると、読取り／書込みサイクル中に、
どのＣＡＳがアクティブであったかによって、ＤＲＡＭ
のレフトまたはライト構造のみによって、リフレッシュ
が発生し得る。しかし、隠れリフレッシュでは、隠れリ
フレッシュ中に、すべてのＣＡＳラインをアクティブに
することが必要である。その結果、チップがどこに設け
られているかとは関係なく、リフレッシュをすべてのチ
ップに対し行うことができる。リフレッシュ中、データ
競合またはデータ破壊とは関係がない。というのは、Ｄ
ＲＡＭにデータが入力されず、またはＤＲＡＭからデー
タが出力されないからである。

【００２６】図５は、ＤＲＡＭカードを示すブロック図
である。このＤＲＡＭカードでは、マスタまたはＳＹＳ
ＲＡＳが受取られて、２つの別個の出力ＲＡＳに変換
され、およびＳＹＳ ＣＡＳが受取られて、２つの別個
のＣＡＳに変換される。図５は、また、読取り／書込み
動作に対して、２つの異なるＲＡＳと２つの異なるＣＡ
Ｓとを用いる、ＤＲＡＭカード上のＤＲＡＭチップの構
造を示している。これは、多重化１２ピンＲＡＳ信号
（ピンＡ０〜Ａ１１）および１０ピンＣＡＳ信号（ピン
Ａ０〜Ａ９）を用いて、多重化１３ピンＲＡＳ信号（ピ
ンＡ０〜Ａ１２）および１１ピンＣＡＳ信号（ピンＡ０
〜Ａ１０）のＤＲＡＭチップの動作をエミュレートする
ことである。したがって、ＲＡＳ信号用の高次ピン（ピ
ンＡ１２）およびＣＡＳ信号用の高次ピン（ピンＡ１
０）は、有効なＤＲＡＭアドレスではない。図５からわ
かるように、複数個のＤＲＡＭチップがある。ＤＲＡＭ
チップは、チップの積層構造の４つの列に配置されてい
る。第１列は、ＤＲＡＭチップＤ０−Ｔ，Ｄ０−Ｂ（Ｔ
はＤＲＡＭトップを、ＢはＤＲＡＭボトムを表してい
る）〜Ｄ８−Ｔ，Ｄ８−Ｂを有している。すべてのチッ
プは、ＣＡＳ，ＲＡＳ，書込みイネーブル（ＷＥ），出
力イネーブル（ＯＥ）信号，その他と、データ入力とを
受取る。Ｄ１８−Ｔ，Ｄ１８−Ｂ〜Ｄ２６−Ｔ，Ｄ２６
−Ｂと表示されるＤＲＡＭチップの第２列は、チップの
第１列に隣接して配置される。Ｄ９−Ｔ，Ｄ９−Ｂ〜Ｄ
１７−Ｔ，Ｄ１７−Ｂと表示されるＤＲＡＭチップの第
３列は、チップの第２列に隣接して配置される。Ｄ２７
−Ｔ，Ｄ２７−Ｂ〜Ｄ３５−Ｔ，Ｄ３５−Ｂと表示され
るＤＲＡＭチップの第４列は、チップの第３列に隣接し
て配置される。すべてのＤＲＡＭチップは、それらのＡ
ＳＩＣチップ７８からＲＡＳ信号およびＣＡＳ信号を受
取る。規則によれば、添字“Ｔ”を有するＤＲＡＭチッ
プは、トップ・チップとして表示され、ＲＡＳ Ｔ信号
によって付勢され、添字“Ｂ”により表示されるこれら
のＤＲＡＭチップは、ボトム・チップであり、ＲＡＳ
Ｂ信号によって付勢される。ＲＡＳ Ｔ信号およびＲＡ
Ｓ Ｂ信号は、共にＡＳＩＣチップ７８から与えられ
る。チップ７８は、ＳＹＳ ＲＡＳ信号をピンＡ１２上
の入力と共に、ＲＡＳ Ｔ信号またはＲＡＳ Ｂ信号に
変換する。第１列のＤＲＡＭチップ、すなわちチップＤ
０−Ｔ，Ｄ０−Ｂ〜Ｄ８−Ｔ，Ｄ８−Ｂ、第３列のＤＲ
ＡＭチップ、すなわちチップＤ９−Ｔ，Ｄ９−Ｂ〜Ｄ１
７−Ｔ，Ｄ１７−Ｂは、ＣＡＳレフト（ＣＡＳ Ｌ）に
よって付勢され、第２列および第４列のチップ、すなわ
ちＤ１８−Ｔ，Ｄ１８−Ｂ〜Ｄ２６−Ｔ，Ｄ２６−Ｂ、
およびＤ２７−Ｔ，Ｄ２７−Ｂ〜Ｄ３５−Ｔ，Ｄ３５−
Ｂは、ＡＳＩＣ７８からのＣＡＳライト（ＣＡＳ Ｒ）
信号によって付勢される。ＣＡＳ Ｒ信号は、ピンＡ１
０上の値と共にＡＳＩＣ７８に入力されるＳＹＳ ＣＡ
Ｓから得られる。ピンＡ１０上の値は、ＣＡＳ信号用の
高次ビットであり、ＣＡＳ Ｒ信号またはＣＡＳ Ｌ信
号を付勢する。

【００２７】通常の読取り／書込み動作中、ＳＹＳ Ｒ
ＡＳは、ＳＹＳ ＣＡＳの前にアクティブになる。どち
らのＲＡＳ（ＲＡＳ ＴまたはＲＡＳ Ｂ）がアクティ
ブになっても、続いてどちらのＣＡＳ（ＣＡＳ Ｌまた
はＣＡＳ Ｒ）がアクティブになっても、読取り／書込
み動作に対して、特定のグループのチップが付勢され
る。例えば、ＲＡＳ ＴおよびＣＡＳ Ｌがアクティブ
になると、読取り／書込み動作に対して、チップＤ０−
Ｔ，Ｄ１−Ｔ，Ｄ２−Ｔ，Ｄ３−Ｔ，Ｄ４−Ｔ，Ｄ５−
Ｔ，Ｄ６−Ｔ，Ｄ７−Ｔ，Ｄ８−Ｔ，Ｄ９−Ｔ，Ｄ１０
−Ｔ，Ｄ１１−Ｔ，Ｄ１２−Ｔ，Ｄ１３−Ｔ，Ｄ１４−
Ｔ，Ｄ１５−Ｔ，Ｄ１６−Ｔ，Ｄ１７−Ｔが付勢され
る。

【００２８】図６には、ＡＳＩＣチップ７８から発生さ
れるＳＹＳ ＣＡＳ，ＳＹＳ ＲＡＳ，ＣＡＳ，ＲＡＳ
のタイミング図が示され、本発明により隠れリフレッシ
ュがどのように実行されるかを示している。これらの信
号を与える論理回路の説明は、図７について行う。

【００２９】図６においてわかるように、ＳＹＳ ＲＡ
Ｓはアクティブになる（この実施例では、アクティブ信
号は、ＬＯＷ信号である）。ＬＯＷとなるＳＹＳ ＲＡ
Ｓに続いて、ＳＹＳ ＣＡＳがＬＯＷとなり、通常の読
取り／書込みサイクルを示す。図示の例では、ＳＹＳ
ＲＡＳがＬＯＷになると、ピンＡ１２からの入力に基づ
いて、ＡＳＩＣ７８からのＲＡＳ ＢがＬＯＷになる。
他の例では、読取りはＲＡＳ Ｔに対してなされるが、
この例では、ＲＡＳ Ｂは、選択された信号である。Ｓ
ＹＳ ＲＡＳがＬＯＷになるに続いて、ＳＹＳ ＣＡＳ
はＬＯＷになり、この例では、ピンＡ１０上の値に基づ
いてＬＯＷになるＣＡＳ Ｒが選択される。ＣＡＳ Ｌ
は選択されず、ＨＩＧＨすなわちインアクティブのまま
である。レフトまたはライトが選択されたが、説明のた
めの例では、ＣＡＳ Ｌが選択解除される。タイミング
図に示されるように、ＳＹＳ ＲＡＳがＨＩＧＨになる
と、読取りまたは書込み動作が終了する。しかし、ＳＹ
Ｓ ＲＡＳがＨＩＧＨになった後に、ＳＹＳ ＣＡＳが
ＬＯＷのままであれば、到来する隠れリフレッシュ動作
があることを示している。ＳＹＳ ＲＡＳが再びＬＯＷ
になるとき、隠れリフレッシュはすべてのアクティブＣ
ＡＳおよびＲＡＳライン上で発生する。典型的には、こ
れは６０〜８０ナノ秒後である。これは、ＤＲＡＭの内
部回路に、リチャージするのに十分な時間を与える。Ｓ
ＹＳ ＲＡＳが再び立下がると、隠れリフレッシュは、
ＣＡＳおよびＲＡＳが選択されたアドレスで共にＬＯＷ
であるすべてのＤＲＡＭチップ上で実行される。しかし
図からわかるように、かつ、前述したように、ＣＡＳ
ＲラインのみがＬＯＷすなわちアクティブにされ、他
方、ＣＡＳ Ｌラインは、ＨＩＧＨすなわちインアクテ
ィブである。したがって、隠れリフレッシュが、この条
件で実行されるならば、ＣＡＳ Ｒ上のチップのみをリ
フレッシュでき、ＣＡＳ Ｌ上のチップはリフレッシュ
できない。これにより、リフレッシュ動作からチップの
半分が除かれる。すべてのチップにリフレッシュを与え
るためには、非選択のライン、すなわちこの場合にはＣ
ＡＳ Ｌラインは、ＬＯＷにされる。これは、ＳＹＳ
ＲＡＳがＨＩＧＨになった後であって、隠れリフレッシ
ュを実行するために再びＬＯＷにされる前である。意図
しない結果を避けるためには、ＳＹＳ ＲＡＳが約２０
ナノ秒間ＨＩＧＨに保持された後に、ＣＡＳ Ｌライン
ＬはＬＯＷにされる。また、ＳＹＳ ＲＡＳが、隠れリ
フレッシュのためにＬＯＷにされると、ＲＡＳ Ｂライ
ンおよびＲＡＳ Ｔラインは、共にＬＯＷにされ、リフ
レッシュをすべてのチップ上で実行できる。この例で
は、ＣＡＳ Ｂｅｆｏｒｅ ＲＡＳリフレッシュ・サイ
クル（ＣＢＲ）は、通常に動作し、前述したように、す
べてのラインをＬＯＷにする。リフレッシュが終了した
後、ＳＹＳ ＣＡＳはＨＩＧＨになり、これはＣＡＳ
ＲおよびＣＡＳ ＬをＨＩＧＨにし、リフレッシュ動作
を終了させる。ＳＹＳ ＲＡＳがＨＩＧＨすなわちイン
アクティブになると、ＲＡＳ ＢおよびＲＡＳ Ｔライ
ンは、また、ＨＩＧＨすなわちインアクティブにされ、
次のサイクルに備える。

【００３０】読取り／書込み，ＣＡＳ Ｂｅｆｏｒｅ
ＲＡＳ、および隠れリフレッシュのための論理回路を、
図７のＡＳＩＣチップ７８上の示す。入力はＳＹＳ Ｒ
ＡＳ，ピンＡ１２上の値，ＳＹＳ ＣＡＳ，ピンＡ１０
上の値である。前に示したように、ピンＡ１２からの信
号は、ＨＩＧＨまたはＬＯＷであり、マスタＲＡＳ（す
なわちＳＹＳ ＲＡＳ）を、ＲＡＳ ＴまたはＲＡＳ
Ｂに変換するのに用いられる。同様に、ピンＡ１０上の
アドレス・ビットを用いて、ＳＹＳ ＣＡＳを、ＣＡＳ
ＬまたはＣＡＳ Ｒ信号に変換する。これを、論理回
路に基づいて説明する。ＳＹＳ ＲＡＳ信号がレシーバ
８０に与えられると、ピンＡ１２はレシーバ８２に接続
され、ＳＹＳ ＣＡＳ信号はレシーバ８４に与えられ、
ピンＡ１０上のアドレスはレシーバ８６に与えられる。
レシーバ８０，８２，８４，８６を用いて、システム信
号を、ＡＳＩＣチップ７８で使用するのに適切な信号に
変換する。

【００３１】レシーバ８０からの信号は、ＲＡＳサンプ
ル・ラッチ９０へ１つの入力として与えられる。ラッチ
９０は、Ｄフリップフロップである。このラッチは、サ
イクルがＣＢＲか否かを決定する。サイクルがＣＢＲな
らば、リフレッシュは、ＣＢＲとして行われる。サイク
ルがＣＢＲでなければ、サイクルは、ＲＡＳ Ｂｅｆｏ
ｒｅ ＣＡＳによる通常の読取り／書込みサイクルとし
て扱われる。レシーバ８２からの信号が、ＲＡＳアドレ
ス・ラッチ９２のＤピンに与えられる。レシーバ８４か
らの信号は、インバータ９４への入力として与えられ、
インバータ９４の出力は、ＣＡＳサンプル・ラッチ９６
のＤピンに与えられる。ラッチ９６は、また、Ｄフリッ
プフロップであり、隠れリフレッシュの可能性を決定す
る。レシーバ８６からの出力は、ＣＡＳアドレス・ラッ
チ９８のＤピンに与えられる。

【００３２】レシーバ８０からの出力は、また、インバ
ータ１０２への入力として与えられ、ＲＡＳアドレス・
ラッチ９２の／Ｇピン、およびＣＡＳサンプル・ラッチ
９６の立上りエッジ・クロック・ピンに与えられる。レ
シーバ８０からの出力は、また、３入力ＮＡＮＤゲート
１００に１つの入力として与えられる。インバータ９４
からの出力は、ＲＡＳサンプル・ラッチ９０の立上りエ
ッジ・クロック・ピン、およびＣＡＳサンプル・ラッチ
９６のＤ入力に、入力として与えられる。ラッチ９０か
らのＱ出力は、ＮＡＮＤゲート１００の他の入力に与え
られ、ＮＡＮＤゲート１００への第３の入力は、レシー
バ８４から与えられる。レシーバ８０からの出力は、ま
た、ＮＡＮＤゲート１０４へ入力として与えられ、レシ
ーバ８４からの出力は、他の入力としてＮＡＮＤゲート
１０４へ、およびラッチ９８の／Ｇピンへ入力として与
えられ、ＮＡＮＤゲート１０４への第３の入力は、ラッ
チ９６のＱ出力ピンから与えられる。

【００３３】ラッチ９６からの／Ｑ出力は、２０ナノ秒
遅延回路１０５への入力として与えられる。ラッチ９６
の／Ｑピンの出力は、また、３入力ＮＡＮＤゲート１０
６への１つの入力として、および３入力ＮＡＮＤゲート
１０８への１つの入力として与えられる。ＮＡＮＤゲー
ト１０６，１０８への第２の入力は、ラッチ９０の／Ｑ
ピンから与えられる。ＮＡＮＤゲート１０６への第３の
入力は、アドレス・ラッチ９２のＱピンから与えられ、
ＮＡＮＤゲート１０８への第３の入力は、ラッチ９２の
／Ｑピンから与えられる。レシーバ８４からの出力は、
また、インバータ１１０への入力として与えられる。ラ
ッチ９０の／Ｑピンからの出力は、また、３入力ＮＡＮ
Ｄゲート１１２への１つの入力として、および３入力Ｎ
ＡＮＤゲート１１４への１つの入力として与えられる。
２０ナノ秒遅延回路１０５からの出力は、ＮＡＮＤゲー
ト１１２，１１４の両方への第２の入力として与えられ
る。ＮＡＮＤゲート１１２への第３の入力は、ラッチ９
８のＱピンから与えられる。ＮＡＮＤゲート１１４への
第３の入力は、ラッチ９８の／Ｑピンから与えられる。
インバータ１０２およびＮＡＮＤゲート１０６からの出
力は、２入力ＮＡＮＤゲート１２０への入力として与え
られ、インバータ１０２およびＮＡＮＤゲート１０８か
らの出力は、２入力ＮＡＮＤゲート１２２への入力とし
て与えられる。ＮＡＮＤゲート１２０からの出力は、ド
ライバ１２４への入力として与えられ、このドライバ
は、ＲＡＳ ＴすなわちＲＡＳトップ信号を与える。Ｎ
ＡＮＤゲート１２２からの出力は、ドライバ１２６への
入力を与え、ドライバ１２６の出力は、ＲＡＳ Ｂすな
わちＲＡＳボトム信号を与える。インバータ１１０から
の出力は、ＮＡＮＤゲート１２８，１３０の各々への１
つの入力を与える。ＮＡＮＤゲート１１２からの出力
は、ＮＡＮＤゲート１２８への他の入力を与える。ＮＡ
ＮＤゲート１１４からの出力は、ＮＡＮＤゲート１３０
への他の入力を与える。ＮＡＮＤゲート１２８からの出
力は、ドライバ１３２への入力を与え、ドライバ１３２
は、ＣＡＳ ＬすなわちＣＡＳレフト信号を出力として
与え、ゲート１３０からの出力は、ドライバ１３４への
入力を与え、ドライバ１３４の出力は、ＣＡＳ Ｒ信号
を与える。

【００３４】ＮＡＮＤゲート１００からの出力は、ラッ
チ９０のリセット・ピンへのリセットとして与えられ、
ＮＡＮＤゲート１０４からの出力は、ラッチ９６のリセ
ット・ピンへの入力として与えられる。

【００３５】図７の論理回路の動作 図７の論理回路の動作の説明において、この論理回路が
設計された構造は、ＳＹＳ ＲＡＳおよびＳＹＳ ＣＡ
ＳがアクティブＬＯＷのときであることを思い起こすべ
きである。また、ラッチ９０，９６はＤフリップフロッ
プであり、ラッチに立上りエッジ・クロック・ピンを与
える信号の立上りエッジ・パルスを検出すると、Ｄ入力
の値をＱ出力にラッチする。ＲＡＳサンプル・ラッチ９
０の場合、立上りエッジ・クロック・ピンは、ＳＹＳ
ＣＡＳからインバータ９４を経て与えられる。ラッチ９
６では、立上りエッジ・クロック・ピンはＳＹＳ ＲＡ
Ｓから与えられる。

【００３６】通常の読取り／書込み動作 論理回路において、まず、通常の読取りまたは書込みサ
イクルを説明する。読取りまたは書込にサイクルでは、
ＳＹＳ ＣＡＳ信号がアクティブになる前に、ＳＹＳ
ＲＡＳ信号がアクティブになり、すなわち立下がる。し
たがって、ＲＡＳ信号が立下がると、ＲＡＳ信号はレシ
ーバ８０によって受取られ、インバータ１０２へ入力と
して与えられる。インバータ１０２の出力は、ＮＡＮＤ
ゲート１２０へ１つのＨＩＧＨ入力を、ラッチ９２の／
Ｇピンおよびラッチ９０のＤピンにＬＯＷ信号を与え
る。ラッチ９０のピン／Ｑから、ＮＡＮＤゲート１０
６，１０８，１１２，１１４への出力は、ＨＩＧＨであ
る。というのは、各サイクルの終了時に、ラッチ９０，
９６が、後述するように、リセットされるからである。
しかし、Ａ１２ラインは、ライン上に１または０を有し
ている。１を有するならば、ラッチ９２のＱピンはＨＩ
ＧＨ信号をＮＡＮＤゲート１０６に出力し、／Ｑピンは
ＬＯＷ信号をＮＡＮＤゲート１０８に出力する。したが
って、ＮＡＮＤゲート１０８は１つのＬＯＷ信号を有す
るので、ＮＡＮＤゲート１２２にＨＩＧＨ信号出力を与
える。ＮＡＮＤゲート１２２は、インバータ１０２から
ＨＩＧＨ出力が与えられ、ＲＡＳ Ｂラインを付勢す
る。したがって、ＲＡＳ Ｂラインは、付勢レディーさ
れ、ＣＡＳの付勢を待つ。

【００３７】ＣＡＳの付勢は、次のとおりである。ＳＹ
Ｓ ＣＡＳが立下がると、インバータ９４は信号を反転
し、ラッチ９６にＨＩＧＨ入力を与える。ＬＯＷ ＳＹ
ＳＣＡＳは、インバータ１１０を経て、ＮＡＮＤゲート
１２８，１３０にＨＩＧＨ入力を与える。Ａ１０ライン
は、ＨＩＧＨまたはＬＯＷを有し、すなわち、１または
０を有する。１を有するならば、ＮＡＮＤゲート１１４
へのラッチ９８の／Ｑからの出力はＬＯＷであり、その
結果ＮＡＮＤゲート１１４は、ＮＡＮＤゲート１３０へ
ＨＩＧＨの出力を与え、したがってゲート１３０は、Ｃ
ＡＳ Ｒを付勢する。したがって、ＲＡＳ ＴおよびＣ
ＡＳ Ｒ読取り／書込み動作が開始される。通常の読取
りまたは書込み動作中、ＲＡＳ ＴおよびＣＡＳ Ｒが
付勢されると、ＮＡＮＤゲート１０８，１１２へのすべ
ての入力はＨＩＧＨであり、したがって、反転されたＬ
ＯＷ信号をゲート１２２，１２８に与え、これらゲート
をインアクティブにする。

【００３８】読取り／書込みサイクルに対する同様の解
析を、Ａ１０のＨＩＧＨとＬＯＷ、およびＡ１２のＨＩ
ＧＨとＬＯＷのすべての４つの組合せに対して実行する
ことができ、したがってチップの４つの異なる区分（ｑ
ｕａｄｒａｎｔ）のうちの１つに対し、読取り／書込み
サイクルの可能性を与える。

【００３９】ＣＢＲリフレッシュ 次に、ＣＢＲリフレッシュ・サイクル（隠れリフレッシ
ュではない）が開始されるものとする。この場合、ＳＹ
Ｓ ＣＡＳが立下がる、すなわちＳＹＳ ＲＡＳが立下
がる前にアクティブになる。このような場合、立下がり
の後に、ＳＹＳＣＡＳは、インバータ１１０を経てＮＡ
ＮＤゲート１２８，１３０にＨＩＧＨ信号を与える。イ
ンバータ１１０は、ＮＡＮＤゲート１２８に１つのＨＩ
ＧＨ入力を与え、ＮＡＮＤゲート１３０に１つのＨＩＧ
Ｈ入力を与える。立下がりＳＹＳ ＣＡＳは、また、ラ
ッチ９０のクロック入力ピンに立上りエッジを与える。
ＳＹＳ ＲＡＳ入力は、まだ立下がっていないので、ラ
ッチ９０のＤ入力にＨＩＧＨが存在し、したがってラッ
チ９０のＱピンに、ＨＩＧＨ値がラッチされる。このＨ
ＩＧＨ値は、ラッチ９０の／Ｑピンから、ＮＡＮＤゲー
ト１０６，１０８，１１２，１１４へのＬＯＷ入力とし
て出力され、したがって、ＨＩＧＨの入力をＮＡＮＤゲ
ート１２０，１２２，１２８，１３０に与える。また、
ＣＡＳがＬＯＷになると、インバータ１１０から与えら
れる信号による、ＮＡＮＤゲート１２８，１３０への他
の入力がＨＩＧＨになる。これにより、ＣＡＳ Ｌおよ
びＣＡＳ Ｒの両方をＬＯＷすなわちアクティブにす
る。ＳＹＳ ＲＡＳがＬＯＷになるとすぐに、ゲート１
２０，１２２への入力はＨＩＧＨになり、ＲＡＳ Ｔお
よびＲＡＳ Ｂ信号がアクティブになるのに必要な他の
ＨＩＧＨ入力を与える。ＳＹＳ ＲＡＳがＬＯＷすなわ
ちアクティブになると、ＲＡＳ ＴおよびＲＡＳＢがア
クティブであり、ＣＡＳ ＬおよびＣＡＳ Ｒは既にア
クティブになっている。したがって、すべてのＲＡＳお
よびＣＡＳは、ＣＢＲリフレッシュに必要であるとし
て、アクティブである。

【００４０】隠れリフレッシュ 前述したように、読取りまたは書込みサイクルの終わり
に、隠れリフレッシュが行われる。ＳＹＳ ＲＡＳがイ
ンアクティブになると、ＳＹＳ ＣＡＳをアクティブの
ままにし、ＳＹＳ ＲＡＳが再びアクティブになるま
で、ＳＹＳ ＣＡＳをアクティブに保持することによっ
て、隠れリフレッシュは実現される。隠れリフレッシュ
は、次のようにして行われる。

【００４１】通常の読取り／書込みサイクルの終了の直
前は、ＳＹＳ ＲＡＳがアクティブであり、ＲＡＳ Ｔ
またはＲＡＳ Ｂがアクティブであり、およびＳＹＳ
ＣＡＳがアクティブであり、ＣＡＳ ＬまたはＣＡＳ
Ｒがアクティブであることが思い起こされる。読取りま
たは書込みサイクルの終了時に、ＳＹＳ ＲＡＳはイン
アクティブになる。このことは、ＮＡＮＤゲート１２
０，１２２からＨＩＧＨ信号を取り除くので、ＲＡＳ
ＴおよびＲＡＳ Ｂは、共にインアクティブになる。し
かし、ＳＹＳ ＲＡＳがインアクティブすなわちＨＩＧ
Ｈになると、ＳＹＳ ＣＡＳはＬＯＷすなわちアクティ
ブであり、ＲＡＳパルスの立上りエッジが、ラッチ９６
で検出されて、値をＱにラッチする。ＣＡＳはアクティ
ブであるので、インバータ９４は、ラッチ９６のＤピン
に、ＨＩＧＨ信号を与える。このＨＩＧＨ信号は、／Ｑ
でのＬＯＷ信号として、２０ナノ秒遅延回路１０５へ出
力される。この２０ナノ秒遅延が終わると、このＬＯＷ
信号は、ＮＡＮＤゲート１１２，１１４に与えられ、そ
れぞれ、ＮＡＮＤゲート１２８，１３０に１つの入力と
して出力される。ＳＹＳ ＣＡＳはＬＯＷであるので、
インバータ１１０は、ＮＡＮＤゲート１２８，１３０の
各々に、他のＨＩＧＨ信号を与え、したがってアクティ
ブＣＡＳ ＬおよびＣＡＳ Ｒを与える。ＳＹＳ ＲＡ
Ｓが立下がると、前述したように、約６０〜８０ナノ秒
後に、インバータ１０２は、各ＮＡＮＤゲート１２０，
１２２へ１つの入力ＨＩＧＨ信号を与える。ラッチ９６
の／Ｑ出力ピンは、また、ＮＡＮＤゲート１０６，１０
８にＬＯＷ信号を与える。したがって、ＮＡＮＤゲート
１０６，１０８の出力は、／ＱがＬＯＷのとき、それぞ
れゲート１２０，１２２に対してＨＩＧＨ信号である。
ＳＹＳ ＲＡＳが再びＬＯＷになると、インバータ１０
２から他のＨＩＧＨ出力が、ＮＡＮＤゲート１２０，１
２２に与えられ、したがってＲＡＳ ＴおよびＲＡＳ
Ｂをアクティブにする。ＣＡＳ ＬおよびＣＡＳ Ｒ
は、既にアクティブにされているので、有効な隠れリフ
レッシュ動作が、ＤＩＭＭ上のすべてのＤＲＡＭに対し
て生じる。

【００４２】各ＤＲＡＭサイクルの終了時に、ＲＡＳお
よびＣＡＳの両方が、インアクティブＨＩＧＨに戻る。
このことは、レシーバ８０，８４に、３入力ＮＡＮＤゲ
ート１００，１０４の２つの入力にＨＩＧＨを与えさせ
る。ＲＡＳサンプル・ラッチ９０がセットされると（す
なわち、ＱがＨＩＧＨである）、ＮＡＮＤゲート１００
の第３の入力はＨＩＧＨとなり、出力をＬＯＷにさせ、
ラッチ９０をリセットする。ＣＡＳサンプル・ラッチ９
６がセットされると（すなわち、ＱがＨＩＧＨであ
る）、ＮＡＮＤゲート１０４の第３の入力はＨＩＧＨと
なり、出力をＬＯＷにさせ、ラッチ９６をリセットす
る。したがって、サイクルの終了時に、ＲＡＳおよびＣ
ＡＳが、インアクティブＨＩＧＨに戻ると、ＲＡＳサン
プル・ラッチ９０およびＣＡＳサンプル・ラッチ９６
が、前のサイクル中にセットされているならば、これら
ラッチは自動的にリセットされる。ＡＤＲラッチ９２，
９８は、状態情報ではなく、データのみを有しており、
したがってリセットされる必要はない。

【００４３】以上では、本発明の好適な実施例を説明し
た。しかし、以上の説明は一例であり、本発明はこれに
限定されるものではなく、本発明の趣旨から逸脱するこ
となく、種々の変更が可能なことを、理解すべきであ
る。

【００４４】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）アドレス空間または差込みソケットあたり、Ｙ行
アドレス・ビットおよび１つのシステムＲＡＳ信号と、
Ｘ列アドレス・ビットおよび１つのＣＡＳ信号とを出力
するメモリ・コントローラからの信号で、コンピュータ
・システムのメモリの動作を制御する方法において、前
記メモリは、Ｙ−１ビット行アドレスおよびＸ−１列ア
ドレスを有するＤＲＡＭチップよりなり、それぞれ第１
および第２のＲＡＳ信号によって付勢される第１および
第２のＲＡＳセクションに分割され、第１および第２の
ＣＡＳ信号によって付勢される第１および第２のＣＡＳ
セクションに分割されており、前記方法は、前記行アド
レスの高次アドレス・ビットが、第１の値であるとき、
前記システムＲＡＳ信号を、読取りまたは書込み動作中
に、第１のアクティブ・メモリＲＡＳ信号として前記メ
モリに与えるステップと、前記行アドレスの高次ビット
が、第２の値であるとき、前記Ｙアドレスの高次ビット
を、読取りまたは書込み動作中にアクティブになる第２
のメモリＲＡＳ信号として与えるステップと、前記列ア
ドレスの高次アドレス・ビットが、第１の値であると
き、前記システムＣＡＳ信号を、読取りまたは書込み動
作中に、第１のアクティブ・メモリＣＡＳ信号として前
記メモリに与えるステップと、前記列アドレスの高次ビ
ットが、第２の値であるとき、前記Ｘアドレスの高次ビ
ットを、読取りまたは書込み動作中にアクティブになる
第２のメモリＣＡＳ信号として与えるステップと、前記
第１および第２のメモリＲＡＳ信号と、前記第１および
第２のＣＡＳ信号とを、リフレッシュ動作中に前記メモ
リに与えるステップと、を含むことを特徴とする方法。 （２）前記リフレッシュ動作を、ＣＡＳ Ｂｅｆｏｒｅ
ＲＡＳ（ＣＢＲ）リフレッシュとして実行することを
特徴とする上記（１）に記載の方法。 （３）前記リフレッシュ動作を、隠れリフレッシュとし
て実行することを特徴とする上記（１）に記載の方法。 （４）前記リフレッシュ動作を、ＣＢＲリフレッシュま
たは隠れリフレッシュとして実行することを特徴とする
上記（１）に記載の方法。 （５）アドレス空間または差込みソケットあたりＹ行ア
ドレス・ビットおよび１つのシステムＲＡＳ信号と、Ｘ
列アドレス・ビットおよび１つのＣＡＳ信号とを出力す
るメモリ・コントローラと、Ｙ−１ビット行アドレスお
よびＸ−１列アドレスを有するＤＲＡＭチップを含むメ
モリと、前記メモリ・コントローラから、前記システム
ＲＡＳ信号および前記行アドレスの高次アドレス・ビッ
トを受取り、前記行アドレスの高次アドレス・ビット
が、読取りまたは書込み動作中に第１の値を有すると
き、アクティブになる前記システムＲＡＳ信号に応じ
て、第１のアクティブ・メモリＲＡＳ信号を発生し、お
よび前記システムＲＡＳ信号がアクティブであり、ま
た、前記行アドレスの高次ビットが、読取りまたは書込
み動作中に第２の値であるとき、第２のメモリＲＡＳ信
号を発生する論理回路とを備え、前記列アドレスの高次
アドレス・ビットが、第１の値であるとき、前記システ
ムＣＡＳ信号を、読取りまたは書込み動作中に、第１の
アクティブ・メモリＣＡＳ信号として前記メモリに与
え、前記列アドレスの高次ビットが、第２の値であると
き、前記Ｘアドレスの高次ビットを、読取りまたは書込
み動作中にアクティブになる第２のメモリＣＡＳ信号と
して与え、前記第１および第２のメモリＲＡＳ信号と、
前記第１および第２のＣＡＳ信号とを、リフレッシュ動
作中に前記メモリに与え、前記メモリ・コントローラか
ら、前記システムＣＡＳ信号および前記列アドレスの高
次アドレス・ビットを受取り、前記行アドレスの高次ア
ドレス・ビットが読取りまたは書込み動作中に第１の値
を有するとき、アクティブになる前記システムＣＡＳ信
号に応じて、第１のアクティブ・メモリＣＡＳ信号を発
生し、および前記システムＣＡＳ信号がアクティブであ
り、また、前記列アドレスの高次ビットが、読取りまた
は書込み動作中に第２の値であるとき、第２のメモリＣ
ＡＳ信号を発生し、前記論理回路は、前記システムＲＡ
Ｓ信号がアクティブのとき、リフレッシュ・サイクル中
にアクティブである前記第１および第２のメモリＲＡＳ
信号と、前記第１および第２のＣＡＳ信号とを発生す
る、ことを特徴とするコンピュータ・システム。 （６）前記論理回路は、ＣＢＲリフレッシュ中にアクテ
ィブである前記第１および第２のメモリＣＡＳ信号を駆
動する回路を有することを特徴とする上記（５）に記載
のコンピュータ・システム。 （７）前記論理回路は、隠れリフレッシュ中にアクティ
ブである前記第１および第２のメモリＣＡＳ信号を駆動
する回路を有することを特徴とする上記（５）に記載の
コンピュータ・システム。 （８）前記論理回路は、集積回路チップ上に設けられて
いることを特徴とする上記（５）に記載のコンピュータ
・システム。

【図面の簡単な説明】

【図１】バスと、本発明のアッド−オン（ａｄｄ−ｏ
ｎ）・メモリ・カードとのパーソナル・コンピュータの
相互接続を示す図である。

【図２】１２／１１アドレス構造を有する６４メガバイ
ト記憶装置を実現するために８Ｍ×８チップを用いるＤ
ＩＭＭ（デュアル・インライン・メモリ・モジュール）
の構造の概略ブロック図である。

【図３】６４メガバイトの記憶容量を実現するために、
１１／１１のアドレス構造を用いるＤＩＭＭ上の３２個
の４Ｍ×４チップの使用を示す概略ブロック図である。

【図４】ＡＳＩＣチップ上の論理回路を示す論理回路図
であり、読取り／書込みサイクル中に独立に付勢可能で
あり、およびＣＢＲリフレッシュ・サイクル中は付勢可
能であり、マスタＲＡＳおよび１２／１１アドレス構造
から２つのメモリＲＡＳへ変換する。

【図５】ＤＩＭＭ上の積層構造の７２個の４Ｍ×４チッ
プの使用を示す概略ブロック図であり、１１／１１のア
ドレス構造を用いて、６４メガバイトの記憶容量を実現
し、積層構造でトップおよびボトム・チップに対応する
２つの別個のＲＡＳ信号、およびレフト側およびライト
側に対応する２つの別個のアクティベーション信号を用
いている。

【図６】隠れリフレッシュ動作のために、図５のＤＲＡ
Ｍチップを付勢する信号のタイミング図である。

【図７】システムＲＡＳおよびシステムＣＡＳから、２
つの別個のＲＡＳおよび２つの別個のＣＡＳへ、信号構
造を変換し、ＣＢＲリフレッシュおよび隠れリフレッシ
ュを可能にする、ＡＳＩＣチップ上の論理回路を示す図
である。

【符号の説明】

１０ ＣＰＵ １２ ＣＰＵまたはシステム・バス １３ パリティ生成およびチェック・ユニット １４ ローカルＩ／Ｏポート １６ キャッシュ・メモリ １８ ファームウェア ２０ メモリ・コントローラ ２２ メモリ・サブシステム ２４ 拡張バス ３０ 論理回路 ３２ アドレス・バス ４６，７８ ＡＳＩＣチップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティモシィ・ジェイ・デル アメリカ合衆国 05446 バーモント州 コルチェスター パークウッド ドライブ ９ (72)発明者 ブルース・ジェラルド・ハゼルゼット アメリカ合衆国 05452 バーモント州 エセックスジャンクション グリーンフィ ールド コート ８ (72)発明者 マーク・ウィリアム・ケロッグ アメリカ合衆国 05452 バーモント州 エセックスジャンクション コーデュロイ ロード 29

Claims (8)

【特許請求の範囲】
1. 【請求項１】アドレス空間または差込みソケットあた
   り、Ｙ行アドレス・ビットおよび１つのシステムＲＡＳ
   信号と、Ｘ列アドレス・ビットおよび１つのＣＡＳ信号
   とを出力するメモリ・コントローラからの信号で、コン
   ピュータ・システムのメモリの動作を制御する方法にお
   いて、前記メモリは、Ｙ−１ビット行アドレスおよびＸ
   −１列アドレスを有するＤＲＡＭチップよりなり、それ
   ぞれ第１および第２のＲＡＳ信号によって付勢される第
   １および第２のＲＡＳセクションに分割され、第１およ
   び第２のＣＡＳ信号によって付勢される第１および第２
   のＣＡＳセクションに分割されており、前記方法は、 前記行アドレスの高次アドレス・ビットが、第１の値で
   あるとき、前記システムＲＡＳ信号を、読取りまたは書
   込み動作中に、第１のアクティブ・メモリＲＡＳ信号と
   して前記メモリに与えるステップと、 前記行アドレスの高次ビットが、第２の値であるとき、
   前記Ｙアドレスの高次ビットを、読取りまたは書込み動
   作中にアクティブになる第２のメモリＲＡＳ信号として
   与えるステップと、 前記列アドレスの高次アドレス・ビットが、第１の値で
   あるとき、前記システムＣＡＳ信号を、読取りまたは書
   込み動作中に、第１のアクティブ・メモリＣＡＳ信号と
   して前記メモリに与えるステップと、 前記列アドレスの高次ビットが、第２の値であるとき、
   前記Ｘアドレスの高次ビットを、読取りまたは書込み動
   作中にアクティブになる第２のメモリＣＡＳ信号として
   与えるステップと、 前記第１および第２のメモリＲＡＳ信号と、前記第１お
   よび第２のＣＡＳ信号とを、リフレッシュ動作中に前記
   メモリに与えるステップと、を含むことを特徴とする方
   法。
2. 【請求項２】前記リフレッシュ動作を、ＣＡＳ Ｂｅｆ
   ｏｒｅ ＲＡＳ（ＣＢＲ）リフレッシュとして実行する
   ことを特徴とする請求項１記載の方法。
3. 【請求項３】前記リフレッシュ動作を、隠れリフレッシ
   ュとして実行することを特徴とする請求項１記載の方
   法。
4. 【請求項４】前記リフレッシュ動作を、ＣＢＲリフレッ
   シュまたは隠れリフレッシュとして実行することを特徴
   とする請求項１記載の方法。
5. 【請求項５】アドレス空間または差込みソケットあたり
   Ｙ行アドレス・ビットおよび１つのシステムＲＡＳ信号
   と、Ｘ列アドレス・ビットおよび１つのＣＡＳ信号とを
   出力するメモリ・コントローラと、 Ｙ−１ビット行アドレスおよびＸ−１列アドレスを有す
   るＤＲＡＭチップを含むメモリと、 前記メモリ・コントローラから、前記システムＲＡＳ信
   号および前記行アドレスの高次アドレス・ビットを受取
   り、前記行アドレスの高次アドレス・ビットが、読取り
   または書込み動作中に第１の値を有するとき、アクティ
   ブになる前記システムＲＡＳ信号に応じて、第１のアク
   ティブ・メモリＲＡＳ信号を発生し、および前記システ
   ムＲＡＳ信号がアクティブであり、また、前記行アドレ
   スの高次ビットが、読取りまたは書込み動作中に第２の
   値であるとき、第２のメモリＲＡＳ信号を発生する論理
   回路とを備え、 前記列アドレスの高次アドレス・ビットが、第１の値で
   あるとき、前記システムＣＡＳ信号を、読取りまたは書
   込み動作中に、第１のアクティブ・メモリＣＡＳ信号と
   して前記メモリに与え、 前記列アドレスの高次ビットが、第２の値であるとき、
   前記Ｘアドレスの高次ビットを、読取りまたは書込み動
   作中にアクティブになる第２のメモリＣＡＳ信号として
   与え、 前記第１および第２のメモリＲＡＳ信号と、前記第１お
   よび第２のＣＡＳ信号とを、リフレッシュ動作中に前記
   メモリに与え、 前記メモリ・コントローラから、前記システムＣＡＳ信
   号および前記列アドレスの高次アドレス・ビットを受取
   り、前記行アドレスの高次アドレス・ビットが読取りま
   たは書込み動作中に第１の値を有するとき、アクティブ
   になる前記システムＣＡＳ信号に応じて、第１のアクテ
   ィブ・メモリＣＡＳ信号を発生し、および前記システム
   ＣＡＳ信号がアクティブであり、また、前記列アドレス
   の高次ビットが、読取りまたは書込み動作中に第２の値
   であるとき、第２のメモリＣＡＳ信号を発生し、 前記論理回路は、前記システムＲＡＳ信号がアクティブ
   のとき、リフレッシュ・サイクル中にアクティブである
   前記第１および第２のメモリＲＡＳ信号と、前記第１お
   よび第２のＣＡＳ信号とを発生する、ことを特徴とする
   コンピュータ・システム。
6. 【請求項６】前記論理回路は、ＣＢＲリフレッシュ中に
   アクティブである前記第１および第２のメモリＣＡＳ信
   号を駆動する回路を有することを特徴とする請求項５記
   載のコンピュータ・システム。
7. 【請求項７】前記論理回路は、隠れリフレッシュ中にア
   クティブである前記第１および第２のメモリＣＡＳ信号
   を駆動する回路を有することを特徴とする請求項５記載
   のコンピュータ・システム。
8. 【請求項８】前記論理回路は、集積回路チップ上に設け
   られていることを特徴とする請求項５記載のコンピュー
   タ・システム。