KR19980063558A - 시스템 신호를 한 어드레스 구성으로부터 다른 어드레스 구성으로 변환하기 위한 기술 - Google Patents

시스템 신호를 한 어드레스 구성으로부터 다른 어드레스 구성으로 변환하기 위한 기술 Download PDF

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Abstract

본 발명은 SIMM 또는 DIMM 상주 DRAM 상에서 CBR 및 은폐 리후레쉬를 가능케하는 방법 및 논리 회로를 제공하며, 단일 시스템 RAS 및 단일 시스템 CAS 모두가 DRAM 상의 정규 판독/기입 동작을 위해 다중 RAS 및 다중 CAS로 변환된다.

Description

시스템 신호를 한 어드레스 구성으로부터 다른 어드레스 구성으로 변환하기 위한 기술
본 출원은 1996년 2월 9일 출원되고 발명의 명칭이 High Density SIMM or DIMM with RAS Address Re-Mapping (Attorney Docket No. BU9-95-095)인 미합중국 출원번호 08/598,857호의 부분 계속 출원(continuation-in-part application)이다.
본 발명은 일반적으로 시스템 신호 및 어드레스를 DRAM 메모리 상에서 사용하기 위해 한 구성으로부터 다른 구성으로 변환하는 방법 및 장치에 관한 것이다. 특히, 본 발명은 단일 마스터 또는 시스템 RAS 신호 및 컴퓨터 시스템에 의해 발생된 로우 어드레스의 상위 비트를 메모리 어드레싱의 한 구성으로부터 2개의 RAS 신호로 변환하고, 시스템 CAS 신호 및 어드레스 비트를 다른 메모리 어드레싱 기법용 시스템에 사용할 수 있고 CBR 리후레쉬 및 은폐 리후레쉬 둘다를 지원하는 CAS 신호로 변환시키는 것에 관한 것이다.
고밀도 메모리 시스템은 많은 PC 서버(server) 및 워크스테이션 환경에서의 성능을 최대화시키기 위해 사용된다. 그러나, 어떤 기술적 향상을 이루기 위해서는 비용이 많이 들며, 어떤 구현을 위해서는 보다 상위의 기술을 사용할 수 있는 소정의 시스템 구성 대신에 비용이 적게 드는 기술을 사용하는 것이 바람직하다. 예를 들어, 64 메가(64-meg) 기술을 지원하는 시스템에 16 메가 칩을 사용하는 것이 때로는 바람직하다. 이러한 구성에서, 64 메가비트 (8Mx8) 칩을 사용하는 64 또는 72 비트 폭 데이터 버스가 사용될 수 있다. 시스템이 8Mx8 칩용으로 설계된 경우, JEDEC 표준은 12x11 어드레스 구조 (즉, 12개의 로우 어드레스 비트와 11개의 컬럼 어드레스 비트)용이다. 이러한 구조에서, 모든 64 또는 72 비트를 판독하는데 한개의 뱅크만이 요구되므로, 하나의 RAS 신호만이 요구된다.
그러나, 64 메가비트 칩은 3.3 볼트 기술을 이용하는데, 이 3.3 V 기술은 일반적으로 몇가지 이유로 비용이 많이 들고, 따라서 동일한 정보를 저장하는데 적은 수의 칩이 사용될 수 있고, 총계에 있어서 이들 적은 수의 칩은 5 볼트 기술에서 제조된 16 메가비트 칩을 사용하는 것보다 더 비싸다. 예를 들어, 8개의 8Mx8 칩은 32개의 4Mx4 칩에서 저장된 것과 동일한 양의 정보를 저장하기 위해 사용될 수 있다. 그러나, 소정의 마케팅 조건하에서, 32개의 4Mx4 칩이 8개의 8Mx8 칩보다 총계에 있어서 가격이 많이 저렴할 수 있으므로, 많은 응용에 있어서, 보다 많은 칩이 포함될지라도, 5 볼트 기술 및 4Mx4 칩을 사용하는 것이 바람직하다.
불행하게도, 동일한 어드레싱가능한 공간을 얻기 위해, 2개의 뱅크의 11 비트 로우 어드레스 x 11 비트 컬럼 어드레스(11/11)의 어드레스 구성을 갖지만 전체 범위를 작동시키기 위해서는 2개의 RAS 신호가 필요한 4Mx4 DRAM 칩이 요구된다. 달리 표현하면, 2개의 뱅크의 16개의 11x11 어드레스가능한 4Mx4 DRAM (전체 32개의 DRAM)이 1개의 뱅크의 12/11 어드레싱가능한 8Mx8 DRAM의 동등한 8M 어드레스 단계들을 제공하는데 필요하다. 또한, CAS의 어드레싱은 2개의 CAS 신호를 필요로 하고, 시스템은 하나만을 제공한다.
더욱이, 3.3 볼트를 이용한 8Mx8 기술을 위한 표준 리후레시(refresh) 기술은 CAS 비포 RAS (CAS Before RAS: CBR) 사이클이고 또한 종종 은폐 리후레쉬이다. 본 발명은 CBR 및 은폐 리후레쉬 구현과 관련되는 것이다
본 발명에 따르면, SIMM 또는 DIMM 상주 DRAM 상에서 CBR 및 은폐 리후레쉬를 가능케하는 방법 및 논리 회로가 제공되며, 여기서 단일 시스템 RAS 및 단일 시스템 CAS 모두가 DRAM 상의 정규 판독/기입 동작을 위해 다중 RAS 및 다중 CAS로 변환된다.
도 1은 본 발명에 따른 버스 및 애드-온(add-on) 메모리 카드와 퍼스널 컴퓨터의 상호 접속을 도시한 상위 도면.
도 2는 12/11 어드레스 구성을 갖는 64 메가바이트 저장 용량을 달성하기 위해 8Mx8 칩을 이용하는 DIMM (듀얼 인라인 메모리 모듈)의 구성의 다소 개략적인 블록도.
도 3은 64 메가바이트 저장 용량을 달성하기 위해 11/11의 어드레스 구성을 이용하는 DIMM 상의 32 4Mx4의 사용을 도시한 다소 개략적인 블록도.
도 4는 마스터 RAS로부터의 신호 구성 및 12/11 어드레스 구성을, 판독/기입 사이클 중에는 독립적으로 작동가능하고 CBR 리후레시 사이클 중에는 모두 작동가능한 2개의 메모리 RAS로 변환시키기 위한 ASIC 칩상의 논리 회로를 도시한 논리도.
도 5는 64 메가바이트 저장 용량을 달성하기 위하여 11/11 어드레스 구성을 이용하고 스택 내의 상부 및 하부 칩에 대응하는 2개의 개별 RAS 신호와 좌측 및 우측에 대응하는 2개의 개별 활성화 신호를 사용하는 DIMM 상의 적층 구성으로 되어 있는 72 4Mx4 칩들의 사용을 개략적으로 도시한 블록도.
도 6은 은폐 리후레쉬 동작을 위해 도 5의 DRAM 칩을 작동시키기 위한 신호의 타이밍도.
도 7은 신호 구성을 시스템 RAS 및 시스템 CAS로부터 2개의 개별 RAS 및 2개의 개별 CAS로 변환하고 CBR 리후레쉬 및 은폐 리후레쉬를 둘다 허용하기 위한 ASIC 칩 상의 논리 회로를 도시한 논리도.
도면의 주요 부분에 대한 부호의 설명
10: 프로세서
12: CPU 버스
14: 로컬 I/O 포트
16: 캐쉬 메모리
18: 펌웨어 서브시스템
20: 메모리 컨트롤러
22: 메모리 서브시스템
24: 확장 버스
26: DIMM
40a-40jj: DRAM 칩
78 : ASIC 칩
80, 82, 84, 86 : 수신기
90 : RAS 샘플 래치
92 : RAS 어드레스 래치
94, 102, 110 : 반전기
96 : CAS 샘플 래치
98 : CAS 어드레스 래치
100, 104, 106, 108, 112, 114, 120, 122, 128, 130 : NAND 게이트
105 : 지연 회로
124, 126, 132, 134 : 구동기
본 실시예는 메모리 기능을 제공하고 이를 제어하기 위해 다이너믹 랜덤 억세스 메모리(DRAM) 칩을 갖는 듀얼 인라인 메모리 모듈(Dual Inline Memory Modules: DIMM)과 함께 인텔 80386 또는 80486 또는 펜티엄 마이크로프로세서를 사용하는 IBM 퍼스널 컴퓨터의 환경에서 설명된다. 메모리 모듈은 또한 DIMM 대신에 싱글 인라인 메모리 모듈(Single Inline Memory Modules: SIMM)일 수 있는데, DIMM과 SIMM 간의 차이는 SIMM은 대향 접점이 함께 결합되는 접점들의 2개의 로우 (어셈블리의 각층 상에 하나씩)을 갖는다는 것이다. DIMM도 2개의 로우의 접점을 가지나, 이들은 함께 결합되지 않아, 동일한 물리적 공간내에 보다 많은 수의 고유 I/O를 가능하게 한다. 본 발명의 목적을 위해, SIMM과 DIMM은 기능적으로 동일하다. (SIMM 또는 DIMM은 흔히 DRAM, 및 SIMM 또는 DIMM 상의 모든 칩 및 회로들을 의미하는 DRAM 카드를 말한다). 본 설명의 목적을 위해, 시스템은 그것이 기입하는 데이터 바이트 각각에 대해 패리티 비트를 발생시키고, 또한 저장부로부터 판독된 패리티 정보를 판독 및 비교할 수 있는 CPU에 사용되는 것으로 설명되나, 상기 패리티 발생은 본 발명의 목적에는 필수적이지 않다.
도 1에서 알 수 있는 바와 같이, CPU 또는 시스템 버스(12)에 접속된 CPU(10)가 제공된다. CPU(10)에 의해 버스(12)에 기입되거나 버스(12)로부터 판독되는 데이터의 패리티를 발생하거나 체크하는 패리티 발생 및 체크 장치(13)이 제공된다. CPU 버스(12)는 또한 로컬 I/O 포트(14), 캐쉬 메모리(16) 및 펌웨어 또는 그와 관련된 다른 서브시스템(18)을 가질 수 있다. 메모리 컨트롤러(20)은 또한 이를 메모리 서브시스템(22)에, 그리고 확장 버스가 있는 경우에는 확장 버스(24)에 결합시키는 시스템 버스(12)에 접속된다. 메모리 서브시스템(12)는 전형적으로, 각각이 DRAM 칩을 구비한 하나 이상의 DIMM(26)(또는 SIMM)으로 구성된다. (DRAM은 리후레시 동작을 필요로 하지 않는 SRAM과는 반대로, 주기적 리후레시 동작을 필요로 한다). 설명된 시스템은 DRAM 칩의 구성 및 신호의 이용이 사용될 수 있는 시스템을 예시하나, 다른 시스템이 본 발명의 DRAM 구성을 갖는 SIMM 또는 DIMM과 함께 기능할 수 있다는 것을 이해하여야 한다.
표시된 바와 같이, CPU(10)은 버스(12)상에 데이터를 기입할 수 있는데, 이 데이터는 메모리 컨트롤러(20)에 의해 서브시스템(22) 내의 올바른 메모리 어드레스로 이송된다. CPU(10)에 의해 데이터를 기입할 때에, 패리티 비트는 패리티 에러가 있는지를 결정하기 위해 판독 사이클 중에 메모리 서브시스템(22)로부터 판독된 정보 상의 패리티를 또한 체크하는 패리티 발생 및 체크 장치(13)에 의해 메모리에 기입된 정보의 각 바이트에 대해 발생된다. 메모리 컨트롤러(20)은 또한 그 중 하나가 이 경우에 발생되는 로우 활성화 스트로브 (Row Activation Strobe : RAS), 컬럼 활성화 스트로브 (Column Activation Strobe : CAS), 기입 엔에이블 (WE) 및, 어떤 시스템에서는, 도시되지 않은 다른 것들 뿐만 아니라 출력 엔에이블 (OE) 및 바이트 선택 (BS)와 같은 필요한 신호들을 메모리 서브시스템(22)에 제공한다. 메모리 컨트롤러는 각 DIMM(26) 에/으로부터 데이터 및 패리티 둘다를 판독하고 기입한다. 본 발명은 많은 다른 형태의 요소들을 갖는 다양한 SIMM 또는 DIMM에 적용될 수 있으나, 본 명세서에 설명되는 바와 같이 단일 시스템 RAS (SYS RAS) 신호에 의해 작동되는 DRAM을 갖는 것으로 구성된 72 핀 SIMM 또는 168 핀 DIMM에 특히 유용하다.
이제 도 2를 참조하면, 9개의 8Mx8 DRAM 칩 및 168 핀 DIMM 구성을 사용하는 SIMM 또는 DIMM(26)의 하나의 전형적인 설계만이 도시된다. 종래에는, 이러한 구성은 데이터 핀으로서 64 핀 (즉, 핀 DQ0-DQ63)을 사용하고, 존재하는 경우 패리티 또는 ECC 비트 용의 8핀 (예를들어, DQ64-71)을 사용한다. 패리티 및/또는 ECC 비트가 존재하지 않거나 저장될 필요가 없으면, 9개 보다는 8개의 DRAM이 사용될 수 있다. 도 2에서 알 수 있는 바와 같이, DRAM(30a-30i)는 리후레시 사이클 중에 DRAM을 작동시키는 단일 RAS 뿐만 아니라, 판독 또는 기입 사이클 중에 단일 DIMM RAS 신호가 모든 DRAM을 작동시키는 구성으로 배열된다. 전형적으로, 이러한 구성의 시스템은 CAS 비포 RAS (CBR) 기능으로서 리후레시를 수행하나, RAS 온리 리후레시 (RAS Only Refresh: ROR) 또한 사용될 수 있다. 그러나, 본 발명은 CAS 비포 RAS 리후레시 동작을 사용하는 응용에 사용할 용도로 지정된다.
판독 또는 기입 사이클 중에, 칩은 어드레스 비트(A0-A11)로서 어드레스 버스(32) 상에 전달되는 12개의 로우 어드레스를 갖는 어드레스 버스에 의해 어드레싱된다. 상술한 바와 같이, DRAM(30a-30i)의 어드레싱가능한 구성은 12/11 즉, 12 로우 어드레스 x 11컬럼 어드레스이며, 각 DRAM 상의 메모리의 8 메가바이트의 저장을 가능하게 한다. 그러므로, 라인 (DQ0-DQ63)상에 있는 데이터를 저장하는데 사용되는 8개의 DRAM(30a-30h)는 64 메가바이트의 데이터를 저장할 수 있고, 반면, 나머지 DRAM 칩(30i)는 8 메가바이트의 ECC 비트를 저장할 수 있다. 물론, 다른 저장 구성이 사용될 수 있는데, 여기에서 패리트 또는 ECC가 바이트 단위(byte-by-byte)로 발생되는 경우에 적용되는 각각의 바이트와 함께, 데이터 바이트, 패리티 또는 ECC 비트가 저장된다. 상술한 바와 같이, DRAM(30a-30i)의 제조를 위해 사용되는 기술은 이러한 장치 밀도를 달성하기 위해 매우 미세한 라인 및 박막 산화물층을 사용하고; 따라서, 이들 및 다른 이유로 인해, 이들 칩은 비싸며, 이들이 기능하는 동안에는, 소정의 응용에 있어서도, 특히 트랜지스터의 게이트의 산화물 두께, 및 장치 크기에 있어서 미세한 공정 제어를 필요로 하지 않는 5 볼트 기술로 제조되는 비교적 덜 비싼 칩을 사용하는 것이 바람직하다. 더구나, 많은 시스템은 5 볼트 기술만을 지원한다.
이제 도 3을 참조하면, 64 메가 DIMM의 블록도가 도시된다. 도 3은 5 볼트 기술을 이용하여 생성될 수 있는 2개의 뱅크의 4Mx4 DRAM을 사용하여 64 메가바이트의 메모리 저장부가 어떻게 달성될 수 있는가를 도시하고 있다. 부가적인 4개의 4Mx4 칩은 필요한 경우 패리티 또는 ECC 비트를 저장하기 위해 제공된다. 상술한 바와 같이, 전체적으로, 소정의 마케팅 조건하에서 32개의 4Mx4 칩의 가격은 8개의 8Mx8 칩의 가격보다 훨씬 저렴할 수 있다. ECC 또는 패리티 비트용으로 8 메가바이트의 저장부 이외에 64 메가바이트의 메모리를 달성하기 위해서는, 2개의 뱅크의 4Mx4 DRAM(40a-40jj)가 제공된다. (칩의 몇개는 점 만으로 표시되나, 이들은 도시된 칩들과 동일한 구성이다). 칩(40a-40r)은 하나의 뱅크를 구성하고, 칩(40s-40jj)는 제2 뱅크를 구성한다. 칩은 각각 4Mx4 이기 때문에, 도 2에 도시된 8Mx8 구성의 1 칩과 동일한 저장 용량을 달성하기 위해 4개의 칩을 갖는 것이 요구된다. 더구나, 동일한 저장 깊이를 달성하기 위해, 4Mx4 구성의 칩들은 쌍을 구성하는 40a 및 40s, 쌍을 구성하는 40b 및 40t 내지 쌍을 구성하는 40r 및 40jj와 같이, 쌍으로 구성된다. 그러므로, 칩(40a, 40b, 40s 및 40t)는 8Mx8 구성을 이용하는 도 2에 도시된 실시예의 단일 칩(30a)와 동일한 양의 데이터를 저장한다.
그러나, 도 3에 도시된 바와 같이 사용된 4Mx4 칩으로 인해, 어드레싱가능한 구성은 11/11 (즉, 11 로우 어드레스와 11 컬럼 어드레스)이다. 더구나, 2개의 RAS 신호는 이러한 구성의 전체 작동가능한 범위를 어드레싱하는데 필요한데, RAS A는 칩 쌍의 1/2을 작동시키는데 필요하고, RAS B는 도 3에 도시된 칩 쌍의 다른 1/2을 작동시키는데 필요하다. 그러나, 앞서 설명된 바와 같이, 시스템의 메모리 컨트롤러(20)은 단지 단일 시스템 또는 마스터 RAS 신호를 발생시키고, 도 3에 도시된 메모리 구성은 DIMM 또는 SIMM 카드로 전달되는 단일 RAS 신호 만으로 동작할 수 없는데, 그 이유는 모든 4개의 칩의 작동은 판독 동작중에 데이터 경합(data contention)과 기입 동작중에는 (2개의 칩에서의) 데이터 열화(data corruption)를 동시에 발생시키기 때문이다 - 그 이유는 고유의 CAS 입력이 유용하지 않기 때문이다. 이를 치유하기 위해서, 도 4에 도시된 논리 회로는 시스템 메모리 컨트롤러(20)으로부터의 SYS RAS 뿐만 아니라, 상위 어드레스 비트(A11)을 수신하고, 이들을 2개의 RAS 활성화 신호 RAS A 및 RAS B로 변환시키는 ASIC 칩(46) 상에 제공되는데, 그 이유는 발생된 상위 어드레스 비트(A11)는 단지 11개의 로우 어드레스가 요구되듯이 (A0-A10), 도 3에 도시된 칩의 어드레싱 구조에서 요구되지 않기 때문이다. 그러므로, A11 신호를 부가적인 RAS 신호로 변환시킴으로써, 필요한 제2 RAS 신호가 제공될 수 있다. ASIC 칩 RAS 상의 논리로 인해, RAS A는 SYS RAS가 활성화되고 상위 비트(A11)이 0일 때 활성화 상태(active)이고, RAS B는 SYS RAS가 활성화되고 상위 비트(A11)이 1일때 활성화 상태이다. 다음에, RAS A는 장치(40a-40r)을 활성화시키고, RAS B는 장치(40s-40jj)를 활성화시킨다. 그러므로, 도 3에 도시된 4Mx4 DRAM의 어드레스 구조는 도 2에 도시된 8Mx8 DRAM의 12/11 보다는 11/11이기 때문에, 상위 어드레스 비트는 상위 비트가 1일 때 메모리 컨트롤러(20)에 의해 발생된 시스템 또는 마스터 RAS 신호에 의해 활성화되는 제2 RAS 신호로 변환될 수 있으므로, 도 3에 도시된 것과 같은 칩의 4Mx4 구성에 의해 요구된 2개의 RAS 신호가 효과적으로 제공된다. RAS A 및 RAS B의 상기 활성화는 판독 또는 기입 사이클과 관련되어 있다. 논리는 여기서 설명될 리후레시 사이클 중에 RAS A 및 RAS B 모두를 활성화시킨다.
이제 도 4를 참조하면, 상위 어드레스 비트(A11)을 제2 RAS 신호로 변환시키는 ASIC 칩(46) 상의 논리가 도시된다. 도 4에 도시된 바와 같이, 메모리 컨트롤러(20)으로부터의 신호는 ASIC 칩(46)에 전달되고, 상위 비트(A11)은 수신기(50)으로 전달되며, 마스터 또는 SYS RAS 신호는 수신기(54)에 전달되고, CAS 신호는 ASIC 칩(46) 상에서 모두 수신기(54)에 전달된다. 수신기(50)의 출력은 한 입력으로서 어드레스 래치(56)에 제공되고; 수신기(52)의 출력은 한 입력으로서 반전기(58)에 제공되며; 수신기(54)의 출력은 한 입력으로서 반전기(60)에 제공된다. 반전기(60)의 출력은 한 입력으로서 CBR (CAS 비포 RAS) 래치에 제공되고; 반전기(58)의 출력은 입력들로서 어드레스 래치(56) 및 CBR 래치(62)에 제공된다. 어드레스 래치(56)으로부터의 한 출력은 한 입력으로서 OR 게이트(64)에 제공되고, 어드레스 래치(56)의 다른 출력은 한 입력으로서 OR 게이트(66)에 제공된다. OR 게이트(64 및66)으로의 다른 입력은 CBR 래치(62)로부터의 출력으로서 제공된다. OR 게이트(64)으로부터의 출력은 NAND 게이트(68)로의 한 입력으로서 제공되고, OR 게이트(66)으로부터의 출력은 NAND 게이트(70)의 한 입력으로서 제공된다. NAND 게이트(68 및 70) 각각으로의 다른 입력들은 반전기(58)의 출력에 의해 제공된다. NAND 게이트(68 및 70)으로부터의 출력은 구동기(72 및 74)에 입력들로서 각각 제공되고, 그 출력들은 도 3에 도시된 DRAM 칩의 작동을 위해 RAS A 및 RAS B 신호를 제공하는데 사용된다.
CBR 래치의 목적은 리후레시 사이클 중에, 리후레시 사이클이 CBR 리후레시 사이클일 때 SIMM의 2개의 뱅크들이 리후레시될 수 있는 것을 보장하는 것인데, 이는 리후레시 사이클의 설명과 관련하여 이후 설명된다.
도 4의 회로의 동작은 다음과 같다: 본 설계에서, RAS 및 CAS 신호는 (지정에 대해서 바(bar)로 표시된 바와 같이) 활성화 LOW로 지정된다. 시스템 또는 마스터 RAS가 활성화 상태로 되고 LOW로 될 때, 이는 수신기(52)로 전달되는데, 이 수신기는 반전기(58)에 출력을 제공하고, NAND 게이트(68 및 70)에 HIGH 신호를 제공한다. 그러므로, NAND 게이트(68)로의 다른 입력이 HIGH 이면, NAND 게이트(68)은 활성화 LOW 신호를 출력하고, NAND 게이트(70)으로의 다른 입력이 HIGH 이면, NAND 게이트(70)은 활성화 LOW 신호를 출력한다.
먼저, 어드레스 비트(A11)이 1이라고 가정하자. 이 값은 어드레스 래치(56)에서 래치된다. (이 값이 어드레스 래치(56)에서 일단 래치되면, 어드레스 비트(A11)은 지정되어 있지 않고 전체 동작 중에 그 상태로 머무를 필요는 없다). 어드레스 래치에서 수신된 값이 1이기 때문에, 어드레스 래치(56)은 HIGH 신호를 OR 게이트(64)로 출력한다. ( 상의 로우 레벨은 D 입력이 Q 출력으로 전달하게 한다. 하이 레벨은 D의 상태를 래치하고 이것을 Q에 반영시킨다). 이것은 HIGH 신호이기 때문에, OR 게이트는 HIGH 신호를 NAND 게이트(68)로 출력한다. 시스템 또는 마스터 RAS가 LOW이기 때문에, 반전기(58)은 HIGH 신호를 NAND 게이트(68)로 출력한다. 그러므로, 2개의 HIGH 입력을 갖는 NAND 게이트(68)은 LOW 활성화 RAS A 신호를 출력한다. 어드레스 래치(56)으로부터 OR 게이트(64)로의 Q 출력이 HIGH이기 때문에, OR 게이트(66)으로의 반전 또는 출력은 LOW이다. 또한, CBR 래치가 작동되지 않기 때문에 (그 이유는 나중에 설명함), OR 게이트(66)으로의 입력 중 어느 것도 HIGH가 아니므로, NAND 게이트(70)은 SYS RAS로부터 HIGH 입력을 수신하나 OR 게이트(66)으로부터는 LOW 입력을 수신하므로, NAND 게이트(70)으로부터의 출력은 HIGH가 되는데, 이는 구동기(74)에 의해 제공된 RAS B가 HIGH이고 따라서 활성화 상태가 아니라는 것을 의미한다. 그러므로, SYS RAS가 되고 A11이 1일 때, RAS A는 활성화 RAS 신호로서 칩에 출력되고, RAS B는 활성화되지 않는다.
다음에, 상위 어드레스 비트(A11)이 0이고, 마스터 RAS 신호가 활성화 LOW라고 가정하자. 0이 어드레스 래치(56)에서 래치될 때, OR 게이트(64)로의 Q 출력은 LOW이다. 또한, 이 시점에서 CBR 래치로부터의 출력이 LOW이기 때문에 (여기서 설명됨), OR 게이트(64)로부터의 출력은 LOW이고, NAND 게이트(68)에 하나의 LOW 입력을 제공한다. NAND 게이트(68)로의 입력들 중의 하나가 LOW이기 때문에, 출력은 HIGH이므로, 활성화 RAS가 아닌 HIGH RAS A를 구성한다. 동시에 어드레스 래치(56)으로부터의 출력은 HIGH 신호로서 OR 게이트(66)에 제공된다 (이것은 래치(56)에서의 Q 신호의 출력의 반전이다). 그러므로, OR 게이트(66)으로의 입력들 중의 하나가 HIGH이기 때문에, OR 게이트(66)으로부터의 출력은 NAND 게이트(70)에서는 HIGH가 된다. 마스터 또는 SYS RAS 신호가 반전기(58)로부터의 HIGH 출력을 다른 입력으로서 NAND 게이트(70)에 제공하는 활성화 LOW 이기 때문에, NAND 게이트(70)으로부터의 LOW 출력이 발생되어 구동기(74)로부터의 활성화 RAS B를 구성한다.
그러므로, 어드레스 비트(A11)이 1이고 SYS RAS가 활성화될 때, RAS A는 활성화된다. 어드레스 비트(A11)이 0이고 SYS RAS가 활성화될 때, RAS B가 활성화된다.
상기 설명은 리후레시 사이클이 아니라 판독/기입 사이클에 관하여 설명되었음을 알 수 있다. (RAS가 LOW로 하강하기 전에 CAS 신호가 LOW로 하강하는) CBR 리후레시 사이클에서, CAS 신호가 LOW로 하강하고 RAS 이전에 하강할 때, 이것은 CBR 래치(62)에서 래치되고 래치(62)로부터 OR 게이트(64 및 66)으로 HIGH 신호로서 출력된다. OR 게이트(64 및 66)로부터의 HIGH 신호는 NAND 게이트(68 및 70)에 HIGH 신호로서 출력된다. 그 다음 SYS RAS가 하강할 때, 반전기(58)은 NAND 게이트(68 및 70)의 다른 입력들로서 HIGH 신호를 제공하므로, 구동기(72 및 74)를 통해 활성화 LOW로서 RAS A 및 RAS B를 활성화시키는 NAND 게이트(68 및 70)으로부터의 활성화 LOW 출력을 제공한다.
그러므로, 도 3에 도시된 SIMM 또는 DIMM 구성으로의 입력은 시스템 또는 마스터 RAS가 판독 또는 기입 사이클 중에 활성화 상태로 될 때, 상위 어드레스 비트(A11)이 1인 경우, RAS A는 활성화되고; 상위 어드레스 비트(A11)이 0인 경우, RAS B가 활성화되도록 된다. 사이클이 RAS 전에 활성화 상태로 되는 CAS에 의해 특성화되는 CBR 리후레시 사이클인 경우에, RAS A 및 RAS B는 모두 리후레시 동작을 위해 활성화된다.
상기 설명된 것은 근본적으로 상기 출원 번호 08/598,857호에서 설명된 것이며, 여기에서 아키텍쳐는 2개 뱅크의 4 메가 x 4 구성으로 대체되는 1개 뱅크의 8 메가 x 8 구성이다. 본 발명은 16 메가 x 4 구성을 이용하는데, 단일 뱅크의 18개의 16 메가 x 4 DRAM 칩은 4개 뱅크의 18개의 4 메가 x 4 DRAM 칩으로 대체된다.
도 5, 도 6 및 도 7을 참조하면, 본 발명의 실시예가 도시되고, 여기에서 DRAM은 어드레스 공간 또는 플러그형 소켓당 하나의 SYS RAS가 2개의 상이한 RAS로 변환되고, 또한 시스템 CAS (SYS CAS)는 2개의 개별 CAS로 변환되도록 구성되며, 논리는 종래의 CBR (CAS before RAS) 리후레쉬 또한 은폐 리후레쉬 둘다를 가능케한다. 종래 CBR은 이미 설명되었고 더 상세하게 설명될 필요는 없다. 은폐 리후레쉬와 관련하여, 시스템 상의 특정 DRAM 카드는 은폐 리후레쉬로서 알려진 것을 제공하도록 구성된다. 은폐 리후레쉬에서, 판독 또는 기입 사이클 중 어느 하나의 종료시에, RAS는 판독 또는 기입 사이클의 끝에서 종래에서와 같이 비활성화 HIGH로 되지만, CAS는 활성화 LOW로 유지된다. 특정 시간 주기, 정상적으로 60-80 나노초 후에, RAS는 다시 LOW로 구동되고, CAS는 계속 LOW로 남아 있으며, CAS가 LOW로 남아 있고 RAS가 LOW로 되기 때문에, 리후레쉬가 수행된다. 이러한 은폐 리후레쉬는 SYS CAS가 모든 CAS 라인에 대해서 DRAM 카드 상의 CAS로 변환되는 구성에서 작동이 잘 된다. 그러나, 특정 구성에서, SYS CAS는 하나는 CAS 레프트(left) (CAS L)로 알려져 있고 다른 하나는 CAS 라이트(right) (CAS R)로 알려져 있는 2개의 개별 CAS로 변환되어, 공지된 바와 같이 카드 상의 DRAM의 특정 구성에 대해 판독 및 기입된다. 정규 판독 또는 기입 동작에서, CAS 레프트 또는 CAS 라이트 신호만이 RAS가 활성화 상태일 때 판독/기입 동작 중에 활성화 상태이다. 따라서, 은폐 리후레쉬가 실행되면, 활성화된 CAS만이 정상적으로 활성화 상태를 유지하고, 따라서 RAS가 활성화 상태가 되면, 리후레쉬는 판독/기입 사이클 중에 CAS가 활성화됨에 따라, DRAM의 레프트 또는 라이트 구성을 통해서만 발생할 수 있다. 그러나, 은폐 리후레쉬에서는, 위치될 장소와 무관하게, 리후레쉬가 소정의 칩에서 일어날 수 있도록 은폐 리후레쉬 중에는 모든 CAS 라인들이 활성화될 필요가 있다. 리후레쉬 중에는, 데이터가 DRAM 내부로 또는 외부로 전송되지 않기 때문에 데이터 경합 또는 열화와는 관련이 없다.
도 5는 DRAM 카드를 도시하는 블록도인데, 여기에서 마스터 또는 SYS RAS가 수신되어 2개의 개별 출력 RAS로 변환되며, SYS CAS가 수신되어 2개의 개별 CAS로 변환되며, 판독/기입 동작을 위해 2개의 상이한 RAS 및 2개의 상이한 CAS를 이용하는 DRAM 카드 상의 DRAM 칩의 구성이 도시된다. 이는 다중화된 12-핀 RAS 신호 (핀 A0-A11) 및 10-핀 CAS 신호 (핀 A0-A9)를 사용하는 다중화된 13-핀 RAS 신호 (핀 A0-12) 및 11-핀 CAS 신호 (핀 A0-A10) DRAM 칩의 동작을 에뮬레이트하기 위한 것이다. 따라서, RAS 신호 용의 상위 핀(핀 A12) 및 CAS 신호 용의 상위 핀(핀 A10)은 유효 DRAM 어드레스가 아니다. 도 5에 도시된 바와 같이, 복수개의 DRAM 칩들이 있다. DRAM 칩들은 적층된 칩 구성의 4개의 로우들로 배열된다. 제1 로우는 DRAM 칩 D0-T 및 D0-B (T는 DRAM 상부를 나타내고 B는 DRAM 하부를 나타냄) 내지 D8-T 및 D8-B을 포함한다. 모든 칩들은 데이터 입력 이외에, 다른 것들과 마찬가지로 CAS, RAS, 기입 엔에이블 (WE) 및 출력 엔에이블 (OE) 신호를 수신한다. D18-T 및 D18-B 내지 D26-T 및 D26-B로 지정된 DRAM 칩의 제2 로우는 제1 로우에 인접하여 배열된다. D9-T 및 D9-B 내지 D17-T 및 D17-B로 지정된 DRAM 칩의 제3 로우는 제2 로우에 인접하여 배열된다. 칩의 제4 로우, 즉 D27-T 및 D27-B 내지 D35-T 및 D35-B는 제3 로우에 인접하여 배치된다. 모든 DRAM 칩들은 ASIC 칩(78)로부터 RAS 신호 및 CAS 신호를 수신한다. 종래에 의하면, T자가 붙은 DRAM 칩은 상부 칩으로서 지정되어 있고 RAS T 신호에 의해 활성화되며, B자가 붙은 DRAM 칩은 하부 칩으로서 지정되어 있고 RAS B 신호에 의해 활성화되며, ASIC 칩(78)로부터의 이들 2개의 신호는 핀(A12) 상의 입력과 함께 SYS RAS 신호를 이미 설명된 RAS T 또는 RAS B 신호로 변환시키므로써 제공된다. 1개의 컬럼으로 배열되어 있는 DRAM 칩, 즉 D0-T 및 D0-B 내지 D8-T 및 D8-B, 및 3개의 컬럼으로 배열되어 있는 DRAM 칩, 즉 D9-T 및 D9-B 내지 D17-T 및 D17-B는 CAS 레프트 (CAS L) 신호에 의해 활성화되고, 2개 및 4개의 컬럼으로 배열되어 있는 칩, 즉 D18-T 및 D18-B 내지 D26-T 및 D26-B와 D27-T 및 D27-B 내지 D35-T 및 D35-B는 ASIC 칩(78)로부터의 CAS 라이트 (CAS R) 신호에 의해 활성화되는데, 이 신호는 CAS R 또는 CAS L 신호를 활성화시키기 위해 CAS 신호용 상위 비트인 핀(A10) 상의 값과 함께 ASIC 칩(78) 내로 입력되는 SYS CAS로부터 유래된다.
정규 판독/기입 동작 중에, SYS RAS는 SYS CAS 이전에 활성화 상태로 된다. 어느 것이든지 RAS (RAS T 또는 RAS B)가 활성화 상태로 되고 이어서 어느 것이든지 CAS (CAS L 또는 CAS R)이 활성화 상태로 되어도, 특정 그룹의 칩은 판독/기입 동작을 위해 활성화된다. 예를 들면, RAS T 및 CAS L이 활성화 상태로 되면, 칩 D0-T, D1-T, D2-T, D3-T, D4-T, D5-T, D6-T, D7-T, D8-T, D9-T, D10-T, D11-T, D12-T, D13-T, D14-T, D15-T, D16-T 및 D17-T는 판독/기입 동작을 위해 활성화된다.
도 6을 참조하면, ASIC 칩(78)으로부터의 SYS CAS, SYS RAS와 CAS 및 RAS의 타이밍도가 도시되는데, 이는 은폐 리후레쉬가 어떻게 본 발명에 따라 달성되는지를 도시한다. 이들 신호를 제공하기 위한 논리에 관한 설명은 도 7을 참조하여 설명된다.
도 6에 도시된 바와 같이, SYS RAS는 활성화 상태로 된다 (이 실시예에서는, 활성화 신호는 LOW 신호이다). SYS RAS가 LOW 상태로 됨에 이어서, SYS CAS는 LOW 상태로 되고, 이는 정규 판독/기입 사이클을 나타낸다. 도시된 경우에서, SYS RAS가 LOW 상태로 되면, RAS B는 핀(A12)로부터의 입력에 근거하여 ASIC 칩(78)로부터 LOW 상태로 된다. 다른 경우에서 판독이 RAS T에 대해서 행해질 수 있으나, 이 경우에 RAS B는 선택된 것임을 알 수 있다. SYS RAS가 LOW 상태로 됨에 이어서, SYS CAS는 LOW 상태로 되고, 이 경우에 핀(A10) 상의 값에 근거하여 LOW 상태로 되는 CAS R이 선택된다. CAS L은 선택되지 않으며, HIGH 또는 비활성화 상태로 남아 있게 된다. 다시, 레프트 또는 라이트가 선택되었지만, 설명을 목적으로 기술되는 경우에서, CAS L은 선택이 해제된다. 판독 또는 기입 동작은 도면에서 도시된 바와 같이 SYS RAS가 HIGH 상태로 될 때 종료되지만, SYS RAS가 HIGH 상태로 된 이후에 SYS CAS가 LOW 상태로 LOW 상태로 남아 있으면, 이는 은폐 리후레쉬 동작이 행해질 수 있음을 나타낸다. 은폐 리후레쉬는 SYS RAS가 다시 LOW 상태로 될 때 모든 활성화 CAS 및 RAS 라인 상에서 행해진다. 전형적으로, 이는 60-80 나노초 이후에 행해지는데, 이는 DRAM의 내부 회로에 충분한 충전 시간을 제공한다. SYS RAS가 제2 시간에 있으면, 은폐 리후레쉬는 CAS 및 RAS가 선택된 어드레스에서 둘다 LOW 상태에 있는 경우의 모든 DRAM 칩 상에서 행해진다. 그러나, 도면에서 도시되고 설명된 바와 같이, CAS R 라인만이 LOW 또는 활성화 상태로 구동되는 반면, CAS L 라인은 HIGH 또는 비활성화 상태이다. 따라서, 은폐 리후레쉬가 이러한 조건하에서 수행되는 경우, CAS R 상의 칩만이 리후레쉬되고, CAS L 상의 칩은 리후레쉬되지 않으므로, 리후레쉬 동작에서는 칩의 1/2을 배제한다. 모든 칩에 리후레쉬를 제공하기 위해서, 선택되지 않은, 또는 이 경우에 CAS L 라인은, SYS RAS가 HIGH 상태로 된 후에 및 은폐 리후레쉬를 수행하기 위해 다시 LOW 상태로 구동되기 전에 LOW 상태로 구동된다. 의도되지 않은 결과를 방지하기 위해서, CAS L 라인은 SYS RAS가 약 20 나노초 동안 HIGH 상태로 유지된 후에 LOW 상태로 구동된다. 또한, SYS RAS가 은폐 리후레쉬를 위해 LOW 상태로 구동되면, RAS B 및 RAS T 라인 둘다는 또한 LOW 상태로 구동되어, 리후레쉬는 모든 칩 상에서 수행될 수 있다. 이런 경우, CAS 비포 RAS 리후레쉬 사이클 (CBR)은 종래 방식대로 동작하고 기술된 바와 같이 모든 라인을 LOW 상태로 구동시킨다. 리후레쉬가 완료된 이후에, SYS CAS가 HIGH 상태로 되는데, 이는 CAS R 및 CAS L 둘다를 HIGH 상태로 구동시켜 리후레쉬 동작을 완료시키게 한다. SYS RAS가 HIGH 또는 비활성화 상태로 되면, RAS B 및 RAS T는 또한 HIGH 또는 비활성화 상태로 되어, 다음 사이클을 대비한다.
판독/기입, CAS 비포 RAS 및 은폐 리후레쉬 동작들을 수행하기 위한 논리는 도 7에서 ASIC 칩(78) 상에 도시된다. 입력들은 SYS RAS, 핀(A12) 상의 값, SYS CAS 및 핀(A10) 상의 값이다. 상술한 바와 같이, 핀(A12)로부터의 신호는 HIGH 또는 LOW이고, 마스터 RAS (또는 SYS RAS)를 RAS T 또는 RAS B로 변환하는데 사용된다. 마찬가지로, 핀(A10) 상의 어드레스 비트는 SYS CAS를 CAS L 또는 CAS R 신호로 변환하는데 사용되는데, 이에 대해서는 논리와 관련하여 기술된다. SYS RAS 신호는 수신기(80)으로 전달되고, 핀(A12)는 수신기(82)에 접속되며, SYS CAS 신호는 수신기(84)에 전달되고, 핀(A10) 상의 어드레스는 수신기(86)에 전달된다. 수신기(80, 82, 84 및 86)은 시스템 신호를 ASIC 칩(78) 상에 사용하기에 적절한 신호로 변환하는데 사용된다.
수신기(80)으로부터의 신호는 한 입력으로서 RAS 샘플 래치(90)에 전달된다. 이러한 래치(90)은 구성적으로 D 플립/플롭이다. 이러한 래치는 사이클이 CBR인지 아닌지를 판정한다. 사이클이 CBR이면, 리후레쉬는 CBR로서 행해진다. 사이클이 CBR이 아니면, 사이클은 RAS 비포 CAS를 갖는 정규 판독/기입 사이클로서 처리된다. 수신기(82)로부터의 신호는 RAS 어드레스 래치(92)의 D 핀에 전달된다. 수신기(84)로부터의 신호는 입력으로서 반전기(94)에 전달되고, 그 출력은 CAS 샘플 래치(96)의 D 핀에 전달되는데, 상기 래치(96)은 D 플립/플롭이며 은폐 리후레쉬의 가능성을 판정한다. 수신기(86)으로부터의 출력은 CAS 어드레스 래치(98)의 D 핀에 전달된다.
수신기(80)으로부터의 출력은 또한 입력으로서 반전기(102)에 제공되며 RAS 어드레스 래치(92)의 핀에 인가되고 CAS 샘플 래치(96)의 상승 에지 클럭 핀에 인가된다. 수신기(80)으로부터의 출력은 또한 한 입력으로서 3 입력 NAND 게이트(100)에 인가된다. 반전기(94)로부터의 출력은 입력으로서 CAS 샘플 래치(96)의 D 입력에 뿐만 아니라, RAS 샘플 래치(90)의 상승 에지 클럭 핀에 인가된다. 래치(90)으로부터의 Q 출력은 다른 입력으로서 NAND 게이트(100)에 인가되고, NAND 게이트(100)으로의 제3 입력은 수신기(84)로부터 나온다. 수신기(80)으로부터의 출력은 또한 한 입력으로서 NAND 게이트(104)에 제공되고, 수신기(84)로부터의 출력은 다른 입력으로서 래치(98)의 핀으로의 입력에 뿐만 아니라, NAND 게이트(104)에 인가되며, NAND 게이트(104)로의 제3 입력은 래치(96)의 Q 출력 핀으로부터 나온다.
래치(96)으로부터의 출력은 입력으로서 20-나노초 지연 회로(105)에 제공된다. 래치(96)의 핀의 출력은 또한 한 입력으로서 3 입력 NAND 게이트(106) 및 3 입력 NAND 게이트(108)로의 한 입력에 제공된다. NAND 게이트(106 및 108)로의 제2 입력은 래치(90) 상의 핀으로부터 나온다. NAND 게이트(106)으로의 제3 입력은 래치 어드레스(92) 상의 핀으로부터 나오고, NAND 게이트(108)로의 제3 입력은 래치(92) 상의 핀으로부터 제공된다. 수신기(84)로부터의 출력은 또한 입력으로서 반전기(110)에 제공된다. 래치(90) 상의 핀으로부터의 출력은 또한 3 입력 NAND 게이트(112)로의 한 입력 및 3 입력 NAND 게이트(114)로의 한 입력으로서 제공된다. 20-나노초 지연 회로(105)로부터의 출력은 2개의 NAND 게이트(112 및 114)로의 제2 입력으로서 제공된다. NAND 게이트(112)로의 제3 입력은 래치(98) 상의 Q 핀으로부터 나온다. NAND 게이트(114)로의 제3 입력은 래치(98) 상의 핀으로부터 나온다. 반전기(102) 및 NAND 게이트(106)으로부터의 출력들은 2 입력 NAND 게이트(120)으로의 입력들로서 제공되고, 반전기(102) 및 NAND 게이트(108)로부터의 출력은 2 입력 NAND 게이트(122)으로의 입력들로서 제공된다. NAND 게이트(120)으로부터의 출력은 RAS T 또는 RAS 상부 신호를 제공하는 구동기(124)로의 입력으로서 제공된다. NAND 게이트(122)로부터의 출력은 구동기(126)으로의 입력에 제공되는데, 그 출력은 상기 구동기(126)은 RAS B 또는 RAS 하부 신호 출력을 제공한다. 반전기(110)으로부터의 출력은 한 입력으로서 NAND 게이트(128 및 130) 각각에 제공된다. NAND 게이트(112)로부터의 출력은 NAND 게이트(130)으로의 다른 입력을 제공한다. NAND 게이트(128)로부터의 출력은 구동기(132)로의 입력을 제공하는데, 상기 구동기(132)는 출력으로서 CAS L 또는 CAS 레프트 신호를 제공하고, 게이트(130)으로부터의 출력은 구동기(134)로의 입력을 제공하며, 그 입력은 CAS R 신호를 제공한다.
NAND 게이트(100)으로부터의 출력은 리셋으로서 래치(90) 상의 리셋 핀에 제공되고, NAND 게이트(104)로부터의 출력은 래치(96) 상의 리셋 핀에 입력으로서 제공된다.
도 7의 논리 회로의 동작
도 7의 논리 회로의 동작을 설명하는데 있어서, SYS RAS 및 SYS CAS가 활성화 LOW일 때 그러한 논리가 설계되기 위한 특정 구성이 있다는 것을 상기해야 한다. 또한, 래치(90 및 96)은 D 플립/플롭이며, Q 상의 래치는 그 래치에 상승 에지 클럭 핀을 제공하는 신호의 상승 에지 펄스의 검출시에 D 입력 상에 있는 값을 출력한다. RAS 샘플 래치(90)의 경우에 있어서, 상승 에지 클럭 핀은 반전기(94)를 통해 SYS CAS로부터 나오고, 래치(96) 상에서는 SYS RAS로부터 나온다.
정규 판독/기입 동작
논리를 참조하면, 정규 판독 또는 기입 사이클이 먼저 기술된다. 판독 또는 기입 사이클 중에, SYS RAS 신호는 SYS CAS 신호가 활성화 상태로 되기 전에 활성화 상태로 되거나 하강한다. 그러므로, RAS 신호가 하강하면, 이는 수신기(80)에 의해 수신되고, 반전기(102)로의 입력으로서 제공되며, 그 출력은 NAND 게이트(120)에 한 HIGH 입력을 제공하고 래치(92)의 핀과 래치(90)의 D 핀에 한 HIGH 입력을 제공한다. 래치(90)의 핀 로부터 NAND 게이트(106, 108, 110 및 112)로의 출력은 HIGH인데, 그 이유는 래치(90 및 96)의 모든 사이클의 끝이 후술되는 바와 같이 리셋되기 때문이다. 그러나, A12 라인은 그 위에 하나의 1 또는 하나의 0을 갖는다. 만약, A12 라인이 하나의 1을 갖는다면, Q 핀은 NAND 게이트(106)에 HIGH 신호를 출력하고, 핀은 NAND 게이트(108)에 LOW 신호를 출력한다. 따라서, NAND 게이트(108)이 하나의 LOW 신호를 갖기 때문에, 반전기(102)로부터의 HIGH 출력과 결합되어 RAS B 라인을 활성화시키는 NAND 게이트(122)로 HIGH 신호 출력을 제공한다. 따라서, RAS B 라인은 미리 활성화되어 있고 CAS 활성화를 대기한다.
CAS 활성화는 다음과 같다. SYS CAS가 하강하면, 반전기(94)는 신호를 반전시키고 HIGH 입력을 래치(96)에 제공한다. 반전기(110)을 통하는 LOW SYS CAS는 HIGH 신호를 NAND 게이트(128 및 130)에 제공한다. A10 라인은 HIGH 또는 LOW를 갖는데, 즉 그 위에 하나의 1 또는 하나의 0을 갖는다. 만약, A10 라인이 하나의 1을 갖는다면, 로부터의 출력은 NAND 게이트(114)에 대해서는 LOW인데, 이는 CAS R을 활성화시키는 NAND 게이트(130)에 포지티브 출력을 발생시킨다. 따라서, RAS T 및 CAS R 판독/기입 동작이 초기화되었다. 정규 판독 또는 기입 동작 중에, RAS T 및 CAS R이 활성화되면, NAND 게이트(108 및 112)로의 모든 입력은 HIGH이므로, 게이트(122 및 128)에 반전된 LOW 신호를 제공하고 따라서 이들 게이트는 활성화되지 않게 한다.
판독/기입 사이클에 대한 유사한 분석은 A10 HIGH 및 LOW와 A12 HIGH 및 LOW의 4개의 조합 모두에 대해서 수행될 수 있으므로, 칩의 4개의 상이한 구간 중 하나에 대해 판독/기입 사이클의 가능성을 제공한다.
CBR 리후레쉬
다음, CBR 리후레쉬 사이클 (은폐 리후레쉬 아님)이 개시됨을 가정하자. 이 경우, SYS CAS는 SYS RAS가 하강하기 전에 하강하거나 활성화 상태로 된다. 이런 경우, 하강 이후의 SYS CAS는 반전기(110)을 통해 NAND 게이트(128 및 130)에 HIGH 신호를 제공되어, 한 HIGH 입력을 NAND 게이트(128)에 제공하고 한 HIGH 입력을 NAND 게이트(130)에 제공한다. 하강 SYS CAS는 또한 래치(90)의 클럭 입력 핀에 상승 에지를 제공한다. SYS RAS 입력이 아직 하강되지 않았기 때문에, HIGH는 래치(90)의 D 입력에 존재하므로, HIGH 값은 래치(90)의 Q 핀 상에서 래치된다. 이러한 HIGH 값은 래치(90)의 핀으로부터 NAND 게이트(106, 108, 112 및 114)로의 LOW 입력으로서 출력되므로, NAND 게이트(120, 122, 128 및 130)에 포지티브 입력을 제공한다. 또한, CAS가 LOW로 되면, NAND 게이트(128 및 130)의 다른 입력은 CAS L 및 CAS R을 LOW 또는 활성화 상태로 구동시키는 반전기(110)으로부터 전달된 신호로부터 HIGH로 된다. SYS RAS가 LOW로 되자마자, 게이트(120 및 122)의 입력은 HIGH로 되어, RAS T 및 RAS B 신호가 활성화 상태로 되기 위해 필요한 다른 HIGH 입력을 제공한다. SYS RAS가 LOW 또는 활성화 상태로 되면, RAS T alc RAS B는 활성화 상태이고 CAS L 및 CAS R은 이미 활성화 상태로 되었으므로; RAS 및 CAS 모두는 CBR 리후레쉬에 필요한 대로 활성화 상태이다.
은폐 리후레쉬
상술한 바와 같이, 은폐 리후레쉬는 판독 또는 기입 사이클의 끝에서 발생하며, SYS RAS가 비활성화 상태로 될 때 SYS CAS를 활성화 상태로 남기고 SYS RAS가 다시 활성화 상태로 된 이후에까지 SYS CAS를 활성화 상태로 유지하므로써 달성된다. 은폐 리후레쉬는 다음과 같이 달성된다.
정규 판독/기입 사이클의 끝 바로 전에, SYS RAS는 활성화 상태이고 RAS T 또는 RAS B 중 어느 하나가 활성화 상태이며, SYS CAS는 활성화 상태이고 CAS L 또는 CAS R 중 어느 하나가 활성화 상태임을 상기해야 한다. 판독 또는 기입 사이클의 종료시에, SYS RAS는 비활성화 상태로 된다. 이것이 NAND 게이트(120 및 122)로부터 HIGH 신호를 제거하기 때문에, RAS T 및 RAS B는 둘다 비활성화 상태로 된다. 그러나, SYS RAS가 비활성화 또는 HIGH로 되면 SYS CAS는 LOW 또는 활성화 상태이며, RAS 펄스의 상승 에지는 래치(96)에서 감지되어, Q 상에서 값을 그 곳에 래칭한다. CAS가 활성화 상태이기 때문에, 반전기(94)는 래치(96)의 D 핀 상에 HIGH 신호를 배정한다. 이러한 HIGH 신호는 핀 상의 LOW 신호로서 20-나노초 지연 회로(105)에 출력된다. 이러한 20 나노초 지연이 끝나면, 이러한 LOW 신호는 NAND 게이트(112 및 114)에 인가되므로, NAND 게이트(128 및 130) 각각에 한 입력으로서 HIGH 신호를 출력한다. SYS CAS가 LOW이기 때문에, 반전기(110)은 다른 HIGH 신호를 NAND 게이트(128 및 130) 각각에 제공하므로, 활성화 CAS L 및 CAS R을 제공한다. SYS RAS가 하강하면, 상술한 바와 같이 약 60 내지 80 나노초 이후에 반전기(102)는 HIGH 신호를 NAND 게이트(120 및 122) 각각의 한 게이트에 제공한다. 래치(96)으로부터의 출력 핀은 또한 NAND 게이트(106 및 108)에 LOW 신호를 제공한다. 따라서, 가 LOW일 때 NAND 게이트(106 및 108)로부터의 출력은 NAND 게이트(120 및 122) 각각으로의 HIGH 신호이다. SYS RAS가 다시 LOW로 되면, 다른 HIGH 출력들은 반전기(102)로부터 NAND 게이트(120 및 122)에 제공되므로, RAS T 및 RAS B를 활성화 상태로 구동시킨다. CAS L 및 CAS R이 이미 활성화 상태로 구동되었기 때문에, 유효 은폐 리후레쉬 동작은 DIMM 상의 모든 DRAM에 발생할 수 있다.
모든 DRAM 사이클의 끝에서, RAS 및 CAS 둘다는 비활성화 HIGH로 복귀된다. 이로 인해, 수신기(80 및 84)는 HIGH 신호를 2개의 3 입력 NAND 게이트(100 및 104)의 2개의 입력에 인가한다. RAS 샘플 래치(90)이 세트되면 (즉, Q는 HIGH), 게이트(100)의 제3 입력은 HIGH로 되어, 출력을 LOW로 만드는데, 이는 래치(90)을 리셋시킨다. CAS 샘플 래치(96)이 세트되면 (즉, Q는 HIGH), 게이트(104)의 제3 입력은 HIGH로 되어, 출력을 LOW로 만들고 래치(96)을 리셋시킨다. 따라서, 소정 사이클의 끝에서, RAS 및 CAS가 둘다 비활성화 HIGH로 복귀되면, RAS 샘플 래치(90) 및 CAS 샘플 래치(96) 둘다는 이들이 이전 사이클 중에 세트된 경우에 자동적으로 리셋된다. ADR 래치(92 및 98)은 데이터만을 포함하고 상태 정보는 포함하지 않으므로, 리셋되지 않는다.
지금까지, 본 발명의 양호한 실시예가 설명되었다. 그러나, 상기 설명은 단지 예에 불과하고 본 명세서에 설명된 특정 실시예로 제한되지 않으며, 다양한 재구성, 수정 및 대체가 청구된 본 발명의 진정한 정신을 벗어나지 않고서 이루어질 수 있다.

Claims (8)

  1. Y 로우 어드레스 비트들과 하나의 시스템 RAS 신호를 어드레스 공간 또는 플러그형 소켓당 출력하고 X 컬럼 어드레스 비트들과 하나의 CAS 신호를 출력하는 메모리 컨트롤러로부터의 신호로 컴퓨터 시스템 내의 메모리의 동작을 제어하는 방법에 있어서,
    상기 메모리는 Y-1 비트 로우 어드레스들과 X-1 컬럼 어드레스들을 갖는 DRAM 칩들로 구성되고, 각각 제1 및 제2 RAS 신호들에 의해 작동되는 제1 및 제2 RAS 부로 나누어지며, 제1 및 제2 CAS 신호들에 의해 작동되는 제1 및 제2 CAS 부로 나누어지고, 상기 방법은
    상기 로우 어드레스 신호의 상위 어드레스 비트가 제1 값일 때에만, 판독 또는 기입 동작 중에 상기 메모리에 상기 시스템 RAS 신호를 활성화 메모리 RAS 신호로서 제공하는 단계;
    상기 로우 어드레스 신호의 상기 상위 비트가 제2 값일 때에만, 판독 또는 기입 동작 중에 활성화되는 제2 메모리 RAS 신호로서 상기 Y 어드레스의 상위 비트를 제공하는 단계;
    상기 컬럼 어드레스 신호의 상위 어드레스 비트가 제1 값일 때에만, 판독 또는 기입 동작 중에 상기 메모리에 상기 시스템 CAS 신호를 활성화 메모리 CAS 신호로서 제공하는 단계;
    상기 컬럼 어드레스 신호의 상기 상위 비트가 제2 값일 때에만, 판독 또는 기입 동작 중에 활성화되는 제2 메모리 CAS 신호로서 상기 X 어드레스의 상위 비트를 제공하는 단계; 및
    리후레시 동작중에 상기 제1 및 제2 메모리 RAS 신호들과 상기 제1 및 제2 CAS 신호들 모두를 메모리에 제공하는 단계
    를 포함하는 메모리 동작 제어 방법.
  2. 제1항에 있어서, 상기 리후레시 동작은 CAS 비포 RAS 리후레시(CAS before RAS(CBR) refresh)로서 수행되는 메모리 동작 제어 방법.
  3. 제1항에 있어서, 상기 리후레쉬 동작은 은폐 리후레쉬(hidden refresh)로서 수행되는 메모리 동작 제어 방법.
  4. 제1항에 있어서, 상기 리후레쉬 동작은 CBR 리후레쉬 또는 은폐 리후레쉬로서 수행되는 메모리 동작 제어 방법.
  5. 컴퓨터 시스템에 있어서,
    Y 로우 어드레스 비트들과 하나의 시스템 RAS 신호를 어드레스 공간 또는 플러그형 소켓당 출력하고 X 컬럼 어드레스 비트들과 하나의 CAS 신호를 출력하는 메모리 컨트롤러;
    Y-1 비트의 로우 어드레스들과 X-1 비트의 컬럼 어드레스들을 갖는 DRAM 칩들을 구비하는 메모리; 및
    상기 메모리 컨트롤러로부터 마스터 RAS 신호 및 상기 로우 어드레스의 상위 어드레스 비트를 수신하고, 상기 로우 어드레스의 상기 상위 비트가 판독/기입 동작 중에 제1 값을 가질 때에만 활성화되는 상기 마스터 RAS 신호에 응답하여 제1 메모리 활성화 RAS 신호를 발생시키며, 상기 마스터 RAS가 활성화 상태일 때 그리고 상기 로우 어드레스의 상기 상위 비트가 판독/기입 동작 중에 제2 값일 때에만 제2 메모리 활성화 RAS 신호를 발생시키는 논리 회로를 포함하고,
    상기 컬럼 어드레스 신호의 상위 어드레스 비트가 제1 값일 때에만 판독 또는 기입 동작 중에 상기 메모리에 상기 시스템 CAS 신호를 활성화 메모리 CAS 신호로서 제공하고;
    상기 컬럼 어드레스 신호의 상기 상위 비트가 제2 값일 때에만, 상기 X 어드레스의 상위 비트를 판독 또는 기입 동작 중에 활성화되는 제2 메모리 CAS 신호로서 제공하고;
    리후레시 동작중에 상기 제1 및 제2 메모리 RAS 신호들과 상기 제1 및 제2 CAS 신호들 모두를 메모리에 제공하고;
    상기 메모리 컨트롤러로부터 상기 마스터 CAS 신호 및 상기 컬럼 어드레스의 상위 어드레스 비트를 수신하고, 상기 컬럼 어드레스의 상기 상위 비트가 판독/기입 동작 중에 제1 값을 가질 때에만 활성화되는 상기 마스터 RAS 신호에 응답하여 제1 메모리 활성화 CAS 신호를 발생시키며, 상기 마스터 CAS가 활성화 상태일 때 그리고 상기 컬럼 어드레스의 상기 상위 비트가 판독/기입 동작 중에 제2 값일 때에만 제2 메모리 활성화 RAS 신호를 발생시키며;
    상기 논리 회로는 상기 시스템 RAS가 활성화 상태일 때 리후레시 사이클 중에 2개의 메모리 RAS 신호들과 2개의 메모리 CAS 신호들 모두를 활성화 상태로 발생시키는 회로를 구비하는 컴퓨터 시스템.
  6. 제5항에 있어서, 상기 논리 회로는 CBR 리후레쉬 중에 2개의 메모리 CAS 신호들을 활성화 상태로 구동시키는 회로를 포함하는 컴퓨터 시스템.
  7. 제5항에 있어서, 상기 논리 회로는 은폐 리후레쉬 중에 2개의 메모리 CAS 신호들을 활성화 상태로 구동시키는 회로를 포함하는 컴퓨터 시스템.
  8. 제5항에 있어서, 상기 논리 회로는 집적회로 칩 상에 배치되는 컴퓨터 시스템.
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