JPH11203197A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH11203197A JPH11203197A JP1342298A JP1342298A JPH11203197A JP H11203197 A JPH11203197 A JP H11203197A JP 1342298 A JP1342298 A JP 1342298A JP 1342298 A JP1342298 A JP 1342298A JP H11203197 A JPH11203197 A JP H11203197A
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- address
- data
- signal
- latch unit
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Abstract
(57)【要約】
【解決手段】 ＤＲＡＭ１１およびＤＲＡＭ３１を有す
る２バンク構成のインタリーブ方式のメモリシステムに
おいて、メモリ書込動作の場合、偶数アドレスおよびそ
のデータを、アドレスラッチユニット１２およびデータ
ラッチユニット１３により一時的に保持し、奇数アドレ
スおよびそのデータを、アドレスラッチユニット３２お
よびデータラッチユニット３３により一時的に保持する
ように構成する。 【効果】 連続するアドレスのデータのメモリ書込時間
を従来のメモリシステムの略半分にすることができ、連
続しないアドレスのデータの場合でも、ＣＰＵ１を早く
開放することができるので、メモリ書込速度を向上させ
ることができる。
る２バンク構成のインタリーブ方式のメモリシステムに
おいて、メモリ書込動作の場合、偶数アドレスおよびそ
のデータを、アドレスラッチユニット１２およびデータ
ラッチユニット１３により一時的に保持し、奇数アドレ
スおよびそのデータを、アドレスラッチユニット３２お
よびデータラッチユニット３３により一時的に保持する
ように構成する。 【効果】 連続するアドレスのデータのメモリ書込時間
を従来のメモリシステムの略半分にすることができ、連
続しないアドレスのデータの場合でも、ＣＰＵ１を早く
開放することができるので、メモリ書込速度を向上させ
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、連続するアドレス
が順次に割り当てられた複数のメモリバンクを有するイ
ンタリーブ方式のメモリシステムに関する。
が順次に割り当てられた複数のメモリバンクを有するイ
ンタリーブ方式のメモリシステムに関する。
【０００２】
【従来の技術】従来、高速のメモリ読出動作を実現する
メモリシステムとして、インタリーブ方式のメモリシス
テムが知られている。インタリーブ方式のメモリシステ
ムでは、複数のメモリバンクに順次に連続するアドレス
が割り当てられる。これらのメモリバンクから連続する
アドレスのデータを読み出す場合には、１回の読出動作
で各バンクに順次にアクセスし、見かけ上、メモリの読
出速度を向上させる。
メモリシステムとして、インタリーブ方式のメモリシス
テムが知られている。インタリーブ方式のメモリシステ
ムでは、複数のメモリバンクに順次に連続するアドレス
が割り当てられる。これらのメモリバンクから連続する
アドレスのデータを読み出す場合には、１回の読出動作
で各バンクに順次にアクセスし、見かけ上、メモリの読
出速度を向上させる。
【０００３】例えば、偶数アドレスが割り当てられたバ
ンク０と奇数アドレスが割り当てられたバンク１とを有
する２バンク構成のメモリシステムでは、連続するアド
レスのデータを読み出す場合、バンク０およびバンク１
が交互にアクセスされる。このとき、あるアドレスのデ
ータがバンク０から取り込まれる間に、次のアドレスが
バンク１に入力され、次のアドレスのデータがバンク１
から取り込まれる間に、その次のアドレスがバンク０に
入力される。この結果、バンク０およびバンク１のデー
タが連続的に読み出される。したがって、アドレスが連
続するデータのアクセス時間は、アドレスが連続しない
データのアクセス時間と比較して略半分となり、見かけ
上のアクセス速度が向上する。
ンク０と奇数アドレスが割り当てられたバンク１とを有
する２バンク構成のメモリシステムでは、連続するアド
レスのデータを読み出す場合、バンク０およびバンク１
が交互にアクセスされる。このとき、あるアドレスのデ
ータがバンク０から取り込まれる間に、次のアドレスが
バンク１に入力され、次のアドレスのデータがバンク１
から取り込まれる間に、その次のアドレスがバンク０に
入力される。この結果、バンク０およびバンク１のデー
タが連続的に読み出される。したがって、アドレスが連
続するデータのアクセス時間は、アドレスが連続しない
データのアクセス時間と比較して略半分となり、見かけ
上のアクセス速度が向上する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
インタリーブ方式のメモリシステムにあっては、各バン
クにアドレス順にデータを書き込む場合には、それぞれ
のメモリの書き込みのための十分な時間が得られないた
め、読出時のように各バンクを連続的にアクセスするこ
とができず、書込速度を向上させることができなかっ
た。
インタリーブ方式のメモリシステムにあっては、各バン
クにアドレス順にデータを書き込む場合には、それぞれ
のメモリの書き込みのための十分な時間が得られないた
め、読出時のように各バンクを連続的にアクセスするこ
とができず、書込速度を向上させることができなかっ
た。
【０００５】
【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉複数のメモリバンクと、上記複数のメモリバ
ンクをアクセスするためのアドレスを出力する制御部
と、上記制御部により出力されたアドレスを入力し、上
記制御部と協働して上記複数のメモリバンクを制御する
バスコントローラと、上記複数のメモリバンクのそれぞ
れに対応して設けられ、上記バスコントローラの制御信
号に基づいて上記メモリバンクに入力されるアドレスを
一時的に保持するアドレス保持回路と、上記複数のメモ
リバンクのそれぞれに対応して設けられ、上記バスコン
トローラの制御信号に基づいて上記メモリバンクに入力
されるデータを一時的に保持するデータ保持回路とを備
えたことを特徴とするメモリシステム。
するため次の構成を採用する。 〈構成１〉複数のメモリバンクと、上記複数のメモリバ
ンクをアクセスするためのアドレスを出力する制御部
と、上記制御部により出力されたアドレスを入力し、上
記制御部と協働して上記複数のメモリバンクを制御する
バスコントローラと、上記複数のメモリバンクのそれぞ
れに対応して設けられ、上記バスコントローラの制御信
号に基づいて上記メモリバンクに入力されるアドレスを
一時的に保持するアドレス保持回路と、上記複数のメモ
リバンクのそれぞれに対応して設けられ、上記バスコン
トローラの制御信号に基づいて上記メモリバンクに入力
されるデータを一時的に保持するデータ保持回路とを備
えたことを特徴とするメモリシステム。
【０００６】〈構成２〉複数のメモリバンクと、上記複
数のメモリバンクをアクセスするためのアドレスを出力
する制御部と、上記制御部により出力されたアドレスを
入力し、上記制御部と協働して上記複数のメモリバンク
を制御するバスコントローラと、上記複数のメモリバン
クのうち奇数アドレスが割り当てられたメモリバンクに
対応して設けられ、上記バスコントローラの制御信号に
基づいて上記メモリバンクに入力されるアドレスを一時
的に保持するアドレス保持回路と、上記複数のメモリバ
ンクのそれぞれに対応して設けられ、上記バスコントロ
ーラの制御信号に基づいて上記メモリバンクに入力され
るデータを一時的に保持するデータ保持回路とを備えた
ことを特徴とするメモリシステム。
数のメモリバンクをアクセスするためのアドレスを出力
する制御部と、上記制御部により出力されたアドレスを
入力し、上記制御部と協働して上記複数のメモリバンク
を制御するバスコントローラと、上記複数のメモリバン
クのうち奇数アドレスが割り当てられたメモリバンクに
対応して設けられ、上記バスコントローラの制御信号に
基づいて上記メモリバンクに入力されるアドレスを一時
的に保持するアドレス保持回路と、上記複数のメモリバ
ンクのそれぞれに対応して設けられ、上記バスコントロ
ーラの制御信号に基づいて上記メモリバンクに入力され
るデータを一時的に保持するデータ保持回路とを備えた
ことを特徴とするメモリシステム。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 《具体例１》 〈構成〉図１は本発明に係る具体例１のメモリシステム
の構成を示すブロック図である。図１に示すように、こ
のメモリシステムは、バンク０を構成するＤＲＡＭ（dy
namic random access memory）１１およびバンク１を構
成するＤＲＡＭ３１を有する２バンク構成のインタリー
ブ方式のメモリシステムである。
例を用いて説明する。 《具体例１》 〈構成〉図１は本発明に係る具体例１のメモリシステム
の構成を示すブロック図である。図１に示すように、こ
のメモリシステムは、バンク０を構成するＤＲＡＭ（dy
namic random access memory）１１およびバンク１を構
成するＤＲＡＭ３１を有する２バンク構成のインタリー
ブ方式のメモリシステムである。
【０００８】ＤＲＡＭ１１およびＤＲＡＭ３１は、とも
に３２ビット構成のＤＲＡＭであり、ＣＰＵ（central
processing unit ）１およびバスコントローラ２により
制御される。ＤＲＡＭ１１およびＤＲＡＭ３１には、後
述するように、１ワード単位の連続するアドレスが交互
に割り当てられており、ＤＲＡＭ１１には、偶数アドレ
スが割り当てられ、ＤＲＡＭ３１には、奇数アドレスが
割り当てられている。ＤＲＡＭ１１およびＤＲＡＭ３１
の単体のアドレスは、Ａ２２〜Ａ３の２０ビットで表さ
れる。
に３２ビット構成のＤＲＡＭであり、ＣＰＵ（central
processing unit ）１およびバスコントローラ２により
制御される。ＤＲＡＭ１１およびＤＲＡＭ３１には、後
述するように、１ワード単位の連続するアドレスが交互
に割り当てられており、ＤＲＡＭ１１には、偶数アドレ
スが割り当てられ、ＤＲＡＭ３１には、奇数アドレスが
割り当てられている。ＤＲＡＭ１１およびＤＲＡＭ３１
の単体のアドレスは、Ａ２２〜Ａ３の２０ビットで表さ
れる。
【０００９】ＣＰＵ１は、いわゆる３２ビットＣＰＵで
あり、アドレスバス４を通してＤＲＡＭ１１およびＤＲ
ＡＭ３１にアドレスを出力し、該当するアドレスのデー
タをデータバス５を通してＤＲＡＭ１１およびＤＲＡＭ
３１と授受する。データバス５は、ＣＰＵ１に接続され
るとともに、後述するデータラッチユニット１３および
データラッチユニット３３にそれぞれ接続されている。
あり、アドレスバス４を通してＤＲＡＭ１１およびＤＲ
ＡＭ３１にアドレスを出力し、該当するアドレスのデー
タをデータバス５を通してＤＲＡＭ１１およびＤＲＡＭ
３１と授受する。データバス５は、ＣＰＵ１に接続され
るとともに、後述するデータラッチユニット１３および
データラッチユニット３３にそれぞれ接続されている。
【００１０】アドレスバス４は、３２本のアドレス信号
線Ａ０〜Ａ３１および１０本のアドレス信号線ＲＡ０〜
９により構成される。アドレス信号線Ａ０〜Ａ３１は、
ＣＰＵ１に接続されるとともに、バスコントローラ２に
接続され、さらにＡ３〜Ａ２２の２０本のアドレス信号
線が分岐点Ｐ１で分岐されてマルチプレクサ３の入力端
子に接続されている。アドレス信号線ＲＡ０〜ＲＡ９
は、マルチプレクサ３の出力端子に接続されるととも
に、後述するアドレスラッチユニット１２およびアドレ
スラッチユニット３２に接続されている。
線Ａ０〜Ａ３１および１０本のアドレス信号線ＲＡ０〜
９により構成される。アドレス信号線Ａ０〜Ａ３１は、
ＣＰＵ１に接続されるとともに、バスコントローラ２に
接続され、さらにＡ３〜Ａ２２の２０本のアドレス信号
線が分岐点Ｐ１で分岐されてマルチプレクサ３の入力端
子に接続されている。アドレス信号線ＲＡ０〜ＲＡ９
は、マルチプレクサ３の出力端子に接続されるととも
に、後述するアドレスラッチユニット１２およびアドレ
スラッチユニット３２に接続されている。
【００１１】ＣＰＵ１は、アドレス信号線Ａ１３〜Ａ２
２にＤＲＡＭ１１およびＤＲＡＭ３１のロウアドレスを
出力するとともに、アドレス信号線Ａ３〜Ａ１２にＤＲ
ＡＭ１１およびＤＲＡＭ３１のカラムアドレスを出力す
る。また、ＣＰＵ１は、アドレス信号線Ａ２にバンク切
換信号を出力し、アドレス信号線Ａ０およびＡ１にＤＲ
ＡＭ１１およびＤＲＡＭ３１の１ワードが４バイトのデ
ータをバイト単位でアクセスするための信号を出力す
る。マルチプレクサ３は、入力端子を通して入力された
ロウアドレスおよびカラムアドレスを選択的に切り換え
てＤＲＡＭ１１およびＤＲＡＭ３１に出力する。
２にＤＲＡＭ１１およびＤＲＡＭ３１のロウアドレスを
出力するとともに、アドレス信号線Ａ３〜Ａ１２にＤＲ
ＡＭ１１およびＤＲＡＭ３１のカラムアドレスを出力す
る。また、ＣＰＵ１は、アドレス信号線Ａ２にバンク切
換信号を出力し、アドレス信号線Ａ０およびＡ１にＤＲ
ＡＭ１１およびＤＲＡＭ３１の１ワードが４バイトのデ
ータをバイト単位でアクセスするための信号を出力す
る。マルチプレクサ３は、入力端子を通して入力された
ロウアドレスおよびカラムアドレスを選択的に切り換え
てＤＲＡＭ１１およびＤＲＡＭ３１に出力する。
【００１２】ＣＰＵ１は、コントロールバス６を介して
バスコントローラ２と接続されており、バスコントロー
ラ２との間で各種の制御信号を授受する。ＣＰＵ１から
バスコントローラ２には、 request 信号、 r／w信号お
よびburst 信号が出力される。request 信号は、外部に
対するアクセスの要求を表す負論理の信号である。r／w
信号は、request 信号とともに用いられ、Ｈ（high）レ
ベルのとき、外部からデータを読み込む動作を表し、Ｌ
（low ）レベルのとき、外部にデータを書き込む動作を
表す。burst 信号は、連続するアドレスのデータのアク
セスを表す負論理の信号である。バスコントローラ２か
らＣＰＵ１には、ready信号が出力される。ready信号
は、データバス５上のデータが有効であることを表す負
論理の信号である。
バスコントローラ２と接続されており、バスコントロー
ラ２との間で各種の制御信号を授受する。ＣＰＵ１から
バスコントローラ２には、 request 信号、 r／w信号お
よびburst 信号が出力される。request 信号は、外部に
対するアクセスの要求を表す負論理の信号である。r／w
信号は、request 信号とともに用いられ、Ｈ（high）レ
ベルのとき、外部からデータを読み込む動作を表し、Ｌ
（low ）レベルのとき、外部にデータを書き込む動作を
表す。burst 信号は、連続するアドレスのデータのアク
セスを表す負論理の信号である。バスコントローラ２か
らＣＰＵ１には、ready信号が出力される。ready信号
は、データバス５上のデータが有効であることを表す負
論理の信号である。
【００１３】バスコントローラ２は、アドレス信号線Ａ
０〜Ａ２２を通して入力されたアドレス信号線をデコー
ドし、コントロールバス６を介して授受される制御信号
に基づいてＤＲＡＭ１１、アドレスラッチユニット１
２、データラッチユニット１３、ＤＲＡＭ３１、アドレ
スラッチユニット３２およびデータラッチユニット３３
を制御する。
０〜Ａ２２を通して入力されたアドレス信号線をデコー
ドし、コントロールバス６を介して授受される制御信号
に基づいてＤＲＡＭ１１、アドレスラッチユニット１
２、データラッチユニット１３、ＤＲＡＭ３１、アドレ
スラッチユニット３２およびデータラッチユニット３３
を制御する。
【００１４】バスコントローラ２は、ＲＡＳ（row addr
ess strobe）信号線２０を介してＤＲＡＭ１１およびＤ
ＲＡＭ３１に接続されるとともに、ＣＡＳ（column add
ressstrobe ）信号線群２１を介してＤＲＡＭ１１に接
続され、ＣＡＳ信号線群４１を介してＤＲＡＭ３１に接
続されている。ＣＡＳ信号線群２１は、４本のＣＡＳ０
信号線からなり、ＤＲＡＭ１１の図示しないメモリセル
アレーの３２ビット（１ワード）のデータに対応し、各
ＣＡＳ信号線は、それぞれ８ビットのデータに対応す
る。ＣＡＳ信号線群４１は、ＣＡＳ信号線群２１と同様
の構成であり、４本のＣＡＳ１信号線からなる。バスコ
ントローラ２は、ＣＡＳ信号線群２１の各ＣＡＳ０信号
を選択的にアサートすることによりＤＲＡＭ１１にバイ
ト単位にアクセスするとともに、ＣＡＳ信号線群４１の
各ＣＡＳ１信号を選択的にアサートすることによりＤＲ
ＡＭ３１にバイト単位にアクセスすることができる。
ess strobe）信号線２０を介してＤＲＡＭ１１およびＤ
ＲＡＭ３１に接続されるとともに、ＣＡＳ（column add
ressstrobe ）信号線群２１を介してＤＲＡＭ１１に接
続され、ＣＡＳ信号線群４１を介してＤＲＡＭ３１に接
続されている。ＣＡＳ信号線群２１は、４本のＣＡＳ０
信号線からなり、ＤＲＡＭ１１の図示しないメモリセル
アレーの３２ビット（１ワード）のデータに対応し、各
ＣＡＳ信号線は、それぞれ８ビットのデータに対応す
る。ＣＡＳ信号線群４１は、ＣＡＳ信号線群２１と同様
の構成であり、４本のＣＡＳ１信号線からなる。バスコ
ントローラ２は、ＣＡＳ信号線群２１の各ＣＡＳ０信号
を選択的にアサートすることによりＤＲＡＭ１１にバイ
ト単位にアクセスするとともに、ＣＡＳ信号線群４１の
各ＣＡＳ１信号を選択的にアサートすることによりＤＲ
ＡＭ３１にバイト単位にアクセスすることができる。
【００１５】バスコントローラ２は、アドレスラッチ信
号線２２を通してアドレスラッチユニット１２に負論理
のＡＬ０信号を出力するとともに、アドレスラッチ信号
線４２を通してアドレスラッチユニット３２に負論理の
ＡＬ１信号を出力する。バスコントローラ２は、データ
ラッチ信号線２３を通してデータラッチユニット１３に
負論理のＤＬ０信号を出力するとともに、データラッチ
信号線４３を通してデータラッチユニット３３に負論理
のＤＬ１信号を出力する。
号線２２を通してアドレスラッチユニット１２に負論理
のＡＬ０信号を出力するとともに、アドレスラッチ信号
線４２を通してアドレスラッチユニット３２に負論理の
ＡＬ１信号を出力する。バスコントローラ２は、データ
ラッチ信号線２３を通してデータラッチユニット１３に
負論理のＤＬ０信号を出力するとともに、データラッチ
信号線４３を通してデータラッチユニット３３に負論理
のＤＬ１信号を出力する。
【００１６】アドレスラッチユニット１２は、アドレス
信号線ＲＡ０〜ＲＡ９を通してＤＲＡＭ１１に入力され
るアドレスを一時的に保持するものであり、複数の透過
性のラッチ回路を有する。各ラッチ回路は、アドレスラ
ッチ信号線２２のＡＬ０信号がネゲート状態（Ｈレベ
ル）の場合には、入力されたアドレスをそのまま出力
し、ＡＬ０信号がアサートされた場合には、入力端の最
新のアドレスを出力端に保持する。アドレスラッチユニ
ット３２は、アドレスラッチユニット１２と同様の構成
であり、アドレス信号線ＲＡ０〜ＲＡ９を通してＤＲＡ
Ｍ３１に入力されるアドレスを一時的に保持する。アド
レスラッチユニット３２は、アドレスラッチ信号線２２
のＡＬ０信号がネゲート状態（Ｈレベル）の場合には、
入力されたアドレスをそのまま出力し、ＡＬ０信号がア
サートされた場合には、入力端の最新のアドレスを出力
端に保持する。
信号線ＲＡ０〜ＲＡ９を通してＤＲＡＭ１１に入力され
るアドレスを一時的に保持するものであり、複数の透過
性のラッチ回路を有する。各ラッチ回路は、アドレスラ
ッチ信号線２２のＡＬ０信号がネゲート状態（Ｈレベ
ル）の場合には、入力されたアドレスをそのまま出力
し、ＡＬ０信号がアサートされた場合には、入力端の最
新のアドレスを出力端に保持する。アドレスラッチユニ
ット３２は、アドレスラッチユニット１２と同様の構成
であり、アドレス信号線ＲＡ０〜ＲＡ９を通してＤＲＡ
Ｍ３１に入力されるアドレスを一時的に保持する。アド
レスラッチユニット３２は、アドレスラッチ信号線２２
のＡＬ０信号がネゲート状態（Ｈレベル）の場合には、
入力されたアドレスをそのまま出力し、ＡＬ０信号がア
サートされた場合には、入力端の最新のアドレスを出力
端に保持する。
【００１７】データラッチユニット１３は、アドレスラ
ッチユニット１２と同様の構成であり、データバス５を
通してＤＲＡＭ１１に入力されるデータを一時的に保持
する。データラッチユニット１３は、データラッチ信号
線２３のＤＬ０信号がネゲート状態の場合には、入力さ
れたデータをそのまま出力し、ＤＬ０信号がアサートさ
れた場合には、入力端の最新のデータを出力端に保持す
る。
ッチユニット１２と同様の構成であり、データバス５を
通してＤＲＡＭ１１に入力されるデータを一時的に保持
する。データラッチユニット１３は、データラッチ信号
線２３のＤＬ０信号がネゲート状態の場合には、入力さ
れたデータをそのまま出力し、ＤＬ０信号がアサートさ
れた場合には、入力端の最新のデータを出力端に保持す
る。
【００１８】データラッチユニット３３は、データラッ
チユニット１３と同様の構成であり、データバス５を通
してＤＲＡＭ３１に入力されるデータを一時的に保持す
る。データラッチユニット３３は、データラッチ信号線
４３のＤＬ１信号がネゲート状態の場合には、入力され
たアドレスをそのまま出力し、ＤＬ１信号がアサートさ
れた場合には、入力端の最新のアドレスを出力端に保持
する。
チユニット１３と同様の構成であり、データバス５を通
してＤＲＡＭ３１に入力されるデータを一時的に保持す
る。データラッチユニット３３は、データラッチ信号線
４３のＤＬ１信号がネゲート状態の場合には、入力され
たアドレスをそのまま出力し、ＤＬ１信号がアサートさ
れた場合には、入力端の最新のアドレスを出力端に保持
する。
【００１９】ＤＲＡＭ１１は、ＲＡＳ信号線２０のＲＡ
Ｓ信号がアサートされた場合、アドレス信号線ＲＡ０〜
ＲＡ９上のロウアドレスをアドレスラッチユニット１２
を介して入力し、ＣＡＳ信号線群２１のＣＡＳ０信号が
アサートされた場合、アドレス信号線ＲＡ０〜ＲＡ９上
のカラムアドレスをアドレスラッチユニット１２を介し
て入力し、対応する図示しないメモリセルを選択する。
ＤＲＡＭ１１は、メモリ読出サイクルの場合には、選択
されたメモリセルからデータを読み出し、データラッチ
ユニット１３を介してデータバス５に出力し、メモリ書
込サイクルの場合には、データラッチユニット１３によ
り出力されたデータを取り込み、選択されたメモリセル
にデータを書き込む。
Ｓ信号がアサートされた場合、アドレス信号線ＲＡ０〜
ＲＡ９上のロウアドレスをアドレスラッチユニット１２
を介して入力し、ＣＡＳ信号線群２１のＣＡＳ０信号が
アサートされた場合、アドレス信号線ＲＡ０〜ＲＡ９上
のカラムアドレスをアドレスラッチユニット１２を介し
て入力し、対応する図示しないメモリセルを選択する。
ＤＲＡＭ１１は、メモリ読出サイクルの場合には、選択
されたメモリセルからデータを読み出し、データラッチ
ユニット１３を介してデータバス５に出力し、メモリ書
込サイクルの場合には、データラッチユニット１３によ
り出力されたデータを取り込み、選択されたメモリセル
にデータを書き込む。
【００２０】同様に、ＤＲＡＭ３１は、ＲＡＳ信号線２
０のＲＡＳ信号がアサートされた場合、アドレス信号線
ＲＡ０〜ＲＡ９上のロウアドレスをアドレスラッチユニ
ット３２を介して入力し、ＣＡＳ信号線群４１のＣＡＳ
１信号がアサートされた場合、アドレス信号線ＲＡ０〜
ＲＡ９上のカラムアドレスをアドレスラッチユニット３
２を介して入力し、対応する図示しないメモリセルを選
択する。ＤＲＡＭ３１は、メモリ読出サイクルの場合に
は、選択されたメモリセルからデータを読み出し、デー
タラッチユニット３３を介してデータバス５に出力し、
メモリ書込サイクルの場合には、データラッチユニット
３３により出力されたデータを取り込み、選択されたメ
モリセルにデータを書き込む。
０のＲＡＳ信号がアサートされた場合、アドレス信号線
ＲＡ０〜ＲＡ９上のロウアドレスをアドレスラッチユニ
ット３２を介して入力し、ＣＡＳ信号線群４１のＣＡＳ
１信号がアサートされた場合、アドレス信号線ＲＡ０〜
ＲＡ９上のカラムアドレスをアドレスラッチユニット３
２を介して入力し、対応する図示しないメモリセルを選
択する。ＤＲＡＭ３１は、メモリ読出サイクルの場合に
は、選択されたメモリセルからデータを読み出し、デー
タラッチユニット３３を介してデータバス５に出力し、
メモリ書込サイクルの場合には、データラッチユニット
３３により出力されたデータを取り込み、選択されたメ
モリセルにデータを書き込む。
【００２１】図２は図１に示されたメモリシステムのア
ドレスを説明する説明図である。図２に示すように、Ｃ
ＰＵ１から出力される偶数のアドレスＡ２２〜Ａ０をＮ
で表し、その下位４ビットＡ３〜Ａ０を００００Ｂ（Ｂ
は２進数表現）で表すものとする。前述のように、Ａ
１、Ａ０の下位２ビットは、１ワードのデータをバイト
単位で指定するために使用される。また、Ａ２は、バン
ク切換に使用され、Ａ２が０のときには、ＤＲＡＭ１１
（バンク０）が選択され、Ａ２が１のときには、ＤＲＡ
Ｍ３１（バンク１）が選択される。
ドレスを説明する説明図である。図２に示すように、Ｃ
ＰＵ１から出力される偶数のアドレスＡ２２〜Ａ０をＮ
で表し、その下位４ビットＡ３〜Ａ０を００００Ｂ（Ｂ
は２進数表現）で表すものとする。前述のように、Ａ
１、Ａ０の下位２ビットは、１ワードのデータをバイト
単位で指定するために使用される。また、Ａ２は、バン
ク切換に使用され、Ａ２が０のときには、ＤＲＡＭ１１
（バンク０）が選択され、Ａ２が１のときには、ＤＲＡ
Ｍ３１（バンク１）が選択される。
【００２２】ＤＲＡＭ１１およびＤＲＡＭ３１の単体の
１ワード単位のアドレスは、Ａ３以上のアドレス、Ａ２
２〜Ａ３により表されるが、バンク切換のＡ２によりイ
ンタリーブされる、すなわち連続的なアドレスが割り当
てられる。したがって、ＣＰＵ１により出力されるアド
レスを１ワード毎に表すと、アドレスＮの次のアドレス
は（Ｎ＋４）、その次のアドレスは（Ｎ＋８）で表され
る。
１ワード単位のアドレスは、Ａ３以上のアドレス、Ａ２
２〜Ａ３により表されるが、バンク切換のＡ２によりイ
ンタリーブされる、すなわち連続的なアドレスが割り当
てられる。したがって、ＣＰＵ１により出力されるアド
レスを１ワード毎に表すと、アドレスＮの次のアドレス
は（Ｎ＋４）、その次のアドレスは（Ｎ＋８）で表され
る。
【００２３】〈動作〉図３は図１に示された具体例１の
メモリシステムのメモリ書込動作を示すタイミングチャ
ートである。各信号は、clock 信号の立ち上がりに同期
して動作するものとする。アドレスバスは、アドレスバ
ス４上のアドレスを、データバスは、データバス５上の
データを表す。
メモリシステムのメモリ書込動作を示すタイミングチャ
ートである。各信号は、clock 信号の立ち上がりに同期
して動作するものとする。アドレスバスは、アドレスバ
ス４上のアドレスを、データバスは、データバス５上の
データを表す。
【００２４】また、アドレス−バンク０側は、アドレス
ラッチユニット１２の出力を、アドレスバス−バンク１
側は、アドレスラッチユニット３２の出力を表し、デー
タ−バンク０側は、データラッチユニット１３の出力
を、データ−バンク１側は、データラッチユニット３３
の出力を表す。
ラッチユニット１２の出力を、アドレスバス−バンク１
側は、アドレスラッチユニット３２の出力を表し、デー
タ−バンク０側は、データラッチユニット１３の出力
を、データ−バンク１側は、データラッチユニット３３
の出力を表す。
【００２５】まず、期間Ｓ０において、ＣＰＵ１によ
り、アドレスＮ（Ｎ ＡＤＤＲＥＳＳ）およびこのアド
レスＮに対応するデータＮ（Ｎ ＤＡＴＡ）がそれぞれ
アドレスバス４およびデータバス５に出力されるととも
に、request 信号、r／w信号およびburst 信号がアサー
トされる。バスコントローラ２では、これらの信号を受
けて、ＲＡＳ信号がアサートされる。期間Ｓ１におい
て、バスコントローラ２によりready 信号がアサートさ
れ、ＣＰＵ１に対し、書込が完了した旨が通知される。
り、アドレスＮ（Ｎ ＡＤＤＲＥＳＳ）およびこのアド
レスＮに対応するデータＮ（Ｎ ＤＡＴＡ）がそれぞれ
アドレスバス４およびデータバス５に出力されるととも
に、request 信号、r／w信号およびburst 信号がアサー
トされる。バスコントローラ２では、これらの信号を受
けて、ＲＡＳ信号がアサートされる。期間Ｓ１におい
て、バスコントローラ２によりready 信号がアサートさ
れ、ＣＰＵ１に対し、書込が完了した旨が通知される。
【００２６】期間Ｓ２において、ＣＰＵ１により、次の
アドレス（Ｎ＋４）およびデータ（Ｎ＋４）がそれぞれ
アドレスバス４およびデータバス５に出力される。ま
た、バスコントローラ２により、ＣＡＳ０信号、ＡＬ０
信号およびＤＬ０信号がアサートされる。なお、ready
信号はアサート状態に保持される。この結果、アドレス
ラッチユニット１２によりアドレスＮが保持されるとと
もに、データラッチユニット１３によりデータＮが保持
される。このため、ＤＲＡＭ１１では、書込のための十
分な時間が得られ、アドレスＮおよびデータＮがラッチ
されて、アドレスＮにデータＮが書き込まれる。
アドレス（Ｎ＋４）およびデータ（Ｎ＋４）がそれぞれ
アドレスバス４およびデータバス５に出力される。ま
た、バスコントローラ２により、ＣＡＳ０信号、ＡＬ０
信号およびＤＬ０信号がアサートされる。なお、ready
信号はアサート状態に保持される。この結果、アドレス
ラッチユニット１２によりアドレスＮが保持されるとと
もに、データラッチユニット１３によりデータＮが保持
される。このため、ＤＲＡＭ１１では、書込のための十
分な時間が得られ、アドレスＮおよびデータＮがラッチ
されて、アドレスＮにデータＮが書き込まれる。
【００２７】期間Ｓ３において、ＣＰＵ１により次のア
ドレス（Ｎ＋８）およびデータ（Ｎ＋８）がそれぞれア
ドレスバス４およびデータバス５に出力される。また、
バスコントローラ２では、ＣＡＳ０信号、ＡＬ０信号お
よびＤＬ０信号がネゲートされるとともに、ＣＡＳ１信
号、ＡＬ１信号およびＤＬ１信号がアサートされる。な
お、ready 信号はアサート状態に保持される。この結
果、アドレスラッチユニット３２によりアドレス（Ｎ＋
４）が保持されるとともに、データラッチユニット３３
によりデータ（Ｎ＋４）が保持される。このため、ＤＲ
ＡＭ３１では、書込のための十分な時間が得られ、アド
レス（Ｎ＋４）およびデータ（Ｎ＋４）がラッチされ
て、アドレス（Ｎ＋４）にデータ（Ｎ＋４）が書き込ま
れる。
ドレス（Ｎ＋８）およびデータ（Ｎ＋８）がそれぞれア
ドレスバス４およびデータバス５に出力される。また、
バスコントローラ２では、ＣＡＳ０信号、ＡＬ０信号お
よびＤＬ０信号がネゲートされるとともに、ＣＡＳ１信
号、ＡＬ１信号およびＤＬ１信号がアサートされる。な
お、ready 信号はアサート状態に保持される。この結
果、アドレスラッチユニット３２によりアドレス（Ｎ＋
４）が保持されるとともに、データラッチユニット３３
によりデータ（Ｎ＋４）が保持される。このため、ＤＲ
ＡＭ３１では、書込のための十分な時間が得られ、アド
レス（Ｎ＋４）およびデータ（Ｎ＋４）がラッチされ
て、アドレス（Ｎ＋４）にデータ（Ｎ＋４）が書き込ま
れる。
【００２８】期間Ｓ４において、ＣＰＵ１により次のア
ドレス（Ｎ＋１２）およびデータ（Ｎ＋１２）がそれぞ
れアドレスバス４およびデータバス５に出力される。ま
た、バスコントローラ２では、ＣＡＳ１信号、ＡＬ１信
号およびＤＬ１信号がネゲートされるとともに、ＣＡＳ
０信号、ＡＬ０信号およびＤＬ０信号がアサートされ
る。なお、 burst 信号はネゲートされ、ready 信号は
アサート状態に保持される。この結果、アドレスラッチ
ユニット１２によりアドレス（Ｎ＋８）が保持されると
ともに、データラッチユニット１３によりデータ（Ｎ＋
８）が保持される。このため、ＤＲＡＭ１１では、書込
のための十分な時間が得られ、アドレス（Ｎ＋８）およ
びデータ（Ｎ＋８）がラッチされて、アドレス（Ｎ＋
８）にデータ（Ｎ＋８）が書き込まれる。
ドレス（Ｎ＋１２）およびデータ（Ｎ＋１２）がそれぞ
れアドレスバス４およびデータバス５に出力される。ま
た、バスコントローラ２では、ＣＡＳ１信号、ＡＬ１信
号およびＤＬ１信号がネゲートされるとともに、ＣＡＳ
０信号、ＡＬ０信号およびＤＬ０信号がアサートされ
る。なお、 burst 信号はネゲートされ、ready 信号は
アサート状態に保持される。この結果、アドレスラッチ
ユニット１２によりアドレス（Ｎ＋８）が保持されると
ともに、データラッチユニット１３によりデータ（Ｎ＋
８）が保持される。このため、ＤＲＡＭ１１では、書込
のための十分な時間が得られ、アドレス（Ｎ＋８）およ
びデータ（Ｎ＋８）がラッチされて、アドレス（Ｎ＋
８）にデータ（Ｎ＋８）が書き込まれる。
【００２９】期間Ｓ５において、ＣＰＵ１によりreques
t 信号およびr／w信号がネゲートされる。また、バスコ
ントローラ２では、ＣＡＳ０信号、ＡＬ０信号およびＤ
Ｌ０信号がネゲートされるとともに、ＣＡＳ１信号、Ａ
Ｌ１信号およびＤＬ１信号がアサートされる。また、バ
スコントローラ２によりready 信号がネゲートされる。
この結果、アドレスラッチユニット３２によりアドレス
（Ｎ＋１２）が保持されるとともに、データラッチユニ
ット３３によりデータ（Ｎ＋１２）が保持される。この
ため、ＤＲＡＭ３１では、書込のための十分な時間が得
られ、アドレス（Ｎ＋１２）およびデータ（Ｎ＋１２）
がラッチされて、アドレス（Ｎ＋１２）にデータ（Ｎ＋
１２）が書き込まれる。期間Ｓ６において、バスコント
ローラ２によりＣＡＳ１信号、ＡＬ１信号およびＤＬ１
信号がネゲートされ、処理を終了する。
t 信号およびr／w信号がネゲートされる。また、バスコ
ントローラ２では、ＣＡＳ０信号、ＡＬ０信号およびＤ
Ｌ０信号がネゲートされるとともに、ＣＡＳ１信号、Ａ
Ｌ１信号およびＤＬ１信号がアサートされる。また、バ
スコントローラ２によりready 信号がネゲートされる。
この結果、アドレスラッチユニット３２によりアドレス
（Ｎ＋１２）が保持されるとともに、データラッチユニ
ット３３によりデータ（Ｎ＋１２）が保持される。この
ため、ＤＲＡＭ３１では、書込のための十分な時間が得
られ、アドレス（Ｎ＋１２）およびデータ（Ｎ＋１２）
がラッチされて、アドレス（Ｎ＋１２）にデータ（Ｎ＋
１２）が書き込まれる。期間Ｓ６において、バスコント
ローラ２によりＣＡＳ１信号、ＡＬ１信号およびＤＬ１
信号がネゲートされ、処理を終了する。
【００３０】ここで、具体例１のメモリシステムのメモ
リ書込動作と、アドレスラッチユニット１２、データラ
ッチユニット１３、アドレスラッチユニット３２および
データラッチユニット３３を有しない従来のメモリシス
テムのメモリ書込動作とを比較する。
リ書込動作と、アドレスラッチユニット１２、データラ
ッチユニット１３、アドレスラッチユニット３２および
データラッチユニット３３を有しない従来のメモリシス
テムのメモリ書込動作とを比較する。
【００３１】図４は従来のメモリシステムのメモリ書込
動作を示すタイミングチャートである。図４から理解さ
れるように、従来のメモリシステムでは、アドレスが連
続するデータのメモリ書込動作は、ＤＲＡＭ１１、３１
の書込時間を確保するため、ＤＲＡＭ１１、３１の書込
速度に合わせて２クロック毎に１ワードのデータを書き
込んでいる。
動作を示すタイミングチャートである。図４から理解さ
れるように、従来のメモリシステムでは、アドレスが連
続するデータのメモリ書込動作は、ＤＲＡＭ１１、３１
の書込時間を確保するため、ＤＲＡＭ１１、３１の書込
速度に合わせて２クロック毎に１ワードのデータを書き
込んでいる。
【００３２】これに対し、具体例１のメモリシステムで
は、図３から理解されるように、アドレスラッチユニッ
ト１２およびデータラッチユニット１３により偶数アド
レスおよびそのデータをそれぞれ保持するとともに、ア
ドレスラッチユニット３２およびデータラッチユニット
３３により奇数アドレスおよびそのデータをそれぞれ保
持することにより、それぞれＤＲＡＭ１１およびＤＲＡ
Ｍ３１の十分な書込時間を確保することができるので、
１クロック毎に１ワードのデータを書き込むことができ
る。
は、図３から理解されるように、アドレスラッチユニッ
ト１２およびデータラッチユニット１３により偶数アド
レスおよびそのデータをそれぞれ保持するとともに、ア
ドレスラッチユニット３２およびデータラッチユニット
３３により奇数アドレスおよびそのデータをそれぞれ保
持することにより、それぞれＤＲＡＭ１１およびＤＲＡ
Ｍ３１の十分な書込時間を確保することができるので、
１クロック毎に１ワードのデータを書き込むことができ
る。
【００３３】また、従来のメモリシステムでは、１ワー
ドのデータの書込が終了しなければ、ready 信号をネゲ
ートし、ＣＰＵ１により次のデータを出力することがで
きなかった。これに対し、具体例１のメモリシステムで
は、アドレスラッチユニット１２およびデータラッチユ
ニット１３、並びに、アドレスラッチユニット３２およ
びデータラッチユニット３３により、それぞれのアドレ
スおよびデータを保持することができるので、ＤＲＡＭ
１１およびＤＲＡＭ３１の書込動作が終了しなくても、
バスコントローラ２によりready 信号をネゲートしてＣ
ＰＵ１を開放し、ＣＰＵ１により次のアドレスおよびデ
ータを出力することができる。
ドのデータの書込が終了しなければ、ready 信号をネゲ
ートし、ＣＰＵ１により次のデータを出力することがで
きなかった。これに対し、具体例１のメモリシステムで
は、アドレスラッチユニット１２およびデータラッチユ
ニット１３、並びに、アドレスラッチユニット３２およ
びデータラッチユニット３３により、それぞれのアドレ
スおよびデータを保持することができるので、ＤＲＡＭ
１１およびＤＲＡＭ３１の書込動作が終了しなくても、
バスコントローラ２によりready 信号をネゲートしてＣ
ＰＵ１を開放し、ＣＰＵ１により次のアドレスおよびデ
ータを出力することができる。
【００３４】〈効果〉以上のように、具体例１によれ
ば、ＤＲＡＭ１１（バンク０）に入力されるアドレスお
よびデータをそれぞれアドレスラッチユニット１２およ
びデータラッチユニット１３により保持するとともに、
ＤＲＡＭ３１（バンク１）に入力されるアドレスおよび
データをそれぞれ一時アドレスラッチユニット３２およ
びデータラッチユニット３３により一時的に保持する。
ば、ＤＲＡＭ１１（バンク０）に入力されるアドレスお
よびデータをそれぞれアドレスラッチユニット１２およ
びデータラッチユニット１３により保持するとともに、
ＤＲＡＭ３１（バンク１）に入力されるアドレスおよび
データをそれぞれ一時アドレスラッチユニット３２およ
びデータラッチユニット３３により一時的に保持する。
【００３５】このため、連続するアドレスのデータを書
き込む場合には、偶数アドレスおよびそのデータを、ア
ドレスラッチユニット１２およびデータラッチユニット
１３により保持し、奇数アドレスおよびそのデータを、
アドレスラッチユニット３２およびデータラッチユニッ
ト３３により保持するので、ＣＰＵ１により１クロック
毎にアドレスを変化させても、ＤＲＡＭ１１およびＤＲ
ＡＭ３１の十分な書込時間を得ることができる。したが
って、連続するアドレスのデータを書き込む場合には、
アクセス時間を従来のメモリシステムの略半分にするこ
とができる。
き込む場合には、偶数アドレスおよびそのデータを、ア
ドレスラッチユニット１２およびデータラッチユニット
１３により保持し、奇数アドレスおよびそのデータを、
アドレスラッチユニット３２およびデータラッチユニッ
ト３３により保持するので、ＣＰＵ１により１クロック
毎にアドレスを変化させても、ＤＲＡＭ１１およびＤＲ
ＡＭ３１の十分な書込時間を得ることができる。したが
って、連続するアドレスのデータを書き込む場合には、
アクセス時間を従来のメモリシステムの略半分にするこ
とができる。
【００３６】また、連続しないアドレスのデータを書き
込む場合であっても、アドレスラッチユニット１２およ
びデータラッチユニット１３、並びに、アドレスラッチ
ユニット３２およびデータラッチユニット３３により、
それぞれのデータを保持することができるので、ＤＲＡ
Ｍ１１およびＤＲＡＭ３１の書込動作の終了を待たず
に、バスコントローラ２によりready 信号をアサート
し、ＣＰＵ１を開放することができる。したがって、Ｃ
ＰＵ１では、次のアクセス動作に移行することができる
ので、メモリアクセス速度を向上させることができる。
込む場合であっても、アドレスラッチユニット１２およ
びデータラッチユニット１３、並びに、アドレスラッチ
ユニット３２およびデータラッチユニット３３により、
それぞれのデータを保持することができるので、ＤＲＡ
Ｍ１１およびＤＲＡＭ３１の書込動作の終了を待たず
に、バスコントローラ２によりready 信号をアサート
し、ＣＰＵ１を開放することができる。したがって、Ｃ
ＰＵ１では、次のアクセス動作に移行することができる
ので、メモリアクセス速度を向上させることができる。
【００３７】《具体例２》 〈構成〉図５は本発明に係る具体例２のメモリシステム
の構成を示すブロック図である。図５に示すように、具
体例２のメモリシステムは、図１に示された具体例１の
メモリシステムからアドレスラッチユニット１２を除い
たものである。したがって、アドレスラッチ信号線２２
も無い。
の構成を示すブロック図である。図５に示すように、具
体例２のメモリシステムは、図１に示された具体例１の
メモリシステムからアドレスラッチユニット１２を除い
たものである。したがって、アドレスラッチ信号線２２
も無い。
【００３８】図２から理解されるように、アドレスがＮ
から（Ｎ＋４）に変化した場合、すなわち連続するアド
レスが偶数から奇数に変化した場合には、Ａ３の値は同
じであるため、ＤＲＡＭ１１およびＤＲＡＭ３１から見
れば、それぞれ同じアドレスが指定されていることにな
る。したがって、アドレスバス４のアドレスＮが次のア
ドレス（Ｎ＋４）に変化したとしても、ＤＲＡＭ１１か
ら見れば、前のアドレスＮが保持されていることにな
る。
から（Ｎ＋４）に変化した場合、すなわち連続するアド
レスが偶数から奇数に変化した場合には、Ａ３の値は同
じであるため、ＤＲＡＭ１１およびＤＲＡＭ３１から見
れば、それぞれ同じアドレスが指定されていることにな
る。したがって、アドレスバス４のアドレスＮが次のア
ドレス（Ｎ＋４）に変化したとしても、ＤＲＡＭ１１か
ら見れば、前のアドレスＮが保持されていることにな
る。
【００３９】〈動作〉図６は図５に示された具体例２の
メモリシステムの書込動作を示すタイミングチャートで
ある。まず、期間Ｓ０において、ＣＰＵ１により、アド
レスＮ（Ｎ ＡＤＤＲＥＳＳ）およびこのアドレスＮに
対応するデータＮ（Ｎ ＤＡＴＡ）がそれぞれアドレス
バス４およびデータバス５に出力されるとともに、requ
est 信号、r／w信号およびburst 信号がアサートされ
る。バスコントローラ２では、これらの信号を受けて、
ＲＡＳ信号がアサートされる。期間Ｓ１において、バス
コントローラ２によりready 信号がアサートされ、ＣＰ
Ｕ１に対し、書込が完了した旨が通知される。
メモリシステムの書込動作を示すタイミングチャートで
ある。まず、期間Ｓ０において、ＣＰＵ１により、アド
レスＮ（Ｎ ＡＤＤＲＥＳＳ）およびこのアドレスＮに
対応するデータＮ（Ｎ ＤＡＴＡ）がそれぞれアドレス
バス４およびデータバス５に出力されるとともに、requ
est 信号、r／w信号およびburst 信号がアサートされ
る。バスコントローラ２では、これらの信号を受けて、
ＲＡＳ信号がアサートされる。期間Ｓ１において、バス
コントローラ２によりready 信号がアサートされ、ＣＰ
Ｕ１に対し、書込が完了した旨が通知される。
【００４０】期間Ｓ２において、ＣＰＵ１により、次の
アドレス（Ｎ＋４）およびデータ（Ｎ＋４）がそれぞれ
アドレスバス４およびデータバス５に出力される。ま
た、バスコントローラ２により、ＣＡＳ０信号およびＤ
Ｌ０信号がアサートされる。なお、ready 信号はアサー
ト状態に保持される。この結果、データラッチユニット
１３によりデータＮが保持される。このとき、アドレス
はＮからＮ（Ｎ＋４）に変化するが、ＤＲＡＭ１１から
は、アドレスＮと認識される。このため、ＤＲＡＭ１１
では、書込のための十分な時間が得られ、アドレスＮが
およびデータＮがラッチされて、アドレスＮにデータＮ
が書き込まれる。
アドレス（Ｎ＋４）およびデータ（Ｎ＋４）がそれぞれ
アドレスバス４およびデータバス５に出力される。ま
た、バスコントローラ２により、ＣＡＳ０信号およびＤ
Ｌ０信号がアサートされる。なお、ready 信号はアサー
ト状態に保持される。この結果、データラッチユニット
１３によりデータＮが保持される。このとき、アドレス
はＮからＮ（Ｎ＋４）に変化するが、ＤＲＡＭ１１から
は、アドレスＮと認識される。このため、ＤＲＡＭ１１
では、書込のための十分な時間が得られ、アドレスＮが
およびデータＮがラッチされて、アドレスＮにデータＮ
が書き込まれる。
【００４１】期間Ｓ３において、ＣＰＵ１により次のア
ドレス（Ｎ＋８）およびデータ（Ｎ＋８）がそれぞれア
ドレスバス４およびデータバス５に出力される。また、
バスコントローラ２では、ＣＡＳ０信号およびＤＬ０信
号がネゲートされるとともに、ＣＡＳ１信号、ＡＬ１信
号およびＤＬ１信号がアサートされる。なお、ready信
号はアサート状態に保持される。この結果、アドレスラ
ッチユニット３２によりアドレス（Ｎ＋４）が保持され
るとともに、データラッチユニット３３によりデータ
（Ｎ＋４）が保持される。このため、ＤＲＡＭ３１で
は、書込のための十分な時間が得られ、アドレス（Ｎ＋
４）およびデータ（Ｎ＋４）がラッチされて、アドレス
（Ｎ＋４）にデータ（Ｎ＋４）が書き込まれる。
ドレス（Ｎ＋８）およびデータ（Ｎ＋８）がそれぞれア
ドレスバス４およびデータバス５に出力される。また、
バスコントローラ２では、ＣＡＳ０信号およびＤＬ０信
号がネゲートされるとともに、ＣＡＳ１信号、ＡＬ１信
号およびＤＬ１信号がアサートされる。なお、ready信
号はアサート状態に保持される。この結果、アドレスラ
ッチユニット３２によりアドレス（Ｎ＋４）が保持され
るとともに、データラッチユニット３３によりデータ
（Ｎ＋４）が保持される。このため、ＤＲＡＭ３１で
は、書込のための十分な時間が得られ、アドレス（Ｎ＋
４）およびデータ（Ｎ＋４）がラッチされて、アドレス
（Ｎ＋４）にデータ（Ｎ＋４）が書き込まれる。
【００４２】期間Ｓ４において、ＣＰＵ１により次のア
ドレス（Ｎ＋１２）およびデータ（Ｎ＋１２）がそれぞ
れアドレスバス４およびデータバス５に出力される。ま
た、バスコントローラ２では、ＣＡＳ１信号、ＡＬ１信
号およびＤＬ１信号がネゲートされるとともに、ＣＡＳ
０信号およびＤＬ０信号がアサートされる。なお、 bur
st 信号はネゲートされ、ready 信号はアサート状態に
保持される。この結果、データラッチユニット１３によ
りデータ（Ｎ＋８）が保持される。このとき、アドレス
は（Ｎ＋８）から（Ｎ＋１２）に変化するが、ＤＲＡＭ
１１からは、アドレス（Ｎ＋８）と認識される。このた
め、ＤＲＡＭ１１では、書込のための十分な時間が得ら
れ、アドレス（Ｎ＋８）がおよびデータ（Ｎ＋８）がラ
ッチされて、アドレス（Ｎ＋８）にデータ（Ｎ＋８）が
書き込まれる。
ドレス（Ｎ＋１２）およびデータ（Ｎ＋１２）がそれぞ
れアドレスバス４およびデータバス５に出力される。ま
た、バスコントローラ２では、ＣＡＳ１信号、ＡＬ１信
号およびＤＬ１信号がネゲートされるとともに、ＣＡＳ
０信号およびＤＬ０信号がアサートされる。なお、 bur
st 信号はネゲートされ、ready 信号はアサート状態に
保持される。この結果、データラッチユニット１３によ
りデータ（Ｎ＋８）が保持される。このとき、アドレス
は（Ｎ＋８）から（Ｎ＋１２）に変化するが、ＤＲＡＭ
１１からは、アドレス（Ｎ＋８）と認識される。このた
め、ＤＲＡＭ１１では、書込のための十分な時間が得ら
れ、アドレス（Ｎ＋８）がおよびデータ（Ｎ＋８）がラ
ッチされて、アドレス（Ｎ＋８）にデータ（Ｎ＋８）が
書き込まれる。
【００４３】期間Ｓ５において、ＣＰＵ１によりreques
t 信号およびr／w信号がネゲートされる。また、バスコ
ントローラ２では、ＣＡＳ０信号およびＤＬ０信号がネ
ゲートされるとともに、ＣＡＳ１信号、ＡＬ１信号およ
びＤＬ１信号がアサートされる。また、バスコントロー
ラ２によりready 信号がネゲートされる。この結果、ア
ドレスラッチユニット３２によりアドレス（Ｎ＋１２）
が保持されるとともに、データラッチユニット３３によ
りデータ（Ｎ＋１２）が保持される。このため、ＤＲＡ
Ｍ３３では、書込のための十分な時間が得られ、アドレ
ス（Ｎ＋１２）およびデータ（Ｎ＋１２）がラッチされ
て、アドレス（Ｎ＋１２）にデータ（Ｎ＋１２）が書き
込まれる。期間Ｓ６において、バスコントローラ２によ
りＣＡＳ１信号、ＡＬ１信号およびＤＬ１信号がネゲー
トされ、処理を終了する。
t 信号およびr／w信号がネゲートされる。また、バスコ
ントローラ２では、ＣＡＳ０信号およびＤＬ０信号がネ
ゲートされるとともに、ＣＡＳ１信号、ＡＬ１信号およ
びＤＬ１信号がアサートされる。また、バスコントロー
ラ２によりready 信号がネゲートされる。この結果、ア
ドレスラッチユニット３２によりアドレス（Ｎ＋１２）
が保持されるとともに、データラッチユニット３３によ
りデータ（Ｎ＋１２）が保持される。このため、ＤＲＡ
Ｍ３３では、書込のための十分な時間が得られ、アドレ
ス（Ｎ＋１２）およびデータ（Ｎ＋１２）がラッチされ
て、アドレス（Ｎ＋１２）にデータ（Ｎ＋１２）が書き
込まれる。期間Ｓ６において、バスコントローラ２によ
りＣＡＳ１信号、ＡＬ１信号およびＤＬ１信号がネゲー
トされ、処理を終了する。
【００４４】〈効果〉以上のように、具体例２によれ
ば、具体例１のメモリシステムからアドレスラッチユニ
ット１２を除いても、具体例１と同様に、連続するアド
レスのメモリ書込動作を従来のメモリシステムの略半分
に短縮することができる。したがって、具体例１のメモ
リシステムよりも、低コストなメモリシステムを構成す
ることができる。
ば、具体例１のメモリシステムからアドレスラッチユニ
ット１２を除いても、具体例１と同様に、連続するアド
レスのメモリ書込動作を従来のメモリシステムの略半分
に短縮することができる。したがって、具体例１のメモ
リシステムよりも、低コストなメモリシステムを構成す
ることができる。
【００４５】なお、上記各具体例では、メモリシステム
を２バンク構成としたが、バンク数はこれに限るもので
はない、例えば、４バンク構成のメモリシステムの場合
には、アドレス信号線Ａ３、Ａ２にバンク切換信号を割
り当てればよい。
を２バンク構成としたが、バンク数はこれに限るもので
はない、例えば、４バンク構成のメモリシステムの場合
には、アドレス信号線Ａ３、Ａ２にバンク切換信号を割
り当てればよい。
【００４６】また、上記各具体例では、メモリとしてＤ
ＲＡＭを用いるように構成しているが、メモリはＤＲＡ
Ｍに限るものではなく、例えばＳＲＡＭ（static rando
m access memory ）やＥＰＲＯＭ（erasable programma
ble read only memory）にも適用される。
ＲＡＭを用いるように構成しているが、メモリはＤＲＡ
Ｍに限るものではなく、例えばＳＲＡＭ（static rando
m access memory ）やＥＰＲＯＭ（erasable programma
ble read only memory）にも適用される。
【図１】本発明に係る具体例１のメモリシステムの構成
を示すブロック図である。
を示すブロック図である。
【図２】図１に示された具体例１のメモリシステムのメ
モリ書込動作を示すタイミングチャートである。
モリ書込動作を示すタイミングチャートである。
【図３】図１に示されたメモリシステムのアドレスを説
明する説明図である。
明する説明図である。
【図４】従来のメモリシステムのメモリ書込動作を示す
タイミングチャートである。
タイミングチャートである。
【図５】本発明に係る具体例２のメモリシステムの構成
を示すブロック図である。
を示すブロック図である。
【図６】図５に示された具体例２のメモリシステムのメ
モリ書込動作を示すタイミングチャートである。
モリ書込動作を示すタイミングチャートである。
１ ＣＰＵ ２ バスコントローラ ３ マルチプレクサ ４ アドレスバス ５ データバス ６ コントロールバス １１、３１ ＤＲＡＭ １２、３２ アドレスラッチユニット １３、３３ データラッチユニット ２０ ＲＡＳ信号線 ２１、４１ ＣＡＳ信号線群 ２２、４２ アドレスラッチ信号線 ２３、４３ データラッチ信号線
Claims (2)
- 【請求項１】 複数のメモリバンクと、 前記複数のメモリバンクをアクセスするためのアドレス
を出力する制御部と、 前記制御部により出力されたアドレスを入力し、前記制
御部と協働して前記複数のメモリバンクを制御するバス
コントローラと、 前記複数のメモリバンクのそれぞれに対応して設けら
れ、前記バスコントローラの制御信号に基づいて前記メ
モリバンクに入力されるアドレスを一時的に保持するア
ドレス保持回路と、 前記複数のメモリバンクのそれぞれに対応して設けら
れ、前記バスコントローラの制御信号に基づいて前記メ
モリバンクに入力されるデータを一時的に保持するデー
タ保持回路とを備えたことを特徴とするメモリシステ
ム。 - 【請求項２】 複数のメモリバンクと、 前記複数のメモリバンクをアクセスするためのアドレス
を出力する制御部と、 前記制御部により出力されたアドレスを入力し、前記制
御部と協働して前記複数のメモリバンクを制御するバス
コントローラと、 前記複数のメモリバンクのうち奇数アドレスが割り当て
られたメモリバンクに対応して設けられ、前記バスコン
トローラの制御信号に基づいて前記メモリバンクに入力
されるアドレスを一時的に保持するアドレス保持回路
と、 前記複数のメモリバンクのそれぞれに対応して設けら
れ、前記バスコントローラの制御信号に基づいて前記メ
モリバンクに入力されるデータを一時的に保持するデー
タ保持回路とを備えたことを特徴とするメモリシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342298A JPH11203197A (ja) | 1998-01-07 | 1998-01-07 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342298A JPH11203197A (ja) | 1998-01-07 | 1998-01-07 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203197A true JPH11203197A (ja) | 1999-07-30 |
Family
ID=11832705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1342298A Pending JPH11203197A (ja) | 1998-01-07 | 1998-01-07 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11203197A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008084681A1 (ja) * | 2006-12-25 | 2008-07-17 | Panasonic Corporation | メモリ制御装置、メモリ装置およびメモリ制御方法 |
-
1998
- 1998-01-07 JP JP1342298A patent/JPH11203197A/ja active Pending
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