JP6262355B2 - 消去可能ｐｒｏｍ用の３次元アドレス指定 - Google Patents

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Description

メモリ（記憶装置）は、システムに情報を記憶するための重要な要素である。メモリを、「０」及び「１」などの複数の異なる状態を生成して保持することによって実現することができる。消去可能なプログラム可能読取り専用メモリ（ＥＰＲＯＭ：消去可能ＰＲＯＭ）は、ストレージ（記憶）トランジスタの導電率によって符号化されたメモリユニット（記憶単位。たとえばビット）を記憶する個々にプログラムされたフローティングゲートトランジスタの配列からなる１つのタイプの不揮発性メモリである。
一体化されたプリントヘッド（ＩＰＨ）はメモリを備えることができる。ＩＰＨメモリを用いて、ペンＩＤ、一意のＩＤ、アナログシリアルナンバー（ＡＳＮ）、セキュリティ情報、及びその他のＩＰＨ特徴エンハンスメント情報のような情報を記憶することができる。
（補充可能性あり）
本開示にしたがうプリントヘッド記憶装置の１例のブロック図である。 本開示にしたがうＥＰＲＯＭ用の３次元アドレス指定方式の１例を示す表である。 本開示にしたがうＥＰＲＯＭ用の３次元並列アドレス指定方式の１例を示す表である。 一体化プリントヘッドのＥＰＲＯＭメモリユニットの３次元アドレス指定の方法の1例のフローチャートである。
一体化されたプリントヘッド（ＩＰＨ。以下、一体化プリントヘッドともいう）は、さまざまな異なるメモリ技術を利用することができる。たとえば、ＩＰＨは、情報を格納するためにメタル（金属）ヒューズメモリ技術を使用することができる。しかしながら、消去可能ＰＲＯＭ（ＥＰＲＯＭ）は、ＥＰＲＯＭセレクタトランジスタ用に必要なサイズが比較的小さいこと、ＥＰＲＯＭをプログラムする際にダメージを与える可能性がある機械力を必要としないこと、及び、ＥＰＲＯＭの目視検査では状態を認識できないという点でメタルヒューズ技術よりも有利である。
機能を実施するＩＰＨプラットフォームの能力は、該プラットフォームが有するメモリの量（たとえば、該メモリが記憶するアドレス指定可能なメモリユニットの数）によって制限されうる。すなわち、ＩＰＨに記憶できる情報が多くなると、ＩＰＨに実装できる機能（特徴）は多くなる。ＩＰＨにおけるアドレス指定可能なメモリユニット（記憶単位。たとえばビット）の数は多くの要因によって制限されうる。
従来のＩＰＨ ＥＰＲＯＭアドレス指定は、直接アドレス指定（ダイレクトアドレッシング）を用いて行われている。直接アドレス指定は、ＥＰＲＯＭの１つのバンク毎に独立したデータ信号を利用する。その結果、直接アドレス指定は、対応するＥＰＲＯＭバンクのＥＰＲＯＭメモリユニットをアドレス指定するために、１つのＥＰＲＯＭバンク毎に１つのレジスタ（たとえばシフトレジスタ）を必要とする。
所与のレジスタ及び関連するＥＰＲＯＭ用に使用できるシリコン（Si）面積の大きさは多くの要因によって制限されうる。たとえば、ＩＰＨのサイズ及び/または機能によって課されるサイズの制約は、使用できるSi面積を制限するように作用しうる。さらに、所与のＩＰＨを製造することに関連するコストの制約は、そのレジスタ及び対応するＥＰＲＯＭバンク用に使用できる利用可能なSi面積の大きさを制限しうる。ＩＰＨのSi面積の制限は、ＩＰＨレジスタ及びＥＰＲＯＭバンクの制限につながり、したがって、アドレス指定可能なメモリユニットの制約につながる。
本開示の例は、ＥＰＲＯＭ用の３次元アドレス指定方式を利用するプリントヘッド記憶装置、並びに、ＥＰＲＯＭメモリユニットを３次元アドレス指定するためのシステム及び方法を含む。プリントヘッド記憶装置、システム、及び方法は、３次元ＥＰＲＯＭアドレスを生成するために複数のシフトレジスタを使用することができる（それぞれのシフトレジスタは複数のＥＰＲＯＭバンクに接続されている）。３次元ＥＰＲＯＭアドレスは、行選択データ信号、列選択データ信号、及びバンク選択データ信号を含むことができる。行選択データ信号は、個々のＥＰＲＯＭメモリユニットアドレスの行部分を指定することができ、列選択データ信号は、個々のＥＰＲＯＭアドレスの列部分を指定することができ、バンク選択データ信号は、第１及び第２のシフトレジスタによって指定される個々のＥＰＲＯＭメモリユニットアドレスに関連する複数のＥＰＲＯＭバンクのうちのある（１つの）ＥＰＲＯＭバンクを指定することができる。その結果、３次元ＥＰＲＯＭアドレスを利用する本開示の例は、より多くのＥＰＲＯＭバンク内のＥＰＲＯＭメモリユニットをアドレス指定することができる一方で、従来の方法よりも使用するSi面積は小さい（たとえば、各ＥＰＲＯＭバンクは各バンクをアドレス指定するために対応するシフトレジスタを必要としないのでシフトレジスタの数が少ない）。
図１は、本開示にしたがうプリントヘッド記憶装置１１０の１例を示している。プリントヘッド記憶装置１１０を任意のＩＰＨ構成に組み込むことができる。たとえば、プリントヘッド記憶装置１１０を、インクカートリッジに一体化されたプリントヘッドを有するインクジェットＩＰＨの一部とすることができる。プリントヘッド記憶装置１１０に関連するＩＰＨは、たとえば、ハウジング（筐体）、インク室、該インク室と流体連絡する複数の入口及び出口、複数の噴射抵抗器、種々の電気接点、及びコントローラを備えることができる。該コントローラは、プリントヘッド記憶装置１１０を備えることができる。
プリントヘッド記憶装置１１０は、複数のシフトレジスタ１１２−１、…、１１２−Ｎを備えることができる。図１には、３つのシフトレジスタ１１２−１、…、１１２−Ｎが示されているが、本発明はこれに限定されない。たとえば、シフトレジスタ１１２−１、…、１１２−Ｎの数を、利用できるSi面積の制約の範囲内で任意の数とすることができる。
いくつかの例では、複数のシフトレジスタ１１２−１、…、１１２−Ｎの各々は、共通のタイム（時間）クロックを共有する、２つの安定な状態を有するフリップフロップ回路のカスケードを備えることができる。カスケードをなすように、各フリップフロップ回路を次のフリップフロップのデータ入力に接続することによって、クロック入力のそれぞれの遷移時に入力で受け取ったデータをシフトインし、及び、記憶されているビット配列内の最後のビットをシフトアウトすることによって、該ビット配列をシフトする回路を生成することができる。シフトレジスタのそれぞれのフリップフロック回路を段（ステージ）と呼ぶことができる。該複数のシフトレジスタ１１２−１、…、１１２−Ｎは任意の数の段を有することができる。たとえば、それらのシフトレジスタは、図１に示されているように８個の段を含むことができる。
シフトレジスタ１１２−１、…、１１２−Ｎを任意のタイプのシフトレジスタとすることができる。たとえば、シフトレジスタ１１２−１、…、１１２−Ｎの各々を、直列入力並列出力シフトレジスタ（シリアル入力／パラレル出力シフトレジスタ）とすることができる。
シフトレジスタ１１２−１、…、１１２−Ｎは、任意の数の入力線を介して、複数の入力信号（たとえば、選択信号Ｓ１−１、…、Ｓ４−Ｎ、データ信号Ｄ１、…、Ｄ−Ｎなど）を受け入れることができる。選択信号Ｓ１−１、…、Ｓ４−Ｎを用いて、選択信号Ｓ１−１、…、Ｓ４−Ｎを受け取るシフトレジスタ１１２−１、…、１１２−Ｎをプリチャージして進めることができる。たとえば、選択信号Ｓ１−１、…、Ｓ４−Ｎを繰り返しパルス入力することによってシフトレジスタ１１２−１を進める（たとえば１段ずつデータを出力側にシフトする）ことができ、この場合、４つの選択信号Ｓ１−１、…、Ｓ４−１を周期的に繰り返す各サイクルは、シフトレジスタ１１２−１を１段だけ進める。選択信号Ｓ１−１、…、Ｓ４−Ｎを、互いに独立した信号または共通の信号とすることができる。たとえば、選択信号Ｓ１−１、Ｓ１−２、Ｓ１−Ｎを異なる信号ではなく共通の信号とすることができる。選択信号Ｓ２−１、Ｓ２−２、Ｓ２−Ｎ、選択信号Ｓ３−１、Ｓ３−２、Ｓ３−Ｎ、及び選択信号Ｓ４−１、Ｓ４−２、Ｓ４−Ｎについても同様とすることができる。
データ信号Ｄ１、…、Ｄ−Ｎは、開始信号として機能することができ、及び、ＥＰＲＯＭメモリユニットの行アドレス及び列アドレスを伝えることができる。信号Ｄ１、…、Ｄ−Ｎによって入力されるデータを、シフトレジスタ１１２−１、…、１１２−Ｎの任意のものに任意に割り当てることができ、これによって、シフトレジスタ１１２−１、…、１１２−Ｎのうちの特定のものが、特定のタイプのデータ入力を受け取ることに限定されないようにすることができる。
複数のシフトレジスタ１１２−１、…、１１２−Ｎの各々を複数のメモリバンク１１４−１、…、１１４−Ｎに接続することができる。任意の数のメモリバンク１１４−１、…、１１４−Ｎが可能である。しかしながら、プリントヘッド記憶装置１１０の複数のメモリバンク１１４−１、…、１１４−Ｎは、シフトレジスタ１１２−１、…、１１２−Ｎの数、並びに、シフトレジスタ１１２−１、…、１１２−Ｎの各々の段及びサイクルの数によって制限されうる。なぜなら、複数のメモリバンク１１４−１、…、１１４−Ｎをアドレス指定することは、複数のメモリバンク１１４−１、…、１１４−Ｎのメモリユニット同士を区別するために十分な数のシフトレジスタ／シフトレジスタ段／シフトレジスタサイクルを有することを含むからである。
各メモリバンク１１４−１、…、１１４−Ｎを、アドレス指定可能なＥＰＲＯＭメモリユニット（記憶単位。たとえばビットなど）の配列とすることができる。メモリバンク１１４−１、…、１１４−Ｎを、任意の数の個々のＥＰＲＯＭメモリユニットアドレスを有する任意のサイズのＥＰＲＯＭアレイ（ＥＰＲＯＭ配列）とすることができる。たとえば、各メモリバンク１１４−１、…、１１４−Ｎを、論理的には、アドレス指定可能な６４個の個別のＥＰＲＯＭメモリユニットを形成する８行×８列のＥＰＲＯＭアレイとすることができる。該論理的な構成及びアドレス指定可能なビットの数は、シフトレジスタ１１２−１、…、１１２−Ｎの各々の段及びサイクルの数によって制限されうる。なぜなら、複数の個別のアドレス指定可能なＥＰＲＯＭメモリユニットをアドレス指定することは、それらを識別するために十分な数のシフトレジスタ段／シフトレジスタサイクルを有することを含むからである。
シフトレジスタ１１２−１、…、１１２−Ｎの各々は、複数の出力（たとえば、行選択信号（ＲＳ）１１８、列選択信号（ＣＳ）１２０、バンク選択信号（ＢＳ）１２２）を生成することができる。図１では、ＲＳ１１８、ＣＳ １２０、及びＢＳ １２２信号は、別個のシフトレジスタ１１２−１、…、１１２−Ｎから生成されるものとして示されているが、本開示はこれには限定されない。２以上の信号を、該複数のシフトレジスタ１１２−１、…、１１２−Ｎの個々のシフトレジスタから生成することができる。たとえば、メモリバンク１１４−１、…、１１４−Ｎの各々が、６４個の個々にアドレス指定可能なＥＰＲＯＭメモリユニットを形成する８行×８列から論理的に構成されるＥＰＲＯＭアレイを含み、かつ、シフトレジスタ１１２−１、…、１１２−Ｎの各々が１６段シフトレジスタである場合には、特定のシフトレジスタ（たとえばシフトレジスタ１１２−１）は、ＢＳ１２２信号と組にされる（組み合わせられる）と、それらのアレイのうちの任意のアレイのアドレス指定可能なＥＰＲＯＭメモリユニットの行及び列をアドレス指定するのに足りるＲＳ１１８信号とＣＳ １２０信号の両方を生成することができる。シフトレジスタ１１２−１、…、１１２−Ｎの段の数と個別にアドレス指定可能なＥＰＲＯＭメモリユニットの数との関係によって、該特定のシフトレジスタ（たとえばシフトレジスタ１１２−１）がどれだけの数の信号を生成することができるかが決まりうる。該特定のシフトレジスタ（たとえばシフトレジスタ１１２−１）が、ＢＳ１２２信号と組にされた（組み合わせられた）場合に、複数のメモリバンク１１４−１、…、１１４−ＮのＥＰＲＯＭアレイのうちの任意のアレイのＥＰＲＯＭメモリユニットアドレスの列部分と行部分の両方をアドレス指定するのに十分な段を有している限り、該特定のシフトレジスタ（たとえばシフトレジスタ１１２−１）は、ＲＳ１１８信号とＣＳ １２０信号の両方を生成することができる。
データ信号Ｄ１を用いてＲＳ信号１１８を生成することができる。ＲＳ信号１１８は、メモリバンク１１４−１、…、１１４−ＮのＥＰＲＯＭアレイのうちの任意のアレイ内の個別にアドレス指定可能なＥＰＲＯＭメモリユニットのアドレスの論理行部分を識別ないし特定することができる。特定の選択信号Ｓ１−１、…、Ｓ４−Ｎの特定のサイクル中にデータ信号Ｄ１を加えることによって、ＲＳ信号１１８を生成することができる。
データ信号Ｄ２を用いてＣＳ信号１２０を生成することができる。ＣＳ信号１２０は、メモリバンク１１４−１、…、１１４−ＮのＥＰＲＯＭアレイのうちの任意のアレイ内の個別にアドレス指定可能なＥＰＲＯＭメモリユニットのアドレスの論理列部分を識別ないし特定することができる。特定のシフトレジスタ１１２−２における特定の選択信号Ｓ１−１、…、Ｓ４−Ｎの特定のサイクル中にデータ信号Ｄ２を加えることによって、ＣＳ信号１２０を生成することができる。
データ信号Ｄ−Ｎを用いてＢＳ信号１２２を生成することができる。ＢＳ信号１２２は、複数のメモリバンク１１４−１、…、１１４−Ｎ（これらのメモリバンク内に、個別にアドレス指定可能なＥＰＲＯＭメモリユニットが論理的または物理的に存在する）のうちの特定のメモリバンクを識別ないし特定することができる。ＢＳ信号１２２がＲＳ信号１１８及びＣＳ信号１２０と組にされる（組み合わされる）と、３次元ＥＰＲＯＭメモリユニットアドレスが指定される。すなわち、ＲＳ信号１１８とＣＳ信号１２０は、ＥＰＲＯＭメモリバンク１１４−１、…、１１４−Ｎのうちの任意のバンク内のＥＰＲＯＭメモリユニットをアドレス指定する際に適用できる論理行（たとえばＲＳ信号１１８）及び論理列（たとえばＣＳ信号１２０）を指定する２次元ＥＰＲＯＭアドレスを表す。ＢＳ信号１２２は、ＲＳ信号１１８とＣＳ信号１２０が、ＥＰＲＯＭメモリバンク１１４−１、…、１１４−Ｎのうちのどのメモリバンクをアドレス指定しているかを指定する第３の次元をＥＰＲＯＭアドレスにもたらす。いくつかの実施形態では、ＢＳ信号１２２は、複数のメモリバンク１１４−１、…、１１４−Ｎのうちの１つのメモリバンクを指定することができる。
代替的には、ＢＳ信号１２２は、複数のメモリバンク１１４−１、…、１１４−Ｎのうちの２以上のメモリバンクを指定することができ、これによって、並列３次元ＥＰＲＯＭアドレス指定を可能する。たとえば、選択信号Ｓ１、…、Ｓ４の複数のサイクル中にＤ−Ｎを与えて、複数のメモリバンク１１４−１、…、１１４−Ｎのうちの２以上のメモリバンクの指定された行及び列を並列（ないし同時）にアドレス指定することができる。
ＲＳ信号１１８、ＣＳ信号１２０、及びＢＳ信号１２２を、対応するトランジスタによって入力することができる。たとえば、ＲＳ信号１１８をＲＳトランジスタによって、ＣＳ信号１２０をＣＳトランジスタによって、ＢＳ信号１２２をＢＳトランジスタによって、それぞれ入力することができる。ＲＳトランジスタ、ＣＳトランジスタ、及びＢＳトランジスタをＮＭＯＳトランジスタとすることができる。ＲＳトランジスタ、ＣＳトランジスタ、及びＢＳトランジスタを、３次元ＥＰＲＯＭアドレスの生成を可能にする任意のやり方で配列することができる。たとえば、ＢＳトランジスタを、ＣＳトランジスタ及びＲＳトランジスタにカスケード／直列に接続することができる。別の例では、ＢＳトランジスタを、ＲＳトランジスタ及びＣＳトランジスタのゲートに接続することができる。さらに別の例では、ＢＳトランジスタを、追加のデコーダーを介してＣＳトランジスタ及びＲＳトランジスタに接続することができる。
図１の例示的なプリントヘッド記憶装置１１０は、従来の方法に比べて、より少ないシフトレジスタ１１２−１、…、１１２−Ｎが、より少ないアドレス指定サイクルでより多くのアドレス指定可能なＥＰＲＯＭメモリユニットをアドレス指定するのを可能にする３次元メモリアドレス指定方式を表している。たとえば、４つの１６段シフトレジスタを用いる従来の直接アドレス指定方法を使用すると、８×８メモリユニットからなるＥＰＲＯＭメモリアレイの４つの対応するメモリバンクだけをアドレス指定することができる。すなわち、従来の直接アドレス指定方法は、２５６のメモリユニットをアドレス指定するために４つの１６段シフトレジスタを必要とする。従来の方法と対比して、本開示のいくつかの例は、３つの８段シフトレジスタ１１２−１、…、１１２−Ｎで、８×８メモリユニットからなるＥＰＲＯＭメモリアレイの８個のメモリバンク１１４−１、…、１１４−Ｎに対する３次元ＥＰＲＯＭメモリユニットアドレスを生成することを可能にする。すなわち、本開示のいくつかの例は、３つの８段シフトレジスタ１１２−１、…、１１２−Ｎが５１２のメモリユニットをアドレス指定することを可能にする。本開示は、より少ない及び/またはより小さいシフトレジスタの使用を可能にすることができる。上記の例では、４つのシフトレジスタではなく３つのシフトレジスタがあり、それら３つのシフトレジスタは１６段ではなく８段であり、これによって、シフトレジスタの数及びサイズの両方の点でスペースを節約する。
図２Ａ及び図２Ｂは、ＥＰＲＯＭ用の３次元アドレス指定方式の例を示す図である。図２Ａは、本開示のＥＰＲＯＭ用の３次元アドレス指定方式の１例を表す表２３０を示している。表２３０は、いくつかの信号とそれらの信号の印加タイミングにそれぞれ対応する複数の行と列で構成されている。表２３０において、信号は、表２３０のマトリックスにおいて「０」ではなく「１」が現れているときに加えられるものとして示されている。
表２３０の行Ｓ１、Ｓ２、Ｓ３、及びＳ４は、各シフトレジスタをプリチャージして進めるために各シフトレジスタに加えることができる選択信号Ｓ１、Ｓ２、Ｓ３、及びＳ４を表している。表２３０において、選択信号Ｓ１、Ｓ２、Ｓ３、及びＳ４は、必ずしも１つのシフトレジスタの選択信号である必要はない。すなわち、選択信号Ｓ１、Ｓ２、Ｓ３、及びＳ４は、データ信号を受け入れる任意のシフトレジスタに加えられる任意の選択信号を記号で表したものでありうる。さらに明確にするために、図１を再度参照すると、表２３０のＳ１は、選択信号Ｓ１−１、Ｓ１−２、Ｓ１−３、及び/またはＳ１−Ｎを表すことができる。さらに、表２３０のＳ２、Ｓ３、及びＳ４は、それぞれ、Ｓ２−１、Ｓ２−２、Ｓ２−３、及び/またはＳ２−Ｎ；Ｓ３−１、Ｓ３−２、Ｓ３−３、及び/またはＳ３−Ｎ；Ｓ４−１、Ｓ４−２、Ｓ４−３、及び/またはＳ４−Ｎを表すことができる。したがって、表２３０は、複数の異なるシフトレジスタをプリチャージして進めるために加えられる類似の選択信号Ｓ１、Ｓ２、Ｓ３、及びＳ４を示すことができる。
表２３０の各列はシフトレジスタサイクル（たとえば、サイクル１、サイクル２、サイクル３、サイクル４、サイクル５、サイクル６、サイクル７、サイクル８）を表しており、サイクル１はシフトインするための最初のサイクルである。１つのサイクルを、選択信号Ｓ１〜Ｓ４の印加に対応付けることができるので、表２３０の各サイクルは、選択信号Ｓ１、Ｓ２、Ｓ３、及びＳ４の４つの印加に対応する。したがって、各サイクルは、行Ｓ１、Ｓ２、Ｓ３、及びＳ４の選択信号が加えられる８個の同様に番号付けされたサイクル列に対応する。
表２３０はさらに、行Ｄ１（ＲＳ）、Ｄ２（ＣＳ）、及びＤ３（ＢＳ）のデータ信号を示している。行Ｄ１（ＲＳ）のデータ信号をＥＰＲＯＭの３次元アドレスの行を指定するデータ信号Ｄ１に対応付けることができ、行Ｄ２（ＣＳ）のデータ信号をＥＰＲＯＭの３次元アドレスの列を指定するデータ信号Ｄ２に対応付けることができ、行Ｄ３（ＢＳ）のデータ信号をＥＰＲＯＭの３次元アドレスのバンクに対応するデータ信号Ｄ３に対応付けることができる。上記したように、行Ｄ１（ＲＳ）、Ｄ２（ＣＳ）、及びＤ３（ＢＳ）に示されているデータ信号Ｄ１、データ信号Ｄ２、及びデータ信号Ｄ３を、異なるシフトレジスタに加えられるデータ信号とすることができる。
全体として、表２３０は、ＥＰＲＯＭの３次元アドレス（たとえば、表２３０のアドレス行における出力としてのＲＳ２、ＣＳ３、ＢＳ１）を説明するための上記の信号の印加のタイミングを示している。たとえば、表２３０は、８段シフトレジスタのＳ２に対応する選択信号の７番目のサイクル中にデータ信号Ｄ１を印加できることを示している。Ｄ１は、この時刻に（すなわちこのタイミングで）加えられると、行選択２（ＲＳ２）を表す行選択（ＲＳ）信号２３２を生成する。表２３０にさらに示されているように、列選択３（ＣＳ３）を表す列選択（ＣＳ）信号２３４を生成するために、あるシフトレジスタの選択信号Ｓ２の６番目のサイクル中にデータ信号Ｄ２を印加することができる。表２３０はまた、バンク選択１（ＢＳ１）を表すバンク選択（ＢＳ）信号２３６を生成するために、あるシフトレジスタの選択信号Ｓ２の８番目のサイクル中にデータ信号Ｄ３を印加できることを示している。ＲＳ信号、ＣＳ信号、及びＢＳ信号は、組にされる（組み合わせられる）と、ＥＰＲＯＭメモリユニットの３次元アドレスを指定する。図２Ａの例では、３次元アドレスは、第１のＥＰＲＯＭメモリバンクの３番目の列の２番目の行のメモリユニットをアドレス指定する、ＲＳ２、ＣＳ３、ＢＳ１である。
図２Ｂは、本開示のＥＰＲＯＭ用の３次元並列アドレス指定方式の１例を表す表２４０を示している。表２４０は、いくつかの信号とそれらの信号の印加タイミングにそれぞれ対応する複数の行と列で構成されている。表２３０と同様に、信号は、表２４０のマトリックスにおいて「０」ではなく「１」が現れているときに加えられるものとして示されている。表２４０の行と列は、並列アドレス指定方式で実施されることを除いて、表２３０と同じ基本原理を示している。表２４０の並列アドレス指定方式を、データ信号Ｄ３をさらに印加することによって実現することができる。データ信号Ｄ３を追加の時刻に印加することによって、ＲＳ信号２４２とＣＳ信号２４４を、２つのＢＳ信号２４６−１、２４６−２によって指定された２つのＥＰＲＯＭバンクに並列（ないし同時）に加えることができる。
たとえば、表２４０は、ＥＰＲＯＭ用の並列３次元アドレス（たとえば、表２４０のアドレス行における出力としてのＲＳ２、ＣＳ３、ＢＳ１、及びＲＳ２、ＣＳ３、ＢＳ２）を説明するための上記の信号の印加のタイミングを示している。たとえば、表２４０は、８段シフトレジスタのＳ２に対応する選択信号の７番目のサイクル中にデータ信号Ｄ１を印加できることを示している。Ｄ１は、この時刻に（すなわちこのタイミングで）加えられると、行選択２（ＲＳ２）を表す行選択（ＲＳ）信号２４２を生成する。表２４０にさらに示されているように、列選択３（ＣＳ３）を表す列選択（ＣＳ）信号２４４を生成するために、あるシフトレジスタの選択信号Ｓ２の６番目のサイクル中にデータ信号Ｄ２を印加することができる。表２４０はまた、バンク選択１（ＢＳ１）及びバンク選択２（ＢＳ２）を表す２つのＢＳ信号２４６−１、２４６−２をそれぞれ生成するために、シフトレジスタ２４０の選択信号Ｓ２の７番目と８番目のサイクル中にデータ信号Ｄ３を印加できることを示している。ＲＳ信号、ＣＳ信号、及びＢＳ信号は、組にされる（組み合わせられる）と、ＥＰＲＯＭ用の並列３次元メモリユニットアドレスを指定する。図２Ｂの例では、３次元アドレスは、ＲＳ２、ＣＳ３、ＢＳ１、及びＲＳ２、ＣＳ３、ＢＳ２である。ＲＳ２、ＣＳ３、ＢＳ１は、第１のＥＰＲＯＭメモリバンクの３番目の列の２番目の行のメモリユニットをアドレス指定している。ＲＳ２、ＣＳ３、ＢＳ２は、第２のＥＰＲＯＭメモリバンクの３番目の列の２番目の行のメモリユニットをアドレス指定している。表２４０に示されているＥＰＲＯＭ用の３次元並列アドレス指定方式は、バンク間並列読み出し方式である。すなわち、表２４０に示されているＥＰＲＯＭ用の３次元並列アドレス指定方式は、別個のＥＰＲＯＭメモリバンク間の行及び列を同時にアドレス指定する。別の選択肢（不図示）は、バンク内並列アドレス指定方式である。バンク内並列アドレス指定方式では、複数のＲＳ信号及び/またはＣＳ信号を生成するために、Ｄ１信号及び/またはＤ２信号を複数回印加することができる。したがって、バンク内並列アドレス指定方式は、同じＥＰＲＯＭメモリバンクの複数の行及び/または複数の列を同時にアドレス指定することができる。
本開示のいくつかの例は、印刷装置のＥＰＲＯＭの３次元アドレス指定用のシステムを含むことができる。かかるシステムは、複数のＥＰＲＯＭバンクを有することができる。ＥＰＲＯＭバンクを印刷装置に配置することができる。たとえば、それらのＥＰＲＯＭバンクを一体化プリントヘッドに配置することができる。それらのＥＰＲＯＭバンクの各々をＥＰＲＯＭメモリアレイとすることができる。ＥＰＲＯＭメモリアレイを、行と列をなすように配置されたＥＰＲＯＭメモリユニットのアレイ（配列）とすることができる。
該システムは、複数のシフトレジスタを備えることができる。該複数のシフトレジスタを直列入力並列出力シフトレジスタ（シリアル入力／パラレル出力シフトレジスタ）とすることができる。すなわち、データ列を、シフトレジスタに直列に入力して、複数の出力に並列形式で出力することができる。たとえば、１つの物理的入力部（たとえば電線）を介して受け取られた直列に入力されたデータを、複数の物理的出力部（たとえば電線）を介して出力して、該シフトレジスタが接続されている複数のＥＰＲＯＭバンクを同時にアドレス指定することができる。
該システムのシフトレジスタの各々をそれらに対応する選択信号に同期させることができる。すなわち、シフトレジスタをプリチャージし、及び該シフトレジスタを進めるために該シフトレジスタに入力される選択信号は、該シフトレジスタの各シフトがいつ起こるかを決定するクロックパルスを含むことができる。たとえば、クロックパルスとして機能する４つの繰り返し選択信号（たとえば、Ｓ１、Ｓ２、Ｓ３、及びＳ４）が存在しうる。一連の該４つの選択信号（該４つの選択信号からなる１組の信号）（の１サイクル）をシフトレジスタの１クロックサイクルとすることができる。本開示のいくつかの例では、シフトレジスタは、ＲＳ信号、ＣＳ信号、及びＢＳ信号を生成するためにデータをシフトインする際に（１以上の）クロックサイクルを利用することができる。シフトレジスタに関連するクロックサイクルの数によって、ＥＰＲＯＭメモリバンクの数及び各ＥＰＲＯＭバンクのＥＰＲＯＭメモリユニットの数が決まりうる。たとえば、ＥＰＲＯＭメモリバンクの数を、ＢＳ信号を生成するシフトレジスタに関連するクロックサイクルの数と同じにすることができる。なぜなら、各クロックサイクルを該複数のＥＰＲＯＭバンクのうちの１つに対応付けることができるからである。さらに、各ＥＰＲＯＭメモリアレイ内のＥＰＲＯＭメモリユニットの行の数及び列の数を、ＣＳ信号及び/またはＲＳ信号を指定するシフトレジスタに関連するクロックサイクルの数と同じにすることができる。なぜなら、各クロックサイクルを、ＥＰＲＯＭメモリアレイの（１以上の）行指定及び/または列指定のうちの１つに対応付けることができるからである。
該システムは、ＥＰＲＯＭ用の３次元アドレスの行部分を指定するための行選択データ信号を含むことができる。たとえば、行選択データ信号は、ＥＰＲＯＭ用の３次元アドレスによってアドレス指定されるＥＰＲＯＭメモリアレイ内のＥＰＲＯＭメモリユニットの行の指示ないし指標を含むことができる。行選択データ信号を、該複数のシフトレジスタのうちの第１のシフトレジスタに対応付けることができる。たとえば、該行選択信号を、データ信号として該第１のシフトレジスタに入力することができ、該行選択信号は、該データ信号が複数の選択信号に関していつ印加されるかに基づいて、ＥＰＲＯＭ用の３次元アドレスの行部分を指定することができる。
該システムはまた、ＥＰＲＯＭ用の３次元アドレスの列部分を指定するための列選択データ信号を含むことができる。たとえば、列選択データ信号は、ＥＰＲＯＭ用の３次元アドレスによってアドレス指定されるＥＰＲＯＭメモリアレイ内のＥＰＲＯＭメモリユニットの列の指示ないし指標を含むことができる。列選択データ信号を、該複数のシフトレジスタのうちの第２のシフトレジスタに対応付けることができる。たとえば、該列選択信号を、データ信号として該第２のシフトレジスタに入力することができ、該列選択信号は、該データ信号が複数の選択信号に関していつ印加されるかに基づいて、ＥＰＲＯＭ用の３次元アドレスの列部分を指定することができる。
ＥＰＲＯＭ用の３次元アドレスのＥＰＲＯＭバンク部分を指定するバンク選択データ信号を該システムに含めることができる。たとえば、バンク選択データ信号は、列選択信号の列及び行選択信号の行によってアドレス指定される、複数のＥＰＲＯＭバンクのうちの該ＥＰＲＯＭバンクの指示ないし指標を含むことができる。バンク選択データ信号を、該複数のシフトレジスタのうちの第３のシフトレジスタに対応付けることができる。たとえば、該バンク選択信号を、データ信号として該第３のシフトレジスタに入力することができ、該バンク選択信号は、該データ信号が複数の選択信号に関していつ印加されるかに基づいて、ＥＰＲＯＭ用の３次元アドレスの行部分を指定することができる。
図３は、一体化プリントヘッドのＥＰＲＯＭメモリユニットの３次元アドレス指定のための例示的な方法３７０のフローチャートを示している。方法３７０は、３７２において、複数のシフトレジスタで複数の入力信号を受け取ることを含むことができ、この場合、該複数の入力信号は、該複数のシフトレジスタのうちのある（１つの）シフトレジスタをプリチャージして進めるための選択信号とデータ信号とを含む。これらのシフトレジスタのそれぞれを、複数のＥＰＲＯＭバンクのそれぞれのＥＰＲＯＭバンクに接続することができる。たとえば、各シフトレジスタは、該複数のＥＰＲＯＭメモリバンクの各々にデータを送り、及び/または該複数のＥＰＲＯＭメモリバンクの各々からデータを受け取ることができるように、該複数のＥＰＲＯＭメモリバンクの各ＥＰＲＯＭバンクと通信可能である。
方法３７０は、３７４において、該複数のシフトレジスタのうちの第１のシフトレジスタにおいて、３次元ＥＰＲＯＭアドレスの行部分を指定する行選択データ信号を生成することを含むことができる。
方法３７０は、３７６において、該複数のシフトレジスタのうちの第２のシフトレジスタにおいて、３次元ＥＰＲＯＭアドレスの列部分を指定する列選択データ信号を生成することを含むことができる。
方法３７０は、３７８において、該複数のシフトレジスタのうちのある（１つの）シフトレジスタにおいて、複数のＥＰＲＯＭバンクのうちのある（１つの）ＥＰＲＯＭバンクを指定するバンク選択信号であって、該行選択データ信号及び該列選択データ信号に関連するバンク選択信号を生成することを含むことができる。
方法３７０は、３８０において、該行選択データ信号、該列選択データ信号、及び該バンク選択信号に基づいて、個々のＥＰＲＯＭメモリユニットを３次元でアドレス指定することを含むことができる。該３次元ＥＰＲＯＭメモリユニットアドレスを、該複数のシフトレジスタの８サイクル内で生成することができる。たとえば、該複数のシフトレジスタは、データ信号を受け取るシフトレジスタの８サイクル内で、行選択信号、列選択信号、及びバンク選択信号を生成することができる。
本開示の詳細な説明において、本開示の一部を構成する添付の図面を参照したが、それらの図面には、本開示のいくつかの例をどのようにして実施できるかが例示されている。それらの例は、当業者が本開示のそれらの例を実施できるように十分詳しく説明されている。さらに、その他の例を使用できること、及び、本開示の範囲から逸脱することなく、プロセスの変更、電気的な変更、及び/または構造上の変更を行うことができることが理解されるべきである。
さらに、図示されている要素（のサイズ）の比率及び相対的な大きさは、本開示のいくつかの例を説明することを目的としたものであって、限定的に解釈すべきではない。本明細書で使用されている（特に図面の参照番号に関して使用されている）「Ｎ」という表記は、指示されている複数の特定の特徴を本開示の複数の例に含めることができることを示している。本明細書で使用されている「ある」物や「複数の」物という表現は、１以上の該物を指すことができる。

Claims (12)

  1. 一体化プリントヘッドにおける複数の消去可能なプログラム可能読取り専用メモリ（ＥＰＲＯＭ）バンクであって、各ＥＰＲＯＭバンクがＥＰＲＯＭメモリアレイを構成する、複数のＥＰＲＯＭバンクと、
    複数のシフトレジスタであって、各シフトレジスタが、３次元ＥＰＲＯＭアドレスを生成するために前記複数のＥＰＲＯＭバンクに接続される、複数のシフトレジスタ
    とを備えるプリントヘッド記憶装置であって、
    前記３次元ＥＰＲＯＭアドレスは、
    前記３次元ＥＰＲＯＭアドレスの行部分を指定する行選択データ信号と、
    前記３次元ＥＰＲＯＭアドレスの列部分を指定する列選択データ信号と、
    前記複数のＥＰＲＯＭバンクのうちのあるＥＰＲＯＭバンクを指定するバンク選択データ信号であって、前記行選択データ信号及び前記列選択データ信号に関連するバンク選択データ信号
    を含み、
    前記行選択データ信号は、前記複数のシフトレジスタのうちの第１のシフトレジスタによって生成され、前記列選択データ信号は、前記複数のシフトレジスタのうちの前記第１のシフトレジスタによって生成され、前記バンク選択データ信号は、前記複数のシフトレジスタのうちの第２のシフトレジスタによって生成されることからなる、プリントヘッド記憶装置。
  2. 前記バンク選択データ信号は、並列３次元ＥＰＲＯＭアドレスを生成するために、前記行選択データ及び前記列選択データに関連する前記複数のＥＰＲＯＭバンクのうちの２以上のＥＰＲＯＭバンクを指定することからなる、請求項１の装置。
  3. 前記複数のシフトレジスタの各々が、対応するデータ信号及び複数の対応する選択信号を含む複数の入力を受け入れることからなる、請求項１または２の装置。
  4. 前記対応するデータ信号は、対応するシフトレジスタを作動させ、及び、前記３次元ＥＰＲＯＭアドレスの行部分及び列部分を指定することからなる、請求項３の装置。
  5. 前記対応する選択信号は、対応するシフトレジスタをプリチャージして進めることからなる、請求項３または４の装置。
  6. 前記対応するシフトレジスタは、４つの前記対応する選択信号が一巡すると１段だけ進められる、請求項５の装置。
  7. 印刷装置における複数の消去可能なプログラム可能読取り専用メモリ（ＥＰＲＯＭ）バンクであって、各ＥＰＲＯＭバンクはＥＰＲＯＭメモリアレイを構成する、複数のＥＰＲＯＭバンクと、
    直列データ入力及び複数の並列出力を有する複数のシフトレジスタであって、各シフトレジスタが前記複数のＥＰＲＯＭバンクに接続される、複数のシフトレジスタと、
    ３次元ＥＰＲＯＭアドレスの行部分を指定するための行選択データ信号であって、前記複数のシフトレジスタのうちの第１のシフトレジスタによって生成される行選択データ信号と、
    ３次元ＥＰＲＯＭアドレスの列部分を指定するための列選択データ信号であって、前記第１のシフトレジスタによって生成される列選択データ信号と、
    前記３次元ＥＰＲＯＭアドレスの一部である、前記複数のＥＰＲＯＭバンクのうちのあるＥＰＲＯＭバンクを指定するためのバンク選択データ信号であって、前記複数のシフトレジスタのうちの第２のシフトレジスタによって生成されるバンク選択データ信号
    を有するシステム。
  8. 前記複数のシフトレジスタの各シフトレジスタは、対応するシフトレジスタに関連する複数のクロックサイクルのうちの１つのクロックサイクルを累積的に表す対応する１組の４つの繰り返し選択信号に同期させられる、請求項７のシステム。
  9. 前記ＥＰＲＯＭバンクの数は、対応するシフトレジスタに関連する前記クロックサイクルの数によって決まる、請求項８のシステム。
  10. 前記複数のＥＰＲＯＭバンクの各々のＥＰＲＯＭアレイのメモリユニットの行及び列の数は、対応するシフトレジスタに関連する前記クロックサイクルの数によって決まる、請求項８または９のシステム。
  11. 一体化プリントヘッドの消去可能なプログラム可能読取り専用メモリ（ＥＰＲＯＭ）メモリユニットを３次元アドレス指定するための方法であって、
    複数のシフトレジスタにおいて複数の入力信号を受け取るステップであって、該複数の入力信号は、データ信号と、前記複数のシフトレジスタのうちのあるシフトレジスタをプリチャージして進めるための選択信号とを含む、ステップと、
    前記複数のシフトレジスタのうちの第１のシフトレジスタにおいて、３次元ＥＰＲＯＭアドレスの行部分を指定する行選択データ信号を生成するステップと、
    前記第１のシフトレジスタにおいて、３次元ＥＰＲＯＭアドレスの列部分を指定する列選択データ信号を生成するステップと、
    前記複数のシフトレジスタのうちの第２のシフトレジスタにおいて、複数のＥＰＲＯＭバンクのうちのあるＥＰＲＯＭバンクを指定するバンク選択信号を生成するステップであって、該バンク選択信号は、前記行選択データ信号及び前記列選択データ信号に関連することからなる、ステップと、
    前記行選択データ信号、前記列選択データ信号、及び前記バンク選択信号に基づいて、個々のＥＰＲＯＭメモリユニットを三次元でアドレス指定するステップ
    を含む方法。
  12. 前記複数のシフトレジスタのそれぞれのシフトレジスタは、前記複数のＥＰＲＯＭバンクのそれぞれのＥＰＲＯＭバンクに接続される、請求項１１の方法。
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