CN105940454B - 对可擦除可编程只读存储器进行三维寻址 - Google Patents

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Abstract

对可擦除可编程只读存储器(EPROM)的三维寻址可以包括多个EPROM存储体、多个移位寄存器、行选择数据信号、列选择数据信号以及存储体选择数据信号。

Description

对可擦除可编程只读存储器进行三维寻址
背景技术
存储器是系统中用以存储信息的重要元件。存储器可以通过创建并维护诸如“0”、“1”之类的多个不同的状态来实现。可擦除可编程只读存储器(EPROM)是一种类型的非易失性存储器，其包括独立编程的浮栅晶体管的阵列，用于存储通过存储晶体管的电导率编码的存储器单元(例如，比特)。
集成打印头(IPH)可以包括存储器。IPH存储器可以用以存储如笔ID、唯一ID、模拟序列号(ASN)、安全信息以及其它IPH特征增强信息的信息。
附图说明
图1是根据本公开内容的打印头存储设备的例子的示意图。
图2A是根据本公开内容示出用于EPROM的三维寻址方案的例子的表。
图2B是根据本公开内容示出用于EPROM的三维寻址方案的例子的表。
图3是一种用于对集成打印头的EPROM单元进行三维寻址的方法的例子的流程图。
具体实施方式
集成打印头(IPH)可以利用多种不同的存储器技术。例如，IPH可以使用金属保险丝存储器技术来存储信息。然而，可擦除可编程只读存储器(EPROM)通过金属保险丝技术提供益处，这是因为：对于EPROM选择器晶体管的尺寸需求相对较小、在编程EPROM时不必潜在地破坏机械力、以及不能在对EPROM进行目视检查的情况下识别状态。
IPH平台用以实现功能的能力可以受其具有的存储器的容量(例如，存储器存储的可寻址存储器单元的数量)限制。换言之，在IPH上可以存储的信息越多，在IPH上能够实现的特性越多。用于IPH的可寻址存储器单元(例如，比特)的数量可以受多种因素限制。
传统的IPH EPROM寻址是使用直接寻址来完成的。直接寻址针对EPROM的每个存储体(bank)利用独立的数据信号。作为结果，直接寻址对于每个EPROM存储体需要一个寄存器(例如，移位寄存器)，以便对对应的EPROM存储体的EPROM存储器单元进行寻址。
可用于给定寄存器和相关联的EPROM的硅(Si)资产的数量可以受多种因素限制。例如，由IPH尺寸和/或功能施加的尺寸约束可以用作限制可用的硅资产。此外，与制造给定的IPH相关联的成本约束可以限制可用于其寄存器和对应的EPROM存储体的硅资产的数量。IPH硅资产限制转移给IPH寄存器和EPROM存储体限制，其相应地转移到可寻址存储器单元约束。
本公开内容的例子包括打印头存储器设备，其利用用于EPROM的三维寻址方案连同用于对EPROM存储器单元的三维寻址的系统和方法。该打印头存储器设备、系统和方法可以利用多个移位寄存器以产生三维EPROM地址，每个移位寄存器连接到多个EPROM存储体。三维EPROM地址可以包括行选择数据信号、列选择数据信号以及存储体选择数据信号。行选择数据信号可以指定独立EPROM存储器单元地址的行部分，列选择数据信号可以指定独立EPROM地址的列部分，以及存储体选择数据信号可以指定多个EPROM存储体中的与由第一和第二移位寄存器指定的独立EPROM存储器单元地址相关联的EPROM存储体。作为结果，本公开内容的利用三维EPROM地址的例子可以在较多数量的EPROM存储体中对EPROM存储器单元进行寻址的同时，利用相比传统方法而言较少的硅资产(例如，较少的移位寄存器，这是因为每个EPROM存储体不需要对应的移位寄存器来对其寻址)。
图1示出了根据本公开内容的打印头存储器设备110的例子。打印头存储器设备110可以集成到任何IPH设计中。例如，打印头存储器110可以是具有集成到墨盒中的打印头的喷墨IPH的一部分。与打印头存储器设备110相关联的IPH可以包括例如外罩、墨室、与墨室进行流体通信的多个入口和出口、多个放电电阻、各种电触点以及控制器。控制器可以包括打印头存储器设备110。
打印头存储器设备110可以包括多个移位寄存器112-1……112-N。虽然在图1中示出了三个移位寄存器112-1……112-N，但是本发明并不限于此。例如，多个移位寄存器112-1……112-N可以是在可用硅资产的约束内的任何数量的移位寄存器。
在一些例子中，多个移位寄存器112-1……112-N中的每个可以包括具有共享了公共时钟的两个稳定状态的级联触发器电路。每个触发器电路可以连接到级联中的下一触发器电路的数据输入，这样产生的电路通过在时钟输入的每次转换时移入在其输入处接收的数据以及移出存储的比特阵列中的最末比特来对该阵列进行移位。移位寄存器的每个触发器电路可以称为级。多个移位寄存器112-1……112-N可以包括任何数量的级。例如，移位寄存器可以包括如在图1中描绘的8个级。
移位寄存器112-1……112-N可以是任何类型的移位寄存器。例如，多个移位寄存器112-1……112-N中的每个可以是串进并出移位寄存器。
移位寄存器112-1……112-N可以经由任何数量的输入线路接受多个输入信号(例如，选择信号S1-1……S4-N、数据信号D1……D-N等)。选择信号S1-1……S4-N可以用以对接收选择信号S1-1……S4-N的移位寄存器112-1……112-N进行预充电以及提前。例如，移位寄存器112-1可以通过重复地将选择信号S1-1……S4-N脉冲调制而被提前，其中，每次通过四个选择信号S1-1……S4-N进行循环使得移位寄存器112-1提前一个级。选择信号S1-1……S4-N可以是独立信号或者公共信号。例如，选择信号S1-1……S4-N可以是公共信号而不是不同的信号。对于选择信号S2-1、S2-2、S2-N、选择信号S3-1、S3-2、S3-N以及选择信号S4-1、S4-2、S4-N同样也是如此。
数据信号D1……D-N可以用作启动信号并可以传送EPROM存储器单元的行和列地址。由信号D1……D-N输入的数据可以任意分配给移位寄存器112-1……112-N的任何移位寄存器，使得特定的移位寄存器112-1……112-N不限于接收特定类型的数据输入。
多个移位寄存器112-1……112-N中的每个可以连接到多个存储器存储体114-1……114-N。任何数量的存储器存储体114-1……114-N也是可以的。然而，打印头存储器设备110的存储器存储体114-1……114-N的数量可以受多个移位寄存器112-1……112-N以及移位寄存器112-1……112-N中的每个的级和周期的数量限制，这是因为对多个存储器存储体114-1……114-N寻址包括具有充足的移位寄存器/移位寄存器级/移位寄存器周期以在多个存储器存储体114-1……114-N的存储器单元之间进行区分。
每个存储器存储体114-1……114-N可以是可寻址EPROM存储器单元(例如，比特等)的阵列。存储器存储体114-1……114-N可以是具有任何数量的独立EPROM存储器单元地址的任何尺寸的EPROM阵列。例如，逻辑上，存储器存储体114-1……114-N可以是八行乘八列的形成64个独立可寻址EPROM存储器单元的EPROM阵列。可寻址比特的逻辑布置和数量可以受移位寄存器112-1……112-N中的每个的级和周期的数量限制，这是因为对多个独立可寻址EPROM存储器单元寻址包括具有充足的移位寄存器级/移位寄存器周期以在这多个独立可寻址EPROM存储器单元间进行区分。
每个移位寄存器112-1……112-N可以产生多个输出(例如，行选择信号(RS)118、列选择信号(CS)120、存储体选择信号(BS)122)。虽然图1示出的信号RS 118、CS 120和BS122是从不同的移位寄存器112-1……112-N产生的，但是本公开内容不限于此。一个以上的信号可以从多个移位寄存器112-1……112-N中的独立移位寄存器产生。例如，如果存储器存储体114-1……114-N中的每个包括的EPROM阵列逻辑上包含八行乘八列的形成64个独立可寻址EPROM存储器单元的EPROM阵列，并且每个移位寄存器112-1……112-N是16级的移位寄存器112-1……112-N，那么特定的移位寄存器(例如，移位寄存器112-1)可以产生信号RS118和CS 120两者，当所述二者与信号BS 122配对时，足以对所述阵列中的任何阵列的可寻址EPROM存储器单元的行和列进行寻址。移位寄存器112-1……112-N的级的数量和可独立寻址EPROM存储器单元的数量之间的关系可以确定特定的移位寄存器(例如，移位寄存器112-1)可以产生多少信号。只要特定的移位寄存器(例如，移位寄存器112-1)包括足够在一旦与信号BS 122配对时对多个存储器存储体114-1……114-N的EPROM阵列的任何EPROM阵列的EPROM存储器单元地址的列和行部分两者进行寻址的级，那么该特定的移位寄存器(例如，移位寄存器112-1)可以产生信号RS 118和CS 120两者。
数据信号D1可以用以产生RS信号118。RS信号118可以标识存储器存储体114-1……114-N的EPROM阵列的任何EPROM阵列内的可独立寻址的EPROM存储器单元的地址的逻辑行部分。RS信号118可以通过在特定的选择信号S1-1……S4-N的特定周期期间应用数据信号D1来产生。
数据信号D2可以用以产生CS信号120。CS信号120可以标识存储器存储体114-1……114-N的EPROM阵列中的任何EPROM阵列内的可独立寻址的EPROM存储器单元的地址的逻辑列部分。CS信号120可以通过在特定的选择信号S1-1……S4-N的特定周期期间在特定的移位寄存器112-2中应用数据信号D2来产生。
数据信号D-N可以用以产生BS信号122。BS信号122可以标识多个存储器存储体114-1……114-N中的特定的存储器存储体，其中独立可寻址的EPROM存储器单元逻辑地或物理地位于该特定的存储器存储体中。当BS信号122与RS信号118和CS信号120配对时，三维EPROM存储器单元地址被指定。换句话说，RS信号118和CS信号120表示二维EPROM地址，其指定在对EPROM存储器存储体114-1……114-N中的任何EPROM存储器存储体中的EPROM存储器单元进行寻址时可适用的逻辑行(例如，RS信号118)和逻辑列(例如，CS 120)。BS信号122向EPROM地址引入第三维度，其指定了RS信号118和CS信号120所寻址到的存储器存储体114-1……114-N。在多个实施例，BS信号122可以指定多个存储器存储体114-1……114-N的单个存储器存储体。
替换地，BS信号122可以指定多个存储器存储体114-1……114-N中的一个以上的存储器存储体，以允许并行的三维EPROM寻址。例如，D-N可以在选择信号S1……S4的多个周期期间应用，以对所指定的多个存储器存储体114-1……114-N中的一个以上的存储器存储体的行和列进行寻址。
RS信号118、CS信号120和BS信号122可以由对应的晶体管输入。例如，RS信号118可以由RS晶体管输入、CS信号120可以由CS晶体管输入，而BS信号122可以由BS晶体管输入。RS、CS以及BS晶体管可以是NMOS晶体管。RS、CS以及BS晶体管可以以任何方式来布置，该任何方式允许产生三维EPROM地址。例如，BS晶体管可以与CS晶体管和RS晶体管以级联/串联方式连接。在另一例子中，BS晶体管可以连接到CS晶体管和RS晶体管的栅极。在又一例子中，BS晶体管可以通过额外的解码器与CS晶体管和RS晶体管连接。
图1的示例打印头存储器设备110演示了三维存储器寻址方案，其允许较少移位寄存器112-1……112-N利用较少的寻址周期来对相比于传统方法而言更多的可寻址EPROM存储器单元进行寻址。例如，利用具有四个16级移位寄存器的传统的直接寻址方法，仅可以对四个对应的具有八乘八的存储器单元EPROM存储器阵列的存储器存储体进行寻址。换言之，传统的直接寻址方法需要四个16级移位寄存器来对256个存储器单元进行寻址。与传统方法并列地，本公开内容的一些例子会允许三个8级移位寄存器112-1……112-N针对具有八乘八的存储器单元EPROM存储器阵列的八个存储器存储体114-1……114-N产生三维EPROM存储器单元地址。换言之，本公开内容的例子允许三个8级移位寄存器112-1……112-N对512个存储器单元进行寻址。本公开内容可以允许较少的和/或较小的移位寄存器。在上面的例子中，有三个而不是四个移位寄存器，并且这三个移位寄存器是8级而不是16级，这在移位寄存器的数量和尺寸方面节省了空间。
图2A和图2B是用于EPROM的三维寻址方案的例子的示意图。图2A图示了表格230，其演示了用于本公开内容的EPROM的三维寻址方案的例子。表230由多个行和列组成，这多个行和列分别对应于其应用的信号和定时。在表230中，信号被示出为在“1”而不是“0”出现在表230矩阵时应用。
表230的行S1、S2、S3和S4表示可以应用到每个移位寄存器以对每个移位寄存器进行预充电以及提前的选择信号S1、S2、S3和S4。在表230中，选择信号S1、S2、S3和S4不必是一个移位寄存器的选择信号。换言之，选择信号S1、S2、S3和S4可以象征应用到正接受数据信号的移位寄存器中的任何移位寄存器的任何选择信号。为了进一步阐明，回看图1，表230的S1可以表示选择信号S1-1、S1-2、S1-3和/或S1-N。另外，表230的S2、S3和S4可以分别表示：S2-1、S2-2、S2-3和/或S2-N；S3-1、S3-2、S3-3和/或S3-N；以及S4-1、S4-2、S4-3和/或S4-N。相应地，表230可以示出类似的选择信号S1、S2、S3和S4被应用以对多个不同的移位寄存器进行预充电以及提前。
表230的每个列表示移位寄存器周期(例如，周期1、周期2、周期3、周期4、周期5、周期6、周期7、周期8)，其中，周期1是要进行移入的第一周期。由于周期可以对应于对选择信号S1-S4的应用，所以表230的每个周期对应于对选择信号S1、S2、S3和S4的四次应用。因此，每个周期对应于八个编号类似的周期列，其中在这八个编号类似的周期列上应用了行S1、S2、S3和S4的选择信号。
表230还示出了行D1(RS)、D2(CS)以及D3(BS)的数据信号。行D1(RS)的数据信号可以对应于对用于EPROM的三维地址的行进行指定的数据信号D1，行D2(CS)的数据信号可以对应于对用于EPROM的三维地址的列进行指定的数据信号D2，行D3(BS)的数据信号可以对应于与EPROM的三维地址的存储体相对应的数据信号D3。如上所述，在行D1(RS)、D2(CS)以及D3(BS)中示出的数据信号D1、数据信号D2以及数据信号D3可以是在不同的移位寄存器中应用的数据信号。
总而言之，表230示出了应用前述信号(例如，如在表230的地址行中输出的RS2、CS3、BS1)以提供用于EPROM的三维地址的定时。例如，表230示出了数据信号D1可以在与8级移位寄存器的S2对应的选择信号的第七周期期间应用。当在此时间应用时，D1产生意味着行选择2(RS2)的行选择(RS)信号232。进一步在表230中示出地，数据信号D2可以在移位寄存器的选择信号S2的第六周期期间应用，以产生意味着列选择3(CS3)的列选择(CS)信号234。表230还示出了数据信号D3可以在移位寄存器的选择信号S2的第八周期期间应用，以产生意味着存储体选择1(BS1)的存储体选择(BS)信号236。当被合并时，RS、CS以及BS信号指定用于EPROM存储器单元的三维地址。在图2A的例子中，三维地址是RS2、CS3、BS1，用于对第一EPROM存储器存储体的第三列的第二行的存储器单元进行寻址。
图2B示出了表240，其演示了用于本公开内容的EPROM的三维并行寻址方案的例子。表240由多个行和列组成，这多个行和列分别对应于其应用的信号和定时。如与表230那样，信号被示出为被应用在“1”而不是“0”出现在表240矩阵时。除了以并行寻址方案实现外，表240的行和列示出了表230的相同基本原理。表240的并行寻址方案可以通过额外应用数据信号D3来实现。通过在额外的时间应用数据信号D3，与由两个BS信号246-1和246-2指定的两个EPROM存储体并行地，可应用RS信号242和CS信号244。
例如，表240示出了应用前述信号(例如，如在表240的地址行中输出的RS2、CS3、BS1以及RS2、CS3、BS2)以提供用于EPROM的三维地址的定时。例如，表240示出了数据信号D1可以在与8级移位寄存器的S2对应的选择信号的第七周期期间应用。当在此时间应用时，D1产生意味着行选择2(RS2)的行选择(RS)信号242。进一步在表240中示出地，数据信号D2可以在移位寄存器的选择信号S2的第六周期期间应用，以产生意味着列选择3(CS3)的列选择(CS)信号244。表240还示出了数据信号D3可以在移位寄存器240的选择信号S2的第七和第八周期两者期间应用，以产生分别意味着存储体选择1(BS1)和存储体选择2(BS2)的两个BS信号246-1和246-2。当被合并时，RS、CS以及BS信号指定用于EPROM的并行三维存储器单元地址。在图2B的例子中，三维地址是RS2、CS3、BS1以及RS2、CS3、BS2。RS2、CS3、BS1要对第一EPROM存储器存储体的第三列的第二行的存储器单元进行寻址。RS2、CS3、BS2要对第二EPROM存储器存储体的第三列的第二行的存储器单元进行寻址。用于在表240中示出的EPROM的三维并行寻址方案是存储体间并行读取方案。换言之，用于在表240中示出的EPROM的三维并行寻址方案同时对不同的EPROM存储器存储体间的行和列进行寻址。另一替代方案(未示出)是存储体内并行寻址方案。在存储体内并行寻址方案中，D1和/或D2信号可以应用多次以产生多个RS和/或CS信号。因此，存储体内并行寻址方案可以同时对同一EPROM存储器存储体的多个行和/或列进行寻址。
本公开内容的例子可以包括用于打印设备上的EPROM的三维寻址的系统。这种系统可以包括多个EPROM存储体。这些EPROM存储体可以位于打印设备上。例如，这些EPROM存储体可以位于集成打印头上。这些EPROM存储体中的每个都可以是EPROM存储器阵列。EPROM存储器阵列可以是被组织成行和列的EPROM存储器单元的阵列。
该系统可以包括多个移位寄存器。这多个移位寄存器可以是串进并出移位寄存器。换言之，数据串可以串行输入到移位寄存器，但以并行格式输出到多个输出端。例如，经由单个物理输入端(例如，一条线缆)接收的串行输入的数据可以经由多个物理输出端(例如，多条线缆)输出以同时对移位寄存器连接到的多个EPROM存储体进行寻址。
该系统的移位寄存器中的每个移位寄存器可以同步到其对应的选择信号。换言之，被输入到移位寄存器以对移位寄存器进行预充电并对移位寄存器进行提前的选择信号可以包括时钟脉冲，该时钟脉冲确定移位寄存器的每次移位发生的时间。例如，可以有四个重复的选择信号(例如，S1、S2、S3和S4)用作时钟脉冲。一组四个选择信号可以是用于移位寄存器的一个时钟周期(clock cycle)。在本公开内容的例子中，移位寄存器可以在移入数据以产生RS、CS和BS信号时利用时钟周期。与移位寄存器相关联的时钟周期的数量可以确定EPROM存储器存储体的数量以及每个EPROM存储体的EPROM存储器单元的数量。例如，EPROM存储器存储体的数量可以等于与产生BS信号的移位寄存器相关联的时钟周期的数量，这是因为每个时钟周期可以对应于多个EPROM存储体中的一个EPROM存储体。额外地，每个EPROM存储器阵列中的EPROM存储器单元的行数和列数可以等于与指定CS和/或RS信号的移位寄存器相关联的时钟周期的数量，这是因为每个时钟周期可以对应于EPROM存储器阵列的行和/或列名称中的一个。
该系统可以包括行选择数据信号以指定用于EPROM的三维地址的行部分。例如，行选择数据信号可以包括对EPROM存储器阵列内由用于EPROM的三维地址寻址的EPROM存储器单元的行的指示。行选择数据信号可以对应于多个移位寄存器中的第一移位寄存器。例如，行选择信号可以作为数据信号输入到第一移位寄存器中，并且可以基于数据信号何时适用于多个选择信号来指定用于EPROM的三维地址的行部分。
该系统还可以包括列选择数据信号以指定用于EPROM的三维地址的行部分。例如，列选择数据信号可以包括对EPROM存储器阵列内由用于EPROM的三维地址寻址的EPROM存储器单元的列的指示。列选择数据信号可以对应于多个移位寄存器中的第二移位寄存器。例如，列选择信号可以作为数据信号输入到第二移位寄存器中，并且可以基于数据信号何时适用于多个选择信号来指定用于EPROM的三维地址的行部分。
在该系统中可以包括的存储体选择数据信号指定用于EPROM的三维地址寻址的EPROM存储体部分。例如，存储体选择数据信号可以包括对多个EPROM存储体中的、列选择信号的列和行选择信号的行对其进行寻址的EPROM存储体的指示。存储体选择数据信号可以对应于多个移位寄存器中的第三移位寄存器。例如，存储体选择信号可以作为数据信号输入到第三移位寄存器中，并且可以基于数据信号何时适用于多个选择信号来指定用于EPROM的三维地址的行部分。
图3示出了用于对集成打印头的EPROM存储器单元进行三维寻址的方法370的例子的流程图。在372处，方法370可以包括接收多个移位寄存器处的多个输入信号，其中，多个输入信号可以包括选择信号以及数据信号，选择信号用以对多个移位寄存器中的移位寄存器进行预充电以及提前。移位寄存器中的每个都可以连接到多个EPROM存储体中的每个EPROM存储体。例如，每个移位寄存器可以与多个EPROM存储体中的每个EPROM存储体进行通信，使得其可以发送和/或接收来自EPROM存储器存储体中的每个EPROM存储器存储体的数据。
在374处，方法370可以包括在多个移位寄存器中的第一移位寄存器处产生行选择数据信号，其用于指定三维EPROM地址的行部分。
在376处，方法370可以包括在多个移位寄存器中的第二移位寄存器处产生列选择数据信号，其用于指定三维EPROM地址的列部分。
在378处，方法370可以包括在多个移位寄存器中的移位寄存器处产生存储体选择信号，其用于指定多个EPROM存储体中的与行选择数据信号和列选择数据信号相关联的EPROM存储体。
在380处，方法370可以包括基于行选择数据信号、列选择数据信号以及存储体选择信号以三个维度来对独立EPROM存储器单元进行寻址。三维EPROM存储器单元地址可以在多个移位寄存器的八个周期内产生。例如，多个移位寄存器可以在接收数据信号的移位寄存器的八个周期内产生行选择数据信号、列选择数据信号以及存储体选择信号。
在本公开内容的详细描述中，参照了构成其一部分的附图，并且在该附图中，通过图示方式示出了可以如何实践本公开内容的例子。足够详细地描述了这些例子，以使得本领域那些普通技术人员能够实现本公开内容的例子，并且应当理解地是，在不脱离本公开内容的范围的情况下可以使用其它例子，并且可以进行过程上的、电气上的和/或结构上的改变。
此外，在附图中提供的元件的比例和相对缩放旨在示出本公开内容的例子，而不应当视作是为了进行限制。如本文使用地，指示标记“N”(特别参照附图中的附图标记)表明多个如此指定的特定特征可以包括在本公开内容的多个例子中。如本文使用地，“一个”或“多个”某物可以指一个或多个这种事物。

Claims (15)

1.一种打印头存储器设备，包括：
集成打印头上的多个可擦除可编程只读存储器(EPROM)存储体，每个EPROM存储体包括EPROM存储器阵列；以及
多个移位寄存器，每个移位寄存器连接到所述多个EPROM存储体，以产生三维EPROM地址，包括：
行选择数据信号，其指定所述三维EPROM地址的行部分，
列选择数据信号，其指定所述三维EPROM地址的列部分，以及
存储体选择数据信号，其由所述多个移位寄存器中的移位寄存器产生，用于指定所述多个EPROM存储体中的与所述行选择数据信号和所述列选择数据信号相关联的EPROM存储体。
2.如权利要求1所述的设备，其中，所述存储体选择数据信号指定所述多个EPROM存储体中与所述行选择数据信号和所述列选择数据信号相关联的一个以上的EPROM存储体，以产生并行的三维EPROM地址。
3.如权利要求1所述的设备，其中，所述行选择数据信号是由所述多个移位寄存器中的第一移位寄存器产生的，所述列选择数据信号是由所述多个移位寄存器中的所述第一移位寄存器产生的，以及所述存储体选择数据信号是由所述多个移位寄存器中的第二移位寄存器产生的。
4.如权利要求1所述的设备，其中，所述行选择数据信号是由所述多个移位寄存器中的第一移位寄存器产生的，所述列选择数据信号是由所述多个移位寄存器中的第二移位寄存器产生的，以及所述存储体选择数据信号是由所述多个移位寄存器中的第三移位寄存器产生的。
5.如权利要求4所述的设备，其中，所述多个移位寄存器中的每个移位寄存器接受多个输入，所述多个输入包括对应的数据信号和多个对应的选择信号。
6.如权利要求5所述的设备，其中，所述对应的数据信号启动对应的移位寄存器并指定所述三维EPROM地址的所述行部分和所述列部分。
7.如权利要求5所述的设备，其中，所述对应的选择信号对对应的移位寄存器进行预充电以及对所述对应的移位寄存器的级进行提前。
8.如权利要求7所述的设备，其中，在通过所述对应的选择信号中的四个进行循环后，所述对应的移位寄存器被提前一个级。
9.一种打印头存储器系统，包括：
打印设备上的多个可擦除可编程只读存储器(EPROM)存储体，每个EPROM存储体包括EPROM存储器阵列；
多个移位寄存器，其具有串行的数据输入以及多个并行输出，其中，所述多个移位寄存器中的每个移位寄存器连接到所述多个EPROM存储体；
行选择数据信号，其对应于所述多个移位寄存器中的第一移位寄存器，用以指定三维EPROM地址的行部分；
列选择数据信号，其对应于所述多个移位寄存器中的第二移位寄存器，用以指定所述三维EPROM地址的列部分；
存储体选择数据信号，其对应于所述多个移位寄存器中的第三移位寄存器，用以指定所述多个EPROM存储体中的EPROM存储体作为所述三维EPROM地址的一部分。
10.如权利要求9所述的系统，其中，所述多个移位寄存器中的每个移位寄存器同步到具有四个重复的选择信号的对应组，具有所述四个重复的选择信号的对应组累计表示多个时钟周期中的与对应的移位寄存器相关联的时钟周期。
11.如权利要求10所述的系统，其中，可擦除可编程只读存储器(EPROM)存储体的数量是通过与对应的移位寄存器相关联的时钟周期的数量确定的。
12.如权利要求10所述的系统，其中，所述多个EPROM存储体中的每个EPROM存储体的所述EPROM阵列的存储器单元的行数和列数是通过与对应的移位寄存器相关联的时钟周期的数量确定的。
13.一种用于对集成打印头的可擦除可编程只读存储器(EPROM)的存储器单元进行三维寻址的方法，包括：
接收多个移位寄存器处的多个输入信号，其中，所述多个输入信号包括选择信号以及数据信号，所述选择信号用以对所述多个移位寄存器的移位寄存器进行预充电以及对所述多个移位寄存器的移位寄存器的级进行提前；
在所述多个移位寄存器中的第一移位寄存器处产生行选择数据信号，所述行选择数据信号指定三维EPROM地址的行部分；
在所述多个移位寄存器中的第二移位寄存器处产生列选择数据信号，所述列选择数据信号指定所述三维EPROM地址的列部分；
在所述多个移位寄存器中的移位寄存器处产生存储体选择信号，所述存储体选择信号指定多个EPROM存储体中的与所述行选择数据信号和所述列选择数据信号相关联的EPROM存储体；以及
基于所述行选择数据信号、所述列选择数据信号以及所述存储体选择信号，以三个维度对独立EPROM存储器单元进行寻址。
14.如权利要求13所述的方法，其中，所述多个移位寄存器中的每个移位寄存器连接到所述多个EPROM存储体中的每个EPROM存储体。
15.如权利要求14所述的方法，其中，所述方法包括利用所述多个移位寄存器的八个周期来产生一个三维EPROM地址。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102195430B1 (ko) 2016-10-06 2020-12-28 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 신호 경로를 통해 전파되는 입력 제어 신호
CN112976813B (zh) * 2017-01-31 2022-10-04 惠普发展公司，有限责任合伙企业 用于流体喷射片的存储体、流体喷射片、流体盒及打印盒
PT3554843T (pt) * 2017-01-31 2022-03-31 Hewlett Packard Development Co Disposição de bancos de memória e registo de seleção
US10913265B2 (en) 2017-07-06 2021-02-09 Hewlett-Packard Development Company, L.P. Data lines to fluid ejection devices
BR112019015593A2 (pt) 2017-07-06 2020-03-17 Hewlett-Packard Development Company, L.P. Seletores para bocais e elementos de memória
CN110944845B (zh) 2017-07-06 2021-06-15 惠普发展公司，有限责任合伙企业 用于流体喷射设备的存储器的解码器
NZ779667A (en) 2019-02-06 2023-06-30 Hewlett Packard Development Co Communicating print component
US11787173B2 (en) 2019-02-06 2023-10-17 Hewlett-Packard Development Company, L.P. Print component with memory circuit
US11453212B2 (en) 2019-02-06 2022-09-27 Hewlett-Packard Development Company, L.P. Print component with memory circuit
PL3717253T3 (pl) 2019-02-06 2022-08-01 Hewlett-Packard Development Company, L.P. Pamięci matryc płynowych

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9281045B1 (en) * 2014-12-16 2016-03-08 Globalfoundries Inc. Refresh hidden eDRAM memory

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5641574A (en) * 1979-09-07 1981-04-18 Nec Corp Memory unit
JPS5694589A (en) * 1979-12-27 1981-07-31 Nec Corp Memory device
CA1234224A (en) 1985-05-28 1988-03-15 Boleslav Sykora Computer memory management system
JPS63136397A (ja) * 1986-11-26 1988-06-08 Nec Corp シフトレジスタ回路
JP3081614B2 (ja) 1989-03-08 2000-08-28 富士通株式会社 部分書込み制御装置
JP2862287B2 (ja) 1989-10-12 1999-03-03 キヤノン株式会社 画像記録装置
US5029020A (en) * 1989-11-17 1991-07-02 Xerox Corporation Scanner with slow scan image context processing
JPH06236680A (ja) * 1992-12-15 1994-08-23 Mitsubishi Electric Corp シリアルアドレス入力用メモリ装置及びシリアルアドレス発生装置
US5828814A (en) 1996-09-10 1998-10-27 Moore Business Forms, Inc. Reduced cost high resolution real time raster image processing system and method
KR100313503B1 (ko) 1999-02-12 2001-11-07 김영환 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치
TW522099B (en) * 1999-03-31 2003-03-01 Seiko Epson Corp Printing system, printing controller, printer, method for controlling printing operations, printing method, ink box, ink provider, and recording medium
JP2000349163A (ja) * 1999-06-04 2000-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6883044B1 (en) 2000-07-28 2005-04-19 Micron Technology, Inc. Synchronous flash memory with simultaneous access to one or more banks
US7444575B2 (en) 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US6402279B1 (en) 2000-10-30 2002-06-11 Hewlett-Packard Company Inkjet printhead and method for the same
US6552955B1 (en) * 2001-10-30 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced power consumption
US6983428B2 (en) * 2002-09-24 2006-01-03 Sandisk Corporation Highly compact non-volatile memory and method thereof
US7549718B2 (en) 2004-05-27 2009-06-23 Silverbrook Research Pty Ltd Printhead module having operation controllable on basis of thermal sensors
KR100855861B1 (ko) * 2005-12-30 2008-09-01 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
JP4802722B2 (ja) * 2006-01-17 2011-10-26 セイコーエプソン株式会社 シーケンシャルアクセスメモリ
US7484138B2 (en) * 2006-06-09 2009-01-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for improving reliability of memory device
WO2009114019A1 (en) * 2008-03-14 2009-09-17 Hewlett-Packard Development Company, L.P. Secure access to fluid cartridge memory
US20110002169A1 (en) * 2009-07-06 2011-01-06 Yan Li Bad Column Management with Bit Information in Non-Volatile Memory Systems
KR101879442B1 (ko) 2011-05-25 2018-07-18 삼성전자주식회사 휘발성 메모리 장치의 리프레쉬 방법, 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
US9776397B2 (en) * 2014-04-17 2017-10-03 Hewlett-Packard Development Company, L.P. Addressing an EPROM on a printhead

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9281045B1 (en) * 2014-12-16 2016-03-08 Globalfoundries Inc. Refresh hidden eDRAM memory

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Publication number Publication date
JP6262355B2 (ja) 2018-01-17
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