KR101942164B1 - 소거가능한 프로그램가능 판독 전용 메모리를 위한 3 차원 어드레싱 - Google Patents

소거가능한 프로그램가능 판독 전용 메모리를 위한 3 차원 어드레싱 Download PDF

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Abstract

소거가능한 프로그램가능 판독 전용 메모리(EPROM)를 위한 3 차원 어드레싱은 다수의 EPROM 뱅크들, 다수의 시프트 레지스터들, 로우 선택 데이터 신호, 컬럼 선택 데이터 신호 및 뱅크 선택 데이터 신호를 포함할 수 있다.

Description

소거가능한 프로그램가능 판독 전용 메모리를 위한 3 차원 어드레싱{THREE-DIMENSIONAL ADDRESSING FOR ERASABLE PROGRAMMABLE READ ONLY MEMORY}
메모리는 시스템에 정보를 저장하는 중요한 요소이다. 메모리는 "0" 및 "1"과 같은 다수의 상이한 상태를 생성하고 조작함으로써 달성될 수 있다. 소거가능한 프로그램가능 판독 전용 메모리(erasable programmable read only memory : EPROM)는 저장 트랜지스터의 도전성에 의해 코딩된 메모리 유닛(예를 들어, 비트)을 저장하는 개별적으로 프로그램된 플로팅 게이트 트랜지스터의 어레이를 포함하는 하나의 타입의 비휘발성 메모리이다.
집적 프린트 헤드(Integrated print heads : IPH)는 메모리를 포함할 수 있다. IPH 메모리는 펜 ID, 고유한 ID, 아날로그 일련 번호(Analog Serial Number : ASN), 보안 정보, 및 다른 IPH 피쳐 증강 정보와 같은 정보를 저장하도록 사용될 수 있다.
도 1은 본 발명에 따른 프린트 헤드 메모리 디바이스의 일례를 도시하고,
도 2(a)는 본 발명에 따른 EPROM에 대한 3 차원 어드레싱 방식의 일례를 도시하는 테이블이고,
도 2(b)는 본 발명에 따른 EPROM에 대한 3 차원 병렬 어드레싱 방식의 일례를 도시하는 테이블이고,
도 3은 집적 프린트 헤드의 EPROM 메모리 유닛을 3 차원 어드레싱하는 방법의 일례의 플로우 차트이다.
집적 프린트 헤드(IPH)는 각종의 상이한 메모리 기술을 이용할 수 있다. 예를 들어, IPH는 정보를 저장하기 위해 금속 퓨즈 메모리 기술을 사용할 수 있다. 그러나, 소거가능한 프로그램가능 판독 전용 메모리(EPROM)는 EPROM 셀렉터 트랜지스터에 대한 상대적으로 더 작은 크기 요건이 존재하여, EPROM 프로그램 시에 기계적 힘을 잠재적으로 손상시킬 필요가 없으며, EPROM의 시각적 검사 하에서 상태를 인식하는 것이 불가능하다는 점에서, 금속 퓨즈 기술에 비해 장점들을 제공한다.
기능들을 구현하기 위한 IPH 플랫폼의 능력은 메모리가 갖는 양(예를 들어, 메모리가 저장하는 어드레싱가능한 메모리 유닛의 수)에 의해 제한될 수 있다. 즉, IPH 상에서 구현될 수 있는 정보가 더 많을수록, IPH 상에서 구현될 수 있는 피쳐들이 더 많아진다. IPH에 대해 어드레싱가능한 메모리 유닛의 수(예를 들어, 비트)가 다수의 인자들에 의해 제한될 수 있다.
통상적인 IPH EPROM 어드레싱은 다이렉트 어드레싱을 이용하여 성취된다. 다이렉트 어드레싱은 EPROM의 각각의 뱅크에 대해 독립적인 데이터 신호를 이용한다. 따라서, 다이렉트 어드레싱은 대응하는 EPROM 뱅크의 EPROM 메모리 유닛을 어드레싱하기 위해 EPROM 뱅크 당 하나의 레지스터(예를 들어, 시프트 레지스터)를 필요로 한다.
주어진 레지스터 및 연관된 EPROM에 대해 이용가능한 실리콘(Si) 전용 면적의 양은 다수의 인자들에 의해 제한될 수 있다. 예를 들어, IPH 크기 및/또는 기능에 의해 부여되는 크기 제약들은 이용가능한 Si 전용 면적(real estate)을 제한하도록 기능할 수 있다. 또한, 주어진 IPH를 제조하는 것과 연관된 비용 제약들은 그 레지스터 및 대응하는 EPROM 뱅크에 대해 이용가능한 Si 전용 면적의 양을 제한할 수 있다. IPH Si 전용 면적 제한들은 IPH 레지스터 및 EPROM 뱅크 제한들로 변환되고, 이는 이에 따라 어드레싱가능한 메모리 유닛 제약들로 변환된다.
본 발명의 예들은 EPROM 메모리 유닛에 대해 3 차원 어드레싱을 위한 시스템 및 방법과 함께 EPROM에 대해 3 차원 어드레싱 방식을 이용하는 프린트 헤드 메모리 디바이스를 포함한다. 프린트 헤드 메모리 디바이스, 시스템 및 방법은 다수의 시프트 레지스터들을 이용할 수 있고, 각각은 3 차원 EPROM 어드레스를 생성하도록 다수의 EPROM 뱅크들에 접속된다. 3 차원 EPROM 어드레스는 로우 선택 데이터 신호, 컬럼 선택 데이터 신호, 및 뱅크 선택 데이터 신호를 포함할 수 있다. 로우 선택 데이터 신호는 개별적인 EPROM 메모리 유닛 어드레스의 로우 부분을 특정할 수 있고, 컬럼 선택 데이터 신호는 개별적인 EPROM 어드레스의 컬럼 부분을 특정할 수 있고, 뱅크 선택 데이터 신호는 제 1 및 제 2 시프트 레지스터에 의해 특정된 개별적인 EPROM 메모리 유닛 어드레스와 연관된 다수의 EPROM 뱅크들 중 하나의 EPROM 뱅크를 특정할 수 있다. 따라서, 3 차원 EPROM 어드레스를 이용하는 본 발명의 예들은 더 많은 수의 EPROM 뱅크들에서 EPROM 메모리 유닛을 어드레싱할 수 있는 한편, 통상적인 방법들보다 적은 Si 전용 면적(예를 들어, 각각의 EPROM 뱅크가 자신을 어드레싱하기 위해 대응하는 시프트 레지스터를 필요로 하지 않음으로 인해 더 적은 시프트 레지스터)을 이용할 수 있다.
도 1은 본 발명에 따른 프린트 헤드 메모리 디바이스(110)의 예를 도시한다. 프린트 헤드 메모리 디바이스(110)는 임의의 IPH 설계에 통합될 수 있다. 예를 들어, 프린트 헤드 메모리 디바이스(110)는 잉크 카트리지에 통합된 프린트 헤드를 갖는 잉크젯 IPH의 부분일 수 있다. 프린트 헤드 메모리 디바이스(110)와 연관된 IPH는, 예를 들어, 하우징, 잉크 챔버, 그 잉크 챔버와 유체 결합하는 다수의 주입구들 및 배출구들, 다수의 점화 저항들(firing resistors), 각종 전기 접촉부들, 및 콘트롤러를 포함할 수 있다. 콘트롤러는 프린트 헤드 메모리 디바이스(110)를 포함할 수 있다.
프린트 헤드 메모리 디바이스(110)는 다수의 시프트 레지스터들(112-1,...,112-N)을 포함할 수 있다. 도 1에 3개의 시프트 레지스터(112-1,...,112-N)가 도시되어 있으나, 본 발명은 그와 같이 제한되지 않는다. 예를 들어, 다수의 시프트 레지스터들(112-1,...,112-N)은 이용가능한 Si 전용 면적의 제약들 내에서의 임의의 다수의 시프트 레지스터들일 수 있다.
몇몇 예들에서, 다수의 시프트 레지스터들(112-1,...,112-N)의 각각은 공통의 시간 클록을 공유하는 2개의 안정 상태를 갖는 플립플롭 회로의 캐스케이드를 포함할 수 있다. 각각의 플립 플롭 회로가 캐스케이드 내의 다음의 플립플롭의 데이터 입력에 접속되어, 그 입력에서 수신된 데이터를 내측으로 시프트(shift in)하고 클록 입력의 각각의 천이 시에 어레이 내의 최종 비트를 외측으로 시프트(shift out)함으로써 저장된 비트 어레이를 시프트하는 회로가 생성될 수 있다. 시프트 레지스터의 각각의 플립플롭 회로는 스테이지라 지칭될 수 있다. 다수의 시프트 레지스터들(112-1,...,112-N)은 임의의 수의 스테이지들을 포함할 수 있다. 예를 들어, 시프트 레지스터는 도 1에 도시된 바와 같이 8개의 스테이지를 포함할 수 있다.
시프트 레지스터들(112-1,...,112-N)은 임의의 타입의 시프트 레지스터일 수 있다. 예를 들어, 다수의 시프트 레지스터드(112-1,...,112-N)의 각각은 직렬 입력 병렬 출력 시프트 레지스터일 수 있다.
시프트 레지스터들(112-1,...,112-N)은 임의의 수의 입력 라인들을 통해 다수의 입력 신호들(예를 들어, 선택 신호 S1-1,...,S4-N, 데이터 신호들 D1,...,D-N, 등)을 수용할 수 있다. 선택 신호 S1-1,...,S4-N은 선택 신호 S1-1,...,S4-N을 수신하는 시프트 레지스터(112-1,...,112-N)를 프리차징(pre-charge)하고 진전(advance)시키도록 사용될 수 있다. 예를 들어, 시프트 레지스터(112-1)는 선택 신호 S1-1,...,S4-1을 반복적으로 펄싱함으로써 진전될 수 있고 각각의 사이클은 4개의 선택 신호 S1-1,...,S4-N을 통해 시프트 레지스터(112-1)를 하나의 스테이지만큼 진전시키게 한다. 선택 신호 S1-1,...,S4-N은 독립적인 신호 또는 공통의 신호일 수 있다. 예를 들어, 선택 신호 S1-1, S1-2, S1-N은 개별적인 신호가 아닌 공통의 신호일 수 있다. 선택 신호 S2-1, S2-2, S2-N, 선택 신호 S3-1, S3-2, S3-N, 및 선택 신호 S4-1, S4-2, S4-N에 대해 동일하게 적용될 수 있다.
데이터 신호 D1,...,D-N은 초기화 신호(initiating signals)로서 작용할 수 있고 EPROM 메모리 유닛의 로우 및 컬럼 어드레스를 통신(communicate)할 수 있다. 신호 D1,...,D-N에 의한 데이터 입력이 임의(any)의 시프트 레지스터들(112-1,...,112-N)에 무작위로(arbitrary) 할당되어 특정의 시프트 레지스터(112-1,...,112-N)가 특정의 타입의 데이터 입력을 수신하는 것으로 제한되지 않도록 할 수 있다.
다수의 시프트 레지스터들(112-1,...,112-N)의 각각은 다수의 메모리 뱅크들(114-1,...,114-N)에 접속될 수 있다. 임의의 수의 메모리 뱅크들(114-1,...,114-N)이 가능하다. 그러나, 프린트 헤드 메모리 디바이스(110)의 메모리 뱅크들(114-1,...,114-N)의 수는 다수의 시프트 레지스터들(112-1,...,112-N) 및 그 시프트 레지스터들(112-1,...,112-N) 각각의 스테이지들 및 사이클들의 수에 의해 제한될 수 있는데, 그 이유는 다수의 메모리 뱅크들(114-1,...,114-N)을 어드레싱하려면 다수의 메모리 뱅크들(114-1,...,114-N)의 메모리 유닛들 간에 구분을 위해 충분한 시프트 레지스터들/시프트 레지스터 스테이지들/시프트 레지스터 사이클들을 가져야 하기 때문이다.
각각의 메모리 뱅크(114-1,...,114-N)는 어드레싱가능한 EPROM 메모리 유닛(예를 들어, 비트 등)의 어레이(an array of addressable EPROM memory units)일 수 있다. 메모리 뱅크(114-1,...,114-N)는 임의의 수의 개별적인 EPROM 메모리 유닛 어드레스를 갖는 임의의 크기의 EPROM 어레이일 수 있다. 예를 들어, 논리적으로 메모리 뱅크(114-1,...,114-N)는 개별적인 어드레싱가능한 EPROM 메모리 유닛들을 형성하는 8 로우 × 8 컬럼의 EPROM 어레이일 수 있다. 논리적 구성 및 어드레싱가능한 비트의 수는 시프트 레지스터들(112-1,...,112-N) 각각의 스테이지들 및 사이클들의 수에 의해 제한될 수 있는데, 그 이유는 다수의 개별적인 어드레싱가능한 EPROM 메모리 유닛들을 어드레싱하려면 그들 간에 구분하기 위해 충분한 시프트 레지스터 스테이지들/시프트 레지스터 사이클들을 가져야 하기 때문이다.
각각의 시프트 레지스터(112-1,...,112-N)는 다수의 출력들(예를 들어, 로우 선택 신호(RS)(118), 컬럼 선택 신호(CS)(120), 뱅크 선택 신호(BS)(122))을 생성할 수 있다. 도 1에서는 RS(118), CS(120), 및 BS(122)가 개별적인 시프트 레지스터(112-1,...,112-N)로부터 생성되는 것을 도시하지만, 본 발명은 그에 제한되지 않는다. 둘 이상의 신호가 다수의 시프트 레지스터들(112-1,...,112-N)의 개개의 시프트 레지스터로부터 생성될 수 있다. 예를 들어, 메모리 뱅크(114-1,...,114-N)의 각각이 64개의 개별적인 어드레싱가능한 EPROM 메모리 유닛들을 형성하는 8 로우 × 8 컬럼을 논리적으로 포함하는 EPROM 어레이를 포함하고 각각의 시프트 레지스터(112-1,...,112-N)가 16 스테이지 시프트 레지스터(112-1,...,112-N)이면, 특정의 시프트 레지스터(예를 들어, 시프트 레지스터(112-1))가 두 개의 신호 즉 BS(122) 신호와 함께 페어링되어 임의의 어레이의 어드레싱가능한 EPROM 메모리 유닛의 로우 및 컬럼을 어드레싱하는데 충분한 RS(118) 및 CS(120) 신호를 생성할 수 있다. 시프트 레지스터들(112-1,...,112-N)의 스테이지들의 수와, 개별적으로 어드레싱가능한 EPROM 메모리 유닛들의 수 사이의 관계는 얼마나 많은 신호를 특정의 시프트 레지스터(예를 들어, 시프트 레지스터(112-1))가 생성할 수 있는지를 결정할 수 있다. 특정의 시프트 레지스터(예를 들어, 시프트 레지스터(112-1))가 일단 BS(122) 신호와 함께 페어링되면, 다수의 메모리 뱅크들(114-1,...,114-N) 중 임의의 EPROM 어레이의 하나의 EPROM 메모리 유닛 어드레스의 컬럼 및 로우 부분을 어드레싱하기에 충분한 스테이지를 포함하는 한 그 특정의 시프트 레지스터(예를 들어, 시프트 레지스터(112-1))는 RS(118) 및 CS(120) 신호 둘 다를 생성할 수 있다.
데이터 신호 D1은 RS 신호(118)를 생성하도록 사용될 수 있다. RS 신호(118)는 메모리 뱅크들(114-1,...,114-N)의 임의의 EPROM 어레이 내의 개별적으로 어드레싱가능한 EPROM 메모리 유닛의 어드레스의 논리적 로우 부분을 식별할 수 있다. RS 신호(118)는 특정의 선택 신호 S1-1,...,S4-N의 특정의 사이클 동안 데이터 신호 D1을 인가함으로써 생성될 수 있다.
데이터 신호 D2는 CS 신호(120)를 생성하도록 사용될 수 있다. CS 신호(120)는 메모리 뱅크들(114-1,...,114-N)의 임의의 EPROM 어레이 내의 개별적으로 어드레싱가능한 EPROM 메모리 유닛의 어드레스의 논리적 컬럼 부분을 식별할 수 있다. CS 신호(120)는 특정의 시프트 레지스터(112-2)에서 특정의 선택 신호 S1-1,...,S4-N의 특정의 사이클 동안 데이터 신호 D2를 인가함으로써 생성될 수 있다.
데이터 신호 DN은 BS 신호(122)를 생성하도록 사용될 수 있다. BS 신호(122)는 개별적으로 어드레싱가능한 EPROM 메모리 유닛이 논리적으로 혹은 물리적으로 그 내부에 상주(reside)하는 다수의 메모리 뱅크들(114-1,...,114-N) 중 특정의 메모리 뱅크를 식별할 수 있다. BS 신호(122)가 RS 신호(118) 및 CS 신호(120)와 함께 페어링될 때, 3 차원 EPROM 메모리 유닛 어드레스가 특정된다. 즉, RS 신호(118) 및 CS 신호(120)는 임의의 EPROM 메모리 뱅크들(114-1,...,114-N) 내의 EPROM 메모리 유닛을 어드레싱할 때 적용가능한 논리적 로우(예를 들어, RS 신호(118)) 및 논리적 컬럼(예를 들어, CS 신호(120))을 특정하는 2 차원 EPROM 어드레스를 나타낸다. BS 신호(122)는 RS 신호(118) 및 CS 신호(120)가 어떤 메모리 뱅크(114-1,...,114-N)에 연관되는지를 특정함으로써 EPROM 어드레스에 3 차원을 도입한다. 다수의 실시예들에서, BS 신호(122)는 다수의 메모리 뱅크들(114-1,...,114-N) 중 하나의 메모리 뱅크를 특정할 수 있다.
대안적으로, BS 신호(122)는 다수의 메모리 뱅크들(114-1,...,114-N) 중 둘 이상의 메모리 뱅크를 특정하여 병렬 3 차원 EPROM을 어드레싱하게 할 수 있다. 예를 들어, 다수의 메모리 뱅크들(114-1,...,114-N) 중 둘 이상의 메모리 뱅크의 특정된 로우 및 컬럼을 병렬로 어드레싱하도록 선택 신호 S1,...,S4의 복수의 사이클 동안 D-N이 적용될 수 있다.
RS 신호(118), CS 신호(120) 및 BS 신호(122)는 대응하는 트랜지스터에 의해 입력될 수 있다. 예를 들어, RS 신호(118)는 RS 트랜지스터에 의해 입력되고, CS 신호(120)는 CS 트랜지스터에 의해 입력되고, BS 신호(122)는 BS 트랜지스터에 의해 입력된다. RS, CS 및 BS 트랜지스터는 NMOS 트랜지스터일 수 있다. RS, CS 및 BS 트랜지스터는 3 차원 EPROM 어드레스를 생성하게 하는 임의의 방식으로 구성될 수 있다. 예를 들어, BS 트랜지스터는 캐스케이딩/직렬 방식으로 CS 트랜지스터 및 RS 트랜지스터와 접속될 수 있다. 다른 예에서, BS 트랜지스터는 CS 트랜지스터 및 RS 트랜지스터의 게이트와 접속될 수 있다. 또 다른 예에서, BS 트랜지스터는 추가의 디코더를 통해 CS 트랜지스터 및 RS 트랜지스터와 접속될 수 있다.
도 1의 예시적인 프린트 헤드 메모리 디바이스(110)는 더 적은 어드레싱 사이클들을 갖는 더 적은 시프트 레지스터들(112-1,...,112-N)이 통상적인 방법들보다 많은 어드레싱가능한 EPROM 메모리 유닛들을 어드레싱하게 하는 3 차원 메모리 어드레싱 방식을 도시한다. 예를 들어, 4개의 16 스테이지 시프트 레지스터를 갖는 통상적인 다이렉트 어드레싱 방법을 이용하면 8 × 8 메모리 유닛 EPROM 메모리 어레이의 단지 4개의 대응하는 메모리 뱅크들이 어드레싱될 수 있다. 즉, 통상적인 다이렉트 어드레싱 방법은 256 메모리 유닛을 어드레싱하도록 4개의 16 스테이지 시프트 레지스터들을 필요로 한다. 통상적인 방법에 비하여, 본 발명의 몇몇 예들은 3개의 8 스테이지 시프트 레지스터들(112-1,...,112-N)이 8 × 8 메모리 유닛 EPROM 메모리 어레이의 8개의 메모리 뱅크들(114-1,...,114-N)에 대해 3 차원 EPROM 메모리 유닛 어드레스를 생성하게 할 것이다. 즉, 본 발명의 예들은 3개의 8 스테이지 시프트 레지스터들(112-1,...,112-N)이 512개의 메모리 유닛을 어드레싱하게 한다. 본 발명은 더 적고 및/또는 더 작은 시프트 레지스터를 허용할 수 있다. 상기 예에서, 4개의 시프트 레지스터 대신에 3개의 시프트 레지스터가 존재하고, 3개의 시프트 레지스터는 16 스테이지가 아니라 8 스테이지이므로, 시프트 레지스터들의 수 및 크기의 관점에서 공간을 절약한다.
도 2(a) 및 도 2(b)는 본 발명에 따른 EPROM에 대한 3 차원 어드레싱 방식의 예들을 도시한다. 도 2(a)는 본 발명의 EPROM에 대한 3 차원 어드레싱 방식의 일례를 설명하는 테이블(230)을 도시한다. 테이블(230)은 다수의 로우들 및 컬럼들로 구성되는 데, 이들은 신호들 및 이 신호들이 인가(apply)되는 타이밍을 각각 나타낸다. 테이블(230)에서, 테이블(230) 매트릭스에서 "0" 이 아닌 "1"이 나타날 때 신호가 인가되는 것으로 도시된다.
테이블(230)의 로우 S1, S2, S3, 및 S4는 각각의 시프트 레지스터를 프리차징하고 진전시키도록 각각의 시프트 레지스터에 인가될 수 있는 선택 신호 S1, S2, S3, 및 S4를 나타낸다. 테이블(230)에서, 선택 신호 S1, S2, S3, 및 S4는 반드시 하나의 시프트 레지스터의 선택 신호인 것은 아니다. 즉, 선택 신호 S1, S2, S3, 및 S4는 데이터 신호를 수용하는 임의의 시프트 레지스터에 인가되는 임의의 선택 신호를 나타낼 수 있다. 더 명확하게 하도록, 도 1을 다시 참조하면, 테이블(230)의 S1은 선택 신호 S1-1, S1-2, S1-3, 및/또는 S1-N을 나타낼 수 있다. 추가적으로, 테이블(230)의 S2, S3, 및 S4는 S2-1, S2-2, S2-3, 및/또는 S2-N; S3-1, S3-2, S3-3, 및/또는 S3-N; 및 S4-1, S4-2, S4-3, 및/또는 S4-N을 각각 나타낼 수 있다. 따라서, 테이블(230)은 다수의 개별적인 시프트 레지스터들을 프리차징하고 진전시키도록 인가되는 유사한 선택 신호(similar select signals) S1, S2, S3, 및 S4를 예시할 수 있다.
테이블(230)의 각각의 컬럼은 시프트 레지스터 사이클(예를 들어, 사이클 1, 사이클 2, 사이클 3, 사이클 4, 사이클 5, 사이클 6, 사이클 7, 사이클 8)을 나타내며, 사이클 1은 내측으로 시프트(shift in)하기 위한 제 1 사이클이다. 사이클은 선택 신호 S1-S4의 인가에 대응할 수 있으므로, 테이블(230)의 각 사이클은 선택 신호 S1, S2, S3, 및 S4의 4개의 인가에 대응한다. 따라서, 각각의 사이클은 8개의 마찬가지로 넘버링되는 사이클 컬럼(eight similarly numbered cycle columns)에 대응하며, 이에 걸쳐 로우 S1, S2, S3, 및 S4의 선택 신호가 인가된다.
테이블(230)은 로우 D1(RS), D2(CS), 및 D3(BS)의 데이터 신호를 또한 예시한다. 로우 D1의 데이터 신호(RS)는 EPROM에 대해 3 차원 어드레스의 로우를 특정하는 데이터 신호 D1에 대응할 수 있고, 로우 D2의 데이터 신호(CS)는 EPROM에 대해 3 차원 어드레스의 컬럼을 특정하는 데이터 신호 D2에 대응할 수 있고, 로우 D2의 데이터 신호(BS)는 EPROM에 대해 3 차원 어드레스의 뱅크를 특정하는 데이터 신호 D3에 대응할 수 있다. 상슬한 바와 같이, 로우 D1(RS), D2(CS) 및 D3(BS)로 예시된 데이터 신호 D1, 데이터 신호 D2 및 데이터 신호 D3은 상이한 시프트 레지스터들에 인가된 데이터 신호일 수 있다.
함께 읽는 것에 의해 알 수 있듯이, 테이블(230)은 EPROM에 대해 3 차원 병렬 어드레스(예를 들어, 테이블(230)의 어드레스 로우에서 출력되는 바와 같은 RS2, CS3, BS1)를 형성하기 위한 상술한 신호의 인가 타이밍을 도시한다. 예를 들어, 테이블(230)은 데이터 신호 D1가 8 스테이지 시프트 레지스터의 S2에 대응하는 선택 신호의 제 7 사이클 동안 인가될 수 있음을 예시한다. 이 시간에 인가되면, D1은 로우 선택 2(RS2)를 나타내는 로우 선택(RS) 신호(232)를 생성한다. 또한 테이블(230)에 도시된 바와 같이, 데이터 신호 D2는 시프트 레지스터의 선택 신호 S2의 제 6 사이클 동안 인가되어 컬럼 선택 3(CS3)을 나타내는 컬럼 선택(CS) 신호(234)를 생성할 수 있다. 테이블(230)은 데이터 신호 D3가 시프트 레지스터의 선택 신호 S2의 제 8 사이클 동안 인가되어 뱅크 선택 1(BS1)을 나타내는 뱅크 선택(BS) 신호(236)를 생성할 수 있음을 예시한다. RS, CS 및 BS 신호는 결합될 때, EPROM 메모리 유닛에 대해 3 차원 어드레스를 특정한다. 도 2(a)의 예에서, 3 차원 어드레스는 제 1 EPROM 메모리 뱅크의 제 3 컬럼의 제 2 로우의 메모리 유닛을 어드레싱하는 RS2, CS3, BS1이다.
도 2(b)는 본 발명에 따른 EPROM에 대한 3 차원 병렬 어드레싱 방식의 일례를 설명하는 테이블(240)을 도시한다. 테이블(240)은 신호들 및 신호들의 인가 타이밍에 각각 대응하는 다수의 로우들 및 컬럼들로 구성된다. 테이블(230)에서와 같이, 테이블(240) 매트릭스에서 신호는 "0"이 아닌 "1"이 나타날 때 인가되는 것으로 도시된다. 테이블(240)의 로우 및 컬럼은 병렬 어드레싱 방식으로 구현된 것을 제외하고, 테이블(230)의 동일한 기본 원리를 도시한다. 테이블(240)의 병렬 어드레싱 방식은 데이터 신호 D3의 추가의 인가에 의해 달성될 수 있다. 데이터 신호 D3을 추가의 시간에 인가함으로써 RS 신호(242) 및 CS 신호(244)는 2개의 BS 신호(246-1 및 246-2)에 의해 특정된 2개의 EPROM 뱅크에 병렬로 인가 가능하다.
예를 들어, 테이블(240)은 EPROM에 대한 병렬 3 차원 어드레스(예를 들어, 테이블(240)의 어드레스 로우에서 출력되는 바와 같이 RS2, CS3, BS1 및 RS2, CS3, BS2)를 형성하기 위해 상술한 신호의 인가 타이밍을 도시한다. 예를 들어, 테이블(240)은 데이터 신호 D1이 8 스테이지 시프트 레지스터의 S2에 대응하는 선택 신호의 제 7 사이클 동안 인가될 수 있음을 도시한다. 이 시간에서 인가되면, D1은 로우 선택 2(RS2)를 나타내는 로우 선택(RS) 신호(242)를 생성한다. 또한 테이블(240)에 도시된 바와 같이, 데이터 신호 D2가, 컬럼 선택 3(CS3)을 나타내는 컬럼 선택(CS) 신호(244)를 생성하도록 시프트 레지스터의 선택 신호 S2의 제 6 사이클 동안 인가될 수 있다. 테이블(240)은 또한 데이터 신호 D3가 시프트 레지스터(240)의 선택 신호 S2의 제 7 사이클 및 제 8 사이클 동안 인가되어 뱅크 선택 1(BS1) 및 뱅크 선택 2(BS2)를 각각 나타내는 2개의 뱅크 선택(BS) 신호(246-1 및 246-2)를 생성할 수 있음을 예시한다. RS, CS 및 BS 신호는 결합될 때, EPROM에 대해 병렬 3 차원 메모리 유닛 어드레스를 특정한다. 도 2(b)의 예에서, 3 차원 어드레스는 RS2, CS3, BS1 및 RS2, CS3, BS2이다. RS2, CS3, BS1은 제 1 EPROM 메모리 뱅크의 제 3 컬럼의 제 2 로우의 메모리 유닛을 어드레싱한다. RS2, CS3, BS2는 제 2 EPROM 메모리 뱅크의 제 3 컬럼의 제 2 로우의 메모리 유닛을 어드레싱한다. 테이블(240)에 도시된 EPROM에 대한 3 차원 병렬 어드레싱 방식은 인터뱅크(inter-bank) 병렬 판독 방식이다. 즉, 테이블(240)에 도시된 EPROM에 대한 3 차원 병렬 어드레싱 방식은 개별적인 EPROM 메모리 뱅크들 간의 로우 및 컬럼을 동시에 어드레싱한다. 다른 대안(도시되지 않음)은 인트라뱅크(intra-bank) 병렬 판독 방식이다. 인트라뱅크 병렬 판독 방식에서, D1 및/또는 D2는 복수의 RS 및/또는 CS를 생성하도록 복수의 시점에서 인가될 수 있다. 따라서, 인트라뱅크 병렬 판독 방식은 동일한 EPROM 메모리 뱅크의 복수의 로우 및/또는 컬럼을 동시에 어드레싱할 수 있다.
본 발명의 예들은 프린팅 디바이스 상에서 EPROM에 대해 3 차원 어드레싱하는 시스템을 포함할 수 있다. 이러한 시스템은 다수의 EPROM 뱅크들을 포함할 수 있다. EPROM 뱅크는 프린팅 디바이스 상에 위치할 수 있다. 예를 들어, 이들은 집적 프린트 헤드 상에 위치할 수 있다. 이들 EPROM 뱅크들의 각각은 EPROM 메모리 어레이일 수 있다. EPROM 메모리 어레이는 로우 및 컬럼으로 구성되는 EPROM 메모리 유닛의 어레이일 수 있다.
시스템은 다수의 시프트 레지스터들을 포함할 수 있다. 다수의 시프트 레지스터들은 직렬 입력 병렬 출력 시프트 레지스터일 수 있다. 즉, 데이터 스트링은 시프트 레지스터에 순차적으로 입력될 수 있으나, 복수의 출력들에 대해 병렬 포맷으로 출력될 수 있다. 예를 들어, 하나의 물리적 입력(예를 들어, 와이어)을 통해 수신되는 직렬 입력된 데이터는 시프트 레지스터들이 접속되는 복수의 EPROM 뱅크들을 동시에 어드레싱하도록 복수의 물리적 출력들(예를 들어, 와이어들)을 통해 출력될 수 있다.
시스템의 시프트 레지스터들의 각각은 그 대응하는 선택 신호들에 동기화될 수 있다. 즉, 시프트 레지스터를 프리차징하고 시프트 레지스터를 진전시키도록 시프트 레지스터에 입력되는 선택 신호들은 시프트 레지스터의 각각의 시프트가 발생할 때를 결정하는 클록 펄스를 포함할 수 있다. 예를 들어, 클록 펄스들로서 작용하는 4개의 반복 선택 신호들(예를 들어, S1, S2, S3, 및 S4)이 존재할 수 있다. 4개의 선택 신호 세트(a set of the four select signals)는 시프트 레지스터에 대한 하나의 클록 사이클일 수 있다. 본 발명의 예들에서 시프트 레지스터는 RS, CS, 및 BS 신호를 생성하도록 데이터를 내측으로 시프트할 때 클록 사이클들을 이용할 수 있다. 시프트 레지스터와 연관된 클록 사이클들의 수는 EPROM 메모리 뱅크들의 수 및 각각의 EPROM 뱅크 내의 EPROM 메모리 유닛들의 수를 결정할 수 있다. 예를 들어, 각각의 클록 사이클이 다수의 EPROM 메모리 뱅크들 중 하나에 대응할 수 있으므로 EPROM 메모리 뱅크들의 수는 BS 신호를 생성하는 시프트 레지스터와 연관된 클록 사이클들의 수와 동일할 수 있다. 추가적으로, 각각의 클록 사이클이 EPROM 메모리 어레이의 로우 및/또는 컬럼 표시들 중 하나에 대응할 수 있으므로 각각의 EPROM 메모리 어레이 내의 EPROM 메모리 유닛들의 로우의 수 및 컬럼의 수는 CS 및/또는 RS 신호를 특정하는 시프트 레지스터와 연관된 클록 사이클들의 수와 동일할 수 있다.
시스템은 EPROM에 대한 3 차원 어드레스의 로우 부분을 특정하도록 로우 선택 데이터 신호를 포함할 수 있다. 예를 들어, 로우 선택 데이터 신호는 EPROM에 대한 3 차원 어드레스에 의해 어드레싱되는 EPROM 메모리 어레이 내의 EPROM 메모리 유닛의 로우의 표시를 포함할 수 있다. 로우 선택 데이터 신호는 다수의 시프트 레지스터들 중 제 1 시프트 레지스터에 대응할 수 있다. 예를 들어, 로우 선택 신호가 제 1 시프트 레지스터에 데이터 신호로서 입력될 수 있고, 데이터 신호가 다수의 선택 신호들과 관련하여 인가되는 시점에 기초하여 EPROM에 대한 3 차원 어드레스의 로우 부분을 특정할 수 있다.
시스템은 EPROM에 대한 3 차원 어드레스의 컬럼 부분을 특정하도록 컬럼 선택 데이터 신호를 또한 포함할 수 있다. 예를 들어, 컬럼 선택 데이터 신호는 EPROM에 대한 3 차원 어드레스에 의해 어드레싱되는 EPROM 메모리 어레이 내의 EPROM 메모리 유닛의 컬럼의 표시를 포함할 수 있다. 컬럼 선택 데이터 신호는 다수의 시프트 레지스터들 중 제 2 시프트 레지스터에 대응할 수 있다. 예를 들어, 컬럼 선택 신호가 제 2 시프트 레지스터에 데이터 신호로서 입력될 수 있고, 데이터 신호가 다수의 선택 신호들과 관련하여 인가되는 시점에 기초하여 EPROM에 대한 3 차원 어드레스의 로우 부분을 특정할 수 있다.
EPROM에 대한 3 차원 어드레스의 EPROM 뱅크 부분을 특정하는 뱅크 선택 데이터 신호가 시스템에 포함될 수 있다. 예를 들어, 뱅크 선택 데이터 신호는 컬럼 선택 신호의 컬럼과 로우 선택 신호의 로우가 어드레싱되는 다수의 EPROM 뱅크들 중 하나의 EPROM 뱅크의 표시를 포함할 수 있다. 뱅크 선택 데이터 신호는 다수의 시프트 레지스터들 중 제 3 시프트 레지스터에 대응할 수 있다. 예를 들어, 뱅크 선택 신호가 제 3 시프트 레지스터에 데이터 신호로서 입력될 수 있고, 데이터 신호가 다수의 선택 신호들과 관련하여 인가되는 시점에 기초하여 EPROM에 대한 3 차원 어드레스의 로우 부분을 특정할 수 있다.
도 3은 집적 프린트 헤드의 EPROM 메모리 유닛을 3 차원 어드레싱하는 방법(370)의 일례의 플로우 차트이다. 단계(372)에서, 방법(370)은 다수의 시프트 레지스터들에서 다수의 입력 신호들을 수신하는 것을 포함할 수 있으며, 다수의 입력 신호들은 다수의 시프트 레지스터들 중 어느 한 시프트 레지스터를 프리차징하고 진전시키기 위한 선택 신호(a select signal) 및 데이터 신호를 포함한다. 시프트 레지스터들의 각각은 다수의 뱅크들의 각각의 EPROM 뱅크에 접속될 수 있다. 예를 들어, 각각의 시프트 레지스터는 EPROM 메모리 뱅크들의 각각으로 데이터를 송신하고 및/또는 그로부터 수신할 수 있도록 다수의 EPROM 뱅크들의 각각의 EPROM 뱅크와 통신할 수 있다.
단계(374)에서, 방법(370)은 3 차원 EPROM 어드레스의 로우 부분을 특정하는 다수의 시프트 레지스터들 중 제 1 시프트 레지스터에서 로우 선택 데이터 신호를 생성하는 것을 포함할 수 있다.
단계(376)에서, 방법(370)은 3 차원 EPROM 어드레스의 컬럼 부분을 특정하는 다수의 시프트 레지스터들 중 제 2 시프트 레지스터에서 컬럼 선택 데이터 신호를 생성하는 것을 포함할 수 있다.
단계(378)에서, 방법(370)은 로우 선택 데이터 신호 및 컬럼 선택 데이터 신호와 연관된 다수의 EPROM 뱅크들 중 하나의 EPROM 뱅크를 특정하는 다수의 시프트 레지스터들 중 시프트 레지스터에서 뱅크 선택 신호를 생성하는 것을 포함할 수 있다.
단계(380)에서, 방법(370)은 로우 선택 데이터 신호, 컬럼 선택 데이터 신호 및 뱅크 선택 신호에 기초하여 3 차원의 개별적인 EPROM 메모리 유닛을 어드레싱하는 것을 포함할 수 있다. 3 차원 EPROM 메모리 유닛은 다수의 시프트 레지스터들의 8 사이클 내에서 생성될 수 있다. 예를 들어, 다수의 시프트 레지스터들은 데이터 신호를 수신하는 시프트 레지스터의 8 사이클 내에서 로우 선택 신호, 컬럼 선택 신호 및 뱅크 선택 신호를 생성할 수 있다.
본 발명의 상세한 설명에서, 그 일부분을 형성하고, 본 발명의 예들이 어떻게 실시될 수 있는지를 예시하여 도시되어 있는 첨부 도면에 대해 참조가 이루어진다. 이들 예들은 당 분야에서 통상의 지식을 가진 자가 본 발명의 예들을 실시할 수 있도록 충분히 상세하게 기술되어 있으며, 다른 예들이 사용될 수 있고, 프로세스, 전기적 및/또는 구조적 변경들이 본 발명의 범위로부터 벗어나지 않고 행해질 수 있음이 이해될 것이다.
또한, 도면에 제공된 요소들의 비율 및 상대적 크기는 본 발명의 예들을 예시하기 위한 것이며 제한하는 의미로 취해져서는 안 된다. 본 명세서에서 사용되는 바와 같이, 특히 도면에서 참조 부호에 대한 지시자 "N"은 그와 같이 지시된 다수의 특정의 특징이 본 발명의 다수의 예들과 함께 포함될 수 있음을 표시한다. 본 명세서에서 사용되는 바와 같이, "하나의" 또는 "다수의"는 하나 이상의 그러한 것들을 지칭할 수 있다.

Claims (15)

  1. 프린터 헤드 메모리 디바이스로서,
    복수의 소거가능한 프로그램가능 판독 전용 메모리(erasable programmable read only memory : EPROM) 뱅크들 - 각각이 집적 프린트 헤드 상에서 EPROM 메모리 어레이(EPROM memory array)를 포함함 - 과,
    복수의 시프트 레지스터들 - 각각이 3 차원 EPROM 어드레스를 생성하도록 상기 복수의 EPROM 뱅크들에 접속됨 - 을 포함하되,
    상기 복수의 시프트 레지스터들은,
    상기 3 차원 EPROM 어드레스의 로우 부분(row portion)을 특정하는 로우 선택 데이터 신호와,
    상기 3 차원 EPROM 어드레스의 컬럼 부분(column portion)을 특정하는 컬럼 선택 데이터 신호와,
    상기 로우 선택 데이터 신호 및 상기 컬럼 선택 데이터 신호와 연관된 상기 복수의 EPROM 뱅크들 중 하나의 EPROM 뱅크를 특정하고자, 상기 복수의 시프트 레지스터들 중의 시프트 레지스터에 의하여 생성되는 뱅크 선택 데이터 신호를 포함하고,
    상기 복수의 EPROM 뱅크들은 상기 로우 선택 데이터 신호를 생성하는 시프트 레지스터와 상기 컬럼 선택 데이터 신호를 생성하는 시프트 레지스터를 공유하는
    프린트 헤드 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 뱅크 선택 데이터 신호는 상기 로우 선택 데이터 신호 및 상기 컬럼 선택 데이터 신호와 연관된 상기 복수의 EPROM 뱅크들 중 둘 이상의 EPROM 뱅크를 특정하여, 병렬 3 차원 EPROM 어드레스를 생성하는
    프린트 헤드 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 로우 선택 데이터 신호 및 상기 컬럼 선택 데이터 신호는 상기 복수의 시프트 레지스터들 중 제 1 시프트 레지스터에 의해 생성되고, 상기 뱅크 선택 데이터 신호는 상기 복수의 시프트 레지스터들 중 제 2 시프트 레지스터에 의해 생성되는
    프린트 헤드 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 로우 선택 데이터 신호는 상기 복수의 시프트 레지스터들 중 제 1 시프트 레지스터에 의해 생성되고, 상기 컬럼 선택 데이터 신호는 상기 복수의 시프트 레지스터들의 제 2 시프트 레지스터에 의해 생성되고, 상기 뱅크 선택 데이터 신호는 상기 복수의 시프트 레지스터들 중 제 3 시프트 레지스터에 의해 생성되는
    프린트 헤드 메모리 디바이스.
  5. 제 4 항에 있어서,
    상기 복수의 시프트 레지스터들의 각각은 대응하는 데이터 신호 및 복수의 대응하는 선택 신호들을 포함하는 복수의 입력들을 수용하는
    프린트 헤드 메모리 디바이스.
  6. 제 5 항에 있어서,
    상기 대응하는 데이터 신호는 대응하는 시프트 레지스터를 초기화하고 상기 3 차원 EPROM 어드레스의 상기 로우 부분 및 상기 컬럼 부분을 특정하는
    프린트 헤드 메모리 디바이스.
  7. 제 5 항에 있어서,
    상기 대응하는 선택 신호는 대응하는 시프트 레지스터를 프리차징(precharge)하고 진전(advance)시키는
    프린트 헤드 메모리 디바이스.
  8. 제 7 항에 있어서,
    4개의 상기 대응하는 선택 신호를 통해 사이클링함에 따라, 상기 대응하는 시프트 레지스터가 하나의 스테이지만큼 진전되는
    프린트 헤드 메모리 디바이스.
  9. 복수의 소거가능한 프로그램가능 판독 전용 메모리(EPROM) 뱅크들 - 각각이 프린팅 디바이스 상에서 EPROM 메모리 어레이를 포함함 - 과,
    직렬 데이터 입력 및 복수의 병렬 출력들을 갖는 복수의 시프트 레지스터들 - 상기 복수의 시프트 레지스터들의 각각이 상기 복수의 EPROM 뱅크들에 접속됨 - 과,
    3 차원 EPROM 어드레스의 로우 부분을 특정하기 위한 상기 복수의 시프트 레지스터들 중 제 1 시프트 레지스터에 대응하는 로우 선택 데이터 신호와,
    상기 3 차원 EPROM 어드레스의 컬럼 부분을 특정하기 위한 상기 복수의 시프트 레지스터들 중 제 2 시프트 레지스터에 대응하는 컬럼 선택 데이터 신호와,
    상기 3 차원 EPROM 어드레스의 상기 복수의 EPROM 뱅크들 중 하나의 EPROM 뱅크 부분을 특정하기 위한 상기 복수의 시프트 레지스터들 중 제 3 시프트 레지스터에 대응하는 뱅크 선택 데이터 신호를 포함하되,
    상기 복수의 EPROM 뱅크들은 상기 로우 선택 데이터 신호를 생성하는 상기 제 1 시프트 레지스터와 상기 컬럼 선택 데이터 신호를 생성하는 상기 제 2 시프트 레지스터를 공유하는
    시스템.
  10. 제 9 항에 있어서,
    상기 복수의 시프트 레지스터들의 각각은 4개의 반복 선택 신호로 이루어진 세트 중 대응하는 한 세트에 동기화되고, 상기 4개의 반복 선택 신호는 함께, 대응하는 시프트 레지스터와 연관된 복수의 클록 사이클들 중 하나의 클록 사이클을 나타내는
    시스템.
  11. 제 10 항에 있어서,
    소거가능한 프로그램가능 판독 전용 메모리(EPROM) 뱅크들의 수는 대응하는 시프트 레지스터와 연관된 상기 복수의 클록 사이클들에 의해 결정되는
    시스템.
  12. 제 10 항에 있어서,
    상기 복수의 EPROM 뱅크들 각각의 EPROM 어레이의 메모리 유닛들의 로우 및 컬럼의 수는 대응하는 시프트 레지스터와 연관된 상기 복수의 클록 사이클들에 의해 결정되는
    시스템.
  13. 집적 프린트 헤드의 소거가능한 프로그램가능 판독 전용 메모리(EPROM)의 메모리 유닛을 3 차원 어드레싱하는 방법으로서,
    복수의 시프트 레지스터들에서 복수의 입력 신호들을 수신하는 단계 - 상기 복수의 입력 신호들은 상기 복수의 시프트 레지스터들 중 하나의 시프트 레지스터를 프리차징하고 진전시키는 선택 신호 및 데이터 신호를 포함함 - 와,
    상기 복수의 시프트 레지스터들 중 제 1 시프트 레지스터에서 3 차원 EPROM 어드레스의 로우 부분을 특정하는 로우 선택 데이터 신호를 생성하는 단계와,
    상기 복수의 시프트 레지스터들 중 제 2 시프트 레지스터에서 상기 3 차원 EPROM 어드레스의 컬럼 부분을 특정하는 컬럼 선택 데이터 신호를 생성하는 단계와,
    상기 복수의 시프트 레지스터들 중 하나의 시프트 레지스터에서 상기 로우 선택 데이터 신호 및 상기 컬럼 선택 데이터 신호와 연관된 복수의 EPROM 뱅크들 중 하나의 EPROM 뱅크를 특정하는 뱅크 선택 신호를 생성하는 단계와,
    상기 로우 선택 데이터 신호, 상기 컬럼 선택 데이터 신호 및 상기 뱅크 선택 신호에 기초하여 3 차원의 개별적인 EPROM 메모리 유닛을 어드레싱하는 단계를 포함하되,
    상기 복수의 EPROM 뱅크들은 상기 로우 선택 데이터 신호를 생성하는 상기 제 1 시프트 레지스터와 상기 컬럼 선택 데이터 신호를 생성하는 상기 제 2 시프트 레지스터를 공유하는
    방법.
  14. 제 13 항에 있어서,
    상기 복수의 시프트 레지스터들의 각각의 시프트 레지스터는 상기 복수의 EPROM 뱅크들의 각각의 EPROM 뱅크에 접속되는
    방법.
  15. 제 14 항에 있어서,
    상기 방법은 상기 복수의 시프트 레지스터들의 8개의 사이클에서 하나의 3 차원 EPROM 어드레스를 생성하는 단계를 포함하는
    방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MX2019003858A (es) 2016-10-06 2019-06-10 Hewlett Packard Development Co Se?ales de control de entrada propagadas sobre trayectorias de se?al.
EP3554843B1 (en) * 2017-01-31 2022-01-19 Hewlett-Packard Development Company, L.P. Disposing memory banks and select register
JP6832441B2 (ja) 2017-01-31 2021-02-24 ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． メモリバンク内のメモリユニットに対するアクセス
MX2019008960A (es) 2017-07-06 2019-10-07 Hewlett Packard Development Co Selectores para boquillas y elementos de memoria.
DE112017007727T5 (de) 2017-07-06 2020-03-19 Hewlett-Packard Development Company, L.P. Decoder für speicher von fluidausstossvorrichtungen
WO2019009903A1 (en) 2017-07-06 2019-01-10 Hewlett-Packard Development Company, L.P. DATA LINES FOR FLUID EJECTION DEVICES
MX2021008895A (es) 2019-02-06 2021-08-19 Hewlett Packard Development Co Componente de impresion de comunicacion.
JP7146101B2 (ja) 2019-02-06 2022-10-03 ヒューレット－パッカード デベロップメント カンパニー エル．ピー． メモリ回路を備えた印刷コンポーネント
MX2021009129A (es) 2019-02-06 2021-09-10 Hewlett Packard Development Co Memorias de matrices de fluidos.
US11787173B2 (en) 2019-02-06 2023-10-17 Hewlett-Packard Development Company, L.P. Print component with memory circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030081491A1 (en) * 2001-10-30 2003-05-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced power consumption
US20100328405A1 (en) * 2008-03-14 2010-12-30 Ness Erik D Secure Access To Fluid Cartridge Memory
US20120300568A1 (en) * 2011-05-25 2012-11-29 Samsung Electronics Co., Ltd. Method of Refreshing a Memory Device, Refresh Address Generator and Memory Device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5641574A (en) * 1979-09-07 1981-04-18 Nec Corp Memory unit
JPS5694589A (en) * 1979-12-27 1981-07-31 Nec Corp Memory device
CA1234224A (en) 1985-05-28 1988-03-15 Boleslav Sykora Computer memory management system
JPS63136397A (ja) * 1986-11-26 1988-06-08 Nec Corp シフトレジスタ回路
JP3081614B2 (ja) 1989-03-08 2000-08-28 富士通株式会社 部分書込み制御装置
JP2862287B2 (ja) * 1989-10-12 1999-03-03 キヤノン株式会社 画像記録装置
US5029020A (en) * 1989-11-17 1991-07-02 Xerox Corporation Scanner with slow scan image context processing
JPH06236680A (ja) * 1992-12-15 1994-08-23 Mitsubishi Electric Corp シリアルアドレス入力用メモリ装置及びシリアルアドレス発生装置
US5828814A (en) 1996-09-10 1998-10-27 Moore Business Forms, Inc. Reduced cost high resolution real time raster image processing system and method
KR100313503B1 (ko) * 1999-02-12 2001-11-07 김영환 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치
TW522099B (en) 1999-03-31 2003-03-01 Seiko Epson Corp Printing system, printing controller, printer, method for controlling printing operations, printing method, ink box, ink provider, and recording medium
JP2000349163A (ja) * 1999-06-04 2000-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6883044B1 (en) 2000-07-28 2005-04-19 Micron Technology, Inc. Synchronous flash memory with simultaneous access to one or more banks
US7444575B2 (en) 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US6402279B1 (en) 2000-10-30 2002-06-11 Hewlett-Packard Company Inkjet printhead and method for the same
US6983428B2 (en) * 2002-09-24 2006-01-03 Sandisk Corporation Highly compact non-volatile memory and method thereof
US7549718B2 (en) 2004-05-27 2009-06-23 Silverbrook Research Pty Ltd Printhead module having operation controllable on basis of thermal sensors
KR100855861B1 (ko) * 2005-12-30 2008-09-01 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
JP4802722B2 (ja) * 2006-01-17 2011-10-26 セイコーエプソン株式会社 シーケンシャルアクセスメモリ
US7484138B2 (en) 2006-06-09 2009-01-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for improving reliability of memory device
US20110002169A1 (en) * 2009-07-06 2011-01-06 Yan Li Bad Column Management with Bit Information in Non-Volatile Memory Systems
US9776397B2 (en) * 2014-04-17 2017-10-03 Hewlett-Packard Development Company, L.P. Addressing an EPROM on a printhead
US9281045B1 (en) * 2014-12-16 2016-03-08 Globalfoundries Inc. Refresh hidden eDRAM memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030081491A1 (en) * 2001-10-30 2003-05-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced power consumption
US20100328405A1 (en) * 2008-03-14 2010-12-30 Ness Erik D Secure Access To Fluid Cartridge Memory
US20120300568A1 (en) * 2011-05-25 2012-11-29 Samsung Electronics Co., Ltd. Method of Refreshing a Memory Device, Refresh Address Generator and Memory Device

Also Published As

Publication number Publication date
EP3100273A1 (en) 2016-12-07
AU2014380279A1 (en) 2016-08-11
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CN111326202A (zh) 2020-06-23
EP3100273B1 (en) 2020-03-25
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