RU2640631C1 - Трехмерная адресация для стираемого программируемого постоянного запоминающего устройства - Google Patents

Трехмерная адресация для стираемого программируемого постоянного запоминающего устройства Download PDF

Info

Publication number
RU2640631C1
RU2640631C1 RU2016135221A RU2016135221A RU2640631C1 RU 2640631 C1 RU2640631 C1 RU 2640631C1 RU 2016135221 A RU2016135221 A RU 2016135221A RU 2016135221 A RU2016135221 A RU 2016135221A RU 2640631 C1 RU2640631 C1 RU 2640631C1
Authority
RU
Russia
Prior art keywords
eprom
information signal
shift register
shift registers
memory
Prior art date
Application number
RU2016135221A
Other languages
English (en)
Inventor
Боон Бинг НГ
Ханг Ру ГОЙ
Original Assignee
Хьюлетт-Паккард Дивелопмент Компани, Л.П.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Хьюлетт-Паккард Дивелопмент Компани, Л.П. filed Critical Хьюлетт-Паккард Дивелопмент Компани, Л.П.
Application granted granted Critical
Publication of RU2640631C1 publication Critical patent/RU2640631C1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/17—Ink jet characterised by ink handling
    • B41J2/175—Ink supply systems ; Circuit parts therefor
    • B41J2/17503—Ink cartridges
    • B41J2/17543—Cartridge presence detection or type identification
    • B41J2/17546—Cartridge presence detection or type identification electronically
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

Изобретение относится к средствам памяти, интегрированным в печатные головки. Технический результат заключается в расширении арсенала средств того же назначения. Трехмерная адресация для стираемого программируемого постоянного запоминающего устройства (erasable programmable read only memory - EPROM) может включать в себя некоторое количество банков EPROM, некоторое количество сдвиговых регистров, информационный сигнал выбора строки, информационный сигнал выбора столбца и информационный сигнал выбора банка. 3 н. и 12 з.п. ф-лы, 4 ил.

Description

УРОВЕНЬ ТЕХНИКИ
[0001] Память является важным элементом для запоминания информации в системе. Память может быть обеспечена посредством создания и поддержания некоторого количества разных состояний, таких как «0» и «1». Стираемое программируемое постоянное запоминающее устройство (erasable programmable read only memory - EPROM) является одним из типов энергонезависимой памяти, содержащим массив отдельно программируемых транзисторов с плавающим затвором, которые запоминают единицы памяти (например, биты), кодированные посредством удельной электропроводности запоминающих транзисторов.
[0002] Интегрированные печатающие головки (integrated print head - IPH) могут включать в себя память. IPH-память может быть использована для запоминания информации, такой как идентификатор пера, уникальный идентификатор, аналоговый серийный номер (ASN), информации о безопасности и другой информации для улучшения характеристик IPH.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
[0003] Фиг. 1 является схемой примера запоминающего устройства печатающей головки, согласно данному раскрытию.
[0004] Фиг. 2А является таблицей, иллюстрирующей пример схемы трехмерной адресации для EPROM, согласно данному раскрытию.
[0005] Фиг. 2В является таблицей, иллюстрирующей пример схемы трехмерной параллельной адресации для EPROM, согласно данному раскрытию.
[0006] Фиг. 3 является блок-схемой последовательности операций примера способа для трехмерной адресации единицы памяти EPROM интегрированной печатающей головки.
ПОДРОБНОЕ ОПИСАНИЕ
[0007] Интегрированные печатающие головки (IPH) могут использовать множество разных технологий памяти. Например, IPH могут использовать технологию памяти с металлическими плавкими перемычками для запоминания информации. Однако стираемое программируемое постоянное запоминающее устройство (EPROM) обеспечивает преимущества по сравнению с технологией с металлическими плавкими перемычками, состоящие в том, что для транзистора селектора EPROM могут быть выполнены требования по относительно меньшим размерам, нет необходимости в потенциально повреждающем механическом усилии при программировании EPROM, и невозможно идентифицировать статус состояния при визуальном обследовании EPROM.
[0008] Способность IPH-платформы к реализации функций может быть ограничена величиной ее памяти (например, количеством адресуемых единиц памяти, которые хранятся в памяти). А именно, чем больше информации может быть запомнено на IPH, тем больше будет характеристик, которые могут быть реализованы на IPH. Количество адресуемых единиц памяти (например, битов) для IPH может быть ограничено многими факторами.
[0009] Общепринятую IPH EPROM адресацию выполняют с использованием прямой адресации. Прямая адресация использует независимый информационный сигнал для каждого банка EPROM. В результате, прямая адресация нуждается в одном регистре (например, сдвиговом регистре) на банк EPROM, для адресации единиц памяти EPROM соответствующего банка EPROM.
[0010] Величина полезной площади кремния (Si), доступная для данного регистра и соответствующего EPROM, может быть ограничена многими факторами. Например, ограничения размера, налагаемые размером IPH и/или функцией, могут служить для ограничения доступной полезной площади Si. Кроме того, ограничения стоимости, связанные с изготовлением данной IPH, могут ограничивать величину полезной площади Si, доступной для ее регистра и соответствующего банка EPROM. Ограничения полезной площади Si IPH преобразуются в ограничения регистра IPH и банка EPROM, которые, соответственно, преобразуются в ограничения адресуемых единиц памяти.
[0011] Примеры данного раскрытия сущности изобретения включают в себя запоминающее устройство печатающей головки, использующее схему трехмерной адресации для EPROM, вместе с системой, и способ для трехмерной адресации для единицы памяти EPROM. Запоминающее устройство печатающей головки, системы и способы могут использовать некоторое количество сдвиговых регистров, каждый из которых соединен с некоторым количеством банков EPROM, для генерации трехмерного адреса EPROM. Трехмерный адрес EPROM может включать в себя информационный сигнал выбора строки, информационный сигнал выбора столбца и информационный сигнал выбора банка. Информационный сигнал выбора строки может задавать строчный участок отдельного адреса единицы памяти EPROM, информационный сигнал выбора столбца может задавать столбцовый участок отдельного адреса EPROM, и сигнал выбора банка может задавать банк EPROM из некоторого количества банков EPROM, связанный с отдельным адресом единицы памяти EPROM, заданным первым и вторым сдвиговыми регистрами. В результате, примеры данного раскрытия сущности изобретения, использующие трехмерный адрес EPROM, в отличие от общепринятых способов, могут адресовать единицы памяти EPROM в большем количестве банков EPROM, при использовании меньшей полезной площади Si (например, меньшего количества сдвиговых регистров, поскольку каждый банк EPROM не требует соответствующего сдвигового регистра для его адресации).
[0012] Фиг. 1 показывает пример запоминающего устройства 110 печатающей головки, согласно данному раскрытию. Запоминающее устройство 110 печатающей головки может быть интегрировано в любую конструкцию IPH. Например, запоминающее устройство 110 печатающей головки может быть частью струйной IPH, имеющей печатающую головку, интегрированную в чернильный картридж. IPH, связанная с запоминающим устройством 110 печатающей головки, может включать в себя, например, корпус, чернильную камеру, некоторое количество входных и выходных каналов, связанных по текучей среде с чернильной камерой, некоторое количество запускающих резисторов, различные электрические контакты и контроллер. Контроллер может включать в себя запоминающее устройство 110 печатающей головки.
[0013] Запоминающее устройство 110 печатающей головки может включать в себя некоторое количество сдвиговых регистров 112-1, …, 112-N. Хотя на фиг. 1 показаны три сдвиговых регистра 112-1, …, 112-N, данное изобретение этим не ограничено. Например, количество сдвиговых регистров 112-1, …, 112-N может быть любым количеством сдвиговых регистров в пределах ограничений доступной полезной площади Si.
[0014] В некоторых примерах, каждый из данного количества сдвиговых регистров 112-1, …, 112-N может включать в себя каскад триггерных схем с двумя стабильными состояниями, совместно использующих общий тактовый генератор. Каждая триггерная схема может быть соединена с информационным входом следующего триггера в каскаде, что обеспечивает в результате схему, которая сдвигает запомненный битовый массив, посредством сдвига в данных, принимаемых на ее входе, и сдвига на дополнительный регистр последнего бита в этом массиве при каждой передаче тактового входного сигнала. Каждая триггерная схема сдвигового регистра может быть названа ступенью. Данное количество сдвиговых регистров 112-1, …, 112-N может включать в себя любое количество ступеней. Например, сдвиговые регистры могут включать в себя восемь ступеней, как показано на фиг. 1.
[0015] Сдвиговые регистры 112-1, …, 112-N могут быть любым типом сдвигового регистра. Например, каждый из данного количества сдвиговых регистров 112-1, …, 112-N может быть сдвиговым регистром с последовательным входом и параллельным выходом.
[0016] Сдвиговые регистры 112-1, …, 112-N могут принять некоторое количество входных сигналов (например, сигналов S1-1, …, S4-N выбора, информационных сигналов D1, …, D-N, и т.д.) через любое количество входных линий. Сигналы S1-1, …, S4-N выбора могут быть использованы для предварительной зарядки и продвижения сдвигового регистра 112-1, …, 112-N, принимающего сигналы S1-1, …, S4-N выбора. Например, сдвиговый регистр 112-1 может быть продвинут посредством многократной посылки импульсов сигналов S1-1, …, S4-1 выбора, причем каждый цикл из четырех сигналов S1-1, …, S4-1 выбора обеспечивает продвижение сдвигового регистра 112-1 на одну ступень. Сигналы S1-1, …, S4-N выбора могут быть независимыми сигналами или общим сигналом. Например, сигналы S1-1, …, S4-N выбора могут быть общим сигналом вместо отдельных сигналов. То же самое относится к сигналам S2-1, S2-2, S2-N выбора, сигналам S3-1, S2-2, S3-N выбора и сигналам S4-1, S4-2, S4-N выбора.
[0017] Информационные сигналы D1, …, D-N могут служить в качестве инициирующих сигналов и могут передавать адрес строки и столбца единицы памяти EPROM. Данные, введенные посредством сигналов D1, …, D-N, могут быть произвольно назначены для любых сдвиговых регистров 112-1, …, 112-N таким образом, чтобы конкретный сдвиговый регистр 112-1, …, 112-N не был ограничен приемом конкретного типа входных данных.
[0018] Каждый из некоторого количества сдвиговых регистров 112-1, …, 112-N может быть соединен с некоторым количеством банков 114-1, …, 114-N памяти. Возможно любое количество банков 114-1, …, 114-N памяти. Однако количество банков 114-1, …, 114-N памяти запоминающего устройства 110 печатающей головки может быть ограничено количеством сдвиговых регистров 112-1, …, 112-N и количеством ступеней и циклов каждого из сдвиговых регистров 112-1, …, 112-N, поскольку адресация некоторого количества банков 114-1, …, 114-N памяти включает в себя наличие достаточного количества сдвиговых регистров/ ступеней сдвиговых регистров/ циклов сдвиговых регистров для различения единиц памяти данного количества банков 114-1, …, 114-N памяти.
[0019] Каждый банк 114-1, …, 114-N памяти может быть массивом адресуемых единиц памяти EPROM (например, битов, и т.д.). Банк 114-1, …, 114-N памяти может быть массивом EPROM любого размера с любым количеством отдельных адресов единиц памяти EPROM. Например, банк 114-1, …, 114-N памяти логически может быть массивом EPROM из восьми строк и восьми столбцов, образующим шестьдесят четыре отдельные адресуемые единицы памяти EPROM. Логическая структура и количество адресуемых битов могут быть ограничены количеством ступеней и циклов каждого из сдвиговых регистров 112-1, …, 112-N, поскольку адресация некоторого количества отдельных адресуемых единиц памяти EPROM включает в себя наличие достаточного количества ступеней сдвиговых регистров/ циклов сдвиговых регистров для их различения.
[0020] Каждый сдвиговый регистр 112-1, …, 112-N может генерировать некоторое количество выходных сигналов (например, сигнал 118 выбора строки (RS), сигнал 120 выбора столбца (CS), сигнал 122 выбора банка (BS)). Хотя фиг. 1 показывает, что сигналы RS 118, CS 120 и BS 122 генерируются из отдельных сдвиговых регистров 112-1, …, 112-N, данное раскрытие сущности изобретения этим не ограничено. Более одного сигнала может быть сгенерировано из отдельного сдвигового регистра из данного количества сдвиговых регистров 112-1, …, 112-N. Например, если бы каждый из банков 114-1, …, 114-N памяти включал в себя массив EPROM, логически содержащий восемь строк и восемь столбцов, образующих шестьдесят четыре отдельные адресуемые единицы памяти EPROM, и каждый сдвиговый регистр 112-1, …, 112-N был 16-ступенчатым сдвиговым регистром 112-1, …, 112-N, то тогда конкретный сдвиговый регистр (например, сдвиговый регистр 12-1) мог бы сгенерировать как сигнал RS 118, так и сигнал CS 120, достаточные для адресации строки и столбца адресуемой единицы памяти EPROM любых массивов, при образовании пары с сигналом BS 122. Соотношение между количеством ступеней сдвигового регистра 112-1, …, 112-N и количеством отдельно адресуемых единиц памяти EPROM может определить, сколько сигналов может сгенерировать конкретный сдвиговый регистр (например, сдвиговый регистр 112-1). Если конкретный сдвиговый регистр (например, сдвиговый регистр 112-1) включает в себя достаточно ступеней для адресации как столбцового, так и строчного участка адреса единицы памяти EPROM из любых массивов EPROM из данного количества банков 114-1, …, 114-N памяти, при образовании пары с сигналом BS 122, то тогда этот конкретный сдвиговый регистр (например, сдвиговый регистр 112-1) может сгенерировать как сигнал RS 118, так и сигнал CS 120.
[0021] Информационный сигнал D1 может быть использован для генерации RS-сигнала 118. RS-сигнал 118 может идентифицировать логический строчный участок адреса отдельно адресуемой единицы памяти EPROM в пределах любого из массивов EPROM банков 114-1, …, 114-N памяти. RS-сигнал 118 может быть сгенерирован посредством подачи информационного сигнала D1 во время конкретного цикла конкретного сигнала S1-1, …, S4-N выбора.
[0022] Информационный сигнал D2 может быть использован для генерации CS-сигнала 120. CS-сигнал 120 может идентифицировать логический столбцовый участок адреса отдельно адресуемой единицы памяти EPROM в пределах любого из массивов EPROM банков 114-1, …, 114-N памяти. CS-сигнал 120 может быть сгенерирован посредством подачи информационного сигнала D2 во время конкретного цикла конкретного сигнала S1-1, …, S4-N выбора в конкретном сдвиговом регистре 112-2.
[0023] Информационный сигнал D-N может быть использован для генерации BS-сигнала 122. BS-сигнал 122 может идентифицировать конкретный банк памяти из данного количества банков 114-1, …, 114-N памяти, в пределах которого логически или физически находится отдельно адресуемая единица памяти EPROM. Когда BS-сигнал 122 образует пару с RS-сигналом 118 и CS-сигналом 120, задается трехмерный адрес единицы памяти EPROM. А именно, RS-сигнал 118 и CS-сигнал 120 представляют двумерный адрес EPROM, задающий логическую строку (например, RS-сигнал 118) и логический столбец (например, CS 120), которые применимы при адресации единицы памяти EPROM в любом из банков 114-1, …, 114-N памяти. BS-сигнал 122 вводит третье измерение адреса EPROM, который задает, какому банку 114-1, …, 114-N памяти адресованы RS-сигнал 118 и CS-сигнал 120. В ряде вариантов осуществления, BS-сигнал 122 может задавать единственный банк памяти из некоторого количества банков 114-1, …, 114-N памяти.
[0024] Альтернативно, BS-сигнал 122 может задавать более одного банка из данного количества банков 114-1, …, 114-N памяти, что обеспечивает возможность параллельной трехмерной адресации EPROM. Например, D-N может быть подан во время многочисленных циклов сигнала S1-1, …, S4-N выбора, для параллельной адресации заданных строки и столбца более одного банка из данного количества банков 114-1, …, 114-N памяти.
[0025] RS-сигнал 118, CS-сигнал 120 и BS-сигнал 122 может быть введен посредством соответствующего транзистора. Например, RS-сигнал 118 может быть введен посредством RS-транзистора, CS-сигнал 120 может быть введен посредством CS-транзистора, и BS-сигнал 122 может быть введен посредством BS-транзистора. RS, CS, и BS транзисторы могут быть NMOS-транзисторами. RS, CS, и BS транзисторы могут быть выполнены любым способом, который обеспечивает возможность генерации трехмерного адреса EPROM. Например, BS-транзистор может быть соединен с CS-транзистором и RS-транзистором каскадным/последовательным способом. В другом примере, BS-транзистор может быть соединен с затвором CS-транзистора и RS-транзистора. В еще одном примере, BS-транзистор может быть соединен с CS-транзистором и RS-транзистором через дополнительный декодер.
[0026] Иллюстративное запоминающее устройство 110 печатающей головки (фиг. 1) демонстрирует схему трехмерной адресации памяти, которая обеспечивает меньшее количество сдвиговых регистров 112-1, …, 112-N с меньшим количеством циклов адресации, для адресации гораздо большего количества адресуемых единиц памяти EPROM, чем в общепринятых способах. Например, при использовании общепринятого способа прямой адресации с четырьмя 16-ступенчатыми сдвиговыми регистрами, только четыре соответствующих банка памяти из массивов памяти из 8*8 единиц памяти EPROM могут быть адресованы. А именно, общепринятый способ прямой адресации нуждается в четырех 16-ступенчатых сдвиговых регистрах для адресации 256 единиц памяти. При сопоставлении с общепринятым способом, некоторые примеры данного раскрытия сущности изобретения могут обеспечить генерацию 8-ступенчатыми сдвиговыми регистрами 112-1, …, 112-N трехмерных адресов единиц памяти EPROM для восьми банков 114-1, …, 114-N памяти из массивов памяти EPROM из 8*8 единиц памяти. А именно, примеры данного раскрытия сущности изобретения обеспечивают возможность адресации тремя 8-ступенчатыми сдвиговыми регистрами 112-1, …, 112-N 512 единиц памяти. Данное раскрытие сущности изобретения может обеспечить меньшее количество сдвиговых регистров и/или меньшие сдвиговые регистры. В вышеупомянутом примере имеется три сдвиговых регистра вместо четырех, и эти три сдвиговых регистра являются 8-ступенчатыми, а не 16-ступенчатыми, что обеспечивает экономию пространства как в отношении количества, так и размера сдвиговых регистров.
[0027] Фиг. 2А и фиг 2В являются схемами примеров схемы трехмерной адресации для EPROM. Фиг. 2А показывает таблицу 230, демонстрирующую пример схемы трехмерной адресации для EPROM данного раскрытия сущности изобретения. Таблица 230 состоит из некоторого количества строк и столбцов, соответствующих сигналам и тактированию их подачи, соответственно. В таблице 230 подача сигнала показана появлением «1» вместо «0» в матрице таблицы 230.
[0028] Строки S1, S2, S3 и S4 таблицы 230 представляют сигналы S1, S2, S3 и S4 выбора, которые могут быть поданы на каждый сдвиговый регистр для предварительной зарядки и продвижения каждого сдвигового регистра. В таблице 230 сигналы S1, S2, S3 и S4 выбора необязательно являются сигналами выбора одного сдвигового регистра. А именно, сигналы S1, S2, S3 и S4 выбора могут обозначать любые сигналы выбора, подаваемые на любой из сдвиговых регистров, которые принимают информационные сигналы. Для дополнительного разъяснения, со ссылкой опять на фиг. 1, S1 таблицы 230 может представлять сигналы S1-1, S1-2, S1-3 и/или S1-N выбора. Дополнительно, S2, S3 и S4 таблицы 230 могут представлять S2-1, S2-2, S2-3 и/или S2-N; S3-1, S3-2, S3-3, и/или S3-N; и S4-1, S4-2, S4-3 и/или S4-N, соответственно. Таким образом, таблица 230 может иллюстрировать похожие сигналы S1, S2, S3 и S4 выбора, подаваемые для предварительной зарядки и продвижения некоторого количества отдельных сдвиговых регистров.
[0029] Каждый столбец таблицы 230 представляет цикл сдвигового регистра (например, цикл 1, цикл 2, цикл 3, цикл 4, цикл 5, цикл 6, цикл 7, цикл 8), причем цикл 1 является первым циклом для сдвига на нижний регистр. Поскольку цикл может соответствовать подаче сигналов S1-S4 выбора, каждый цикл таблицы 230 соответствует четырем подачам сигналов S1, S2, S3 и S4 выбора. Таким образом, каждый цикл соответствует восьми похожим образом пронумерованным столбцам цикла, на протяжении которых подаются сигналы выбора строк S1, S2, S3 и S4.
[0030] Таблица 230 дополнительно показывает информационные сигналы строк D1 (RS), D2 (CS) и D3 (BS). Информационный сигнал строки D1 (RS) может соответствовать информационному сигналу D1, задающему строку трехмерного адреса для EPROM, информационный сигнал строки D2 (CS) может соответствовать информационному сигналу D2, задающему столбец трехмерного адреса для EPROM, и информационный сигнал строки D3 (BS) может соответствовать информационному сигналу D3, соответствующему банку трехмерного адреса для EPROM. Как описано выше, информационный сигнал D1, информационный сигнал D2, и информационный сигнал D3, показанные в строках D1 (RS), D2 (CS) и D3 (BS), могут быть информационными сигналами, подаваемыми в отдельных сдвиговых регистрах.
[0031] Таким образом, таблица 230 показывает тактирование подачи вышеупомянутых сигналов для определения трехмерного адреса для EPROM (например, RS2, CS3, BS1 в качестве выходных сигналов в адресной строке таблицы 230). Например, таблица 230 показывает, что информационный сигнал D1 может быть подан во время седьмого цикла сигнала выбора, соответствующего S2 8-ступенчатого сдвигового регистра. При подаче в этот момент, D1 генерирует сигнал 232 выбора строки (RS), означающий выбор строки 2 (RS2). В таблице 230 дополнительно показано, что информационный сигнал D2 может быть подан во время шестого цикла сигнала S2 выбора сдвигового регистра, для генерации сигнала 234 выбора столбца (CS), означающего выбор столбца 3 (CS3). Таблица 230 также показывает, что информационный сигнал D3 может быть подан во время восьмого цикла сигнала S2 выбора сдвигового регистра, для генерации сигнала 236 выбора банка (BS), означающего выбор банка 1 (BS1). При объединении, сигналы RS, CS и BS задают трехмерный адрес для единицы памяти EPROM. В примере фиг. 2А, трехмерным адресом являются RS2, CS3, BS1, адресующие единицу памяти второй строки, третьего столбца первого банка памяти EPROM.
[0032] Фиг. 2В показывает таблицу 240, демонстрирующую пример схемы трехмерной параллельной адресации для EPROM данного раскрытия сущности изобретения. Таблица 240 состоит из некоторого количества строк и столбцов, соответствующих сигналам и тактированиям их подачи, соответственно. Как и в случае таблицы 230, подача сигнала показана появлением «1» вместо «0» в матрице таблицы 240. Строки и столбцы таблицы 240 демонстрируют те же основные принципы таблицы 230, за исключением принципов, реализованных в схеме параллельной адресации. Схема параллельной адресации таблицы 240 может быть обеспечена посредством дополнительной подачи информационного сигнала D3. При подаче информационного сигнала D3 в дополнительное время, RS-сигнал 242 и CS-сигнал 244 могут быть поданы параллельно на два банка EPROM, заданные двумя BS-сигналами 246-1 и 246-2.
[0033] Например, таблица 240 показывает тактирование подачи вышеупомянутых сигналов для определения параллельных трехмерных адресов для EPROM (например, RS2, CS3, BS1 и RS2, CS3, BS2 в качестве выходных данных в адресной строке таблицы 240). Например, таблица 240 показывает, что информационный сигнал D1 может быть подан во время седьмого цикла сигнала выбора, соответствующего S2 8-ступенчатого сдвигового регистра. При подаче в этот момент, D1 генерирует сигнал 242 выбора строки (RS), означающий выбор строки 2 (RS2). В таблице 240 дополнительно показано, что информационный сигнал D2 может быть подан во время шестого цикла сигнала S2 выбора сдвигового регистра, для генерации сигнала 244 выбора столбца (CS), означающего выбор столбца 3 (CS3). Таблица 240 также показывает, что информационный сигнал D3 может быть обеспечен как во время седьмого цикла, так и во время восьмого цикла сигнала S2 выбора сдвигового регистра 240, для генерации двух BS сигналов 246-1 и 246-2, означающих выбор банка 1 (BS1) и выбор банка 2 (BS2), соответственно. При объединении, сигналы RS, CS и BS задают параллельные трехмерные адреса единиц памяти для EPROM. В примере фиг. 2В, трехмерными адресами являются RS2, CS3, BS1 и RS2, CS3, BS2. RS2, CS3, BS1 адресует единицу памяти второй строки, третьего столбца первого банка памяти EPROM. RS2, CS3, BS2 адресует единицу памяти второй строки, третьего столбца второго банка памяти EPROM. Схема трехмерной параллельной адресации для EPROM, показанная в таблице 240, является схемой межбанкового параллельного считывания. А именно, схема трехмерной параллельной адресации для EPROM, показанная в таблице 240, одновременно адресует строку и столбец среди отдельных банков памяти EPROM. Другой альтернативой (не показана) является схема внутрибанковой параллельной адресации. В схеме внутрибанковой параллельной адресации, сигнал D1 и/или D2 может быть подан много раз для генерации множества сигналов RS и/или CS. Таким образом, схема внутрибанковой параллельной адресации может одновременно адресовать многочисленные строки и/или столбцы одного и того же банка памяти EPROM.
[0034] Примеры данного раскрытия сущности изобретения могут включать в себя системы для трехмерной адресации для EPROM на печатающем устройстве. Такая система может включать в себя некоторое количество банков EPROM. Банки EPROM могут быть расположены на печатающем устройстве. Например, они могут быть расположены на интегрированной печатающей головке. Каждый из этих банков EPROM может быть массивом памяти EPROM. Массив памяти EPROM может быть массивом единиц памяти EPROM, организованных в строки и столбцы.
[0035] Система может включать в себя некоторое количество сдвиговых регистров. Эти сдвиговые регистры могут быть сдвиговыми регистрами с последовательным входом и параллельным выходом. А именно, строка данных может быть последовательно введена в сдвиговый регистр и может быть выведена в параллельном формате к многочисленным выходам. Например, последовательно введенные данные, принятые через единственный физический вход (например, провод), могут быть выведены через многочисленные физические выходы (например, провода), для одновременной адресации многочисленных банков EPROM, с которыми сдвиговые регистры соединены.
[0036] Каждый из сдвиговых регистров системы может быть синхронизирован с соответствующими им сигналами выбора. А именно, сигналы выбора, которые вводятся в сдвиговый регистр для предварительной зарядки сдвигового регистра и продвижения сдвигового регистра, могут содержать тактовый импульс, определяющий, когда происходит каждый сдвиг сдвигового регистра. Например, могут существовать четыре повторяющихся сигнала выбора (например, S1, S2, S3 и S4), служащие в качестве тактовых импульсов. Набор из четырех сигналов выбора может быть одним тактовым циклом для сдвигового регистра. В примерах данного раскрытия сущности изобретения, сдвиговый регистр может использовать тактовые циклы при сдвиге данных для генерации сигналов RS, CS и BS. Количество тактовых циклов, связанных с сдвиговым регистром, может определять количество банков памяти EPROM и количество единиц памяти EPROM каждого банка EPROM. Например, количество банков памяти EPROM может быть равным количеству тактовых циклов, связанных со сдвиговым регистром, генерирующим BS-сигнал, поскольку каждый тактовый цикл может соответствовать одному банку из данного количества банков EPROM. Дополнительно, количество строк и количество столбцов единиц памяти EPROM в каждом массиве памяти EPROM может быть равным количеству тактовых циклов, связанных со сдвиговым регистром, задающим CS-сигнал и/или RS-сигнал, поскольку каждый тактовый цикл может соответствовать одному из обозначений строки и/или столбца массива памяти EPROM.
[0038] Система может включать в себя информационный сигнал выбора строки, для задания строчного участка трехмерного адреса для EPROM. Например, информационный сигнал выбора строки может включать в себя указание на строку единицы памяти EPROM в пределах массива памяти EPROM, адресуемую посредством трехмерного адреса для EPROM. Информационный сигнал выбора строки может соответствовать первому сдвиговому регистру из данного количества сдвиговых регистров. Например, сигнал выбора строки может быть введен в первый сдвиговый регистр в виде информационного сигнала и может задавать строчный участок трехмерного адреса для EPROM на основе того, когда этот информационный сигнал подан относительно некоторого количества сигналов выбора.
[0039] Система может также включать в себя информационный сигнал выбора столбца, для задания столбцового участка трехмерного адреса для EPROM. Например, информационный сигнал выбора столбца может включать в себя указание на столбец единицы памяти EPROM в пределах массива памяти EPROM, адресуемой посредством трехмерного адреса для EPROM. Информационный сигнал выбора столбца может соответствовать второму сдвиговому регистру из данного количества сдвиговых регистров. Например, сигнал выбора столбца может быть введен во второй сдвиговый регистр в виде информационного сигнала и может задавать столбцовый участок трехмерного адреса для EPROM на основе того, когда информационный сигнал подан относительно некоторого количества сигналов выбора.
[0040] Информационный сигнал выбора банка, задающий EPROM-банковый участок трехмерного адреса для EPROM, может быть включен в систему. Например, информационный сигнал выбора банка может включать в себя указание на банк EPROM из данного количества банков EPROM, которому адресованы столбец сигнала выбора столбца и строка сигнала выбора строки. Информационный сигнал выбора банка может соответствовать третьему сдвиговому регистру из данного количества сдвиговых регистров. Например, сигнал выбора банка может быть введен в третий сдвиговый регистр в виде информационного сигнала и может задавать строчный участок трехмерного адреса для EPROM на основе того, когда этот информационный сигнал подан относительно некоторого количества сигналов выбора.
[0041] Фиг. 3 показывает блок-схему последовательности операций примера способа 370 для трехмерной адресации единицы памяти EPROM интегрированной печатающей головки. На этапе 372, способ 370 может включать в себя прием некоторого количества входных сигналов некоторым количеством сдвиговых регистров, причем данное количество входных сигналов включает в себя сигнал выбора для предварительной зарядки и продвижения сдвигового регистра из данного количества сдвиговых регистров, и информационный сигнал. Каждый из сдвиговых регистров может быть соединен с каждым банком EPROM из некоторого количества банков EPROM. Например, каждый сдвиговый регистр может осуществлять обмен данными с каждым банком EPROM из данного количества банков EPROM таким образом, чтобы он мог передавать и/или принимать данные от каждого из банков памяти EPROM.
[0042] На этапе 374, способ 370 может включать в себя генерацию информационного сигнала выбора строки на первом сдвиговом регистре из данного количества сдвиговых регистров, задающего строчный участок трехмерного адреса EPROM.
[0043] На этапе 376, способ 370 может включать в себя генерацию информационного сигнала выбора столбца на втором сдвиговом регистре из данного количества сдвиговых регистров, задающего столбцовый участок трехмерного адреса EPROM.
[0044] На этапе 378, способ 370 может включать в себя генерацию сигнала выбора банка, на сдвиговом регистре из данного количества сдвиговых регистров, задающего банк EPROM, из некоторого количества банков EPROM, связанного с информационным сигналом выбора строки и информационным сигналом выбора столбца.
[0045] На этапе 380, способ 370 может включать в себя адресацию отдельной единицы памяти EPROM в трех измерениях, на основе информационного сигнала выбора строки, информационного сигнала выбора столбца и сигнала выбора банка. Трехмерный адрес единицы памяти EPROM может быть сгенерирован в пределах восьми циклов данного количества сдвиговых регистров. Например, данное количество сдвиговых регистров может сгенерировать сигнал выбора строки, сигнал выбора столбца и сигнал выбора банка, в пределах восьми циклов сдвигового регистра, принимающего информационный сигнал.
[0046] В подробном описании данного раскрытия сущности изобретения сделана ссылка на сопутствующие чертежи, которые образуют его часть и в которых показаны, в качестве иллюстрации, как могут быть осуществлены на практике примеры данного раскрытия. Эти примеры описаны достаточно подробно для обеспечения того, чтобы специалисты в данной области техники могли осуществить на практике примеры данного раскрытия, и следует понимать, что могут быть использованы другие примеры, и могут быть выполнены процессные, электрические и/или конструктивные изменения, не выходя за рамки объема данного раскрытия.
[0047] Дополнительно, пропорции и относительный масштаб элементов, обеспеченных на чертежах, предназначены для иллюстрации примеров данного раскрытия сущности изобретения и не должны иметь ограничивающего смысла. При использовании здесь, обозначения «N», конкретно, в отношении ссылочных позиций в чертежах, указывают на то, что некоторое количество конкретных признаков, обозначенных таким образом, может быть включено в некоторое количество примеров данного раскрытия сущности изобретения. При использовании здесь, «один» или «некоторое количество» иногда могут относиться к одному или нескольким таким элементам.

Claims (30)

1. Запоминающее устройство печатающей головки, содержащее
некоторое количество банков стираемого программируемого постоянного запоминающего устройства (erasable programmable read only memory - EPROM), причем каждый из них содержит массив памяти EPROM на интегрированной печатающей головке; и
некоторое количество сдвиговых регистров, причем каждый из них соединен с данным количеством банков EPROM, для генерации трехмерного адреса EPROM, содержащего:
информационный сигнал выбора строки, задающий строчный участок трехмерного адреса EPROM,
информационный сигнал выбора столбца, задающий столбцовый участок трехмерного адреса EPROM, и
информационный сигнал выбора банка, задающий банк EPROM из данного количества банков EPROM, связанный с информационным сигналом выбора строки и информационным сигналом выбора столбца.
2. Устройство по п. 1, в котором информационный сигнал выбора банка задает более одного банка из данного количества банков EPROM, связанного с данными выбора строки и данными выбора столбца, для генерации параллельного трехмерного адреса EPROM.
3. Устройство по п. 1, в котором информационный сигнал выбора строки сгенерирован первым сдвиговым регистром из данного количества сдвиговых регистров, информационный сигнал выбора столбца сгенерирован первым сдвиговым регистром из некоторого количества сдвиговых регистров, и информационный сигнал выбора банка сгенерирован вторым сдвиговым регистром из данного количества сдвиговых регистров.
4. Устройство по п. 1, в котором информационный сигнал выбора строки сгенерирован первым сдвиговым регистром из данного количества сдвиговых регистров, информационный сигнал выбора столбца сгенерирован вторым сдвиговым регистром из некоторого количества сдвиговых регистров, и информационный сигнал выбора банка сгенерирован третьим сдвиговым регистром из данного количества сдвиговых регистров.
5. Устройство по п. 4, в котором каждый из данного количества сдвиговых регистров принимает некоторое количество входных сигналов, включающих в себя соответствующий информационный сигнал и некоторое количество соответствующих сигналов выбора.
6. Устройство по п. 5, в котором соответствующий информационный сигнал инициирует соответствующий сдвиговый регистр и задает строчный участок и столбцовый участок трехмерного адреса EPROM.
7. Устройство по п. 5, в котором соответствующие сигналы выбора предварительно заряжают и продвигают соответствующий сдвиговый регистр.
8. Устройство по п. 7, в котором соответствующий сдвиговый регистр продвигается на одну ступень после циклического прохождения четырех соответствующих сигналов выбора.
9. Система для трехмерной адресации единицы памяти стираемого программируемого постоянного запоминающего устройства (EPROM) интегрированной печатающей головки, содержащая:
некоторое количество банков стираемого программируемого постоянного запоминающего устройства (EPROM), причем каждый из них содержит массив памяти EPROM на печатающем устройстве;
некоторое количество сдвиговых регистров, имеющих последовательный вход данных и некоторое количество параллельных выходов, причем каждый из данного количества сдвиговых регистров соединен с данным количеством банков EPROM;
информационный сигнал выбора строки, соответствующий первому сдвиговому регистру из данного количества сдвиговых регистров, для задания строчного участка трехмерного адреса EPROM;
информационный сигнал выбора столбца, соответствующий второму сдвиговому регистру из данного количества сдвиговых регистров, для задания столбцового участка трехмерного адреса EPROM; и
информационный сигнал выбора банка, соответствующий третьему сдвиговому регистру из данного количества сдвиговых регистров, для задания банка EPROM, из данного количества банков EPROM, как участка трехмерного адреса EPROM.
10. Система по п. 9, в которой каждый сдвиговый регистр из данного количества сдвиговых регистров синхронизирован с соответствующим набором из четырех повторяющихся сигналов выбора, которые совокупно представляют тактовый цикл из некоторого количества тактовых циклов, связанных с соответствующим сдвиговым регистром.
11. Система по п. 10, в которой количество банков стираемого программируемого постоянного запоминающего устройства (EPROM) определено количеством тактовых циклов, связанных с соответствующим сдвиговым регистром.
12. Система по п. 10, в которой количество строк и количество столбцов единиц памяти массива EPROM каждого банка из данного количества банков EPROM определено количеством тактовых циклов, связанных с соответствующим сдвиговым регистром.
13. Способ для трехмерной адресации единицы памяти стираемого программируемого постоянного запоминающего устройства (EPROM) интегрированной печатающей головки, содержащий этапы, на которых:
принимают некоторое количество входных сигналов на некотором количестве сдвиговых регистров, причем данное количество входных сигналов включает в себя сигнал выбора для предварительной зарядки и продвижения сдвигового регистра из данного количества сдвиговых регистров и информационный сигнал;
генерируют информационный сигнал выбора строки на первом сдвиговом регистре из данного количества сдвиговых регистров, задающий строчный участок трехмерного адреса EPROM;
генерируют информационный сигнал выбора столбца на втором сдвиговом регистре из данного количества сдвиговых регистров, задающий столбцовый участок трехмерного адреса EPROM;
генерируют сигнал выбора банка на сдвиговом регистре из данного количества сдвиговых регистров, задающий банк EPROM, из некоторого количества банков EPROM, связанного с информационным сигналом выбора строки и информационным сигналом выбора столбца; и
адресуют отдельную единицу памяти EPROM в трех измерениях, на основе информационного сигнала выбора строки, информационного сигнала выбора столбца и сигнала выбора банка.
14. Способ по п. 13, в котором каждый сдвиговый регистр из данного количества сдвиговых регистров соединен с каждым банком EPROM из данного количества банков EPROM.
15. Способ по п. 14, причем этот способ включает в себя генерацию одного трехмерного адреса EPROM с использованием восьми циклов для данного количества сдвиговых регистров.
RU2016135221A 2014-01-31 2014-01-31 Трехмерная адресация для стираемого программируемого постоянного запоминающего устройства RU2640631C1 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/014014 WO2015116129A1 (en) 2014-01-31 2014-01-31 Three-dimensional addressing for erasable programmable read only memory

Publications (1)

Publication Number Publication Date
RU2640631C1 true RU2640631C1 (ru) 2018-01-10

Family

ID=53757530

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016135221A RU2640631C1 (ru) 2014-01-31 2014-01-31 Трехмерная адресация для стираемого программируемого постоянного запоминающего устройства

Country Status (19)

Country Link
US (3) US9773556B2 (ru)
EP (4) EP3236471A3 (ru)
JP (1) JP6262355B2 (ru)
KR (1) KR101942164B1 (ru)
CN (2) CN111326202A (ru)
AU (2) AU2014380279B2 (ru)
BR (1) BR112016017343B1 (ru)
CA (1) CA2938125C (ru)
DK (1) DK3100273T3 (ru)
ES (1) ES2784236T3 (ru)
HU (1) HUE048477T2 (ru)
MX (1) MX367147B (ru)
PH (1) PH12016501490A1 (ru)
PL (1) PL3100273T3 (ru)
PT (1) PT3100273T (ru)
RU (1) RU2640631C1 (ru)
SG (1) SG11201605665VA (ru)
WO (1) WO2015116129A1 (ru)
ZA (1) ZA201605059B (ru)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MX2019003858A (es) 2016-10-06 2019-06-10 Hewlett Packard Development Co Se?ales de control de entrada propagadas sobre trayectorias de se?al.
EP3554843B1 (en) * 2017-01-31 2022-01-19 Hewlett-Packard Development Company, L.P. Disposing memory banks and select register
JP6832441B2 (ja) 2017-01-31 2021-02-24 ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． メモリバンク内のメモリユニットに対するアクセス
MX2019008960A (es) 2017-07-06 2019-10-07 Hewlett Packard Development Co Selectores para boquillas y elementos de memoria.
DE112017007727T5 (de) 2017-07-06 2020-03-19 Hewlett-Packard Development Company, L.P. Decoder für speicher von fluidausstossvorrichtungen
WO2019009903A1 (en) 2017-07-06 2019-01-10 Hewlett-Packard Development Company, L.P. DATA LINES FOR FLUID EJECTION DEVICES
MX2021008895A (es) 2019-02-06 2021-08-19 Hewlett Packard Development Co Componente de impresion de comunicacion.
JP7146101B2 (ja) 2019-02-06 2022-10-03 ヒューレット－パッカード デベロップメント カンパニー エル．ピー． メモリ回路を備えた印刷コンポーネント
MX2021009129A (es) 2019-02-06 2021-09-10 Hewlett Packard Development Co Memorias de matrices de fluidos.
US11787173B2 (en) 2019-02-06 2023-10-17 Hewlett-Packard Development Company, L.P. Print component with memory circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029020A (en) * 1989-11-17 1991-07-02 Xerox Corporation Scanner with slow scan image context processing
RU2258010C2 (ru) * 1999-03-31 2005-08-10 Сейко Эпсон Корпорейшн Система печати, контроллер печати, печатающее устройство, способ управления операцией печати, способ печати, чернильный картридж, источник чернил и носитель записи
RU2285617C2 (ru) * 2000-10-30 2006-10-20 Хьюлетт-Паккард Дивелопмент Компани, Л.П. Струйная печатающая головка и способ ее эксплуатации
US20070291560A1 (en) * 2006-06-09 2007-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for improving reliability of memory device
US20100328405A1 (en) * 2008-03-14 2010-12-30 Ness Erik D Secure Access To Fluid Cartridge Memory

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5641574A (en) * 1979-09-07 1981-04-18 Nec Corp Memory unit
JPS5694589A (en) * 1979-12-27 1981-07-31 Nec Corp Memory device
CA1234224A (en) 1985-05-28 1988-03-15 Boleslav Sykora Computer memory management system
JPS63136397A (ja) * 1986-11-26 1988-06-08 Nec Corp シフトレジスタ回路
JP3081614B2 (ja) 1989-03-08 2000-08-28 富士通株式会社 部分書込み制御装置
JP2862287B2 (ja) * 1989-10-12 1999-03-03 キヤノン株式会社 画像記録装置
JPH06236680A (ja) * 1992-12-15 1994-08-23 Mitsubishi Electric Corp シリアルアドレス入力用メモリ装置及びシリアルアドレス発生装置
US5828814A (en) 1996-09-10 1998-10-27 Moore Business Forms, Inc. Reduced cost high resolution real time raster image processing system and method
KR100313503B1 (ko) * 1999-02-12 2001-11-07 김영환 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치
JP2000349163A (ja) * 1999-06-04 2000-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6883044B1 (en) 2000-07-28 2005-04-19 Micron Technology, Inc. Synchronous flash memory with simultaneous access to one or more banks
US7444575B2 (en) 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US6552955B1 (en) * 2001-10-30 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced power consumption
US6983428B2 (en) * 2002-09-24 2006-01-03 Sandisk Corporation Highly compact non-volatile memory and method thereof
US7549718B2 (en) 2004-05-27 2009-06-23 Silverbrook Research Pty Ltd Printhead module having operation controllable on basis of thermal sensors
KR100855861B1 (ko) * 2005-12-30 2008-09-01 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
JP4802722B2 (ja) * 2006-01-17 2011-10-26 セイコーエプソン株式会社 シーケンシャルアクセスメモリ
US20110002169A1 (en) * 2009-07-06 2011-01-06 Yan Li Bad Column Management with Bit Information in Non-Volatile Memory Systems
KR101879442B1 (ko) * 2011-05-25 2018-07-18 삼성전자주식회사 휘발성 메모리 장치의 리프레쉬 방법, 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
US9776397B2 (en) * 2014-04-17 2017-10-03 Hewlett-Packard Development Company, L.P. Addressing an EPROM on a printhead
US9281045B1 (en) * 2014-12-16 2016-03-08 Globalfoundries Inc. Refresh hidden eDRAM memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029020A (en) * 1989-11-17 1991-07-02 Xerox Corporation Scanner with slow scan image context processing
RU2258010C2 (ru) * 1999-03-31 2005-08-10 Сейко Эпсон Корпорейшн Система печати, контроллер печати, печатающее устройство, способ управления операцией печати, способ печати, чернильный картридж, источник чернил и носитель записи
RU2285617C2 (ru) * 2000-10-30 2006-10-20 Хьюлетт-Паккард Дивелопмент Компани, Л.П. Струйная печатающая головка и способ ее эксплуатации
US20070291560A1 (en) * 2006-06-09 2007-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for improving reliability of memory device
US20100328405A1 (en) * 2008-03-14 2010-12-30 Ness Erik D Secure Access To Fluid Cartridge Memory

Also Published As

Publication number Publication date
EP3100273A1 (en) 2016-12-07
AU2014380279A1 (en) 2016-08-11
EP3258469B1 (en) 2021-10-06
CN111326202A (zh) 2020-06-23
EP3100273B1 (en) 2020-03-25
MX2016009841A (es) 2016-10-26
DK3100273T3 (da) 2020-04-06
MX367147B (es) 2019-08-06
PT3100273T (pt) 2020-04-13
AU2017210573B2 (en) 2019-04-11
ZA201605059B (en) 2017-09-27
US20160343439A1 (en) 2016-11-24
ES2784236T3 (es) 2020-09-23
EP3258469A1 (en) 2017-12-20
US9928912B2 (en) 2018-03-27
CN105940454A (zh) 2016-09-14
KR101942164B1 (ko) 2019-01-24
US20180114579A1 (en) 2018-04-26
BR112016017343B1 (pt) 2022-01-04
US20170221566A1 (en) 2017-08-03
CN105940454B (zh) 2020-01-17
EP3236471A2 (en) 2017-10-25
AU2017210573A1 (en) 2017-08-24
JP6262355B2 (ja) 2018-01-17
PH12016501490B1 (en) 2017-02-06
JP2017507404A (ja) 2017-03-16
HUE048477T2 (hu) 2020-07-28
PH12016501490A1 (en) 2017-02-06
US10340011B2 (en) 2019-07-02
SG11201605665VA (en) 2016-08-30
WO2015116129A1 (en) 2015-08-06
CA2938125A1 (en) 2015-08-06
PL3100273T3 (pl) 2020-06-29
EP3100273A4 (en) 2017-12-13
KR20160104700A (ko) 2016-09-05
EP3896696A1 (en) 2021-10-20
BR112016017343A2 (ru) 2017-08-08
US9773556B2 (en) 2017-09-26
AU2014380279B2 (en) 2017-05-04
EP3236471A3 (en) 2018-01-17
CA2938125C (en) 2018-10-23

Similar Documents

Publication Publication Date Title
RU2640631C1 (ru) Трехмерная адресация для стираемого программируемого постоянного запоминающего устройства
US6954394B2 (en) Integrated circuit and method for selecting a set of memory-cell-layer-dependent or temperature-dependent operating conditions
US8023313B2 (en) Resistance change memory device
KR920013444A (ko) 대용량메모리 및 고속메모리의 반도체 메모리장치
JP2763372B2 (ja) 記憶装置及びそのアクセス方法
KR940003040A (ko) 반도체 기억장치와 그 동작방법
EP0544012B1 (en) Serial access memory
US9263101B2 (en) Semiconductor memory device
KR940004639A (ko) 반도체 기억장치
US9979649B2 (en) High density content addressable memory
US12079478B2 (en) System and method for random data distribution in a memory array
JP7096070B2 (ja) 多数決処理装置、半導体記憶装置及び情報データの多数決方法
US20190152234A1 (en) Printhead assemblies
KR20140034567A (ko) 반도체 메모리 장치
KR960025796A (ko) 반도체 기억장치