JPS63136397A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JPS63136397A JPS63136397A JP61282724A JP28272486A JPS63136397A JP S63136397 A JPS63136397 A JP S63136397A JP 61282724 A JP61282724 A JP 61282724A JP 28272486 A JP28272486 A JP 28272486A JP S63136397 A JPS63136397 A JP S63136397A
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- shift register
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- 238000010586 diagram Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 8
- 230000005669 field effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 206010011878 Deafness Diseases 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２相駆動によるダイナミック型シフ１〜レジス
タ回路に関する。
タ回路に関する。
従来用いられている２相駆動シフトレジスタとして、第
４図のブロック図に示すものがある。第５図には第４図
の部分の回路図を、第６図にはそのタイミングチャート
を示す。図において、１〜４はフリップフロップ、１１
〜１４はゲート回路、ＳＩＮはシフトレジスタ入力信号
、Ｓ、。
４図のブロック図に示すものがある。第５図には第４図
の部分の回路図を、第６図にはそのタイミングチャート
を示す。図において、１〜４はフリップフロップ、１１
〜１４はゲート回路、ＳＩＮはシフトレジスタ入力信号
、Ｓ、。
Ｓ２はシフトレジスタ出力信号、φ１．φ２はシフトレ
ジスタ駆動用クロック信号、Ｔｏ、、 Ｔｏ２゜Ｔ、、
、Ｔ、２・Ｑｏｌ、ＱＯ２・Ｑｏｌ・ＱＯ４，Ｑｌｌ。
ジスタ駆動用クロック信号、Ｔｏ、、 Ｔｏ２゜Ｔ、、
、Ｔ、２・Ｑｏｌ、ＱＯ２・Ｑｏｌ・ＱＯ４，Ｑｌｌ。
Ｑ ＋２＋ Ｑ ＋３１ Ｑ ＋４は電界効果トランジ
スタ、Ｃｏ１ｃ、２．Ｃ，、、Ｃ，□はそれぞれ電界効
果Ｉ−ランジスタＱ。２． Ｑｏ４． Ｑ＋。、Ｑ□４
のゲート容量を示す。また、破線の部分は、１段分のシ
フトレジスタＡを示し、ｎ段のシフトレジスタは、１段
分のシフトレジスタをｎ個接続して構成することができ
る。この場合、各符号名はそれぞれＴ（ｎ−１１１、Ｔ
、ｎ−１２１Ｑ ｔ ｎ−口ｌ〜Ｑ （ｎ−１１４＋
Ｃ（Ｉ＋−１１１〜Ｃｆｎ−１１２１Ｓ ｎ−１として
表わされる。
スタ、Ｃｏ１ｃ、２．Ｃ，、、Ｃ，□はそれぞれ電界効
果Ｉ−ランジスタＱ。２． Ｑｏ４． Ｑ＋。、Ｑ□４
のゲート容量を示す。また、破線の部分は、１段分のシ
フトレジスタＡを示し、ｎ段のシフトレジスタは、１段
分のシフトレジスタをｎ個接続して構成することができ
る。この場合、各符号名はそれぞれＴ（ｎ−１１１、Ｔ
、ｎ−１２１Ｑ ｔ ｎ−口ｌ〜Ｑ （ｎ−１１４＋
Ｃ（Ｉ＋−１１１〜Ｃｆｎ−１１２１Ｓ ｎ−１として
表わされる。
次に、このシフＩ・レジスタの動作を説明する。
まず、シフトレジスタは初期化され、ゲート容量Ｃａ１
． Ｃａｔは低電位、ＣＯ２，Ｃ１２は高電位に設定さ
れる。次に、駆動クロックφｌが高電位となり、その間
に入力信号ＳＩＮのレベルを高電位に設定するとＭＯ３
）−ランジスタ（以下、ＭＯＳＴと称す）Ｔｏ＋を介し
てゲート容量ＣＯＩが充電されＭＯＳ Ｔ Ｑ ａ２
を導通状態にする。同時に、ＭＯＳＴ Ｑｏ＋も導通
状態となるが、ＭＯＳＴ Ｑｏ、とＱｏ２の電流能力
比をゲート長、あるいはチャンネル長の選択により低電
位となるように設定すると、接点ＮｏはＤＣ的に低電位
とすることができる。
． Ｃａｔは低電位、ＣＯ２，Ｃ１２は高電位に設定さ
れる。次に、駆動クロックφｌが高電位となり、その間
に入力信号ＳＩＮのレベルを高電位に設定するとＭＯ３
）−ランジスタ（以下、ＭＯＳＴと称す）Ｔｏ＋を介し
てゲート容量ＣＯＩが充電されＭＯＳ Ｔ Ｑ ａ２
を導通状態にする。同時に、ＭＯＳＴ Ｑｏ＋も導通
状態となるが、ＭＯＳＴ Ｑｏ、とＱｏ２の電流能力
比をゲート長、あるいはチャンネル長の選択により低電
位となるように設定すると、接点ＮｏはＤＣ的に低電位
とすることができる。
その後、駆動クロックφ１を低電位に、クロックφ２を
高電位に設定すると、あらかじめ充電されていた容ｆｉ
ｔ−Ｃｏ２はＭＯＳＴ ＴＯ２，Ｑｏ２を通じて放電
され、シフトレジスタ出力信号Ｓ１は高電位となり、１
サイクルの転送が完了する。
高電位に設定すると、あらかじめ充電されていた容ｆｉ
ｔ−Ｃｏ２はＭＯＳＴ ＴＯ２，Ｑｏ２を通じて放電
され、シフトレジスタ出力信号Ｓ１は高電位となり、１
サイクルの転送が完了する。
次段に転送する場合は、入力信号ＳＩＮの代りに出力信
号Ｓ１が次段シフトレジスタ入力信号の役割をする。駆
動クロックφ２を低電位、クロックφ１を高電位にする
と、容量ＣＩ＋の充電が行なわれ、その時、前段の容量
Ｃ８１はＳＩＮが低電位であるのでＭＯＳＴ Ｔ０＋
を通して放電される。次に、クロックφ２を高電位にす
ると、容量Ｃ目は高電位に充電されているなめＭＯＳＴ
Ｑ、□は導通状態となり、容量ＣＩ２に充電されて
いた電荷がＭＯＳＴ Ｑ１２を通じて放電され、出力
Ｓ２は高電位となると同時に、前段の出力Ｓ１は低電位
となる。このように２層駆動信号φ１．φ２を制御する
ことにより、入力された入力データＳＩＮが順次、次段
シフトレジスタに伝達される。
号Ｓ１が次段シフトレジスタ入力信号の役割をする。駆
動クロックφ２を低電位、クロックφ１を高電位にする
と、容量ＣＩ＋の充電が行なわれ、その時、前段の容量
Ｃ８１はＳＩＮが低電位であるのでＭＯＳＴ Ｔ０＋
を通して放電される。次に、クロックφ２を高電位にす
ると、容量Ｃ目は高電位に充電されているなめＭＯＳＴ
Ｑ、□は導通状態となり、容量ＣＩ２に充電されて
いた電荷がＭＯＳＴ Ｑ１２を通じて放電され、出力
Ｓ２は高電位となると同時に、前段の出力Ｓ１は低電位
となる。このように２層駆動信号φ１．φ２を制御する
ことにより、入力された入力データＳＩＮが順次、次段
シフトレジスタに伝達される。
上述した従来のシフトレジスタは、シフトレジスタの１
段分をインバータ２段により構成されているが、動作時
に必ずどちらかのインバータがＤＣ電流を流すため、消
費電流が大きいという欠点がある。
段分をインバータ２段により構成されているが、動作時
に必ずどちらかのインバータがＤＣ電流を流すため、消
費電流が大きいという欠点がある。
この消費電流を小さく抑える工夫として、第７図の回路
図に示すように、電源、接地を、駆動クロックφ１．φ
２に置き代えたシフトレジスタが考えられている。しか
し、この回路では電源を使用しないので、消費電流を著
しく低減することができるが、駆動クロックφｌ、φ２
は大きな容量性負荷を駆動できるだけの電流能力を持つ
必要がある。
図に示すように、電源、接地を、駆動クロックφ１．φ
２に置き代えたシフトレジスタが考えられている。しか
し、この回路では電源を使用しないので、消費電流を著
しく低減することができるが、駆動クロックφｌ、φ２
は大きな容量性負荷を駆動できるだけの電流能力を持つ
必要がある。
また、容量性負荷を軽減するため、第８図の回路図に示
すような４相シフトレジスタを構成しなければならない
。この回路は、第９図に示したタイミングチャートで駆
動されるが、４種類の駆動用クロックφ１．φ２．φ３
．φ４を必要とし、そのためこれらクロックの制御が複
雑になるという欠点を生ずる。
すような４相シフトレジスタを構成しなければならない
。この回路は、第９図に示したタイミングチャートで駆
動されるが、４種類の駆動用クロックφ１．φ２．φ３
．φ４を必要とし、そのためこれらクロックの制御が複
雑になるという欠点を生ずる。
本発明の目的は、これらの欠点を除き、消費電流を少く
すると共に回路構成を簡単化したシフトレジスタ回路を
提供することにある。
すると共に回路構成を簡単化したシフトレジスタ回路を
提供することにある。
本発明の構成は、複数段の単位レジスタを順次接続して
構成されるシフトレジスタ回路において、前記単位レジ
スタの奇数段目は第１の駆動信号により出力制御され、
前記単位レジスタの偶数段目は前記第１の駆動信号に対
して位相のずれた第２の駆動信号により出力制御される
と共に、前記各単位レジスタの電源側制御は前段の単位
レジスタの出力により、前記各単位レジスタの接地側制
御は次段の単位レジスタの出力によりそれぞれ行われる
ことを特徴とする。
構成されるシフトレジスタ回路において、前記単位レジ
スタの奇数段目は第１の駆動信号により出力制御され、
前記単位レジスタの偶数段目は前記第１の駆動信号に対
して位相のずれた第２の駆動信号により出力制御される
と共に、前記各単位レジスタの電源側制御は前段の単位
レジスタの出力により、前記各単位レジスタの接地側制
御は次段の単位レジスタの出力によりそれぞれ行われる
ことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のシフトレジスタのブロック
図である。ここで１〜４はフリップフロップ、５〜８は
ＡＮＤゲート、９，１０はＯＲゲート、ＳＩＮはシフト
レジスタへの入力データ信号、φ１．φ２は互いに逆位
相のシフ１〜レジスタ駆動クロツク、Ｓ、、Ｓ、はシフ
トレジスタの出力信号である。この図かられかるように
、シフトレジスタの奇数段（Ｓ＋ 、Ｓ３ 、・・・）
の制御を駆動クロックφ１、偶数段（Ｓ＋ 、Ｓ３ 、
・・・）の制御を駆動クロックφ２により行なっている
。
図である。ここで１〜４はフリップフロップ、５〜８は
ＡＮＤゲート、９，１０はＯＲゲート、ＳＩＮはシフト
レジスタへの入力データ信号、φ１．φ２は互いに逆位
相のシフ１〜レジスタ駆動クロツク、Ｓ、、Ｓ、はシフ
トレジスタの出力信号である。この図かられかるように
、シフトレジスタの奇数段（Ｓ＋ 、Ｓ３ 、・・・）
の制御を駆動クロックφ１、偶数段（Ｓ＋ 、Ｓ３ 、
・・・）の制御を駆動クロックφ２により行なっている
。
第２図は第１図のシフトレジスタの１段分（単位レジス
タ）の回路図、第３図は第２図を説明するためのタイミ
ングチャートを示す。第２図において、Ｑｌはディプレ
ッション型ＭＯ３Ｔ、Ｑ２〜Ｑ７はエンハンスメント型
ＭＯ３Ｔ、Ｃ，は接点Ｎ、の昇圧用ブート容量である。
タ）の回路図、第３図は第２図を説明するためのタイミ
ングチャートを示す。第２図において、Ｑｌはディプレ
ッション型ＭＯ３Ｔ、Ｑ２〜Ｑ７はエンハンスメント型
ＭＯ３Ｔ、Ｃ，は接点Ｎ、の昇圧用ブート容量である。
最初、接点Ｎ、は、ディプレッション型ＭＯ３Ｔ Ｑ
ｌにより電源電位に充電されてＭＯＳＴ Ｑ４〜Ｑ７が
導通状態となり接点Ｎ１及び出力Ｓｌは接地電位におさ
えられる。
ｌにより電源電位に充電されてＭＯＳＴ Ｑ４〜Ｑ７が
導通状態となり接点Ｎ１及び出力Ｓｌは接地電位におさ
えられる。
次に、入力信号ＳＩＮが高電位となりＭＯ３ＴＱ３が導
通状態になると、接点Ｎ１のレベルは、ＭＯＳＴ Ｑ
３の電流能力をＭＯＳＴ Ｑ４の電流能力よりも大き
く設定することにより高電位となり、接点Ｎ、のレベル
がＭＯＳＴ Ｑｌの閾値電圧（以下ＶＴと称す）を越
えると、ＭＯ３ＴＱ２が導通状態となり、ＭＯＳＴ
Ｑｌを通じて接点Ｎｏにプリチャージされた電荷は放電
される。接点ＮｏのレベルはディプレッションタイプＭ
Ｏ８Ｔ Ｑ＋の電流能力を、ＭＯＳＴ Ｑｌの電流能
力よりも低く設定することにより、ＤＣ的に低電位を保
つ、一方、この時点で駆動信号φｌは低電位であるので
、出力信号Ｓ１はＭＯ９ＴＱ６を通じて低電位に抑えら
れる。
通状態になると、接点Ｎ１のレベルは、ＭＯＳＴ Ｑ
３の電流能力をＭＯＳＴ Ｑ４の電流能力よりも大き
く設定することにより高電位となり、接点Ｎ、のレベル
がＭＯＳＴ Ｑｌの閾値電圧（以下ＶＴと称す）を越
えると、ＭＯ３ＴＱ２が導通状態となり、ＭＯＳＴ
Ｑｌを通じて接点Ｎｏにプリチャージされた電荷は放電
される。接点ＮｏのレベルはディプレッションタイプＭ
Ｏ８Ｔ Ｑ＋の電流能力を、ＭＯＳＴ Ｑｌの電流能
力よりも低く設定することにより、ＤＣ的に低電位を保
つ、一方、この時点で駆動信号φｌは低電位であるので
、出力信号Ｓ１はＭＯ９ＴＱ６を通じて低電位に抑えら
れる。
次に、クロックφ１が高電位になると、ＭＯＳＴ Ｑ
ｂを通じ、出力信号Ｓ１はクロックφ１に追随して高レ
ベルとなる。接点Ｎ１はこのときあらかじめ高レベルに
充電されたブート容量Ｃ１により電源レベル十■↑以上
のレベルに達するので、出力信号Ｓ１のレベルは最終的
にクロックφ１と同一レベルとなり１サイクルの転送が
完了する。
ｂを通じ、出力信号Ｓ１はクロックφ１に追随して高レ
ベルとなる。接点Ｎ１はこのときあらかじめ高レベルに
充電されたブート容量Ｃ１により電源レベル十■↑以上
のレベルに達するので、出力信号Ｓ１のレベルは最終的
にクロックφ１と同一レベルとなり１サイクルの転送が
完了する。
さらに、次段に転送する場合は、入力信号ＳＩＮのかわ
りに出力信号Ｓｌが、次段シフトレジスタ入力信号の役
割をする。前述のように出力信号Ｓ、は駆動クロックφ
１と同一レベルとなるので、駆動クロックφｌを電源レ
ベルに設定することにより出力信号Ｓ１を電源レベルと
する。
りに出力信号Ｓｌが、次段シフトレジスタ入力信号の役
割をする。前述のように出力信号Ｓ、は駆動クロックφ
１と同一レベルとなるので、駆動クロックφｌを電源レ
ベルに設定することにより出力信号Ｓ１を電源レベルと
する。
従来技術では、次段への入力信号Ｓ１が次段シフトレジ
スタの接地側制御信号であったのに対し、本実施例では
電源側制御信号となる。
スタの接地側制御信号であったのに対し、本実施例では
電源側制御信号となる。
制御クロックφｌが高電位より低電位に変化すると、出
力信号Ｓ１は制御クロックφｌに追随して低レベルとな
る。次に、クロックφ！の逆相信号φ２が高電位となる
と、それに追随して次段出力信号Ｓ２が高電位となり、
ＭＯＳＴ Ｑｓを通じて接点Ｎ１のレベルを放電する
。接点Ｎ、のレベルがＭＯＳＴ ＱｌのＶ丁以下とな
ると、ディプレッション型ＭＯ３Ｔ Ｑ＋により接点
Ｎ。のレベルは電源レベルとなり、接点Ｎ１および出力
Ｓ、のレベルを接地レベルにおさえ、以後信号ＳＩＮが
高レベルになるまで出力Ｓ１を非活性状態に保つ。
力信号Ｓ１は制御クロックφｌに追随して低レベルとな
る。次に、クロックφ！の逆相信号φ２が高電位となる
と、それに追随して次段出力信号Ｓ２が高電位となり、
ＭＯＳＴ Ｑｓを通じて接点Ｎ１のレベルを放電する
。接点Ｎ、のレベルがＭＯＳＴ ＱｌのＶ丁以下とな
ると、ディプレッション型ＭＯ３Ｔ Ｑ＋により接点
Ｎ。のレベルは電源レベルとなり、接点Ｎ１および出力
Ｓ、のレベルを接地レベルにおさえ、以後信号ＳＩＮが
高レベルになるまで出力Ｓ１を非活性状態に保つ。
このように、本発明のシフトレジスタをＮ段接続し、第
Ｎ−１段目の出力信号ＳＩＮを第１段目のシフトレジス
タ入力信号ＳＩＮとの論理和をとることにより、ループ
したＮ段のシフトレジスタが実現でき、入力信号ＳＩＮ
を１度入力すれば無限サイクルのシフトレジスタ動作が
可能となる。
Ｎ−１段目の出力信号ＳＩＮを第１段目のシフトレジス
タ入力信号ＳＩＮとの論理和をとることにより、ループ
したＮ段のシフトレジスタが実現でき、入力信号ＳＩＮ
を１度入力すれば無限サイクルのシフトレジスタ動作が
可能となる。
以上説明したように、本発明のシフトレジスタは、出力
信号の駆動に擬似電源として駆動クロックφ１．φ２を
用いることにより、動作時の消費電流を著しく少くでき
る効果がある。また、出力信号のもつ容量性負荷は、シ
フトレジスタが非選択時に駆動信号の負荷としては見え
ないため、駆動信号の電流能力を小さく設定することが
可能となり、シフトサイクルの高速化が計られる。さら
に、２層クロック制御であるため、駆動クロックのタイ
ミング制御が容易であるという利点もある。
信号の駆動に擬似電源として駆動クロックφ１．φ２を
用いることにより、動作時の消費電流を著しく少くでき
る効果がある。また、出力信号のもつ容量性負荷は、シ
フトレジスタが非選択時に駆動信号の負荷としては見え
ないため、駆動信号の電流能力を小さく設定することが
可能となり、シフトサイクルの高速化が計られる。さら
に、２層クロック制御であるため、駆動クロックのタイ
ミング制御が容易であるという利点もある。
第１図は本発明の一実施例のシフトレジスタのブロック
図、第２図は第１図の単位シフトレジスタの回路図、第
３図は第１図の動作を説明するタイミングチャート、第
４図は従来技術のシフ１へレジスタの一例のブロック図
、第５図は第４図のシフトレジスタ１段の回路図、第６
図は第４図の動作を説明するタイミングチャート、第７
図、第８図は従来の他の二例のシフトレジスタ１段の回
路図、第９図は第８図の動作を説明するタイミングチャ
ートである。 １〜４・・・フリップフロップ、５〜Ｓ、１１〜１４・
・・ＡＮＤゲート、９，１０・・・ＯＲゲート、Ｑ１〜
Ｑ ７ 、 Ｑ ａｔ〜Ｑ ＋４． ”ｒ’ ｏ＋〜Ｔ
１２−電界効果トランジスタ、ｃ、 、 ＣＯＩ〜Ｃ
１□・・・（容量）コンデンサ、φ１〜φ４・・・駆動
クロック、ＳＩＮ・・・入力信号、Ｓ、、Ｓ２．Ｓ３・
、出力信号、Ｎｏ、Ｎ、 ・・・接点。 彩２図 →を 第３ 図 →を 第６ 図 聾 い線
龜
図、第２図は第１図の単位シフトレジスタの回路図、第
３図は第１図の動作を説明するタイミングチャート、第
４図は従来技術のシフ１へレジスタの一例のブロック図
、第５図は第４図のシフトレジスタ１段の回路図、第６
図は第４図の動作を説明するタイミングチャート、第７
図、第８図は従来の他の二例のシフトレジスタ１段の回
路図、第９図は第８図の動作を説明するタイミングチャ
ートである。 １〜４・・・フリップフロップ、５〜Ｓ、１１〜１４・
・・ＡＮＤゲート、９，１０・・・ＯＲゲート、Ｑ１〜
Ｑ ７ 、 Ｑ ａｔ〜Ｑ ＋４． ”ｒ’ ｏ＋〜Ｔ
１２−電界効果トランジスタ、ｃ、 、 ＣＯＩ〜Ｃ
１□・・・（容量）コンデンサ、φ１〜φ４・・・駆動
クロック、ＳＩＮ・・・入力信号、Ｓ、、Ｓ２．Ｓ３・
、出力信号、Ｎｏ、Ｎ、 ・・・接点。 彩２図 →を 第３ 図 →を 第６ 図 聾 い線
龜
Claims (1)
- 【特許請求の範囲】 １）複数段の単位レジスタを順次接続して構成されるシ
フトレジスタ回路において、前記単位レジスタの奇数段
目は第１の駆動信号により出力制御され、前記単位レジ
スタの偶数段目は前記第１の駆動信号に対して位相のず
れた第２の駆動信号により出力制御されると共に、前記
各単位レジスタの電源側制御は前段の単位レジスタの出
力により、前記各単位レジスタの接地側制御は次段の単
位レジスタの出力によりそれぞれ行われることを特徴と
するシフトレジスタ回路。 ２）第１の駆動信号および第２の駆動信号が互いに逆位
相である特許請求の範囲第１項記載のシフトレジスタ回
路。 ３）偶数段の単位レジスタ出力は第１の駆動信号を、奇
数段の単位レジスタ出力は第２の駆動信号をそれぞれ擬
似電源とする特許請求の範囲第１項記載のシフトレジス
タ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282724A JPS63136397A (ja) | 1986-11-26 | 1986-11-26 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282724A JPS63136397A (ja) | 1986-11-26 | 1986-11-26 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63136397A true JPS63136397A (ja) | 1988-06-08 |
Family
ID=17656217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61282724A Pending JPS63136397A (ja) | 1986-11-26 | 1986-11-26 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63136397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017507404A (ja) * | 2014-01-31 | 2017-03-16 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． | 消去可能ｐｒｏｍ用の３次元アドレス指定 |
-
1986
- 1986-11-26 JP JP61282724A patent/JPS63136397A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017507404A (ja) * | 2014-01-31 | 2017-03-16 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． | 消去可能ｐｒｏｍ用の３次元アドレス指定 |
| US9773556B2 (en) | 2014-01-31 | 2017-09-26 | Hewlett-Packard Development Company, L.P. | Three-dimensional addressing for erasable programmable read only memory |
| US9928912B2 (en) | 2014-01-31 | 2018-03-27 | Hewlett-Packard Development Company, L.P. | Three-dimensional addressing for erasable programmable read only memory |
| US10340011B2 (en) | 2014-01-31 | 2019-07-02 | Hewlett-Packard Development Company, L.P. | Three-dimensional addressing for erasable programmable read only memory |
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