BR112016017343B1 - Dispositivo de memória de cabeça de impressão, sistema e método para endereçamento tridimensional de uma unidade de memória programável apagável somente de leitura (eprom) de uma cabeça de impressão integrada - Google Patents

Dispositivo de memória de cabeça de impressão, sistema e método para endereçamento tridimensional de uma unidade de memória programável apagável somente de leitura (eprom) de uma cabeça de impressão integrada Download PDF

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Abstract

endereçamento tridimensional para memória programável apagável somente de leitura trata-se de um endereçamento tridimensional para memória programável apagável somente de leitura (eprom) que pode incluir vários bancos de eprom, vários registradores de deslocamento, um sinal de dados de seleção de fileira, um sinal de dados de seleção de coluna, e um sinal de dados de seleção de banco.

Description

ANTECEDENTES DA TÉCNICA
[001] A memória é um elemento importante para armazenar informações em um sistema. A memória pode ser alcançada criando-se e mantendo-se vários estados diferentes, tais como "0" e "1". A memória programável apagável somente de leitura (EPROM) é um tipo de memória não volátil que compreende um arranjo de transistores de porta flutuante individualmente programados que armazenam unidades de memória (por exemplo, bits) codificados pela condutividade dos transistores de armazenamento.
[002] As cabeças de impressão integradas (IPHs) podem incluir memória. A memória de IPH pode ser usada para armazenar informações como ID de Caneta, ID Exclusiva, Número em Série Análogo (ASN), informações de segurança e outras informações de intensificação de recurso de IPH.
BREVE DESCRIÇÃO DOS DESENHOS
[003] A Figura 1 é um diagrama de um exemplo de um dispositivo de memória de cabeça de impressão de acordo com a presente revelação.
[004] A Figura 2A é uma tabela que ilustra um exemplo do esquema de endereçamento tridimensional para EPROM de acordo com a presente revelação.
[005] A Figura 2B é uma tabela que ilustra um exemplo do esquema de endereçamento paralelo tridimensional para EPROM de acordo com a presente revelação.
[006] A Figura 3 é um fluxograma de um exemplo de um método para endereçamento tridimensional de uma unidade de memória de EPROM de uma cabeça de impressão integrada.
DESCRIÇÃO DETALHADA
[007] Cabeças de impressão integradas (IPHs) podem utilizar uma variedade de diferentes tecnologias de memória. Por exemplo, IPHs podem usar tecnologia de memória de fusível de metal para armazenar informações. No entanto, a memória programável apagável somente de leitura (EPROM) fornece benefícios sobre a tecnologia de fusível de metal no fato de que há uma exigência de tamanho relativamente menor para um transistor de seletor de EPROM, não há necessidade de danificar potencialmente a força mecânica na programação de EPROM, e é impossível reconhecer a situação de estado sob inspeção visual de EPROM.
[008] Uma capacidade de plataforma de IPH de implantar funções pode ser limitada pela quantidade de memória que a mesma tem (por exemplo, o número de unidades de memória endereçáveis que a memória armazena). Ou seja, quanto mais informações que podem ser armazenadas em um IPH, mais recursos que podem ser implantados na IPH. O número de unidades de memória endereçáveis (por exemplo, bits) para um IPH pode ser limitado por muitos fatores.
[009] O endereçamento de EPROM de IPH convencional é concluído com o uso de endereçamento direto. O endereçamento direto utiliza um sinal de dados independente para cada banco de EPROM. Como resultado, O endereçamento direto exige um registro (por exemplo, registrador de deslocamento) por banco de EPROM de modo a endereçar as unidades de memória de EPROM do banco de EPROM correspondente.
[010] A quantidade de estado real de silício (Si) disponíveis para um dado registro e EPROM associado pode ser limitado por muitos fatores. Por exemplo, restrições de tamanho impostas por tamanho e/ou função de IPH pode servir para limitar o estado real de Si disponível. Além disso, restrições de custos associadas à fabricação de uma dada IPH pode limitar a quantidade de estado real de Si disponível para seu registro e banco de EPROM correspondente. As limitações de estado real de Si de IPH se traduzem para limitações de registro e banco de EPROM de IPH, que se traduz, consequentemente, para restrições de unidade de memória endereçável.
[011] Exemplos da presente revelação incluem um dispositivo de memória de cabeça de impressão que utiliza um esquema de endereçamento tridimensional para EPROM junto com um sistema e um método para endereçamento tridimensional para uma unidade de memória de EPROM. O dispositivo de memória de cabeça de impressão, sistemas e métodos podem utilizar vários registradores de deslocamento, cada um conectado a vários bancos de EPROM, para gerar um endereço de EPROM tridimensional. O endereço de EPROM tridimensional pode incluir um sinal de dados de seleção de fileira, um sinal de dados de seleção de coluna e um sinal de dados de seleção de banco. O sinal de dados de seleção de fileira pode especificar uma porção de fileira de um endereço de unidade de memória de EPROM individual, o sinal de seleção de coluna pode especificar uma porção de coluna do endereço de EPROM individual, e o sinal de seleção de banco pode especificar um banco de EPROM dentre vários bancos de EPROM associados ao endereço de unidade de memória de EPROM individual especificado pelo primeiro e pelo segundo registradores de deslocamento. Como resultado, exemplos da presente revelação que utilizam um endereço de EPROM tridimensional pode endereçar unidades de memória de EPROM em um número maior de bancos de EPROM enquanto utilizam menos estado real de Si (por exemplo, menos registradores de deslocamento visto que cada banco de EPROM não exige um registrador de deslocamento correspondente para endereçar o mesmo) do que os métodos convencionais.
[012] A Figura 1 ilustra um exemplo de um dispositivo dememória de cabeça de impressão 110 de acordo com a presente revelação. O dispositivo de memória de cabeça de impressão110 pode ser integrado em qualquer projeto de IPH. Por exemplo, o dispositivo de memória de cabeça de impressão 110pode ser uma porção de um IPH de jato de tinta que tem acabeça de impressão integrada ao cartucho de tinta. O IPHassociado ao dispositivo de memória de cabeça de impressão110 pode incluir, por exemplo, um alojamento, uma câmara detinta, várias entradas e saídas em comunicação fluida com a câmara de tinta, vários resistores de disparo, vários contatos elétricos e um controlador. O controlador pode incluir o dispositivo de memória de cabeça de impressão 110.
[013] O dispositivo de memória de cabeça de impressão110 pode incluir vários registradores de deslocamento 1121, 112-N. Embora três registradores de deslocamento 112-1,112-N sejam ilustrados na Figura 1, a invenção não é tão limitada. Por exemplo, os vários registradores de deslocamento 112-1, 112-N pode ser qualquer número deregistradores de deslocamento dentro de restrições do estado real de Si disponível.
[014] Em alguns exemplos, cada um dentre os vários registradores de deslocamento 112-1, 112-N pode incluir uma cascata de circuitos flip-flops com dois estados estáveis que compartilham um relógio de tempo comum. Cada circuito flip-flop pode ser conectado à admissão de dados do próximo flip-flop na cascata, resultando em um circuito que desloca um arranjo de bits armazenados por deslocamento nos dados recebidos em sua admissão e deslocamento fora do último bit no arranjo em cada transição de uma admissão de relógio. Cada circuito flip-flop de um registrador de deslocamento pode ser denominado como um estágio. Os vários registradores de deslocamento 112-1, 112-N podem incluir qualquer número de estágios. Por exemplo, os registradores de deslocamento podem incluir oito estágios, conforme retratado na Figura 1.
[015] Os registradores de deslocamento 112-1, 112-N podem ser qualquer tipo de registrador de deslocamento. Por exemplo, cada um dentre os vários registradores de deslocamento 112-1, 112-N pode ser um registrador de deslocamento do tipo admissão serial e emissão paralela.
[016] Os registradores de deslocamento 112-1, 112-N podem aceitar vários sinais de admissão (por exemplo, sinais de seleção S1-1, S4-N, sinais de dados D1, D-N, etc.) por meio de qualquer número de linhas de admissão. Os sinais de seleção S1-1, S4-N podem ser usados para pré-carregar e antecipar o registrador de deslocamento 112-1, 112-N que recebe os sinais de seleção S1-1, S4-N. Por exemplo, o registrador de deslocamento 112-1 pode ser antecipado pulsando-se repetidamente os sinais de seleção S1-1, S4-1, em que cada ciclo através dos quatro sinais de seleção S1- 1,..., S4-1 faz com que o registrador de deslocamento 112-1 avance por um estágio. Os sinais de seleção S1-1, S4-N podem ser sinais independentes ou um sinal comum. Por exemplo, os sinais de seleção S1-1, S1-2, S1-N pode ser um sinal comum em vez de sinais distintos. O mesmo pode proceder para sinais de seleção S2-1, S2-2, S2-N, sinais de seleção S3-1, S3-2, S3-N e sinais de seleção S4-1, S4-2, S4-N.
[017] Os sinais de dados D1, D-N pode servir como sinais de iniciação e podem comunicar o endereço de fileira e coluna de uma unidade de memória de EPROM. A admissão de dados por sinais D1, D-N pode ser arbitrariamente atribuída a qualquer um dos registradores de deslocamento 112-1, 112-N de modo que um registrador de deslocamento particular 112-1, 112-N não seja limitado ao recebimento de um tipo particular de admissão de dados.
[018] Cada um dentre os vários registradores de deslocamento 112-1, 112-N pode ser conectado a vários bancos de memória 114-1, 114-N. Qualquer número de bancos de memória 114-1, 114-N é possível. No entanto, os vários bancos de memória 114-1, 114-N do dispositivo de memória de cabeça de impressão 110 podem ser limitados pelos vários registradores de deslocamento 112-1, 112-N e pelo número de estágios e ciclos de cada um dos registradores de deslocamento 112-1, 112-N, visto que o endereçamento de vários bancos de memória 114-1, 114-N inclui ter registradores de deslocamento/estágios de registrador de deslocamento/ciclos de registrador de deslocamento suficientes para distinguir entre as unidades de memória dos vários bancos de memória 114-1, 114-N.
[019] Cada banco de memória 114-1, 114-N pode ser um arranjo de unidades de memória de EPROM endereçáveis (por exemplo, bits, etc.). O banco de memória 114-1, 114-N pode ter qualquer tamanho de arranjo de EPROM com qualquer número de endereços de unidade de memória de EPROM individual. Por exemplo, um banco de memória 114-1, 114-N logicamente pode ser um arranjo de EPROM de oito fileiras por oito colunas que formam sessenta e quatro unidades de memória de EPROM individuais endereçáveis. A disposição lógica e número de bits endereçáveis pode ser limitada pelo número de estágios e ciclos de cada um dos registradores de deslocamento 1121, 112-N, visto que o endereçamento de várias unidades de memória de EPROM individuais endereçáveis inclui ter estágios de registrador de deslocamento/ciclos de registrador de deslocamento suficientes para distinguir entre os mesmos.
[020] Cada registrador de deslocamento 112-1, 112-N pode gerar várias emissões (por exemplo, sinal de seleção de fileira (RS) 118, sinal de seleção de coluna (CS) 120, sinal de seleção de banco (BS)122). Embora a Figura 1 ilustre os sinais de RS 118, de CS 120, e de BS 122, que são gerados a partir de registradores de deslocamento 112-1, 112-N separados, a revelação não é tão limitada. Mais do que um sinal pode ser gerado a partir de um registrador de deslocamento individual dos vários registradores de deslocamento 112-1, 112-N. Por exemplo, se cada dos bancos de memória 114-1, 114-N incluírem um arranjo de EPROM que compreende logicamente oito fileiras por oito colunas que formam sessenta e quatro unidades de memória de EPROM individuais endereçáveis e cada registrador de deslocamento 112-1, 112-N fosse um registrador de deslocamento 112-1, 112-N de dezesseis estágios, então um registrador de deslocamento particular (por exemplo, registrador de deslocamento 112-1) poderia gerar tanto os sinais de RS 118 quanto CS 120 suficientes para endereçar a fileira e a coluna de uma unidade de memória de EPROM endereçável de qualquer um dos arranjos quando pareados com um sinal de BS 122. A relação entre o número de estágios do registrador de deslocamento 112-1, 112-N e o número de unidades de memória de EPROM individualmente endereçáveis pode determinar quantos sinais o registrador de deslocamento particular (por exemplo, registrador de deslocamento 112-1) pode gerar. Desde que o registrador de deslocamento particular (por exemplo, registrador de deslocamento 112-1) inclua estágios suficientes para endereçar tanto a porção de fileira quanto a porção de coluna de um endereço de unidade de memória de EPROM de qualquer um dos arranjos de EPROM dos vários bancos de memória 114-1, 114-N uma vez pareados com o sinal de BS 122, então, esse registrador de deslocamento particular (por exemplo, registrador de deslocamento 112-1) pode gerar tanto sinais de RS 118 quanto CS 120.
[021] Um sinal de dados D1 pode ser usado para gerar o sinal de RS 118. O sinal de RS 118 pode identificar a porção de fileira lógica de um endereço de uma unidade de memória de EPROM individualmente endereçável dentro de qualquer um dos arranjos de EPROM dos bancos de memória 114-1, 114-N. O sinal de RS 118 pode ser gerado aplicando-se um sinal de dados D1 durante um ciclo particular de um sinal de seleção particular S1-1,..., S4-N.
[022] Um sinal de dados D2 pode ser usado para gerar o sinal de CS 120. O sinal de CS 120 pode identificar a porção de coluna lógica de um endereço de uma unidade de memória de EPROM individualmente endereçável dentro de qualquer um dos arranjos de EPROM dos bancos de memória 114-1, 114-N. O sinal de CS 120 pode ser gerado aplicando-se um sinal de dados D2 durante um ciclo particular de um sinal de seleção particular S1-1,..., S4-N em um registrador de deslocamento particular 112-2.
[023] Um sinal de dados D-N pode ser usado para gerar o sinal de BS 122. O sinal de BS 122 pode identificar um banco de memória particular dos vários bancos de memória 114-1, 114-N dentro dos quais a unidade de memória de EPROM individualmente endereçável reside lógica ou fisicamente. Quando o sinal de BS 122 é pareado com o sinal de RS 118 e o sinal de CS 120, um endereço de unidade de memória de EPROM tridimensional é especificado. Ou seja, o sinal de RS 118 e o sinal de CS 120 representam um endereço de EPROM bidimensional que especifica a fileira lógica (por exemplo, sinal de RS 118) e a coluna lógica (por exemplo, CS 120) que são aplicáveis no endereçamento de uma unidade de memória de EPROM em qualquer um dos bancos de memória de EPROM 114-1, 114-N. O sinal de BS 122 introduz uma terceira dimensão ao endereço de EPROM que especifica a qual banco de memória 114-1, 114-N o sinal de RS 118 e o sinal de CS 120 são endereçados. Em várias modalidades, o sinal de BS 122 pode especificar um único banco de memória de vários bancos de memória 114-1, 114-N.
[024] Alternativamente, o sinal de BS 122 pode especificar mais do que um dentre os vários bancos de memória 114-1, 114-N permitindo tridimensionalismo de endereço de EPROM paralelo. Por exemplo, D-N pode ser aplicado durante múltiplos ciclos de um sinal de seleção S1, S4 para endereçar a fileira e coluna especificadas de mais do que um dentre os vários bancos de memória 114-1, 114-N em paralelo.
[025] O sinal de RS 118, sinal de CS 120 e o sinal de BS 122 podem ser inseridos por um transistor correspondente. Por exemplo, o sinal de RS 118 pode ser inserido por um transistor de RS, o sinal de CS 120 por um transistor de CS, e o sinal de BS 122 por um transistor de BS. Os transistores de RS, CS, e BS pode ser transistores de NMOS. Os transistores de RS, CS, e BS podem ser dispostos de qualquer maneira que permita a geração do endereço de EPROM tridimensional. Por exemplo, o transistor de BS pode ser conectado ao transistor de CS e ao transistor de RS de maneira em cascata/em série. Em outro exemplo, o transistor de BS pode ser conectado à porta do transistor de CS e do transistor de RS. Em ainda outro exemplo, o transistor de BS pode ser conectado ao transistor de CS e ao transistor de RS através de um decodificador adicional.
[026] O dispositivo de memória de cabeça de impressão 110 exemplificador da Figura 1 demonstra um esquema de endereçamento de memória tridimensional que permite que menos registradores de deslocamento 112-1,..., 112-N com menos ciclos de endereçamento para endereçar muitas mais unidades de memória de EPROM endereçáveis do que os métodos convencionais. Por exemplo, utilizando do método de endereçamento direto convencional com quatro registradores de deslocamento de dezesseis estágios, somente quatro bancos de memória correspondentes de arranjos de memória de EPROM de unidade de memória oito por oito poderiam ser endereçados. Ou seja, o método de endereçamento direto convencional exige quatro registradores de deslocamento de dezesseis estágios para endereçar 256 unidades de memória. Em justaposição com o método convencional, alguns exemplos da presente revelação poderiam permitir que três registradores de deslocamento de oito estágios 112-1, 112-N gerem endereços de unidade de memória de EPROM tridimensionais para oito bancos de memória 114-1, 114-N de arranjos de memória de EPROM de unidade de memória oito por oito. Ou seja, exemplos da presente revelação permitem que três registradores de deslocamento de oito estágios 112-1, 112-N enderecem 512 unidades de memória. A presente revelação pode permitir menos registradores de deslocamento e/ou registradores de deslocamento menores. No exemplo acima, há três, em vez de quatro, registradores de deslocamento, e os três registradores de deslocamento são de oito estágios em vez de dezesseis estágios, economizando espaço tanto em termos de número quanto em termos de tamanho de registradores de deslocamento.
[027] A Figura 2A e a Figura 2B são diagramas de exemplos do esquema de endereçamento tridimensional para EPROM. A Figura 2A ilustra uma tabela 230 que demonstra um exemplo do esquema de endereçamento tridimensional para EPROM da presente revelação. A tabela 230 consiste em inúmeras fileiras e colunas que correspondem a sinais e ao momento de sua aplicação, respectivamente. Na tabela 230, um sinal é ilustrado conforme aplicado quando um "1", em vez de um "0" aparece na matriz de tabela 230.
[028] As fileiras S1, S2, S3 e S4 da tabela 230 representam sinais de seleção S1, 52, S3 e S4 que podem ser aplicados a cada registrador de deslocamento para pré- carregar e antecipar cada registrador de deslocamento. Na tabela 230, os sinais de seleção S1, S2, S3 e S4 não são necessariamente sinais de seleção de um registrador de deslocamento. Ou seja, os sinais de seleção S1, S2, S3 e S4 podem simbolizar quaisquer sinais de seleção aplicados a qualquer um dos registradores de deslocamento que aceitam sinais de dados. Para esclarecimento adicional, novamente em referência à Figura 1, S1 da tabela 230 poderia representar sinais de seleção S1-1, S1-2, S1-3, e/ou S1-N. Adicionalmente, S2, 53, e S4 da tabela 230 poderiam representar S2-1, S2-2, S2-3, e/ou S2-N; S3-1, S3-2, S3-3 e/ou S3-N; e S4-1, S4-2, S4-3 e/ou S4-N, respectivamente. Consequentemente, a tabela 230 pode ilustrar sinais de seleção S1, S2, S3 e S4 similares que são aplicados para pré-carregar e antecipar vários registradores de deslocamento distintos.
[029] Cada coluna da tabela 230 representa um ciclo de registrador de deslocamento (por exemplo, ciclo 1, ciclo 2, ciclo 3, ciclo 4, ciclo 5, ciclo 6, ciclo 7, ciclo 8) em que o ciclo 1 é o primeiro ciclo para deslocamento de entrada. Visto que um ciclo pode corresponder à aplicação de sinais de seleção S1 a S4, cada ciclo da tabela 230 corresponde a quatro aplicações dos sinais de seleção S1, S2, S3 e S4. Portanto, cada ciclo corresponde a oito colunas de ciclo numeradas de modo similar sobre as quais os sinais de seleção das fileiras S1, S2, S3 e S4 são aplicados.
[030] A tabela 230 ilustra adicionalmente sinais de dados das fileiras D1 (RS), D2 (CS), e D3(BS). O sinal de dados da fileira D1 (RS) pode corresponder a um sinal de dados D1 que especifica uma fileira de um endereço tridimensional para EPROM, o sinal de dados da fileira D2(CS) pode corresponder a um sinal de dados D2 que especifica uma coluna de um endereço tridimensional para EPROM, e o sinal de dados da fileira D3(BS) pode corresponder a um sinal de dados D3 correspondente a um banco de um endereço tridimensional para EPROM. Conforme descrito acima, o sinal de dados D1, o sinal de dados D2 e o sinal de dados D3 ilustrados nas fileiras D1 (RS), D2 (CS), e D3(BS) podem ser sinais de dados aplicados em registradores de deslocamento distintos.
[031] Lida em conjunto, a tabela 230 ilustra o momento da aplicação dos sinais supracitados para formular um endereço tridimensional para EPROM (por exemplo, RS2, CS3, BS1 como emissão na fileira de endereço da tabela 230). Por exemplo, a tabela 230 ilustra que o sinal de dados D1 pode ser aplicado durante o sétimo ciclo de sinal de seleção correspondente a S2 de um registrador de deslocamento de oito estágios. Aplicado nesse tempo, D1 gera um sinal de seleção de fileira (RS) 232 que significa seleção de fileira dois (RS2). Adicionalmente ilustrado na tabela 230, o sinal de dados D2 pode ser aplicado durante o sexto ciclo de sinal de seleção S2 de um registrador de deslocamento para gerar um sinal de seleção de coluna (CS) 234 que significa seleção de coluna três (CS3). A tabela 230 também ilustra que o sinal de dados D3 pode ser aplicado durante o oitavo ciclo de sinal de seleção S2 de um registrador de deslocamento para gerar um sinal de seleção de banco (BS) 236 que significa seleção de banco um (BS1). Quando combinados, os sinais de RS, CS e BS especificam um endereço tridimensional para uma unidade de memória de EPROM. No exemplo da Figura 2A, o endereço tridimensional é RS2, CS3, BS1, que endereça a unidade de memória da segunda fileira da terceira coluna de um primeiro banco de memória de EPROM.
[032] A Figura 2B ilustra uma tabela 240 que demonstra um exemplo do esquema de endereçamento paralelo tridimensional para EPROM da presente revelação. A tabela 240 consiste em inúmeras fileiras e colunas que correspondem a sinais e ao momento de sua aplicação, respectivamente. Assim como a tabela 230, um sinal é ilustrado conforme aplicado quando um "1", em vez de um "0", aparece na matriz de tabela 240. As fileiras e as colunas da tabela 240 ilustram os mesmos princípios básicos da tabela 230, exceto os implantados em um esquema de endereçamento paralelo. O esquema de endereçamento paralelo da tabela 240 pode ser alcançado por uma aplicação adicional do sinal de dados D3. Aplicando-se ao sinal de dados D3 um tempo adicional, o sinal de RS 242 e o sinal de CS 244 são aplicáveis em paralelo aos dois bancos de EPROM especificados pelos dois sinais de BS 246-1 e 246-2.
[033] Por exemplo, a tabela 240 ilustra o momento da aplicação dos sinais supracitados para formular endereços tridimensionais paralelos para EPROM (por exemplo, RS2, CS3, BS1 e RS2, CS3, BS2 como emissão na fileira de endereço da tabela 240). Por exemplo, a tabela 240 ilustra que o sinal de dados D1 pode ser aplicado durante o sétimo ciclo de sinal de seleção correspondente a S2 de um registrador de deslocamento de oito estágios. Aplicado nesse tempo, D1 gera um sinal de seleção de fileira (RS) 242 que significa seleção de fileira dois (RS2). Adicionalmente ilustrado na tabela 240, o sinal de dados D2 pode ser aplicado durante o sexto ciclo de sinal de seleção S2 de um registrador de deslocamento para gerar um sinal de seleção de coluna (CS) 244 que significa seleção de coluna três (CS3). A tabela 240 também ilustra que o sinal de dados D3 pode se dar tanto durante o sétimo ciclo quanto durante o oitavo ciclo de sinal de seleção S2 do registrador de deslocamento 240 para gerar dois sinais de BS 246-1 e 246-2 que significam a seleção de banco um (BS1) e a seleção de banco dois (BS2), respectivamente. Quando combinados, os sinais de RS, CS e BS especificam endereços de unidade de memória tridimensional paralela para EPROM. No exemplo da Figura 2B, os endereços tridimensionais são RS2, CS3, BS1 e RS2, CS3, BS2. RS2, CS3, BS1 é o endereçamento da unidade de memória da segunda fileira da terceira coluna de um primeiro banco de memória de EPROM. RS2, CS3, BS2 é o endereçamento da unidade de memória da segunda fileira da terceira coluna de um segundo banco de memória de EPROM. O esquema de endereçamento paralelo tridimensional para EPROM ilustrado na tabela 240 é um esquema de leitura paralela interbanco. Ou seja, o esquema de endereçamento paralelo tridimensional para EPROM ilustrado na tabela 240 endereça simultaneamente uma fileira e uma coluna entre bancos de memória de EPROM separados. Outra alternativa (não mostrada) é um esquema de endereçamento paralelo intrabanco. Em um esquema de endereçamento paralelo intrabanco, o sinal de D1 e/ou D2 pode ser aplicado múltiplas vezes para gerar múltiplos sinais de RS e/ou CS. Portanto, um esquema de endereçamento paralelo intrabanco pode endereçar simultaneamente múltiplas fileiras e/ou colunas do mesmo banco de memória de EPROM.
[034] Exemplos da presente revelação pode incluir sistemas para endereçamento tridimensional para EPROM em um dispositivo de impressão. Tal sistema pode incluir vários bancos de EPROM. Os bancos de EPROM podem ser localizados em um dispositivo de impressão. Por exemplo, os mesmos podem ser localizados em uma cabeça de impressão integrada. Cada um desses bancos de EPROM pode ser um arranjo de memória de EPROM. O arranjo de memória de EPROM pode ser um arranjo de unidades de memória de EPROM organizadas em fileiras e colunas.
[035] O sistema pode incluir vários registradores de deslocamento. Os vários registradores de deslocamento podem ser registradores de deslocamento de entrada em série e de saída paralela. Ou seja, uma sequência de dados pode ser inserida em série no registrador de deslocamento, mas emitida em formato paralelo para múltiplas emissões. Por exemplo, os dados inseridos em série recebidos por meio de uma única entrada física (por exemplo, fio) pode ser emitida por meio de múltiplas saídas físicas (por exemplo, fios) para endereçar simultaneamente múltiplos bancos de EPROM aos quais os registradores de deslocamento são conectados.
[036] Cada um dos registradores de deslocamento do sistema pode ser sincronizado aos seus sinais de seleção correspondentes. Ou seja, os sinais de seleção que são inseridos no registrador de deslocamento para pré-carregar o registrador de deslocamento e antecipar o registrador de deslocamento podem compreender um pulso de relógio que determina quando cada deslocamento do registrador de deslocamento acontece. Por exemplo, pode haver quatro sinais de seleção repetidos (por exemplo, S1, S2, S3 e S4) que servem como pulsos de relógio. Um conjunto dos quatro sinais de seleção pode ser um ciclo de relógio para o registrador de deslocamento. Em exemplos da presente revelação o registrador de deslocamento pode utilizar ciclos de relógio em deslocamento nos dados para gerar RS, CS, e os sinais de BS. O número de ciclos de relógio associados ao registrador de deslocamento pode determinar os vários bancos de memória de EPROM e o número de unidades de memória de EPROM de cada banco de EPROM. Por exemplo, os vários bancos de memória de EPROM pode ser igual ao número de ciclos de relógio associados a um registrador de deslocamento que gera o sinal de BS, visto que cada ciclo de relógio pode corresponder a um dentre os vários bancos de EPROM. Adicionalmente, o número de fileiras e o número de colunas das unidades de memória de EPROM em cada arranjo de memória de EPROM pode ser igual ao número de ciclos de relógio associados a um registrador de deslocamento que especifica um sinal de CS e/ou RS visto que cada ciclo de relógio pode corresponder a uma das designações de fileira e/ou coluna do arranjo de memória de EPROM.
[037] O sistema pode incluir um sinal de dados de seleção de fileira para especificar uma porção de fileira do endereço tridimensional para EPROM. Por exemplo, o sinal de dados de seleção de fileira pode incluir uma indicação da fileira da unidade de memória de EPROM dentro de um arranjo de memória de EPROM que é endereçado pelo endereço tridimensional para EPROM. O sinal de dados de seleção de fileira pode corresponder a um primeiro registrador de deslocamento dentre os vários registradores de deslocamento. Por exemplo, o sinal de seleção de fileira pode ser inserido no primeiro registrador de deslocamento como um sinal de dados e pode especificar a porção de fileira do endereço tridimensional para EPROM com base em quando o sinal de dados é aplicado em relação aos vários sinais de seleção.
[038] O sistema também pode incluir um sinal de dados de seleção de coluna para especificar uma porção de coluna do endereço tridimensional para EPROM. Por exemplo, o sinal de dados de seleção de coluna pode incluir uma indicação da coluna da unidade de memória de EPROM dentro de um arranjo de memória de EPROM que é endereçado pelo endereço tridimensional para EPROM. O sinal de dados de seleção de coluna pode corresponder a um segundo registrador de deslocamento dentre os vários registradores de deslocamento. Por exemplo, o sinal de seleção de coluna pode ser inserido no segundo registrador de deslocamento como um sinal de dados e pode especificar a porção de fileira do endereço tridimensional para EPROM com base em quando o sinal de dados é aplicado em relação a vários sinais de seleção.
[039] Um sinal de dados de seleção de banco que especifica uma porção de banco de EPROM do endereço tridimensional para EPROM pode ser incluído no sistema. Por exemplo, o sinal de dados de seleção de banco pode incluir uma indicação do banco de EPROM dos vários bancos de EPROM aos quais a coluna do sinal de seleção de coluna e a fileira do sinal de seleção de fileira são endereçadas. O sinal de dados de seleção de banco pode corresponder a um terceiro registrador de deslocamento dentre os vários registradores de deslocamento. Por exemplo, o sinal de seleção de banco pode ser inserido no terceiro registrador de deslocamento como um sinal de dados e pode especificar a porção de fileira do endereço tridimensional para EPROM com base em quando o sinal de dados é aplicado em relação aos vários sinais de seleção.
[040] A Figura 3 ilustra um fluxograma de um exemplo de um método 370 para endereçamento tridimensional de uma unidade de memória de EPROM de uma cabeça de impressão integrada. Em 372 o método 370 pode incluir receber vários sinais de admissão em vários registradores de deslocamento, em que os vários sinais incluem um sinal de seleção para pré-carregar e antecipar um registrador de deslocamento dentre os vários registradores de deslocamento e um sinal de dados. Cada um dos registradores de deslocamento pode ser conectado a cada banco de EPROM de vários bancos de EPROM. Por exemplo, cada registrador de deslocamento pode estar em comunicação com cada banco de EPROM dos vários bancos de EPROM de modo que o mesmo possa transmitir e/ou receber dados de cada um dos bancos de memória de EPROM.
[041] Em 374, o método 370 pode incluir gerar um sinal de dados de seleção de fileira em um primeiro registrador de deslocamento dentre os vários registradores de deslocamento que especificam uma porção de fileira de um endereço de EPROM tridimensional.
[042] Em 376, o método 370 pode incluir gerar um sinal de dados de seleção de coluna em um segundo registrador de deslocamento dentre os vários registradores de deslocamento que especificam uma porção de coluna do endereço de EPROM tridimensional.
[043] Em 378, o método 370 pode incluir gerar um sinal de seleção de banco em um registrador de deslocamento dentre os vários registradores de deslocamento que especificam um banco de EPROM, dentre vários bancos de EPROM, associado ao sinal de dados de seleção de fileira e ao sinal de dados de seleção de coluna.
[044] Em 380, o método 370 pode incluir endereçar uma unidade de memória de EPROM individual em três dimensões com base no sinal de dados de seleção de fileira, no sinal de dados de seleção de coluna e no sinal de seleção de banco. O endereço de unidade de memória de EPROM tridimensional pode ser gerado dentro de oito ciclos dos vários registradores de deslocamento. Por exemplo, os vários registradores de deslocamento podem gerar um sinal de seleção de fileira, um sinal de seleção de coluna, e um sinal de seleção de banco dentro de oito ciclos do registrador de deslocamento que recebe o sinal de dados.
[045] Na descrição detalhada da presente revelação, é feita referência aos desenhos anexos, que formam uma parte deste documento e em que são mostradas, a título de ilustração, como os exemplos da revelação podem ser praticados. Esses exemplos são descritos em detalhes suficientes para permitir que os elementos de habilidade comum na técnica pratiquem os exemplos dessa revelação, e deve-se entender que outros exemplos podem ser usados e as mudanças de processo, elétricas, e/ou estruturais podem ser feitas sem se afastar do escopo da presente revelação.
[046] Adicionalmente, a proporção e a escala relativa dos elementos fornecidos nas Figuras são destinadas a ilustrar os exemplos da presente revelação, e não devem ser tomadas em um sentido limitador. Conforme usado no presente documento, os designadores "N", particularmente em relação aos numerais de referência nos desenhos, indicam que os vários recursos particulares então designados podem ser incluídos com vários exemplos da presente revelação. Conforme usado no presente documento, "um", "uma" ou "vários" elementos pode se referir a uma ou mais tais coisas.

Claims (8)

1. Dispositivo de memória de cabeça de impressão (110), caracterizado pelo fato de que compreende:vários bancos (114-1, ..., 114-N) de memória programável apagável somente de leitura (EPROM), em que cada um compreende um arranjo de memória de EPROM; evários registradores de deslocamento (112-1, ..., 112- N), cada um conectado aos vários bancos de EPROM (114-1, ..., 114-N), em que os registradores são capazes de gerar um endereço de EPROM tridimensional baseado nos sinais de admissão, em que gerar o endereço de EPROM tridimensional compreende gerar um número de emissões, as emissões compreendem:um sinal de dados de seleção de fileira (118) que especifica uma porção de fileira do endereço de EPROM tridimensional,um sinal de dados de seleção de coluna (120) que especifica uma porção de coluna do endereço de EPROM tridimensional, eum sinal de dados de seleção de banco (122) que especifica um banco de EPROM dentre os vários bancos de EPROM (114-1, ..., 114-N) associados ao sinal de dados de seleção de fileira (118) e ao sinal de dados de seleção de coluna (120), em queo sinal de dados de seleção de banco (122) especifica mais do que um dentre os vários bancos de EPROM (114-1, ..., 114-N) associado aos dados de seleção de fileira e aos dados de seleção de coluna, para gerar um endereço de EPROM tridimensional paralelo para endereçar simultaneamente uma fileira e coluna no especificado mais de um número do número de bancos de EPROM.
2. Dispositivo (110), de acordo com a reivindicação 1, caracterizado pelo fato de que compreende um primeiro registrador de deslocamento dentre os vários registradores de deslocamento (112-1, ..., 112-N), que é capaz de gerar o sinal de dados de seleção de fileira (118) e o sinal de dados de seleção de coluna (120), e um segundo registrador de deslocamento dentre os vários registradores de deslocamento (112-1, ..., 112-N) que é capaz de gerar o sinal de dados de seleção de banco (122).
3. Dispositivo (110), de acordo com a reivindicação 1, caracterizado pelo fato de que compreende um primeiro registrador de deslocamento dentre os vários registradores de deslocamento (112-1, ..., 112-N), que é capaz de gerar o sinal de dados de seleção de fileira (118), um segundo registrador de deslocamento dentro os vários registradores de deslocamento (112-1, ..., 112-N), que é capaz de gerar o sinal de dados de seleção de coluna (120), e um terceiro registrador de deslocamento dentre os vários registradores de deslocamento (112-1, ..., 112-N) que é capaz de gerar o sinal de dados de seleção de banco (122).
4. Dispositivo (110), de acordo com a reivindicação 3, caracterizado pelo fato de que cada um dentre os vários registradores de deslocamento (112-1, ..., 112-N) é capaz de aceitar várias admissões que incluem um sinal de dados correspondente e vários sinais de seleções correspondentes (S1, S2, S3, S4).
5. Dispositivo (110), de acordo com a reivindicação 4, caracterizado pelo fato de que os sinais de seleção correspondentes pré-carregam e antecipam um registrador de deslocamento correspondente.
6. Dispositivo (110), de acordo com a reivindicação 5, caracterizado pelo fato de que o registrador de deslocamento correspondente é antecipado por um estágio mediante ciclagem através de quatro dos sinais de seleção correspondentes.
7. Sistema, caracterizado pelo fato de que compreende:um dispositivo de impressão; eum dispositivo de memória de cabeça de impressão, comodefinido na reivindicação 1.
8. Método para endereçamento tridimensional de uma unidade de memória programável apagável somente de leitura (EPROM) de uma cabeça de impressão integrada, caracterizado pelo fato de que compreende:receber vários sinais de admissão em vários registradores de deslocamento (112-1, ..., 112-N), em quecada registrador de levantamento dentre os vários registradores de deslocamento (112-1, ..., 112-N) éconectado a cada banco de EPROM dentre os vários bancos de EPROM (114-1, ..., 114-N) e em que os vários sinais deadmissão incluem um sinal de seleção para pré-carregar e antecipa um registrador de deslocamento dentre os vários registradores de deslocamento (112-1, ..., 112-N) e um sinalde dados;gerar uma emissão de sinal de dados de seleção de fileira (118) em um primeiro registrador de deslocamento dentre os vários registradores de deslocamento (112-1, ...,112-N) que especifica uma porção de fileira de um endereço de EPROM tridimensional;gerar uma emissão de sinal de dados de seleção de coluna (120) em um segundo registrador de deslocamento dentre os vários registradores de deslocamento (112-1, ..., 112-N) queespecifica uma porção de coluna do endereço de EPROM tridimensional;gerar, em resposta a um sinal de dados de admissão sendoaplicados a mais de um estágio de registrador de levantamento, que gera o sinal de dados de seleção de banco(122) em um registrador de deslocamento dentre os vários registradores de deslocamento (112-1, ..., 112-N) queespecificam um banco de EPROM, dentre vários bancos de EPROM (114-1, ..., 114-N), associados ao sinal de dados de seleçãode fileira e ao sinal de dados de seleção de coluna para gerar um endereçamento paralelo tridimensional para EPROM para simultaneamente endereçar uma fileira e coluna nos especificados mais de um dentre vários bancos de EPROM (1141, ..., 114-N); eendereçar uma unidade de memória de EPROM individual em cada um dos bancos especificados em três dimensões com baseno sinal de dados de seleção de fileira (118), no sinal dedados de seleção de coluna (120), e no sinal de seleção de banco.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102195430B1 (ko) 2016-10-06 2020-12-28 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 신호 경로를 통해 전파되는 입력 제어 신호
CN112976813B (zh) * 2017-01-31 2022-10-04 惠普发展公司，有限责任合伙企业 用于流体喷射片的存储体、流体喷射片、流体盒及打印盒
PT3554843T (pt) * 2017-01-31 2022-03-31 Hewlett Packard Development Co Disposição de bancos de memória e registo de seleção
US10913265B2 (en) 2017-07-06 2021-02-09 Hewlett-Packard Development Company, L.P. Data lines to fluid ejection devices
BR112019015593A2 (pt) 2017-07-06 2020-03-17 Hewlett-Packard Development Company, L.P. Seletores para bocais e elementos de memória
CN110944845B (zh) 2017-07-06 2021-06-15 惠普发展公司，有限责任合伙企业 用于流体喷射设备的存储器的解码器
NZ779667A (en) 2019-02-06 2023-06-30 Hewlett Packard Development Co Communicating print component
US11787173B2 (en) 2019-02-06 2023-10-17 Hewlett-Packard Development Company, L.P. Print component with memory circuit
US11453212B2 (en) 2019-02-06 2022-09-27 Hewlett-Packard Development Company, L.P. Print component with memory circuit
PL3717253T3 (pl) 2019-02-06 2022-08-01 Hewlett-Packard Development Company, L.P. Pamięci matryc płynowych

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5641574A (en) * 1979-09-07 1981-04-18 Nec Corp Memory unit
JPS5694589A (en) * 1979-12-27 1981-07-31 Nec Corp Memory device
CA1234224A (en) 1985-05-28 1988-03-15 Boleslav Sykora Computer memory management system
JPS63136397A (ja) * 1986-11-26 1988-06-08 Nec Corp シフトレジスタ回路
JP3081614B2 (ja) 1989-03-08 2000-08-28 富士通株式会社 部分書込み制御装置
JP2862287B2 (ja) 1989-10-12 1999-03-03 キヤノン株式会社 画像記録装置
US5029020A (en) * 1989-11-17 1991-07-02 Xerox Corporation Scanner with slow scan image context processing
JPH06236680A (ja) * 1992-12-15 1994-08-23 Mitsubishi Electric Corp シリアルアドレス入力用メモリ装置及びシリアルアドレス発生装置
US5828814A (en) 1996-09-10 1998-10-27 Moore Business Forms, Inc. Reduced cost high resolution real time raster image processing system and method
KR100313503B1 (ko) 1999-02-12 2001-11-07 김영환 멀티-뱅크 메모리 어레이를 갖는 반도체 메모리 장치
TW522099B (en) * 1999-03-31 2003-03-01 Seiko Epson Corp Printing system, printing controller, printer, method for controlling printing operations, printing method, ink box, ink provider, and recording medium
JP2000349163A (ja) * 1999-06-04 2000-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6883044B1 (en) 2000-07-28 2005-04-19 Micron Technology, Inc. Synchronous flash memory with simultaneous access to one or more banks
US7444575B2 (en) 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US6402279B1 (en) 2000-10-30 2002-06-11 Hewlett-Packard Company Inkjet printhead and method for the same
US6552955B1 (en) * 2001-10-30 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced power consumption
US6983428B2 (en) * 2002-09-24 2006-01-03 Sandisk Corporation Highly compact non-volatile memory and method thereof
US7549718B2 (en) 2004-05-27 2009-06-23 Silverbrook Research Pty Ltd Printhead module having operation controllable on basis of thermal sensors
KR100855861B1 (ko) * 2005-12-30 2008-09-01 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
JP4802722B2 (ja) * 2006-01-17 2011-10-26 セイコーエプソン株式会社 シーケンシャルアクセスメモリ
US7484138B2 (en) * 2006-06-09 2009-01-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for improving reliability of memory device
WO2009114019A1 (en) * 2008-03-14 2009-09-17 Hewlett-Packard Development Company, L.P. Secure access to fluid cartridge memory
US20110002169A1 (en) * 2009-07-06 2011-01-06 Yan Li Bad Column Management with Bit Information in Non-Volatile Memory Systems
KR101879442B1 (ko) 2011-05-25 2018-07-18 삼성전자주식회사 휘발성 메모리 장치의 리프레쉬 방법, 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
US9776397B2 (en) * 2014-04-17 2017-10-03 Hewlett-Packard Development Company, L.P. Addressing an EPROM on a printhead
US9281045B1 (en) * 2014-12-16 2016-03-08 Globalfoundries Inc. Refresh hidden eDRAM memory

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