JPS6238946A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS6238946A JPS6238946A JP60178907A JP17890785A JPS6238946A JP S6238946 A JPS6238946 A JP S6238946A JP 60178907 A JP60178907 A JP 60178907A JP 17890785 A JP17890785 A JP 17890785A JP S6238946 A JPS6238946 A JP S6238946A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算処理装置に関し、特に演算部を複数の演算
器から構成し、これら演算器を処理の状況に応じて柔軟
に制御して使用することのできる演算処理装置に関する
。
器から構成し、これら演算器を処理の状況に応じて柔軟
に制御して使用することのできる演算処理装置に関する
。
従来、この種の演算処理装置はデータを記憶する記憶手
段と、この記憶手段から読み出したデータを保持する複
数個のデータ保持手段と、これらデータ保持手段と１対
１に対応しこれらデータ保持手段に保持されているデー
タを複数マシンサイクルで処理する演算器をデータ保持
手段と同数備えた演算手段と、複数の演算器から出力さ
れる演算結果から目的の演算結果を選ぶ選択手段と、複
数の演算結果から適当な複数出力を取り出し、それらが
同一かどうかを比較する一致チェソク手段とを備え、演
算手段を連続して使用するような処理の場合には複数の
演算器を順次切り換えて使用することにより１マシンサ
イクルに１演算を処理し、演算手段を連続して使用しな
い場合は複数ある演算器に空きが発生ずるので、その空
いた演算器に対し本来使用する演算器と同一のデータを
与えて同一の演算を並行して実行させ、その結果を比較
手段で比較チェックすることにより演算器の機能チェッ
クを行なっていた。
段と、この記憶手段から読み出したデータを保持する複
数個のデータ保持手段と、これらデータ保持手段と１対
１に対応しこれらデータ保持手段に保持されているデー
タを複数マシンサイクルで処理する演算器をデータ保持
手段と同数備えた演算手段と、複数の演算器から出力さ
れる演算結果から目的の演算結果を選ぶ選択手段と、複
数の演算結果から適当な複数出力を取り出し、それらが
同一かどうかを比較する一致チェソク手段とを備え、演
算手段を連続して使用するような処理の場合には複数の
演算器を順次切り換えて使用することにより１マシンサ
イクルに１演算を処理し、演算手段を連続して使用しな
い場合は複数ある演算器に空きが発生ずるので、その空
いた演算器に対し本来使用する演算器と同一のデータを
与えて同一の演算を並行して実行させ、その結果を比較
手段で比較チェックすることにより演算器の機能チェッ
クを行なっていた。
上述した従来の演算処理装置は、演算部を連続して使用
する処理の場合に演算器のチェックが行なわれないので
、処理の信顛性に欠けるとともに、処理結果が不正であ
ったときに演算器が不正であるのか、その他の部分が不
正であるのかを切り分けることができないという欠点が
ある。
する処理の場合に演算器のチェックが行なわれないので
、処理の信顛性に欠けるとともに、処理結果が不正であ
ったときに演算器が不正であるのか、その他の部分が不
正であるのかを切り分けることができないという欠点が
ある。
本発明の目的は、演算部が連続して使用されるような処
理の場合にも常時演算結果を比較することにより、演算
結果の不正の原因が演算器にあるのか、それ以外の部分
にあるのかを容易に切り分けることができる演算処理装
置を提供することにある。
理の場合にも常時演算結果を比較することにより、演算
結果の不正の原因が演算器にあるのか、それ以外の部分
にあるのかを容易に切り分けることができる演算処理装
置を提供することにある。
本発明の演算処理装置は、データを記憶する記憶手段と
、ｍ（正整数）マシンサイクルで１演算を処理するｎ
（正整数）個の演算器、これら演算器と１対１に対応し
これら演算器が演算実行中に前記記憶手段からの演算デ
ータを保持するｎ個の演算データ保持手段および前記ｎ
個の演算器と１対１に対応しこれら演算器からの演算結
果を受けるｎ個の演算結果保持手段から構成されるｎ個
の演算部と、前記ｎ個の演算結果保持手段に保持された
演算結果から任意の１つを選択する演算結果選択手段と
、この演算結果保持手段から任意の複数の演算結果を選
択しこれら演算結果の一致比較を行なう比較手段と、こ
の比較手段からの比較結果を保持する比較結果保持手段
と、プログラムによって設定可能な演算モード指示フラ
グを保持する演算モード指示フラグ保持手段と、前記演
算部を連続して使用する処理の場合は前記ｎ個の演算器
を順次切り換えて使用することによりｍ ／ ｎサイク
ルに１演算を処理し前記演算部を連続して使用しない場
合には前記ｎ個の演算器の中で空いている演算器に同時
に同一のデータを与え並行して同一の演算を実行させ演
算結果を前記比較手段により一致比較するように制御す
る第１の演算モードと、前記演算部を使用する命令の実
行開始間隔を強制的にｍマシンサイクル以上開けて前記
演算部の複数の演算器に同時に同一のデータを与え並行
して同一の演算を実行させこれら演算結果を前記比較手
段で一致比較することにより前記演算部を使用する命令
の演算をすべてチェックするように制御する第２の演算
モードとを前記演算モード指示フラグに応じて切り換え
る制御手段とを有する。
、ｍ（正整数）マシンサイクルで１演算を処理するｎ
（正整数）個の演算器、これら演算器と１対１に対応し
これら演算器が演算実行中に前記記憶手段からの演算デ
ータを保持するｎ個の演算データ保持手段および前記ｎ
個の演算器と１対１に対応しこれら演算器からの演算結
果を受けるｎ個の演算結果保持手段から構成されるｎ個
の演算部と、前記ｎ個の演算結果保持手段に保持された
演算結果から任意の１つを選択する演算結果選択手段と
、この演算結果保持手段から任意の複数の演算結果を選
択しこれら演算結果の一致比較を行なう比較手段と、こ
の比較手段からの比較結果を保持する比較結果保持手段
と、プログラムによって設定可能な演算モード指示フラ
グを保持する演算モード指示フラグ保持手段と、前記演
算部を連続して使用する処理の場合は前記ｎ個の演算器
を順次切り換えて使用することによりｍ ／ ｎサイク
ルに１演算を処理し前記演算部を連続して使用しない場
合には前記ｎ個の演算器の中で空いている演算器に同時
に同一のデータを与え並行して同一の演算を実行させ演
算結果を前記比較手段により一致比較するように制御す
る第１の演算モードと、前記演算部を使用する命令の実
行開始間隔を強制的にｍマシンサイクル以上開けて前記
演算部の複数の演算器に同時に同一のデータを与え並行
して同一の演算を実行させこれら演算結果を前記比較手
段で一致比較することにより前記演算部を使用する命令
の演算をすべてチェックするように制御する第２の演算
モードとを前記演算モード指示フラグに応じて切り換え
る制御手段とを有する。
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例のブロック図である。
本実施例の演算処理装置は、演算部に２マシンサイクル
に１演算を完了する演算回路を２系統備えた演算ユニッ
トであり、任意の時刻に読出し書込み可能なレジスタ群
１と、２マシンサイクルに１演算を完了する同一機能を
持つ演算器２ａ、 ２ｂと、これら演算器２ａ、２ｂと
１対１に対応しレジスタ群１からのデータを受けて演算
器２ａ、２ｂが演算実行中にその演算オペランドを保持
する演算オペランドレジスタ３ａ、３ｂと、演算器２ａ
、２ｂからの演算結果を受ける演算結果受レジスタ４ａ
、４ｂと、これら演算結果受レジスタ４ａ、４ｂに格納
されている演算結果のうちの一方を選択する演算結果選
択手段５と、演算結果受レジスタ４ａ、４ｂに格納され
ている演算結果を一致比較する演算結果比較回路６と、
この比較回路６からの比較結果を受ける比較結果保持レ
ジスタ７と、演算部を常時一致チェソクモードで動作さ
せるか否かを指示するプログラムによって設定可能な演
算モード指示フラグレジスタ８と、この演算モード指示
フラグレジスタ８の指示により、各構成要素に演算起動
、演算結果の選択、取り込みおよび比較結果の取り込み
指示を出す制御部９とから構成されている。
に１演算を完了する演算回路を２系統備えた演算ユニッ
トであり、任意の時刻に読出し書込み可能なレジスタ群
１と、２マシンサイクルに１演算を完了する同一機能を
持つ演算器２ａ、 ２ｂと、これら演算器２ａ、２ｂと
１対１に対応しレジスタ群１からのデータを受けて演算
器２ａ、２ｂが演算実行中にその演算オペランドを保持
する演算オペランドレジスタ３ａ、３ｂと、演算器２ａ
、２ｂからの演算結果を受ける演算結果受レジスタ４ａ
、４ｂと、これら演算結果受レジスタ４ａ、４ｂに格納
されている演算結果のうちの一方を選択する演算結果選
択手段５と、演算結果受レジスタ４ａ、４ｂに格納され
ている演算結果を一致比較する演算結果比較回路６と、
この比較回路６からの比較結果を受ける比較結果保持レ
ジスタ７と、演算部を常時一致チェソクモードで動作さ
せるか否かを指示するプログラムによって設定可能な演
算モード指示フラグレジスタ８と、この演算モード指示
フラグレジスタ８の指示により、各構成要素に演算起動
、演算結果の選択、取り込みおよび比較結果の取り込み
指示を出す制御部９とから構成されている。
次番こ、このように構成された本実施例の演算処理装置
の動作を第２図および第３図に示すタイムチャートを参
照しながら説明する。
の動作を第２図および第３図に示すタイムチャートを参
照しながら説明する。
初めに、演算モード指示フラグレジスタ８が常時チェッ
クモードでない通常の動作について説明する。まず、演
算部が連続して使用されない場合（少なくとも２マシン
サイクル以上間隔がある場合）には、第２図に示すよう
に、最初のマシンサイクルＴ。で演算に必要なオペラン
ドＤ。をレジスタ群１から演算オペランドレジスタ３ａ
、３ｂに同時に読み出し、演算器２ａ、２ｂで同時に演
算を開始する。この演算器２ａ、２ｂは、前述したよう
に２マシンサイクルで演算を完了するため、２マシンサ
イクル後のＴ２で演算結果を演算結果受レジスタ４ａ、
４ｂに取り込み、演算結果の一致比較を行ない、マシン
サイクルＴ３で比較結果を比較結果受レジスタ７に格納
する。マシンサイクルＴ２で演算結果受レジスタ４ａ、
４ｂに演算結果が取り込まれた時点で演算器２ａ、２ｂ
は開放されるため、この時点で次の演算に使用可能とな
る。このようにして、少なくとも２マシンサイクル以上
の間隔で演算部が使用される場合には、複数ある演算器
を多重化して演算機能のチェックを行なうことができる
。
クモードでない通常の動作について説明する。まず、演
算部が連続して使用されない場合（少なくとも２マシン
サイクル以上間隔がある場合）には、第２図に示すよう
に、最初のマシンサイクルＴ。で演算に必要なオペラン
ドＤ。をレジスタ群１から演算オペランドレジスタ３ａ
、３ｂに同時に読み出し、演算器２ａ、２ｂで同時に演
算を開始する。この演算器２ａ、２ｂは、前述したよう
に２マシンサイクルで演算を完了するため、２マシンサ
イクル後のＴ２で演算結果を演算結果受レジスタ４ａ、
４ｂに取り込み、演算結果の一致比較を行ない、マシン
サイクルＴ３で比較結果を比較結果受レジスタ７に格納
する。マシンサイクルＴ２で演算結果受レジスタ４ａ、
４ｂに演算結果が取り込まれた時点で演算器２ａ、２ｂ
は開放されるため、この時点で次の演算に使用可能とな
る。このようにして、少なくとも２マシンサイクル以上
の間隔で演算部が使用される場合には、複数ある演算器
を多重化して演算機能のチェックを行なうことができる
。
次に、演算部が連続して使用されるような処理の場合に
ついて説明する。最初のマシンサイクルＴｏでは演算器
２ａ、２ｂは両方とも空いた状態であるため、演算に必
要なデータＤ。をレジスタ群１から演算オペランドレジ
スタ３ａ、３ｂに同時に読み出し両演算器２ａ、２ｂで
同時に演算を開始する。次のマシンサイクルＴ、では、
前述したように演算器は２マシンサイクルで演算を完了
するためいまだ演算の途中であるが、次の演算を開始さ
せるためにどちらかの演算器、ここでは演算器２ｂの処
理をキャンセルし、２番目の演算データＤ１をレジスタ
群１から演算オペランドレジスタ３ｂに読み出し、演算
器２ｂでその演算を開始する（第３図参照）。
ついて説明する。最初のマシンサイクルＴｏでは演算器
２ａ、２ｂは両方とも空いた状態であるため、演算に必
要なデータＤ。をレジスタ群１から演算オペランドレジ
スタ３ａ、３ｂに同時に読み出し両演算器２ａ、２ｂで
同時に演算を開始する。次のマシンサイクルＴ、では、
前述したように演算器は２マシンサイクルで演算を完了
するためいまだ演算の途中であるが、次の演算を開始さ
せるためにどちらかの演算器、ここでは演算器２ｂの処
理をキャンセルし、２番目の演算データＤ１をレジスタ
群１から演算オペランドレジスタ３ｂに読み出し、演算
器２ｂでその演算を開始する（第３図参照）。
次のマシンサイクルＴ２では、演算器２ａの方の演算が
完了しているため、その演算結果を演算結果受レジスタ
４ａに取り込み、さらに演算結果選択手段５が演算結果
受レジスタ４ａからのデータを選択するように制御する
一方、この演算器２ａは次の演算データＤ２をレジスタ
群１から演算オペランドレジスタ３ａに読み出し演算を
開始する。また、この時、演算器２ｂは２番目のデータ
ＤＩの演算の途中になっている。
完了しているため、その演算結果を演算結果受レジスタ
４ａに取り込み、さらに演算結果選択手段５が演算結果
受レジスタ４ａからのデータを選択するように制御する
一方、この演算器２ａは次の演算データＤ２をレジスタ
群１から演算オペランドレジスタ３ａに読み出し演算を
開始する。また、この時、演算器２ｂは２番目のデータ
ＤＩの演算の途中になっている。
このように、各マシンサイクル毎に新しい演算データを
交互に演算器２ａ、２ｂに送り込むことにより、演算部
を連続して使用する処理にも対応できる。ただし、この
場合、あるマシンサイクルでは、２つの演算結果受レジ
スタ４ａ、４ｂには異なったデータの演算結果が入って
おり、両者の一致チェソクは無意味であるため、比較結
果は無効とする。
交互に演算器２ａ、２ｂに送り込むことにより、演算部
を連続して使用する処理にも対応できる。ただし、この
場合、あるマシンサイクルでは、２つの演算結果受レジ
スタ４ａ、４ｂには異なったデータの演算結果が入って
おり、両者の一致チェソクは無意味であるため、比較結
果は無効とする。
すなわち、この場合は演算器２ａ、２ｂの機能チェック
は行なわない。
は行なわない。
次に、演算モード指示フラグレジスタ８が常時チェック
モードを指示し、常時チェックモードで動作している場
合について説明する。演算部を連続して使用しない処理
の場合は、前述した常時チェックモードでない動作と同
様の動作を行なうが、演算部を連続して使用するような
処理の場合には、常時チェックモードでは制御部９が演
算モード指示フラグレジスタ８が常時チェックモードを
指示していることを検出し、演算部への演算起動を少な
くとも２マシンサイクル以上あけ、再演算器２ａ。
モードを指示し、常時チェックモードで動作している場
合について説明する。演算部を連続して使用しない処理
の場合は、前述した常時チェックモードでない動作と同
様の動作を行なうが、演算部を連続して使用するような
処理の場合には、常時チェックモードでは制御部９が演
算モード指示フラグレジスタ８が常時チェックモードを
指示していることを検出し、演算部への演算起動を少な
くとも２マシンサイクル以上あけ、再演算器２ａ。
２ｂに対し同じデータを与え同一演算を実行させ、その
演算結果の一致チェソクを行なうように制御する。すな
わち、第２図に示すように、最初のマシンサイクルＴ。
演算結果の一致チェソクを行なうように制御する。すな
わち、第２図に示すように、最初のマシンサイクルＴ。
で演算に必要なオペランドＤ。
をレジスタ群ｌから演算オペランドレジスタ３ａ、３ｂ
に同時に読み出し、演算器２ａ、２ｂで同時に演算を開
始する。次のマシンサイクルＴ１で後続の命令が演算部
を使用する命令であった場合には、制御部９はその命令
の演算起動を１マシンサイクル遅らせる。次のマシンサ
イクルＴ２ではマシンサイクルＴ０で起動をかけた演算
が完了するため、その演算結果を演算結果受レジスタ４
ａ、４ｂに取り込み、再演算結果の一致チェソクを行な
うと同時に、マシンサイクルＴ、で待たせておいた命令
に必要なデータを演算オペランドレジスタ３ａ、３ｂに
取り込み演算を開始する。このように連続して演算部を
使用するような処理においても、その演算部への演算起
動間隔を少なくとも２マシンサイクル以上開けるように
し、常に同じ演算を２つの演算器２ａ 、 ２ｂで同時
に実行させ、その実行結果の一致チェソクを行なうよう
にする。
に同時に読み出し、演算器２ａ、２ｂで同時に演算を開
始する。次のマシンサイクルＴ１で後続の命令が演算部
を使用する命令であった場合には、制御部９はその命令
の演算起動を１マシンサイクル遅らせる。次のマシンサ
イクルＴ２ではマシンサイクルＴ０で起動をかけた演算
が完了するため、その演算結果を演算結果受レジスタ４
ａ、４ｂに取り込み、再演算結果の一致チェソクを行な
うと同時に、マシンサイクルＴ、で待たせておいた命令
に必要なデータを演算オペランドレジスタ３ａ、３ｂに
取り込み演算を開始する。このように連続して演算部を
使用するような処理においても、その演算部への演算起
動間隔を少なくとも２マシンサイクル以上開けるように
し、常に同じ演算を２つの演算器２ａ 、 ２ｂで同時
に実行させ、その実行結果の一致チェソクを行なうよう
にする。
〔発明の効果〕
以上説明したように本発明は、複数の演算器から構成さ
れる演算部を有する演算処理装置において、プログラム
によって設定可能な演算モード指示フラグレジスタを備
えることにより、演算結果が不正であるような状況が発
生したときにこの演算モード指示フラグレジスタを常時
チェックモードに設定し、演算部が連続して使用される
ような処理の場合にも常時演算結果を比較することによ
り、演算結果の不正の原因が演算器にあるのが、それ以
外の部分にあるのかを容易に切り分けることができる効
果がある。
れる演算部を有する演算処理装置において、プログラム
によって設定可能な演算モード指示フラグレジスタを備
えることにより、演算結果が不正であるような状況が発
生したときにこの演算モード指示フラグレジスタを常時
チェックモードに設定し、演算部が連続して使用される
ような処理の場合にも常時演算結果を比較することによ
り、演算結果の不正の原因が演算器にあるのが、それ以
外の部分にあるのかを容易に切り分けることができる効
果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示した実施例で演算部を連続して使用しない場合、
あるいは常時チェックモードで演算を実行した場合のタ
イムチャート、第３図は第１図に示した実施例で演算部
を連続して使用した場合のタイムチャートである。 図において、 １・・・・・レジスタ群、 ２ａ、２ｂ ・・・演算器、 ３ａ、３ｂ ・・・演算オペランドレジスタ、４ａ、
４ｂ ・・・演算結果受レジスタ、５・・・・・演算
結果選択手段、 ６・・・・・演算結果比較回路、 ７・・・・・比較結果保持レジスタ、 ８・・・・・演算モード指示フラグレジスタ、９・・・
・・制御部である。 第１図 「
図に示した実施例で演算部を連続して使用しない場合、
あるいは常時チェックモードで演算を実行した場合のタ
イムチャート、第３図は第１図に示した実施例で演算部
を連続して使用した場合のタイムチャートである。 図において、 １・・・・・レジスタ群、 ２ａ、２ｂ ・・・演算器、 ３ａ、３ｂ ・・・演算オペランドレジスタ、４ａ、
４ｂ ・・・演算結果受レジスタ、５・・・・・演算
結果選択手段、 ６・・・・・演算結果比較回路、 ７・・・・・比較結果保持レジスタ、 ８・・・・・演算モード指示フラグレジスタ、９・・・
・・制御部である。 第１図 「
Claims (1)
- 【特許請求の範囲】 データを記憶する記憶手段と、 ｍ（正整数）マシンサイクルで１演算を処理するｎ（正
整数）個の演算器、これら演算器と１対１に対応しこれ
ら演算器が演算実行中に前記記憶手段からの演算データ
を保持するｎ個の演算データ保持手段および前記ｎ個の
演算器と１対１に対応しこれら演算器からの演算結果を
受けるｎ個の演算結果保持手段から構成されるｎ個の演
算部と、前記ｎ個の演算結果保持手段に保持された演算
結果から任意の１つを選択する演算結果選択手段と、 この演算結果保持手段から任意の複数の演算結果を選択
しこれら演算結果の一致比較を行なう比較手段と、 この比較手段からの比較結果を保持する比較結果保持手
段と、 プログラムによって設定可能な演算モード指示フラグを
保持する演算モード指示フラグ保持手段と、 前記演算部を連続して使用する処理の場合は前記ｎ個の
演算器を順次切り換えて使用することによりｍ／ｎサイ
クルに１演算を処理し前記演算部を連続して使用しない
場合には前記ｎ個の演算器の中で空いている演算器に同
時に同一のデータを与え並行して同一の演算を実行させ
演算結果を前記比較手段により一致比較するように制御
する第１の演算モードと、前記演算部を使用する命令の
実行開始間隔を強制的にｍマシンサイクル以上開けて前
記演算部の複数の演算器に同時に同一のデータを与え並
行して同一の演算を実行させこれら演算結果を前記比較
手段で一致比較することにより前記演算部を使用する命
令の演算をすべてチェックするように制御する第２の演
算モードとを前記演算モード指示フラグに応じて切り換
える制御手段と、 を有することを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178907A JPH0778749B2 (ja) | 1985-08-13 | 1985-08-13 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178907A JPH0778749B2 (ja) | 1985-08-13 | 1985-08-13 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238946A true JPS6238946A (ja) | 1987-02-19 |
| JPH0778749B2 JPH0778749B2 (ja) | 1995-08-23 |
Family
ID=16056764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178907A Expired - Lifetime JPH0778749B2 (ja) | 1985-08-13 | 1985-08-13 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778749B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013001403A1 (en) * | 2011-06-28 | 2013-01-03 | International Business Machines Corporation | Unified, adaptive ras for hybrid systems |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166751A (en) * | 1979-06-13 | 1980-12-26 | Fujitsu Ltd | Error detection system |
-
1985
- 1985-08-13 JP JP60178907A patent/JPH0778749B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166751A (en) * | 1979-06-13 | 1980-12-26 | Fujitsu Ltd | Error detection system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013001403A1 (en) * | 2011-06-28 | 2013-01-03 | International Business Machines Corporation | Unified, adaptive ras for hybrid systems |
| CN103582874A (zh) * | 2011-06-28 | 2014-02-12 | 国际商业机器公司 | 用于混合系统的统一的自适应ras |
| GB2506551A (en) * | 2011-06-28 | 2014-04-02 | Ibm | Unified,adaptive ras for hybrid systems |
| GB2506551B (en) * | 2011-06-28 | 2020-09-09 | Ibm | Unified, adaptive ras for hybrid systems |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0778749B2 (ja) | 1995-08-23 |
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