JPH0677235B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0677235B2 JPH0677235B2 JP61189692A JP18969286A JPH0677235B2 JP H0677235 B2 JPH0677235 B2 JP H0677235B2 JP 61189692 A JP61189692 A JP 61189692A JP 18969286 A JP18969286 A JP 18969286A JP H0677235 B2 JPH0677235 B2 JP H0677235B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラムで動作するパイプライン方
式の情報処理装置に関し，特に分岐命令の例外割込みを
可能とする情報処理装置に関するものである。
式の情報処理装置に関し，特に分岐命令の例外割込みを
可能とする情報処理装置に関するものである。
従来,1つの情報処理装置は１つの分岐命令例外割込み処
理方式が実現されていればそれで十分であった。
理方式が実現されていればそれで十分であった。
しかしながら，近年では仮想計算機や複合マシンという
考え方が装置レベルにまで要求され,1つの情報処理装置
上で複数の分岐命令例外割込み処理方式を実現する必要
性が発生した。
考え方が装置レベルにまで要求され,1つの情報処理装置
上で複数の分岐命令例外割込み処理方式を実現する必要
性が発生した。
また，命令取出しのアドレス計算に関する例外検出は，
一連のソフト命令の最初の命令取出し時および命令がペ
ージ境界を越えようとする時に実効アドレスから実アド
レスに展開しミッシングページなどの例外を検出すれば
十分である。
一連のソフト命令の最初の命令取出し時および命令がペ
ージ境界を越えようとする時に実効アドレスから実アド
レスに展開しミッシングページなどの例外を検出すれば
十分である。
分岐命令はその分岐アドレスの実効アドレスから実アド
レスへの展開を必ず行うが，分岐命令の分岐アドレスに
関する例外を分岐命令自身の例外とする方式ではなく分
岐命令の分岐先命令の命令取出しに関する例外とする方
式では，分岐命令を含む一般的な命令の分岐先命令の命
令取出しに関する例外を検出できないという欠点があ
る。
レスへの展開を必ず行うが，分岐命令の分岐アドレスに
関する例外を分岐命令自身の例外とする方式ではなく分
岐命令の分岐先命令の命令取出しに関する例外とする方
式では，分岐命令を含む一般的な命令の分岐先命令の命
令取出しに関する例外を検出できないという欠点があ
る。
したがって本発明の目的は，上述の点に鑑み，分岐命令
の分岐アドレスに関する例外検出時に，分岐命令自身の
分岐アドレスの例外として割込みを発生する例外割込み
処理方式と，分岐命令の分岐先命令の命令取出しの例外
として割込みを発生する例外割込み処理方式との２通り
の分岐命令例外割込み処理方式を,1つの例外検出手段を
用いて実現しようとするものである。
の分岐アドレスに関する例外検出時に，分岐命令自身の
分岐アドレスの例外として割込みを発生する例外割込み
処理方式と，分岐命令の分岐先命令の命令取出しの例外
として割込みを発生する例外割込み処理方式との２通り
の分岐命令例外割込み処理方式を,1つの例外検出手段を
用いて実現しようとするものである。
本発明の情報処理装置は，実施例の参照数字を参考に付
すと，マイクロプログラム方式で動作し分岐命令例外割
込みを可能とするパイプライン制御の情報処理装置であ
って，一連のソフト命令を逐次実行するときにソフト命
令が分岐命令であるか否かを識別すると共に前記分岐命
令の分岐成功または分岐失敗の判定を行う分岐判定手段
（12）と，最初の命令取出しのアドレス展開時および前
記分岐命令の分岐アドレス展開時に発生する例外を検出
する例外検出手段（11）と，前記分岐命令の分岐アドレ
ス展開時にこの分岐アドレスに関する例外を前記例外検
出手段で検出しかつ前記分岐判定手段で分岐成功を判定
したときに前記分岐命令の分岐アドレスの例外として割
込みを発生するかこの分岐命令の分岐先命令の命令取出
しの例外して割込みを発生するかをフラグ（41）に基づ
いて決定する例外判別手段と（4A）と，この例外判別手
段が前記フラグが前記分岐命令の分岐アドレスの例外と
して割込みを発生するように指示していることを判別し
たときに特定の例外コート（出力信号ENが01）を発生し
てこれをマイクロプログラムが参照しうるレジスタ（4
7）に保持し前記分岐命令の実行を抑止して例外割込み
処理を行う一連のマイクロプログラムを起動して前記分
岐命令の例外割込み処理を行わせる機能及び前記例外判
別手段が前記フラグが前記分岐命令の分岐先命令の命令
取出しの例外として割込みを発生するように指示してい
ることを判別したときに前記特定の例外コードとは異な
った別の特定の例外コードを（出力信号ENが11）を発生
してこれを前記マイクロプログラムが参照しうるレジス
タ（47）に保持し前記分岐命令の実行を完了させた後に
前記割込み処理を行う一連のマイクロプログラムを起動
する機能を持つ例外割込み手段（4B）とを有する。
すと，マイクロプログラム方式で動作し分岐命令例外割
込みを可能とするパイプライン制御の情報処理装置であ
って，一連のソフト命令を逐次実行するときにソフト命
令が分岐命令であるか否かを識別すると共に前記分岐命
令の分岐成功または分岐失敗の判定を行う分岐判定手段
（12）と，最初の命令取出しのアドレス展開時および前
記分岐命令の分岐アドレス展開時に発生する例外を検出
する例外検出手段（11）と，前記分岐命令の分岐アドレ
ス展開時にこの分岐アドレスに関する例外を前記例外検
出手段で検出しかつ前記分岐判定手段で分岐成功を判定
したときに前記分岐命令の分岐アドレスの例外として割
込みを発生するかこの分岐命令の分岐先命令の命令取出
しの例外して割込みを発生するかをフラグ（41）に基づ
いて決定する例外判別手段と（4A）と，この例外判別手
段が前記フラグが前記分岐命令の分岐アドレスの例外と
して割込みを発生するように指示していることを判別し
たときに特定の例外コート（出力信号ENが01）を発生し
てこれをマイクロプログラムが参照しうるレジスタ（4
7）に保持し前記分岐命令の実行を抑止して例外割込み
処理を行う一連のマイクロプログラムを起動して前記分
岐命令の例外割込み処理を行わせる機能及び前記例外判
別手段が前記フラグが前記分岐命令の分岐先命令の命令
取出しの例外として割込みを発生するように指示してい
ることを判別したときに前記特定の例外コードとは異な
った別の特定の例外コードを（出力信号ENが11）を発生
してこれを前記マイクロプログラムが参照しうるレジス
タ（47）に保持し前記分岐命令の実行を完了させた後に
前記割込み処理を行う一連のマイクロプログラムを起動
する機能を持つ例外割込み手段（4B）とを有する。
次に，本発明について図面を参照して詳細に説明する。
第２図は本発明の一実施例による情報処理装置の概要を
示すブロック図である。本実施例の情報処理装置は，命
令ユニット1,制御記憶ユニット2,実行ユニット３および
例外制御回路４とでその主要部が構成されている。
示すブロック図である。本実施例の情報処理装置は，命
令ユニット1,制御記憶ユニット2,実行ユニット３および
例外制御回路４とでその主要部が構成されている。
命令ユニット１は，一連のソフト命令やそのオペランド
を格納する主記憶装置（図示せず）から対象とする命令
を取り出し，この命令の解読およびオペランド取出しを
行う。この命令ユニット１は命令の先取り動作を行う先
行制御部とも呼ばれ，命令取出しやこの命令のオペラン
ド取出しに関する例外を検出する例外検出部11と，分岐
命令に関する分岐成功あるいは分岐失敗を判定する分岐
判定部12とを含む。
を格納する主記憶装置（図示せず）から対象とする命令
を取り出し，この命令の解読およびオペランド取出しを
行う。この命令ユニット１は命令の先取り動作を行う先
行制御部とも呼ばれ，命令取出しやこの命令のオペラン
ド取出しに関する例外を検出する例外検出部11と，分岐
命令に関する分岐成功あるいは分岐失敗を判定する分岐
判定部12とを含む。
制御記憶ユニット２は，複数のマイクロ命令語を格納
し，一連のマイクロプログラムを逐次実行することがで
きる。また，制御記憶ユニット２は，命令ユニット１か
らもソフト命令に対応したマイクロプログラムの第１ス
テップのアドレスを与えられ，逐次演算処理を制御する
ことができる。
し，一連のマイクロプログラムを逐次実行することがで
きる。また，制御記憶ユニット２は，命令ユニット１か
らもソフト命令に対応したマイクロプログラムの第１ス
テップのアドレスを与えられ，逐次演算処理を制御する
ことができる。
実行ユニット３は，複数の演算ステージを有するパイプ
ライン化された演算部で，制御記憶ユニット２によって
その演算動作が制御される。この実行ユニット３におけ
る演算動作は，演算パイプラインの最後の演算ステージ
が終了することによって実行が完了する。すなわち，演
算パイプラインの途中でキャンセルされれば実行動作は
抑止されたことになる。
ライン化された演算部で，制御記憶ユニット２によって
その演算動作が制御される。この実行ユニット３におけ
る演算動作は，演算パイプラインの最後の演算ステージ
が終了することによって実行が完了する。すなわち，演
算パイプラインの途中でキャンセルされれば実行動作は
抑止されたことになる。
例外制御回路４は，命令ユニット１の例外検出部11で検
出した例外検出信号exと，命令ユニット１の分岐判定部
12で判定した分岐命令識別信号brおよび分岐判定信号go
と，例外制御回路４が保持する分岐命令の例外割込み方
式を決定するフラグとしてのマスク信号mkとから，例外
が検出された命令（以下，例外検出命令と略記する）の
実行ユニット３での実行を制限し，制御記憶ユニット２
に格納されている特定のマイクロプログラムを起動する
ことによって実行ユニット３を制御して２通りの例外割
込み処理方式を実現する。
出した例外検出信号exと，命令ユニット１の分岐判定部
12で判定した分岐命令識別信号brおよび分岐判定信号go
と，例外制御回路４が保持する分岐命令の例外割込み方
式を決定するフラグとしてのマスク信号mkとから，例外
が検出された命令（以下，例外検出命令と略記する）の
実行ユニット３での実行を制限し，制御記憶ユニット２
に格納されている特定のマイクロプログラムを起動する
ことによって実行ユニット３を制御して２通りの例外割
込み処理方式を実現する。
なお，第２図において，命令ユニット１と制御記憶ユニ
ット２と実行ユニット３と例外制御回路４とを結ぶ複数
の線は，それぞれ制御信号または制御データの流れを表
している。
ット２と実行ユニット３と例外制御回路４とを結ぶ複数
の線は，それぞれ制御信号または制御データの流れを表
している。
第１図は第２図に示した情報処理装置をさらに詳細に示
すもので，特に第２図中の例外制御回路４について詳細
に記載したものである。第１図における命令ユニット１
と制御記憶ユニット２と演算ユニット３と例外制御回路
４とが，第２図中に示したものにそれぞれ対応している
ことはいうまでもない。
すもので，特に第２図中の例外制御回路４について詳細
に記載したものである。第１図における命令ユニット１
と制御記憶ユニット２と演算ユニット３と例外制御回路
４とが，第２図中に示したものにそれぞれ対応している
ことはいうまでもない。
第１図において，命令ユニット１に含まれる例外検出部
11は，一連のソフト命令の最初の命令取出しや分岐命令
の分岐アドレス計算に関する例外を検出し，その例外検
出信号exを信号線111を介して例外制御回路４に与え
る。また、命令ユニット１は分岐判定部12を有し、この
分岐判定部12は分岐命令識別信号brと分岐成功または分
岐失敗を判定した分岐判定信号goとをそれぞれ信号線11
2と113とを介して例外制御回路４の例外判別部4Aに与え
る。ここで，分岐判定信号goは分岐成功を示すものとす
る。また，例外検出信号ex,分岐命令識別信号brおよび
分岐判定信号goは，それぞれ命令に同期してパルスで発
生されるものとする。
11は，一連のソフト命令の最初の命令取出しや分岐命令
の分岐アドレス計算に関する例外を検出し，その例外検
出信号exを信号線111を介して例外制御回路４に与え
る。また、命令ユニット１は分岐判定部12を有し、この
分岐判定部12は分岐命令識別信号brと分岐成功または分
岐失敗を判定した分岐判定信号goとをそれぞれ信号線11
2と113とを介して例外制御回路４の例外判別部4Aに与え
る。ここで，分岐判定信号goは分岐成功を示すものとす
る。また，例外検出信号ex,分岐命令識別信号brおよび
分岐判定信号goは，それぞれ命令に同期してパルスで発
生されるものとする。
制御記憶ユニット２は，複数のマイクロ命令語を格納す
る制御記憶21と，制御記憶21に信号線206を介してアド
レスを与えるアドレスレジスタ22と，このアドレスレジ
スタ22によってアドレスを与えられ制御記憶21から読み
出されたマイクロ命令語を信号線207を介して受けて保
持する制御記憶レジスタ23と，アドレスレジスタ22の入
力となる信号を修飾および選択するアドレス回路24と，
例外割込み処理を行う一連のマイクロプログラムの開始
アドレスを発生するアドレス発生器25とから構成されて
いる。
る制御記憶21と，制御記憶21に信号線206を介してアド
レスを与えるアドレスレジスタ22と，このアドレスレジ
スタ22によってアドレスを与えられ制御記憶21から読み
出されたマイクロ命令語を信号線207を介して受けて保
持する制御記憶レジスタ23と，アドレスレジスタ22の入
力となる信号を修飾および選択するアドレス回路24と，
例外割込み処理を行う一連のマイクロプログラムの開始
アドレスを発生するアドレス発生器25とから構成されて
いる。
ソフト命令に対応するマイクロプログラムの先頭アドレ
スiaは，命令ユニット１より信号線201を介してアドレ
ス回路24に与えられ，命令ユニット１より信号線204を
介して与えられる命令起動信号stによって選択される。
スiaは，命令ユニット１より信号線201を介してアドレ
ス回路24に与えられ，命令ユニット１より信号線204を
介して与えられる命令起動信号stによって選択される。
ソフト命令に対応するマイクロプログラムの先頭アドレ
スiaがアドレスレジスタ22に与えられると，マイクロプ
ログラムが複数のマイクロ命令語で構成されていれば，
次はアドレスレジスタ22の保持するアドレスに対応する
マイクロ命令語が指示するアドレスが信号線202を介し
てアドレス回路24に与えられアドレスレジスタ22に供給
される。
スiaがアドレスレジスタ22に与えられると，マイクロプ
ログラムが複数のマイクロ命令語で構成されていれば，
次はアドレスレジスタ22の保持するアドレスに対応する
マイクロ命令語が指示するアドレスが信号線202を介し
てアドレス回路24に与えられアドレスレジスタ22に供給
される。
制御記憶ユニット２のアドレス回路24を真理値表で示せ
ば，表１のようになる。
ば，表１のようになる。
ここにs0＝c0＋c1,s1＝st・ｖであり,c0はレジスタ42が
保持する１ビット制御信号,c1はレジスタ43が保持する
１ビット制御信号,vはフリップフロップ45が保持する信
号でＡステージ,BステージおよびＣステージの有効状態
を示す有効状態信号である。また,naはアドレスレジス
タ22が保持するアドレスに対応する制御記憶21が格納す
るマイクロ命令語のネクストアドレスである。更にe0は
アドレス発生器25が発生する例外割込み処理を行う一連
のマイクロプログラムの先頭アドレスである。
保持する１ビット制御信号,c1はレジスタ43が保持する
１ビット制御信号,vはフリップフロップ45が保持する信
号でＡステージ,BステージおよびＣステージの有効状態
を示す有効状態信号である。また,naはアドレスレジス
タ22が保持するアドレスに対応する制御記憶21が格納す
るマイクロ命令語のネクストアドレスである。更にe0は
アドレス発生器25が発生する例外割込み処理を行う一連
のマイクロプログラムの先頭アドレスである。
また，制御記憶ユニット２のアドレスレジスタ22と制御
記憶レジスタ23の入力データとホールド条件とは，それ
ぞれ以下のようになる。
記憶レジスタ23の入力データとホールド条件とは，それ
ぞれ以下のようになる。
(1) アドレスレジスタ22 入力データ＝ca (2) 制御記憶レジスタ23 入力データ＝アドレスレジスタ22の保持するアドレ
スに対応する制御記憶21が保持するマイクロ命令語の一
部 実行ユニット３は，パイプライン化された複数の演算ス
テージから構成され，制御記憶ユニット２により制御さ
れて命令実行の演算動作を行う。ここで，実行ユニット
３の演算ステージ数をＣステージ,Dステージ,Eステージ
の３つとする。なお制御記憶ユニット２のアドレスレジ
スタ22をＡステージ，制御記憶レジスタ23をＢステージ
とする。
スに対応する制御記憶21が保持するマイクロ命令語の一
部 実行ユニット３は，パイプライン化された複数の演算ス
テージから構成され，制御記憶ユニット２により制御さ
れて命令実行の演算動作を行う。ここで，実行ユニット
３の演算ステージ数をＣステージ,Dステージ,Eステージ
の３つとする。なお制御記憶ユニット２のアドレスレジ
スタ22をＡステージ，制御記憶レジスタ23をＢステージ
とする。
実行ユニット３の演算ステージに関するホールド条件と
キャンセル条件とは，以下のようになる。
キャンセル条件とは，以下のようになる。
(3) Ｃステージ ホールド条件＝ キャンセル条件＝c2 (4) ＤステージおよびＥステージ ホールド条件＝０ キャンセリ条件＝０ 例外制御回路４のレジスタ41は，制御記憶ユニット２の
制御記憶21が格納しているマイクロ命令語の指示する値
を保持する１ビットのレジスタであり，分岐命令例外割
込み処理方式を決定するマスク信号mkを保持するフラグ
として使用する。
制御記憶21が格納しているマイクロ命令語の指示する値
を保持する１ビットのレジスタであり，分岐命令例外割
込み処理方式を決定するマスク信号mkを保持するフラグ
として使用する。
例外制御回路４は，命令ユニット１の例外検出部11で検
出した例外検出信号ex,同じく命令ユニット１の分岐判
定部12が発生する分岐命令識別信号brおよび分岐判定信
号goならびにレジスタ41が保持するマスク信号mkの状態
によってその動作が決定される。
出した例外検出信号ex,同じく命令ユニット１の分岐判
定部12が発生する分岐命令識別信号brおよび分岐判定信
号goならびにレジスタ41が保持するマスク信号mkの状態
によってその動作が決定される。
例外検出信号ex,分岐命令識別信号br,分岐判定信号goお
よびマスク信号mkは，それぞれソフト命令に対応して発
生する信号であり，制御記憶ユニット２の制御記憶レジ
スタ23の保持する制御信号に同期したＢステージ上に存
在する信号である。
よびマスク信号mkは，それぞれソフト命令に対応して発
生する信号であり，制御記憶ユニット２の制御記憶レジ
スタ23の保持する制御信号に同期したＢステージ上に存
在する信号である。
例外制御回路４の例外割込み部4Bのレジスタ42,43およ
び44はそれぞれ１ビットの制御レジスタで，例外検出信
号ex,分岐命令識別信号br,分岐判定信号goおよびマスク
信号mkの状態によってその入力データが決定され，その
出力信号で例外検出命令を選択的に抑止し，また例外検
出命令に後続する全ての命令の実行を抑止し，制御記憶
ユニット２に対して例外割込み処理を行う一連のマイク
ロプログラムの起動制御を行う。なお，レジスタ44の保
持する１ビットの制御信号をc2とする。
び44はそれぞれ１ビットの制御レジスタで，例外検出信
号ex,分岐命令識別信号br,分岐判定信号goおよびマスク
信号mkの状態によってその入力データが決定され，その
出力信号で例外検出命令を選択的に抑止し，また例外検
出命令に後続する全ての命令の実行を抑止し，制御記憶
ユニット２に対して例外割込み処理を行う一連のマイク
ロプログラムの起動制御を行う。なお，レジスタ44の保
持する１ビットの制御信号をc2とする。
フリップフロップ45は,Aステージ,BステージおよびＣス
テージ上の信号の有効状態を示すためのもので，有効状
態信号ｖを出力する。
テージ上の信号の有効状態を示すためのもので，有効状
態信号ｖを出力する。
エンコーダ46はプライオリティエンコーダで，レジスタ
42,43の保持する制御信号をプライオリティを取ってコ
ード化するエンコーダである。
42,43の保持する制御信号をプライオリティを取ってコ
ード化するエンコーダである。
レジスタ47は前記エンコーダ46の出力信号である例外コ
ードENを受け，保持するマイクロプログラムが参照しう
るレジスタである。
ードENを受け，保持するマイクロプログラムが参照しう
るレジスタである。
上述のレジスタ41,42,43,44および47の入力データおよ
びホールド条件とフリップフロップ45のリセット条件お
よびセット条件とを論理式で示せば，以下のようにな
る。
びホールド条件とフリップフロップ45のリセット条件お
よびセット条件とを論理式で示せば，以下のようにな
る。
(5) レジスタ41 入力データ＝制御記憶21が格納するプログラム命令
語による指示データ (6) レジスタ42 入力データ＝ｖ・ex・（▲▼＋br・go・▲
▼） ホールド条件＝０ (7) レジスタ43 入力データ＝ｖ・ex・br・go・mk ホールド条件＝０ (8) レジスタ44 入力データ＝c0＋c1 ホールド条件＝０ (9) フリップフロップ45 リセット条件＝ｖ・ex・（▲▼＋br・go・▲
▼）＋c1 セット条件＝c2 (10) レジスタ47 入力データ＝EN なお，レジスタ41,42,43および44の初期値は“0",フリ
ップフロップ45の初期値は“1"であるものとする。
語による指示データ (6) レジスタ42 入力データ＝ｖ・ex・（▲▼＋br・go・▲
▼） ホールド条件＝０ (7) レジスタ43 入力データ＝ｖ・ex・br・go・mk ホールド条件＝０ (8) レジスタ44 入力データ＝c0＋c1 ホールド条件＝０ (9) フリップフロップ45 リセット条件＝ｖ・ex・（▲▼＋br・go・▲
▼）＋c1 セット条件＝c2 (10) レジスタ47 入力データ＝EN なお，レジスタ41,42,43および44の初期値は“0",フリ
ップフロップ45の初期値は“1"であるものとする。
例外割込み部4Bのエンコーダ46を真理値表で示せば，表
２のようになる。
２のようになる。
なお，第Ｉ図においてレジスタやフリップフロップの条
件信号に付してある略称は，次の意味を示している。
件信号に付してある略称は，次の意味を示している。
HLD:ホールド RST:リセット SET:セット CSL:キャンセル 次に，以上のように構成された本実施例の情報処理装置
の動作を，第３図，第４図および第５図のタイムチャー
トを用いて説明する。なお，第３図，第４図および第５
図におけるa,b,c,dおよびｆは，一連のソフト命令に対
応するマイクロステップで１命令に１マイクロステップ
が対応しているものとする。
の動作を，第３図，第４図および第５図のタイムチャー
トを用いて説明する。なお，第３図，第４図および第５
図におけるa,b,c,dおよびｆは，一連のソフト命令に対
応するマイクロステップで１命令に１マイクロステップ
が対応しているものとする。
第３図は，分岐命令が検出した例外を分岐命令自身の例
外として例外割込み処理を行うときの動作を示したもの
である。
外として例外割込み処理を行うときの動作を示したもの
である。
第３図において，命令ａはＡステージから順に各ステー
ジを１クロックサイクルごとにパイプラインを進み，ク
ロックサイクルt5で実行を完了する。命令ｂは命令ａに
後続する分岐命令で，クロックサイクルt3のＢステージ
上で分岐命令の分岐アドレスに例外が検出され，例外検
出信号exと分岐命令識別信号brと分岐判定信号goとがオ
ンし，かつマスク信号mkはオンしなかったとする。
ジを１クロックサイクルごとにパイプラインを進み，ク
ロックサイクルt5で実行を完了する。命令ｂは命令ａに
後続する分岐命令で，クロックサイクルt3のＢステージ
上で分岐命令の分岐アドレスに例外が検出され，例外検
出信号exと分岐命令識別信号brと分岐判定信号goとがオ
ンし，かつマスク信号mkはオンしなかったとする。
例外制御回路４は，この状態を分岐命令自身の例外とし
て例外割込み処理を行うと判断し，クロックサイクルt4
でフリップフロップ45をリセットし,Aステージ,Bステー
ジおよびＣステージを無効状態とすると同時にレジスタ
42を“1"に設定する。
て例外割込み処理を行うと判断し，クロックサイクルt4
でフリップフロップ45をリセットし,Aステージ,Bステー
ジおよびＣステージを無効状態とすると同時にレジスタ
42を“1"に設定する。
クロックサイクルt4で分岐命令ｂはＣステージ上でホー
ルドされる。このとき，分岐命令ｂに先行する命令ａは
Ｄステージ上に存在するが，ホールドされることなく演
算ステージを進行し，命令の実行を完了する。
ルドされる。このとき，分岐命令ｂに先行する命令ａは
Ｄステージ上に存在するが，ホールドされることなく演
算ステージを進行し，命令の実行を完了する。
レジスタ42が保持する制御信号c0は，クロックサイクル
t4でレジスタ44を“1"に設定すると同時に，アドレス発
生器25で生成した例外割込み処理を行う一連のマイクロ
プログラムの先頭アドレスe0を信号線203を介してアド
レス回路24に与えてアドレスレジスタ22に供給すること
により，例外割込み処理を行う一連のマイクロプログラ
ムの起動準備をする。またクロックサイクルt4でレジス
タ42が保持する制御信号c0はエンコーダ46で例外コード
EN（01）にコード化されてレジスタ47に送られ，保持さ
れる。
t4でレジスタ44を“1"に設定すると同時に，アドレス発
生器25で生成した例外割込み処理を行う一連のマイクロ
プログラムの先頭アドレスe0を信号線203を介してアド
レス回路24に与えてアドレスレジスタ22に供給すること
により，例外割込み処理を行う一連のマイクロプログラ
ムの起動準備をする。またクロックサイクルt4でレジス
タ42が保持する制御信号c0はエンコーダ46で例外コード
EN（01）にコード化されてレジスタ47に送られ，保持さ
れる。
クロックサイクルt5でレジスタ44が保持する制御信号c2
は,Cステージ上でホールドされている分岐命令ｂをキャ
ンセルし，例外割込み処理を行う一連のマイクロプログ
ラムの先頭アドレスe0に対応するマイクロ命令語を制御
記憶レジスタ23に設定するとともに，マイクロプログラ
ムの第２ステップアドレスe1をアドレスレジスタ22に設
定する。このとき，レジスタ44が保持する制御信号c2
は，同時にフリップフロップ45をセットする。
は,Cステージ上でホールドされている分岐命令ｂをキャ
ンセルし，例外割込み処理を行う一連のマイクロプログ
ラムの先頭アドレスe0に対応するマイクロ命令語を制御
記憶レジスタ23に設定するとともに，マイクロプログラ
ムの第２ステップアドレスe1をアドレスレジスタ22に設
定する。このとき，レジスタ44が保持する制御信号c2
は，同時にフリップフロップ45をセットする。
クロックサイクルt6ではフリップフロップ45はセット状
態となり，以後例外割込み処理を行う一連のマイクロプ
ログラムが起動され，この例外割込み処理を行う一連の
マイクロプログラムはレジスタ47の保持する例外コード
ENを参照して，その内容が01であると例外を検出した分
岐命令ｂの例外割込み処理を行う。この動作により，結
果的に分岐命令ｂとこれに後続する命令ｃおよび命令ｄ
の実行は抑止されたことになる。
態となり，以後例外割込み処理を行う一連のマイクロプ
ログラムが起動され，この例外割込み処理を行う一連の
マイクロプログラムはレジスタ47の保持する例外コード
ENを参照して，その内容が01であると例外を検出した分
岐命令ｂの例外割込み処理を行う。この動作により，結
果的に分岐命令ｂとこれに後続する命令ｃおよび命令ｄ
の実行は抑止されたことになる。
第４図および第５図は，分岐命令が検出した例外を分岐
命令の分岐先命令の例外として例外割込み処理を行うと
きの動作を示したものである。
命令の分岐先命令の例外として例外割込み処理を行うと
きの動作を示したものである。
第４図において，命令ａはＡステージから順に各ステー
ジを１クロックサイクルごとにパイプラインを進み，ク
ロックサイクルt5で実行を完了する。命令ｂは命令ａに
後続する分岐命令で，クロックサイクルt3のＢステージ
上で分岐命令の分岐アドレスに例外が検出され，例外検
出信号exと分岐命令識別信号brと分岐判定信号goとがオ
ンし，かつマスク信号mkもオンしたとする。
ジを１クロックサイクルごとにパイプラインを進み，ク
ロックサイクルt5で実行を完了する。命令ｂは命令ａに
後続する分岐命令で，クロックサイクルt3のＢステージ
上で分岐命令の分岐アドレスに例外が検出され，例外検
出信号exと分岐命令識別信号brと分岐判定信号goとがオ
ンし，かつマスク信号mkもオンしたとする。
例外制御回路４は，この状態を分岐命令の分岐先命令の
命令取出しの例外として例外割込み処理を行うと判断
し，クロックサイクルt4でレジスタ43を“1"とする。
命令取出しの例外として例外割込み処理を行うと判断
し，クロックサイクルt4でレジスタ43を“1"とする。
クロックサイクルt4で分岐命令ｂは,Cステージ上でホー
ルドされることなく，この分岐命令ｂに先行する命令ａ
とともに演算ステージを進行し，命令の実行を完了す
る。
ルドされることなく，この分岐命令ｂに先行する命令ａ
とともに演算ステージを進行し，命令の実行を完了す
る。
レジスタ43が保持する制御信号c1は，クロックサイクル
t4でレジスタ44を“1"に設定すると同時に，アドレス発
生器25で生成した例外割込み処理を行う一連のマイクロ
プログラムの先頭アドレスe0を信号線203を介してアド
レス回路24に与えてアドレスレジスタ22に供給すること
により，例外割込み処理を行う一連のマイクロプログラ
ムの起動準備をする。またクロックサイクルt4でレジス
タ43が保持する制御信号c1はエンコーダ46で例外コード
EN（11）にコード化されてレジスタ47に送られ，保持さ
れる。
t4でレジスタ44を“1"に設定すると同時に，アドレス発
生器25で生成した例外割込み処理を行う一連のマイクロ
プログラムの先頭アドレスe0を信号線203を介してアド
レス回路24に与えてアドレスレジスタ22に供給すること
により，例外割込み処理を行う一連のマイクロプログラ
ムの起動準備をする。またクロックサイクルt4でレジス
タ43が保持する制御信号c1はエンコーダ46で例外コード
EN（11）にコード化されてレジスタ47に送られ，保持さ
れる。
クロックサイクルt5でレジスタ44が保持する制御信号c2
は,Cステージ上でホールドされている命令ｃをキャンセ
ルし，例外割込み処理を行う一連のマイクロプログラム
の先頭アドレスe0に対応するマイクロ命令語を制御記憶
レジスタ23に設定するとともに，マイクロプログラムの
第２ステップアドレスe1をアドレスレジスタ22に設定す
る。このとき，レジスタ44が保持する制御信号c2は，同
時にフリップフロップ45をセットする。
は,Cステージ上でホールドされている命令ｃをキャンセ
ルし，例外割込み処理を行う一連のマイクロプログラム
の先頭アドレスe0に対応するマイクロ命令語を制御記憶
レジスタ23に設定するとともに，マイクロプログラムの
第２ステップアドレスe1をアドレスレジスタ22に設定す
る。このとき，レジスタ44が保持する制御信号c2は，同
時にフリップフロップ45をセットする。
クロックサイクルt6ではフリップフロップ45はセット状
態となり，以後例外割込み処理を行う一連のマイクロプ
ログラムが起動され，この例外割込み処理を行う一連の
マイクロプログラムはレジスタ47の保持する例外コード
ENを参照して，その内容が11であると例外割込み処理を
行こなわずに命令ｃの命令取出しから一連のソフト命令
の再実行を行うようハードウェア（命令ユニット）に指
示する。
態となり，以後例外割込み処理を行う一連のマイクロプ
ログラムが起動され，この例外割込み処理を行う一連の
マイクロプログラムはレジスタ47の保持する例外コード
ENを参照して，その内容が11であると例外割込み処理を
行こなわずに命令ｃの命令取出しから一連のソフト命令
の再実行を行うようハードウェア（命令ユニット）に指
示する。
この動作により，結果的に分岐命令ｂに後続する命令ｃ
および命令ｄの実行は抑止されたことになる。
および命令ｄの実行は抑止されたことになる。
第５図において，クロックサイクルt1のＡステージ上に
存在する命令ｘは，分岐命令の分岐先命令を一連のソフ
ト命令の最初の命令として起動する一連のマイクロプロ
グラムの最後のステップである。クロックサイクルt2で
Ａステージ上に存在する命令ｃは，第４図のクロックサ
イクルt6で実行を完了した分岐命令ｂの分岐先命令であ
り，一連のソフト命令の最初の命令として命令取出しか
ら開始した命令である。
存在する命令ｘは，分岐命令の分岐先命令を一連のソフ
ト命令の最初の命令として起動する一連のマイクロプロ
グラムの最後のステップである。クロックサイクルt2で
Ａステージ上に存在する命令ｃは，第４図のクロックサ
イクルt6で実行を完了した分岐命令ｂの分岐先命令であ
り，一連のソフト命令の最初の命令として命令取出しか
ら開始した命令である。
クロックサイクルt3で命令ｃがＢステージ上に存在する
とき，この命令ｃの命令取出しに関する例外が検出さ
れ，例外検出信号exのみがオンしたとする。このとき，
命令ｃが分岐命令であったとしても，命令取出しに関す
る例外検出時は分岐命令識別信号brとマスク信号mkとは
オンしないものとする。また，例外検出信号exによって
レジスタ42は“1"に設定され，フリップフロップ45はリ
セットされる。
とき，この命令ｃの命令取出しに関する例外が検出さ
れ，例外検出信号exのみがオンしたとする。このとき，
命令ｃが分岐命令であったとしても，命令取出しに関す
る例外検出時は分岐命令識別信号brとマスク信号mkとは
オンしないものとする。また，例外検出信号exによって
レジスタ42は“1"に設定され，フリップフロップ45はリ
セットされる。
クロックサイクルt4で命令ｃはＣステージ上でホールド
される。このとき，レジスタ42が保持する制御信号c0は
レジスタ44を“1"に設定すると同時に，アドレス発生器
25で生成した例外割込み処理を行う一連のマイクロプロ
グラムの先頭アドレスe0を信号線203を介してアドレス
回路24に与えてアドレスレジスタ22に供給することによ
り，例外割込み処理を行う一連のマイクロプログラムの
起動準備をする。またクロックサイクルt4でレジスタ42
が保持する制御信号c0はエンコーダ46で例外コードEN
（01）にコード化されてレジスタ47に送られ，保持され
る。
される。このとき，レジスタ42が保持する制御信号c0は
レジスタ44を“1"に設定すると同時に，アドレス発生器
25で生成した例外割込み処理を行う一連のマイクロプロ
グラムの先頭アドレスe0を信号線203を介してアドレス
回路24に与えてアドレスレジスタ22に供給することによ
り，例外割込み処理を行う一連のマイクロプログラムの
起動準備をする。またクロックサイクルt4でレジスタ42
が保持する制御信号c0はエンコーダ46で例外コードEN
（01）にコード化されてレジスタ47に送られ，保持され
る。
クロックサイクルt5でレジスタ44が保持する制御信号c2
は,Cステージ上でホールドされている分岐先命令ｃをキ
ャンセルし，例外割込み処理を行う一連のマイクロプロ
グラムの先頭アドレスe0に対応するマイクロ命令語を制
御記憶レジスタ23に設定するとともに，このマイクロプ
ログラムの第２ステップアドレスe1をアドレスレジスタ
22に設定する。このとき，レジスタ44が保持する制御信
号c2は，同時にフリップフロップ45をセットする。
は,Cステージ上でホールドされている分岐先命令ｃをキ
ャンセルし，例外割込み処理を行う一連のマイクロプロ
グラムの先頭アドレスe0に対応するマイクロ命令語を制
御記憶レジスタ23に設定するとともに，このマイクロプ
ログラムの第２ステップアドレスe1をアドレスレジスタ
22に設定する。このとき，レジスタ44が保持する制御信
号c2は，同時にフリップフロップ45をセットする。
クロックサイクルt6ではフリップフロップ45はセット状
態となり，以後例外割込み処理を行う一連のマイクロプ
ログラムが起動され，この例外割込み処理を行う一連の
マイクロプログラムはレジスタ47の保持する例外コード
ENを参照して，その内容が01であると例外を検出した分
岐先命令ｃの命令取出しに関する例外割込み処理を行
う。
態となり，以後例外割込み処理を行う一連のマイクロプ
ログラムが起動され，この例外割込み処理を行う一連の
マイクロプログラムはレジスタ47の保持する例外コード
ENを参照して，その内容が01であると例外を検出した分
岐先命令ｃの命令取出しに関する例外割込み処理を行
う。
この第４図および第５図を通して行った例外制御回路４
の動作によって，結果的に分岐命令ｂは完了し，分岐先
命令ｃとこれに後続する全ての命令の実行は抑止された
ことになる。
の動作によって，結果的に分岐命令ｂは完了し，分岐先
命令ｃとこれに後続する全ての命令の実行は抑止された
ことになる。
なお，第６図は第２図，第３図，第４図および第５図を
通して説明したハードウェア，マイクロプログラムの動
きを流れ図にして表現したものである。第６図におい
て,EN＝11とはマスク信号mkがオンの場合に相当する。
したがって，第３図および第５図の処理の流れではEN＝
11の判定をノーで抜け，第４図の処理の流れではEN＝11
の判定をイエスで抜けることになる。この第６図に示し
た処理については，第３図，第４図および第５図に示し
たタイムチャートから明らかなので，その詳しい説明を
省略する。
通して説明したハードウェア，マイクロプログラムの動
きを流れ図にして表現したものである。第６図におい
て,EN＝11とはマスク信号mkがオンの場合に相当する。
したがって，第３図および第５図の処理の流れではEN＝
11の判定をノーで抜け，第４図の処理の流れではEN＝11
の判定をイエスで抜けることになる。この第６図に示し
た処理については，第３図，第４図および第５図に示し
たタイムチャートから明らかなので，その詳しい説明を
省略する。
以上説明したように本発明は，分岐命令自身の分岐アド
レスの例外として割込みを発生するかこの分岐命令の分
岐先命令の命令取出しの例外として割込みを発生するか
を決定するフラグを設けることにより,1つの例外検出手
段で２通りの分岐命令例外割込み処理方式を実現できる
効果と，分岐命令の分岐先命令の命令取出しの例外とし
て割込みを発生する時，例外処理を行う一連のマイクロ
プログラムにこの状態を例外コードとして通知すること
により，一般の例外割込み処理と同じように扱うことが
できるという効果がある。
レスの例外として割込みを発生するかこの分岐命令の分
岐先命令の命令取出しの例外として割込みを発生するか
を決定するフラグを設けることにより,1つの例外検出手
段で２通りの分岐命令例外割込み処理方式を実現できる
効果と，分岐命令の分岐先命令の命令取出しの例外とし
て割込みを発生する時，例外処理を行う一連のマイクロ
プログラムにこの状態を例外コードとして通知すること
により，一般の例外割込み処理と同じように扱うことが
できるという効果がある。
第１図は本発明の一実施例を示す情報処理装置のブロッ
ク図，第２図は第１図に示した情報処理装置の概要図，
第３図，第４図および第５図は第１図に示した情報処理
装置の動作タイミングをそれぞれ示すタイムチャートを
示す図，第６図は本発明の情報処理装置における全体的
な処理を示す流れ図である。 記号の説明:1は命令ユニット,2は制御記憶ユニット,3は
実行ユニット,4は例外制御回路,4Aは例外判別部,4Bは例
外割込み部,11は例外検出部,12は分岐判定部,21は制御
記憶,22はアドレスレジスタ,23は制御記憶レジスタ,24
はアドレス回路,25はアドレス発生器,41,42,43,44はレ
ジスタ,45はフリップフロップ（FF）,46はエンコーダ,4
7はレジスタをそれぞれあらわしている。
ク図，第２図は第１図に示した情報処理装置の概要図，
第３図，第４図および第５図は第１図に示した情報処理
装置の動作タイミングをそれぞれ示すタイムチャートを
示す図，第６図は本発明の情報処理装置における全体的
な処理を示す流れ図である。 記号の説明:1は命令ユニット,2は制御記憶ユニット,3は
実行ユニット,4は例外制御回路,4Aは例外判別部,4Bは例
外割込み部,11は例外検出部,12は分岐判定部,21は制御
記憶,22はアドレスレジスタ,23は制御記憶レジスタ,24
はアドレス回路,25はアドレス発生器,41,42,43,44はレ
ジスタ,45はフリップフロップ（FF）,46はエンコーダ,4
7はレジスタをそれぞれあらわしている。
Claims (1)
- 【請求項１】マイクロプログラム方式で動作し分岐命令
例外割込みを可能とするパイプライン制御の情報処理装
置であって， 一連のソフト命令を逐次実行するときにソフト命令が分
岐命令であるか否かを識別すると共に前記分岐命令の分
岐成功または分岐失敗の判定を行う分岐判定手段と， 最初の命令取出しのアドレス展開時および前記分岐命令
の分岐アドレス展開時に発生する例外を検出する例外検
出手段と， 前記分岐命令の分岐アドレス展開時にこの分岐アドレス
に関する例外を前記例外検出手段で検出しかつ前記分岐
判定手段で分岐成功を判定したときに前記分岐命令の分
岐アドレスの例外として割込みを発生するかこの分岐命
令の分岐先命令の命令取出しの例外として割込みを発生
するかをフラグに基づいて決定する例外判別手段と， この例外判別手段が前記フラグが前記分岐命令の分岐ア
ドレスの例外として割込みを発生するように指示してい
ることを判別したときに特定の例外コードを発生してこ
れをマイクロプログラムが参照しうるレジスタに保持
し，前記分岐命令の実行を抑止して例外割込み処理を行
う一連のマイクロプログラムを起動して前記分岐命令の
例外割込み処理を行わせる機能及び前記例外判別手段が
前記フラグが前記分岐命令の分岐先命令の命令取出しの
例外として割込みを発生するように指示していることを
判別したときに前記特定の例外コードとは異なった別の
特定の例外コードを発生してこれを前記マイクロプログ
ラムが参照しうるレジスタに保持し，前記分岐命令の実
行を完了させた後に前記割込み処理を行う一連のマイク
ロプログラムを記動する機能を持つ例外割込み手段とを
有する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189692A JPH0677235B2 (ja) | 1986-08-14 | 1986-08-14 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189692A JPH0677235B2 (ja) | 1986-08-14 | 1986-08-14 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6346542A JPS6346542A (ja) | 1988-02-27 |
| JPH0677235B2 true JPH0677235B2 (ja) | 1994-09-28 |
Family
ID=16245589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189692A Expired - Lifetime JPH0677235B2 (ja) | 1986-08-14 | 1986-08-14 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677235B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11099853B2 (en) * | 2019-02-15 | 2021-08-24 | International Business Machines Corporation | Digit validation check control in instruction execution |
-
1986
- 1986-08-14 JP JP61189692A patent/JPH0677235B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6346542A (ja) | 1988-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |