JPS62159229A - 命令先取り装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置の命令シーケンスのステップに
含まれる分岐条件判定ステップ実行処理に先立って判定
結果を予測しつつ次の命令の先取りを行なう命令先取り
装置に関する。

（従来の技術〕 従来、分岐ヒストリテーブルを用いて分岐予測を行なう
命令先取り装置としては、例えば特開昭５９−９１５５
０号公報に見られる装置が存在する。この従来装置は分
岐命令のアドレスを指定する情報とその分岐命令の分岐
先アドレスを含む分岐情報とを対にして分岐ヒストリテ
ーブルに登録しておき、命令先取り動作としてキャッシ
ュメモリから命令を取出す時に、先取りする命令のアド
レスが分岐命令のアドレスとして分岐ヒストリテーブル
に登録されているか否かを調べ、登録されていれば対応
する分岐先アドレスを用いて次の命令先取り動作を行な
うよう制御するもので、分岐ヒストリテーブルに登録さ
れた情報が誤っていた場合には、その命令の分岐条件の
判定を行った後に分岐ヒストリテーブルの対応する情報
を更新し、その後に後続の命令の先取りをやり直すよう
構成されている。

〔発明が解決しようとする問題点〕

前記の従来技術においては、頻繁に発生するキヤノンユ
メモリの書換え等によって分岐ヒストリテーブルの内容
が古くなって、キャッシュメモリから取出された命令が
無条件分岐命令であるにもかかわらず、その命令のアド
レスに対応する分岐情報が分岐ヒストリテーブルに登録
されていないか、或いは登録されていても分岐無しく以
下分岐Ｎ０ＧＯと呼ぶ）と登録されていて、分岐Ｎ０Ｇ
Ｏ側に先取り動作が行なわれてしまった場合、その無条
件分岐命令の分岐先アドレスにある後続の正しい命令が
取出されるのは、その無条件分岐命令が分岐条件判定ス
テップを実行した後のこととなり、分岐命令のうちでも
分岐条件判定を要せずに分岐先の命令先取りが可能な無
条件分岐命令の処理の高速化が回れないという欠点があ
る。

本発明はこのような従来の欠点を解消したもので、その
目的は、無条件分岐命令に対する分岐情報が分岐ヒスト
リテーブルに登録されていないか、或いは登録されてい
ても分岐Ｎ０ＧＯと登録されているために誤った命令先
取り動作が行なわれた場合、速やかに正しい後続の命令
先取り動作を行なわせ得るようにすることにある。

〔問題点を解決するための手段〕

本発明の命令先取り装置は、上記目的を達成するために
、情報処理装置における命令先取り装置において、 分岐命令のアドレスを指定する情報と該分岐命令の分岐
先アドレスを含む分岐情報とを対にして複数対記憶する
分岐ヒストリテーブル手段と、命令先取り動作を行なう
際に該命令先取り動作において先取りされる命令のアド
レスを指定する情報が前記分岐ヒストリテーブル手段に
登録されているか否かを調べる第１の点検手段と、前記
命令先取り動作によって先取りされた命令が無条件分岐
命令であるか否かを調べる第２の点検手段と、 前記第１の点検手段による登録の判明に応答して前記分
岐ヒストリテーブル手段から対応する分岐情報を読出し
該分岐情報に従って命令先取り動作をｍＶＥせしめるよ
う制御し、且つ、前記第１および第２の点検手段の結果
に応答して誤った命令先取り動作が行なわれた時には前
記先取りされた命令の分岐条件の判定を待たずに後続の
誤った命令先取り動作を是正せしめるよう制御する命令
先取り制御手段とを備える。

〔作用〕

無条件分岐命令であるのに対応する分岐情報が分岐ヒス
トリテーブル手段に登録されていないか、或いは登録さ
れていても分岐Ｎ０ＧＯとして登録されているため、誤
った命令先取り動作が行なゎれると、第１の点検手段と
第２の点検手段との結果に応答して、命令先取り制御手
段は、先取りされた無条件分岐命令の分岐条件判定ステ
ップの実行を待たずに後続の誤った命令先取り動作を是
正する。

〔実施例〕

次に本発明について図面を参照して詳細に説明する。

第１図を参照すると本発明の一実施例は、命令アドレス
生成回路（Ｉ　Ａ）　４０１　、命令アドレス変換回路
（Ｉ　Ｔ）　４０２　、命令解読回路（ｒＤ）４０３、
オペランドアドレス生成回路（ＯＡ）　４０４　、オペ
ランドアドレス変換回路（ＯＴ）　４０５　、オペ−７
７ド記憶回路を有するオペランド読出し回路（ＱＣ）４
０６、命令実行回路（Ｅ　Ｘ）　４０７　、命令記憶回
路（ＩＣ）４０８、命令バッファ４０９、分岐ヒストリ
テーブル（ＢＨＴ）４１０、命令アドレスレジスタ４１
１、命令アドレス加算回路４１２、分岐情報バッファ４
１３、命令整列回路４１４、分岐情報切換回路４１５、
分岐情報レジスタ４１６，４１７，４１８，４１９，４
２０、選択回路４２１，４２２　、命令先取り制御回路
４２３　、ＯＡＸステージ予測確認回路４２４、ＯＴス
テージ予測確認回路４２５、ＯＣステージ予測確認回路
４２６、ＥＸステージ予測確認回路４２７、命令アドレ
スリカバレジスタ４２８、アドレス生成回路４３０，４
３１，４３２゜比較回路４３３、レジスタ４３４，４３
５　、フリップフロップ４３６，４３７，４３８，４３
９，４４０，４４１から構成されている。

なお、命令先取り制御回路４２３とレジスタ４３５とＯ
Ｔステージ予測確認回路４２５とで命令先取り制御手段
が構成され、命令解読回路４０３が第２の点検手段＊２
を構成し、分岐ヒストリテーブル４１０が分岐ヒストリ
テーブル手段及び第１の点検手段＊１を構成する。

命令記憶回路４０８およびオペランド読出し回路４０６
内のオペランド記憶回路は共に主記憶装置そのものであ
ってもよく、さらに命令記憶回路４０８が主記憶装置の
命令部の一部の写しである命令キャッシュメモリ、前記
オペランド記憶回路が主記憶装置のオペランド部の一部
の写しであるオペランドキャッシュメモリとして構成し
ても良い。

本発明は前述の命令の処理単位に対応した装置構成を必
ずしも有する必要はなく、例えば命令アドレス生成回路
４０１とオペランドアドレス生成回路４０４．命令アド
レス変換回路４０２とオペランドアドレス変換回路４０
５．命令記憶回路４０Ｂとオペランド読出し回路４０６
内の記憶回路が共用されたコンピュータシステムにおい
ても適用され得る。

第１図において、分岐ヒストリテーブル（ＢＨＴ）　４
１０は分岐命令のアドレスを指定する情報と該分岐命令
の実行の予測としての分岐成否フラグ（Ｖ）と分岐先ア
ドレスとを第３図に示すように対にして記憶している。

命令記憶回路４０８に対する命令アドレスレジスタ（Ｅ
ＡＲ）４１１は、命令読出しのリクエストアドレスを保
持して命令の読出し動作を実行する。

さらに命令アドレスレジスタ（ＩＡＲ）４１１は分岐ヒ
ストリテーブル（ＢＨＴ）４１０および命令アドレス加
算回路４１２に信号線１０１を介して接続されている。

レジスタ４１１の内容は分岐ヒストリテーブル（ＢＨＴ
）４１０を索引し、読出されるべき命令のアドレスがそ
れに登録されているか否かを示す信号を信号線１０６に
出力する。登録されていれば対応する分岐先アドレスが
信号線１０５に読出される。登録されていなければ命令
アドレス加算回路４１２により後続の命令語の命令先取
りのためのアドレスが生成される。

命令アドレス加算回路４１２は１回のリクエストで読出
される命令語を８Ｂｙｔｅと仮定したとき単に“ＩＡＲ
＋８”を出力１０７に生成する回路である。命令バッフ
ァ４０９は、命令記憶回路４０８から読出された８Ｂｙ
ｔｅの先取り命令語を蓄積し命令処理部への命令の供給
における待ち行列（Ｑ　ｕｅｕｅ）を形成する。命令整
列回路４１４は、命令バッファ４０９が空のとき信号線
１０２を介して命令記憶回路４０８から読み出される。

８Ｂｙｔｅの命令語に対応して、また命令バッファ４０
９が空でないとき信号線１０３を介して前記命令バッフ
ァに貯えられる８Ｂｙｔｅの命令語に対応してそれぞれ
命令を抽出して信号線１０４を介して命令解読回路４０
３に命令を供給する回路である。

命令解読回路４０３は信号線１０４を介して命令語が与
えられると、その命令語長を信号線１１２を介して分岐
情報レジスタ４１７へ報告するとともに、その命令が分
岐命令（無条件分岐命令１条件分岐命令など分岐動作を
行ない得る命令）であるか否かを信号線１１３を介して
ＯＡＸステージ予測確認回路４２４報告し、さらに、そ
の命令が無条件分岐命令であるか否かと、計数分岐命令
（Ｂｒａｎｃｈ　ｏｎｃｏｕｎｔ命令：以降ＢＣＴ命令
と呼ぶ）であるか否かを信号線１１４を介してレジスタ
４３５ヘセツトする機能を有する。

分岐情報バッファ４．１３は、命令バッファ４０９に格
納される命令語に対して用意されておりその命令語中に
分岐成功と予測された分岐命令が存在すれば、第７図に
示す該分岐命令の分岐情報を格納する回路であり、分岐
命令のアドレスは信号線Ｌｏｔを介して、また分岐情報
としての分岐先アドレスおよびＶビットは分岐ヒストリ
テーブル（ＢＩＴ）４１０から信号＊１０５を介してそ
れぞれセントされ、分岐成功と予測さた分岐命令が存在
長なければ、Ｖビットは０に、命令アドレスは信号線１
０１を介してそれぞれセットされる。

分岐情報切換回路４１５は、命令バッファ４０９が空の
とき信号線１０１および１０５を介して与えられる前記
分岐情報を、そうでないときは分岐情報バッファ４１３
を介して与えられる前記分岐情報をそれぞれ出力する。

レジスタ４１６　、４１７および４１８はそれぞれ分岐
命令の各処理ステージに対応し、第８図に示す分岐情報
を保持する。分岐情報レジスタ４１９　、４２０はその
分岐先アドレス部を該分岐命令の実行によって生成され
る実際の分岐先アドレスに置き換えて保持するレジスタ
である。

アドレス生成回路４３０，４３１，４３２は、それぞれ
分岐情報レジスタ４１７，４１８，４２０に保持される
分岐命令のアドレスと、該分岐命令自身の命令語長とを
加算して分岐Ｎ０ＧＯ側の命令の命令アドレスを生成す
る。

オペランドアドレス生成回路４０４は、命令の指定する
オペランドアドレスを生成するとともに、命令がＢＣＴ
命令である場合、そのＢＣＴ命令によって指定された汎
用レジスタの保持する計数動作を行なうための値を信号
線１２０を介して比較回路４３３へ出力する機能を有す
る。

ＯＡステージ予測確認回路４２４は、命令解読回路４０
３で解読した命令が分岐命令でないのに、対応する分岐
情報が分岐ヒストリテーブルから読出されたか否かを検
出する回路であり、信号線１１３を介して命令の解読結
果を、信号線１１５を介して分岐情報レジスタ４１６の
保持するＶピントをそれぞれ受取り、分岐命令でないの
にＶビットが１である時にはＯＡステージ予測失敗信号
を信号線１２１を介して命令先取り制御回路４２３とフ
リップフロップ４３６へ出力する。

比較回路４３３は、信号線１２０を介して与えられる計
数値と値“ｌ゛を比較し、計数値が１であれば計数値１
信号を信号線１２３を介してＯＴステージ予測ＩＩ認回
路４２５へ出力する。

ＯＴステージ予測確認回路４２５は、ＯＡステージ予測
確認回路４２４の出力するＯＡステージ予測失敗信号を
保持するフリップフロップ４３６の出力。

命令が無条件分岐命令であるかＢＣＴ命令であるかを保
持するレジスタ４３５の出力、比較回路４３３の出力す
る計数値１信号、および分岐情報レジスタ４１８の保持
するＶピントより、無条件分岐命令なのに対応する分岐
情報のＶビットが０である時、およびＢＣＴ命令で且つ
計数値１信号が出力されない即ち分岐を行なう時なのに
対応する分岐情報のＶビットが０である時には、信号線
１２９を介して命令先取り制御回路４２３へＯＴステー
ジ予測失敗信号を、信号線１３０を介してフリ７プフロ
ツプ４３７へＯＴステージＢＨＴ更新指示信号を、信号
線１３１を介してフリップフロップ４３８と選択回路４
２１へＯＴステージＧｏ先取り指示信号をそれぞれ出力
し、ＢＣＴ命令で且つ計数値ｌ信号が出力された、即ち
、分岐を行なわない時なのに対応する分岐情報のＶビッ
トが１である時には、信号線１２９と信号線１３０へそ
れぞれＯＴステージ予測失敗信号とＯＴステージＢＨＴ
更新指示信号を出力する。

選択回路４２１は、ＯＴステージ予測確認回路４２５の
出力するＯＴステージＧｏ先取り指示信号が１である時
は命令アドレス変換回路４０２の出力する分岐先アドレ
スを、０である時はアドレス生成回路４３１の出力する
分岐Ｎ０ＧＯ側のアドレスを選択する。

ＯＣステージ予測確認回路４２６は、ＯＴステージＢＨ
Ｔ更新指示信号を保持するフリップフロップ４３７の出
力、ＯＴステージＧＯ先取り指示体号令保持するフリツ
ブフロップ４３日の出力、命令アドレス変換回路４０２
の出力する分岐先アドレス。

及び分岐情報レジスタ４１８の保持する予測された分岐
先アドレスとＶビットより、Ｖビットが１で分岐Ｇｏと
予測され、実際の分岐先アドレスと予測された分岐先ア
ドレスが異なっていて更にＯＴステージ以前で予測の失
敗が検出されていない時には、信号線１４０を介して○
Ｃステージ予測失敗信号を命令先取り制御回路４２３へ
、信号線１５６を介してフリップフロップ４３９へＯＣ
ステージＢＨＴ更新指示信号を、信号線１４１を介して
フリップフロップ４４０へＯＣステージＧｏ先取り指示
信号をそれぞれ出力する。

ＥＸステージ予測確認回路４２７は、○ＣステージＢＨ
Ｔ更新指示信号を保持するフリ７ブフロツプ４３９の出
力、ｏＣステージＧＯ先取り指示信号を保持するフリッ
プフロップ４４０の出力９分岐情報レジスタ４１９の保
持するＶビット、及び命令実行回路４０７の出力する分
岐成否信号より、実際の分岐成否とＶビットが異なり、
且つ、ｏＣステージ以前の予測失敗の検出にともなう先
取りのやり直しが行なわれていない時には、信号線１４
７を介して命令先取り制御回路４２３へＥＸステージ予
測失敗信号を、また、信号線１４８を介して同じく命令
先取り制御回路４２３とフリップフロップ４４１へＥＸ
ステージＢＨＴ更新指示信号を出力する。

選択回路４２２は分岐成否信号線１４９の状態に応答し
て該信号線の状態が分岐Ｇｏを示すとき、信号！１５２
を介して与えられる分岐情報レジスタ４２０の保持する
分岐先アドレスを選択し、分岐Ｎ０Ｇ０を示す時には信
号線１５３を介して与えられるアドレス生成回路４３２
の出力を選択し、その出力を信号線１５５を介してレジ
スタ４３４と命令アドレスリカバレジスタ４２８へ供給
する。

レジスタ４３４は、分岐予測が失敗した時に、分岐ヒス
トリテーブル（ＢＨＴ）４１０を更新するためのもので
あり、命令アドレスリカバレジスタ４２８は命令アドレ
スレジスタ　（ＩＡＲ）４１１に分岐ヒストリテーブル
４１０の内容を更新するためのライトアドレスがセット
された後に命令先取りのための新たなアドレスを供給す
るためのものである。

命令先取り制御回路４２３は、信号線１２１，１２９，
１４０゜１４７を介してそれぞれ与えられるＯＡ、ＯＴ
、ＯＣ，ＥＸ各ステージの予測失敗信号、及び信号線１
４日を介して与えられるＥＸステージＢＨＴ更新指示信
号に基づいて、命令アドレスレジスタ　（ｒＡＲ）４１
１の入力と、命令アドレスリカバレジスタ４２６の入力
とを制御する回路である。

第１６図を参照すると、第１図に示す本発明の実施例に
おける命令の処理は、次の８つの処理単位に分けられる
。

ｆｌｌｌＡステージ：実行すべき命令アドレス（論理ア
ドレス）が生成される。

（２１１７ステージ：生成された命令アドレスのアドレ
ス変換が行なわれる。

＋３１ｒｃステージ：変換された命令の実アドレスで記
憶装置から命令が続出さ れる。

（４１１Ｄステージ：続出された命令が解読される。

（５１０Ａステージ：解読された命令のオペランドアド
レス（論理アドレス）が 生成される。

＋６１０７ステージ：生成されたオペランドアドレスの
アドレス変換が行なわれ る。

＋７１０Ｃステージ：変換されたオペランドの実アドレ
スで記憶装置からオペラ ンドが続出される。

＋８１ＥＸステージ：命令が実行される。

上述のＩＴステージ及びＯＴステージのアドレス変換に
おいてアドレス変換バッファを設は必要な変換テーブル
が該アドレス変換バッファに存在すれば上記アドレス変
換処理は高速に実行し得る。

また、上述のＩＣステージおよびｏＣステージの命令お
よびオペランドの読出し動作において主記憶装置のデー
タの一部の写しを保持するキャッシュメモリを設は必要
な命令およびオペランドが該キャッシュメモリに存在す
ればＩＣステージおよびｏＣステージの処理は高速に行
ない得る。

上述のビＬ　ＯＴおよびＩＣ，ＱＣの各ステージの高速
処理が可能なとき、複数の命令の処理の流れを無駄なく
実行する８段のパイプライン制御が可能である。

次に分岐ヒストリテーブル（ＢＨＴ）　４１０　、　Ｏ
Ａ、ＯＴ、ＱＣ，ＥＸ各ステージの予測確認回路４２４
．４２５，４２６，４２７および命令先取り制御回路４
２３のブロック図とタイムチャートを参照しながら本実
施例の動作を詳細に説明する。

第２図を参照すると分岐ヒストリテーブル（ＢＨＴ）４
１０は、ディレクトリ記憶部５０１、データ記憶部５０
２、テスト回路５０３，５０４，５０５，５０６　、プ
ライオリティ回路５０７、レベル選択回路５０８、およ
びオア回路５０９を備えている。記憶部５０１および５
０２は、１回のリクエストに対して命令記憶回路４０８
から読出される命令語の単位をブロックの単位とし、セ
ット数ｍ、レベル数ｎの記憶部である。

第３図を参照すると、記憶部５０１には分岐命令の命令
アドレスの一部とその内容が有効か否かを示すＶビット
が格納され、記憶部５０２には分岐先アドレスの実アド
レスが格納されている。前記Ｖビットは対応する分岐ヒ
ストリテーブル（ＢＨＴ）４１０のワードの有効性を示
すと同時に該分岐命令の実行の予測としての分岐成否フ
ラグの機能を有する。

この分岐ヒストリテーブル（ＢＨＴ）４１０への索引は
以下のようなセットアソシアティブ法によって行なわれ
る。

第２図に示されるテスト回路５０３，５０４，５０５及
び５０６はテーブル４１０の各レベルに対応して命令ア
ドレスレジスタ（ＩＡＲ）４１１に保持されるリクエス
トアドレスが各レベルのＢＨＴ−ＡＡｉ　　（ｉはレベ
ルに対応するサフィクスを示す）に登録されているか否
かを示す信号を信号線１１３０．１１３１゜１１３２、
１１３３に出力する。第４図を参照すると、テスト回路
５０３，５０４．５０５および５０６のそれぞれは、−
数回路７０１および大小比較回路７０２から構成されて
いる。

前記−数回路７０１では、命令アドレスレジスタ（ＩＡ
Ｒ）４１１に保持されるリクエストアドレスの一部ＩＡ
ＲＣ：　４−１７）をセットアドレスとして続出された
記憶部５０１の各レベルの内容と前記レジスタ４１１の
内容ＩＡＲ（：　４−１７）とが比較され、等しいアド
レスが存在するか否かを検出する。−数回路７０１の出
力により命令アドレスレジスタ（ＩＡＲ）４１１に保持
されるリクエストアドレスで読出されるべき命令語の８
Ｂｙｔｅブロツク中にすでに分岐ヒストリテーブル（Ｂ
ＨＴ）４１０に登録された分岐命令が存在するか否かが
判明する。しかしリクエストアドレスとそれが続出すべ
き分岐命令との対応をとるには上記一致検出のみでは不
十分である。第５図を参照すると、１回のリクエストで
読出される８Ｂｙｔｅの命令語のブロック中に２Ｂｙｔ
ｅ命令ＢＣＯ，Ａ、ＢＣＩ。

ＢＯ２の４個の命令が存在する。命令ＢＣＯ，ＢＣｌ、
ＢＯ２が共に分岐成功と予測された分岐命令であるとき
には、各々の分岐命令は共にそのアドレスの一部が記憶
部（ＢＨＴ−ＡＡ）５０１に登録される。このとき他の
分岐命令から命令Ａに分岐して命令Ａのアドレス＜Ａ＞
が前記命令語のブロックを読出すためのリクエストアド
レスとして命令アドレスレジスタ（ＩＡＲ）４１１に保
持されるときには、分岐ヒストリテーブル（ＢＨＴ）４
１０から読出されるべき分岐命令の情報は命令の実行の
経路から分岐命令ＢＣＩの情報でなければならない。

従って前記レジスタ（ＩＡＲ）４１１に保持されるリク
エストアドレスと前記記憶部（ＢＨＴ−ＡＡ　ｉ　）　
５０１に保持される分岐命令のアドレスとの関係が上記
の一致条件とともに次式の関係が成立するとき、対応す
るレベルのＢＨＴ−ＨＩＴｉ信号が生成される。なお、
この信号は線１３０〜１３３を介してオア回路５０９に
与えられ、該ＢＨＴ−ＨＩＴｉ信号のオア信号が線１０
６を介して出力され分岐予測信号（ＢＨＴ−ＨＩＴ信号
）となる。

ＢＨＴ　　　−ＨＩＴｉ　　　−（ＩＡＲ（＝４−１７
）　　　＝　　　ＢＩＴ−ＡＡｉ（：４−１７）　１ ｎ　（ＩＡＲ（：２９．３０）　≦ＢＩＩＴ−ＡＡｉ（
：２９，３０）　） ｎ　ＢＩＩＴ−ＡＡｉ（Ｖ） 再び第４図を参照すると、前記大小比較回路７０２は、
この条件を実現する回路である。

さらに前記信号ＢＨＴ−ＨＩＴｉの条件が２個以上のレ
ベルにおいて成立したとき記憶部５０１の対応するレベ
ル（ＢＨＴ−ＡＡｉ）に保持される分岐命令のアドレス
の８Ｂｙｔｅブロツク内アドレスＢＨＴ−ＡＡ　ｉ　　
（：２９．３０）の値の最も小さいレベルが選択される
必要がある。再び第５図を参照すると、命令ＢＣＩおよ
びＢＯ２の分岐命令関係情報が格納される分岐ヒストリ
テーブル４１０のレベルで前記信号ＢＨＴ−ＨＩＴｉ条
件が共に成立する。このとき命令の実行の経路から命令
ＢＣ１に対するレベルが選択される必要がある。

前記プライオリティ回路５０７は、前記信号ＢＨＴ　　
ＨＩＴｉの２個以上の成立に対するものであり、この出
力により記憶部ＢＨＴ−ＤＡ５０２のセットアドレスＩ
　Ａ　Ｒ（：　１８−２８）で示されるエントリの分岐
先アドレスがレベル選択回路５０８を介して続出される
。

第６図を参照すると、前記プライオリティ回路５０７は
アンド回路６０１〜６０４およびオア回路６０５〜６０
８から構成されている。アンド回路６０１〜６０４はｆ
ｉ＋１個並列個並置されている。前記第２図におけるレ
ベル選択回路５０８のｎ個のレベルの選択信号は第６図
における信号■。、Ｖ、、Ｖ！、Ｖ。

により以下のように与えられる。

Ｖ、（７）とき　　　　　　　　ＶＯＬＩｌ、　Ｖ（Ｉ
ＬＬ、　”’、　ＶａＬ、ｌＶ、・Ｖ、（７）とき　　
　　　Ｖルｏ、　Ｖル＋、・・・、　Ｖ＋ＬＩＩＶｏ　
’　Ｖ＋　・Ｖｚ（Ｄとき　　　　ｖ、ｔ、、、　Ｖ、
Ｌ、、・、　ｖ、ｔ、ｆｉＶｏ　’　Ｖ＋　’　Ｖｚ　
・Ｖｓ）とき　ＶｓＬｏ、　ＩＪＪ、、−、ＶｓＬ１１
以上のようにして第２図におけるレベル選択回路５０８
から読出された分岐情報は第１図の命令記憶回路４０８
から読出される命令と対応づけることが可能である。

第９図には、命令記憶回路４０８における命令と分岐ヒ
ストリテーブル（ＢＨＴ）４１０における分岐情報の上
記対応関係が示されている。命令の実行順序が命令ＡＯ
，分岐命令ＢＣＯ，Ｂｌ、ＢＣ１、Ｂ２．Ｂ３．ＢＣ２
，Ｃ１，Ｃ２・・・と予測された場合である。なお、＜
Ａ＞はＡ命令のアドレスを、ＢＣｊは分岐命令をそれぞ
れ示す。

第１０図を参照すると、第９図に示した分岐ヒストリテ
ーブル（ＢＨＴ）４１０による命令先取り動作は次のよ
うにされる。リクエストアドレスの命令アドレスレジス
タ４１１のセットに応答して命令記憶回路４０８から命
令語が続出され、これと同時にテーブル（ＢＨＴ）４１
０が索引される。信号線１０６を介してＢＨＴ−ＨＩＴ
種信号出力されると記憶部ＢＨＴ−ＤＡ５０２の分岐先
アドレス〈Ｂ１〉がアドレスレジスタ４１１にセントさ
れ、次の命令先取りが行なわれる。前記信号線１０６を
介してＢＨＴ−ＨＩＴ信号が出力されないときには命令
アドレス加算回路４１２に命令Ａの８バイト境界アドレ
ス（Ａ＞が与えられ、「８」加算されたアドレスが出力
され、次の命令先取りが逐次行なわれる。

以上の命令の先取りに従えば命令記憶回路４０８から読
出される命令語は、テーブル（ＢＨＴ）４１０の内容に
よる予測に従って順次読出され、命令バッファ４０９に
は予測された命令の実行順に格納することが可能である
。

このときたとえ信号ＢＨＴ−ＨＩＴが出力されても分岐
予測方向と反対側の命令先取り動作を一部付なわせしめ
た後に分岐予測方向の命令先取り動作を行なってもよい
。

以上のようにして命令先取りされた命令が分岐命令で第
１図の命令整列回路４１４により命令解読回路４０３に
導かれたとき同時に該分岐命令に対応する分岐情報が最
初の分岐情報レジスタ４１６　　（ＱＲＯ）にセットさ
れる。

以降前記分岐命令の処理の進行に伴い、前記分岐情報が
順次第２．第３．第４．第５の分岐情報レジスタ（ＱＲ
１）　４１７．　（ＱＲ２）　４１８．　（ＱＲ３）４
１９、　（ＱＲ４）　４２０　ヘと転送される。そして
ＯＡ。

ＯＴ、○Ｃ，ＥＸ各ステージの予測確認回路４２４゜４
２５．４２６，４２７によって該分岐命令の実際の実行
処理結果と対応する前記分岐情報とが各ステージ毎にチ
ェックされる。

第１１図を参照すると、前記○Ａステージ予測確認回路
４２４は、フリップフロップ１１０１．１１０２．ノッ
ト回路１１０３．およびアンド回路１１０４から構成さ
れている。フリップフロップ１１０１．１１０２にはそ
れぞれ信号線１１３を介して命令解読回路４０３の出力
する分岐命令を示す信号と、信号線１１５を介して分岐
情報レジス゛タ　（ＱＲＯ）４１６の保持するｖビット
とがセットされる。ノット回路１１０３とアンド回路１
１０４とによって、フリップフロップ１１ｏ１の出力が
０″で且つフリップフロップ１１０２の出力が“１”で
ある時、即ち命令を解読した結果、分岐命令ではない命
令なのに対応する分岐情報が存在し、その分岐情報に従
って命令先取りが行なわれた時には、信号線１２１にＯ
Ａステージ予測失敗信号を出力する。

第１２図を参照すると、前記ＯＴステージ予測確認回路
４２５は、フリップフロップ１２０１．１２０２．１２
０３゜１２０４と真偽回路１２０６．１２０７と、アン
ド回路１２０８゜１２０９、１２１０．およびオア回路
１２１１．１２１２．１２１３とから構成されている。

フリップフロップ１２０１．１２０２には、レジスタ４
３５の保持する無条件ブランチ命令を示すビットと、Ｂ
ＣＴ命令を示すビットが信号線１２２を介してそれぞれ
セントされ、フリップフロップ１２０３には信号線１２
３を介して比較回路４３３の出力する計数値１信号がセ
ットされ、フリップフロップ１２０４には分岐情報レジ
スタ（ＱＲＩ）の保持するＶビットが信号線１２６を介
してセットされ、オア回路１２１３には信号線１４４を
介してＯＡステージ予測確認回路４２４が出力し且つフ
リップフロップ４３６に保持されたＯＡステージ予測失
敗信号の出力が与えられる。真偽回路１２０６．１２０
？、アンド回路１２０Ｂ、　１２０９．１２１０によっ
てフリップフロップ１２０１．１２０４の出力がそれぞ
れ“１１．“０”すなわち無条件ブランチ命令であるの
に対応する分岐情報が存在しなくて分岐ＧＯ側への命令
先取りが行なわれなかったときには、アンド回路１２０
８の出力が１゛になり、フリップフロップ１２０２．１
２０３゜１２０４の出力がそれぞれ“１”、“０”、“
０”である時すなわちＢＣＴ命令であってそのＢＣＴ命
令で指定された汎用レジスタの保持する計数値が“ｌ”
ではなくて分岐を行なうＢＣＴ命令であるのに対応する
分岐命令が存在しな（て分岐ＧＯ側への先取り動作が行
なわれなかった時にはアンド回路１２０９の出力が１”
になり、フリップフロップ１２０２．１２０３．１２０
４の出力が全て１１”の時すなわちＢＣＴ命令であって
そのＢＣＴ命令で指定された汎用レジスタの保持する計
数値が“１”であって、分岐を行なわないＢＣＴ命令で
あるのに対応する分岐情報が存在して分岐ＧＯ側へ命令
先取り動作が行なわれた時にはアンド回路１２１０の出
力が“ｌ”になる。更に、オア回路１２１１，１２１２
．１２１３によって無条件分岐命令あるいは分岐を行な
うＢＣＴ命令なのに分岐Ｇｏ側への命令先取りが行なわ
れなかった時には、ＯＴステージＧＯ先取り指示信号が
信号線１３１に、ＯＴステージ予測失敗信号が信号線１
２９に、ＯＴステージＢＨＴ更新指示信号が信号線１３
０にそれぞれ出力される。又、分岐を行なわないＢＣＴ
命令なのに分岐ＧＯ側への命令先取りが行なわれた時に
は、ＯＴステージ予測失敗信号とＯＴステージＢＨＴ更
新指示信号とが出力される。なお、ＯＴステージＢＩＴ
更新指示信号は、ＯＡステージで予測の失敗が検出され
、ＯＡステージ予測確認回路４２４より、ＯＡステージ
予測失敗信号がフリップフロップ４３６にセットされ、
その出力が信号線１４４を介して与えられた時にも出力
される。

第１３図を参照すると前記ＯＣステージ予測確認回路４
２６は、レジスタ１３０１．１３０２．フリツブフロッ
プ１３０３．不一致を検出する比較回路１３０６．真偽
回路１３０７　、アンド回路１３０８およびオア回路１
３０９．１３１０より構成されている。レジスタ１３０
１には、命令アドレス変換回路４０２より信号線１３３
を介して与えられる分岐命令の命令語より実際に求めら
れた分岐先アドレスがセットされ、同じくレジスタ１３
０２には、分岐情報レジスタ（ＱＲ２）４１８より信号
線１３７を介して与えられる予測された分岐先アドレス
がセットされる。フリップフロップ１３０３には同じ（
分岐情報レジスタ　（ＱＲ２）４１Ｂの保持するｖビッ
トがセントされ、真偽回路１３０７とオア回路１３１０
には、ＯＴステージ予測確認回路４２５が出力したＯＴ
ステージＢＨＴ更新指示信号と、ＯＴステージＧｏ先取
り指示信号を受けたフリップフロップ４３７，４３８の
出力が、それぞれ信号線１５７と１５８を介して与えら
れる。比較回路１３０６と真偽回路１３０７およびアン
ド回路１３０８によって、比較回路１３０６、フリップ
フロップ１３０３の出力、信号線１５７がそれぞれ１”
１　“１”、“Ｏ″、即ち、分岐ヒストリテーブルに対
応する分岐情報が存在し、その分岐情報に従って後続の
命令先取りが行なわれたその命令について、ＯＡ、ＯＴ
ステージの予測確認回路で予測の失敗が検出されていな
くて、なお且つ、予測された分岐先アドレスが実際の分
岐先アドレスと異なっていた時には、アンド回路１３０
８の出力が“１″になりＯＣステージ予測失敗信号が信
号線１４０に出力される。同時にオア回路１３０９．１
３１０によってＯＣステージＢＨＴ更新指示信号とＯＣ
ステージＧＯ先取り指示信号がそれぞれ信号線１５６と
１４１上に出力される。又、ｏＣステージＢＨＴ更新指
示信号とＯＣステージＧｏ更新指示信号は、それぞれＯ
Ｔステージ予測確認回路４２５より出力されるＯＴステ
ージＢＨＴ更新指示信号とＯＴステージＧＯ先取り指示
信号とを受けたフリップフロップ４３７．４３８の出力
が“１”となった時にも出力される。

第１４図を参照すると、前記ＥＸステージ予測確認回路
４２７は、フリップフロップ１４０１．真偽回路１４０
２、１４０３．１４０４．論理積の否定を求めるナンド
回路１４０５．１４０６．アンド回路１４０７．１４０
８．及びオア回路１４０９から構成されている。真偽回
路１４０２には、信号線１４９を介して命令実行回路４
０７の出力する分岐成否信号が与えられ、フリップフロ
ップ１４０１には、分岐情報レジスタ　（ＱＲ３）４１
９の保持するＶビットがセントされ、ナンド回路１４０
５．１４０６およびオア回路１４０９につながる信号線
１５９には、０Ｃステ一ジＢＨＴ更新指示信号を受けた
フリップフロ・７ブ４３９の出力が与えられ、真偽回路
１４０４には、ＯＣステージＧｏ先取り指示信号を受け
たフリップフロップ４４０の出力が信号線１６０を介し
て与えられる。前記の真偽回路１４０２．１４０３．１
４０４．ナンド回路１４０５．１４０６．アンド回路１
４０７．１４０８によって、信号線１４９の分岐成否信
号、フ’Ｊ　ｙプフロップ１４０１の出力、信号線１５
９．信号線１６０がそれぞれ“ｌ”、“０”、“１”、
“１”、即ち、予測に従って後続の命令の先取りを分岐
Ｎ０ＧＯ側へ行なったその命令は、実際には分岐ＧＯで
あり、分岐成否信号が出力され、更にＯＣステージまで
にその命令についての予測の失敗が検出されておらず或
いは検出されていてもＧｏ側への先取り指示が出力され
ていないときのみ、アンド回路１４０７の出力が“１”
になり、同様に信号線１４９．フリップフロップ１４０
１の出力、信号線１５９．１６０がそれぞれ０”、“１
′、“１”、“θ″、すなわち、分岐Ｇｏと予測され、
分岐ＧＯ側へ後続の命令先取りを行なった命令が実際に
は分岐Ｎ０ＧＯであり、分岐成否信号が出力されなくて
且つＯＣステージまでにその命令についての予測の失敗
が検出されていないか或いは検出されていても同時にＧ
ｏ側への先取り指示が出ている場合のみ、アンド回路１
４０８の出力が“１″になる。更にオア回路１４０９に
よって、ＯＣステージまでに予測の失敗が検出されてい
るか或いは分岐Ｇｏと予測された命令が実際には分岐Ｎ
ｏｔ：、Ｏであり且つＯＣステージまでに分岐Ｎ０ＧＯ
側への先取り指示が出力されていない時、および分岐Ｎ
０ＧＯと予測された命令が実際には分岐Ｇｏであり且つ
ＯＣステージまでに分岐ＧＯ側への先取り指示が出力さ
れていない時に、ＥＸステージＢＨＴ更新指示信号が信
号ｍ１４８に出力される。

第１５図を参照すると、前記命令先取り制御回路４２３
は、フリップフロップ１５０１．真偽回路１５０２゜１
５０３、１５０４．１５０５．１５０６．１５０７．ア
ンド回路１５０８．１５０９゜１５１０、１５１１．１
５１２．１５１３．１５１４．１５１５．１５１６．１
５１７．１５１８とから構成されている。この命令先取
り制御回路４２３は、ＯＡ、ＯＴ、ＱＣ，ＥＸの各ステ
ージの予測確認回路より出力される予測失敗信号と、Ｅ
Ｘステージ予測確認回路４２７の出力するＥＸステージ
ＢＨＴ更新指示信号、並びに分岐ヒストリテーブル４１
０の出力するＢＩＴ−ＨＩＴ信号に基づいて、命令アド
レスレジスタ４１１の前段にあるセレクタおよび命令ア
ドレスリカバレジスフ４２８の前段にあるセレクタの選
択指示信号を出力する。

命令先取り制御回路４２３の入力信号が全て“０”の時
には、命令アドレスレジスタ４１１の入力セレクタは信
号線１０７上の命令アドレス加算回路４１２の出力する
＋８された命令アドレスを選択するよう制御され、次の
マシンサイクルには、命令アドレスレジスフ４１１には
選択された命令アドレス＋８がセントされる。信号線１
４８．１４７を介してＥＸステージ予測確認回路４２７
よりＥＸステージＢＨＴ更新指示信号とＥＸステージ予
測失敗信号とが与えられると、命令アドレスリカバレジ
スタ４２８には命令実行回路４０７の出力する分岐成否
信号によって制御される選択回路４２２の出力、即ち実
際の分岐判定を行なった結果分岐ＧＯであれば分岐情報
レジスタ　（ＱＲ４）の保持する実際に命令語の指示に
より求められた分岐先アドレスが、又、命令実行回路４
０７の分岐判定の結果分岐Ｎ０ＧＯであれば、アドレス
生成回路４３３の出力する分岐Ｎ０ＧＯ側のアドレスが
、いずれの場合も信号線１５５を介してセントされ、同
時に命令アドレスレジスタ４１１には分岐情報レジスタ
　（ＱＲ４）の保持する分岐命令自身のアドレスが信号
ｖＡ１５１を介してセントされる。更にその１マシンサ
イクル後には、命令先取り制御回路４２３は、入力信号
が全て“０”であれば、ＥＸステージＢＨＴ更新指示信
号を１マシンサイクル保持するフリップフロップ１５０
１の出力によって、命令アドレスレジスタ４１１には、
１マシンサイクル前に命令アドレスリカバレジスタ４２
８にセットされた実際の分岐判定結果による次に実行す
べき命令のアドレスが信号線１６２を介してセットされ
るよう制御する。

信号線１４７のＥＸステージ予測失敗信号が“０”の時
、信号線１４０を介してＯＣステージ予測確認回路４２
６よりＯＣステージ予測失敗信号が与えられると、命令
先取り制御回路４２３は、命令アドレスレジスタ４１１
に、分岐情報レジスタ　（ＱＲ３）４１９の保持するＯ
Ｃステージにある命令の命令語より求めた分岐ＧＯ側の
アドレスを信号線１４３を介してセットするよう制御す
る。この時、同時にＥＸステージＢＨＴ更新指示信号も
与えられれば、分岐情報レジスタ　（ＱＲ３）４１９の
保持するＯＣステージにある命令の分岐先アドレスは命
令アドレスリカバレジスタ４２８にセットされ、かわり
に命令アドレスレジスタ４１１には分岐情報レジスタ（
ＱＲ４）４２０の保持するＥＸステージにある命令の命
令アドレスがセットされ、その１マシンサイクル後には
、命令先取り制御回路４２３の全ての入力が“０°であ
れば命令アドレスリカバレジスタ４２８に１マシンサイ
クル前にセットされた、１マシンサイクル前にはＯＣス
テージにあった命令の実際の分岐ＧＯ側のアドレスが命
令アドレスレジスタ４１１にセットされるよう制御する
。

信号線１４７．１４０のＥＸ、００両ステージの予測失
敗信号がともに“Ｏ”の時、信号線１２９を介してＯＴ
ステージ予測確認回路４２５よりＯＴＸステージ予測失
敗信号与えられると、命令先取り制御回路４２３は、選
択回路４２１の出力すなわちＯＴステージにある命令が
無条件分岐命令か、実際には分岐を行なうＢＣＴ命令で
あって対応する分岐情報が分岐ヒストリテーブルに存在
しなくて分岐Ｎ０ＧＯ側に先取りが行なわれた時には、
命令アドレス変換回路４０２の出力する分岐ＧＯ側のア
ドレスが、又実際には分岐を行なわないＢＣＴ命令であ
って対応する分岐情報が分岐ヒストリテーブルより読出
されて分岐ＧＯ側へ後続の命令先取りが行なわれた時に
はアドレス生成回路４３１の出力する分岐Ｎ０ＧＯ側の
アドレスが、いずれもＯＴステージ予測確認回路４２５
が信号線１３１を介して出力するＯＴステージＧＯ先取
り指示信号の制御によって選択回路４２１で選択された
その結果を信号線１３９を介して命令アドレスレジスタ
４１１にセントするよう制御する。この時、同時にＥＸ
ステージＢ　Ｉ　Ｔ更新指示信号も与えられれば、選択
回路４２１の出力は、命令アドレスリカバレジスタ４２
８にセットされ、かわりに命令アドレスレジスタ４１１
には分岐情報レジスタ　（ＱＲ４）４２０の保持するＥ
Ｘステージにある命令の命令アドレスが信号線１５１を
介してセットされ、その１マシンサイクル後には、命令
先取り制御回路４２３の全ての入力が“０”であれば、
命令アドレスリカバレジスタ４２８に１マシンサイクル
前にセットされた、１マシンサイクル前にはＯＴステー
ジにあった無条件分岐命令かＢＣＴ命令の後続の命令の
先取りやり直しのためのアドレスが信号線１６２を介し
て命令アドレスレジスタ４１１にセットされるよう制御
する。

信号線１４７，１４０，１２９　（７）ＥＸ、　ＱＣ，
０Ｔ１７）各ステージの予測失敗信号が“０”の時、信
号線１２１を介してＯＡステージ予測確認回路４２４よ
りＯＡステージ予測失敗信号が与えられると、命令先取
り制御回路４２３は、アドレス生成回路４３０が出力す
るＯＡステージにある命令の分岐Ｎ０ＧＯ側の命令アド
レスを信号線１２８を介して命令アドレスレジスタ４１
１にセットするよう制御する。この時同時に、ＥＸステ
ージＢＨＴ更新指示信号が与えられれば、アドレス生成
回路４３０の出力は命令アドレスリカバレジスタ４２８
にセントされ、命令アドレスレジスタ４１１には、かわ
りに分岐情報レジスタ　（ＱＲ４）４２０の保持するＥ
Ｘステージにある命令の命令アドレスが信号線１５１を
介してセットされ、その１マシンサイクル後には、命令
先取り制御回路４２３の全ての入力が“０”であれば、
ｌマシンサイクル前に命令アドレスリカバレジスタにセ
ットされたアドレスが信号線１６２を介して命令アドレ
スレジスタ４１１にセットされるよう制御する。

信号線１４７．１４０．１２９．１２１のＥＸ、　ＱＣ
，ＯＴ。

ＯＡの各ステージの予測失敗信号が全て“０°の時、信
号線１０６を介して分岐ヒストリテーブル４１０よりＢ
ＨＴ−ＨＩＴ信号が与えられると、命令先取り制御回路
４２３は、分岐ヒストリテーブル４１０の出力するＩＣ
ステージにある命令の予測された分岐アドレスを信号線
１０５を介して命令アドレスレジスタ４１１にセントす
るよう制御する。この時、同時にＥＸステージＢＨＴ更
新指示信号も与えられると、信号線１０５の分岐ヒスト
リテーブル４１０より読出された分岐先アドレスは、命
令アドレスリカバレジスタ４２８にセットされ、命令ア
ドレスレジスタ４１１には、かわりにＥＸステージにあ
る命令の命令アドレスが分岐情報レジスタ（ＱＲ４）４
２０より信号線１５１を介してセントされ、その１マシ
ンサイクル後には、命令先取り制御回路４２３の全ての
入力が“Ｏ”であれば１マシンサイクル前にセットされ
た命令アドレスリカバレジスタ４２８の内容が命令アド
レスレジスタ４１１　にセントされるよう制御する。

信号線１４７．１４０．１２９．１２１のＥＸ、ＱＣ，
ＯＴ。

ＯＡ各ステージの予測失敗信号および信号線１０６のＢ
ＨＴ−ＨＩＴ信号が全て０”の時に信号線１４８を介し
てＥＸステージ予測確認回路４２７よりＥＸステージＢ
ＨＴ更新指示信号が与えられると、命令先取り制御回路
４２３は、命令アドレスリカバレジスタ４２８に信号ｖ
Ａ１０７を介して命令アドレス加算回路４１２の出力を
セットし、命令アドレスレジスタ４１１にはＥＸステー
ジにある命令の命令アドレスを分岐情報レジスタ（ＱＲ
４）４２０より信号線１５１を介してセットし、その１
マシンサイクル後には、命令先取り制御回路４２３の全
ての入力が′０”であれば、１マシンサイクル前に命令
アドレスリカバレジスタ４２８にセットされたアドレス
を命令アドレスレジスタ４１１にセットするよう制御す
る。

次に第１図およびタイムチャートを参照しながら本実施
例の動作を詳細に説明する。

第１７図は、分岐命令ではない命令Ａ１のアドレスを分
岐命令のアドレスとして指定する誤った分岐情報が分岐
ヒストリテーブル４１０に存在し、命令先取り制御回路
４２３が誤った分岐情報に従って命令ＡＩの後続の命令
として命令ＣＩを取出して実行している動作を示すタイ
ムチャートである。

第１図および第１７図を参照すると、マシンサイクルＯ
の時刻において、分岐命令ではない命令Ａｌのアドレス
くＡ１〉が命令アドレスレジスタ４１１にセットされ、
命令ＡｔのＩＣステージが実行される。アドレス〈Ａ１
〉は信号４％　１０１を介して命令記憶回路４０８へ与
えられ命令語の取出しが行なわれるとともに、分岐ヒス
トリテーブル４１０にも与えられ、アドレスくＡ１〉を
分岐命令のアドレスとして指定する分岐情報の取出しが
行なわれる。

その結果、誤った分岐情報が取出され、ＢＨＴ−ＨＩＴ
信号が信号線１０６上に出力される。このため、命令先
取り制御回路４２３は、命令アドレスレジスタ４１１の
入力セレクタに分岐情報より得られた分岐先アドレス〈
Ｃ１〉が出力されている信号線１０５を選択するよう指
示する。

次のマシンサイクル１の時刻においては、誤った分岐情
報による分岐先アドレス〈Ｃ１〉が命令アドレスレジス
タ４１１にセットされて、命令ＣＩのＩＣステージが実
行されるとともに、命令ＡＩのＩＤステージが実行され
る。命令解読回路４０３は、命令Ａ１が分岐命令ではな
いことから、命令解読結果が分岐命令であることを示す
信号１１３には０″を出力して命令Ａ１が分岐命令でな
いことをＯＡステージ予測確認回路４２４へ通知すると
ともに、命令ＡＩの命令語長を分岐情報レジスタ（ＱＲ
１）　４１７への信号線１１２に出力する。同時に、分
岐情報レジスタ（ＱＲＯ）４１６に保持された命令Ａ１
のアドレス〈Ａ１〉と■ビット、分岐先アドレス〈Ｃ１
〉のうちＶビットが信号線１１５に出力される。

マシンサイクル２の時刻においては、命令Ｃ１のＩＤス
テージと命令Ｃ１の後続の命令Ｃ２のＩＣステージが実
行されると共に、命令Ａ１のＯＡステージが実行される
。同時にＯＡステージ予測確認回路４２４は、前のマシ
ンサイクルで信号線１１３および１１５を介して与えら
れた情報より、今ＯＡステージにある命令Ａ１が分岐命
令でないにもかかわらず分岐情報が存在し、分岐ＧＯ側
へ後続の命令の先取りを行なったことを示すＯＡＸステ
ージ予測失敗信号信号線１２１へ出力する。同時にアド
レス生成回路４３０は、分岐情報レジスタ（ＱＲ２）４
１８の保持する命令ＡＩのアドレスくＡ１〉と命令Ａ１
の命令語長を加算し、命令Ａ１のＮ。

ＧＯ側の後続の命令のアドレス〈Ａ２〉を生成し、信号
線１２８上に出力する。命令先取り制御回路４２３は、
ＯＡステージ予測確認回路４２４の出力する信号線１２
１のＯＡＸステージ予測失敗信号より、命令アドレスレ
ジスタ４１１の入力セレクタに、信号線１２８上のＯＡ
ステージからの命令Ａｌの分岐Ｎ０ＧＯ側のアドレス〈
Ａ２〉を選択するよう指示する。又、ＯＡＸステージ予
測失敗信号出力されたことにより、ＯＡステージより前
のステージにある予測側に後続する命令ＣＩ、Ｃ２の動
作はすべてキャンセルされる。

マシンサイクル３においては、命令Ａ１のＯＴステージ
が実行され、同時に命令アドレスレジスタ４１１には命
令Ａ１の後続の命令のアドレスくＡ２〉がセットされ、
命令Ａ２のＩＣステージも実行される。フリップフロッ
プ４３６は、前のマシンサイクルで出力されたＯＡＸス
テージ予測失敗信号受けて１″にセットされ、今ＯＴス
テージにある命令Ａ１の分岐情報が誤っており、正しく
更新しなければならないことを示す。

次のマシンサイクル４において、命令ＡＩはＯＣステー
ジを実行し、命令Ａ２のＩＤステージ。

命令Ａ２の後続の命令Ａ３のＩＣステージが実行される
。フリップフロップ４３７には、フリップフロップ４３
６を受けて“１”がセントされ、フリップフロップ４３
８は０”を保持し、合わせて現在ＯＣステージにある命
令Ａ１の分岐情報が誤っており、正しく更新する必要の
あることを並びに命令Ａｔについての予測に従った後続
の命令先取りはキャンセルされて既にＮ０ＧＯ側への命
令先取り動作の実行が改めて行なわれたことを示す。

マシンサイクル５においては、命令Ａ１のＥＸステージ
が実行される。命令実行回路４０７は命令Ａ１が分岐命
令ではないことから信号線１４９の分岐成否信号に分岐
Ｎ０ＧＯを示す“０”を出力する。このため、選択回路
４２２は、分岐情報レジスタ（ＱＲ４）の保持する命令
Ａ１のアドレスくＡ１〉と命令Ａ１の命令語長をアドレ
ス生成回路４３２で加算した結果骨られるアドレスくＡ
２〉を選択し信号線１５５上に出力する。また、信号線
１５１には、命令ＡＩのアドレス＜ＡＩ＞が出力される
。

一方フリップフロップ４３９，４４０は、フリップフロ
７プ４３７，４３Ｂの内容をＯＣステージ予測確認回路
４２６を通して受け、それぞれ“１″、“０”にセット
される。ＥＸステージ予測確認回路４２７は、信号ｍ１
４９の分岐成否信号と、前のマシンサイクルで信号線１
４６を介して与えられた分岐情報レジスタ　（ＱＲ３）
　４１９の保持していた命令ＡＩの分岐情報のＶビット
、およびフリップフロップ４３９゜４４０とから、信号
線１４８上のＥＸステージＢ　Ｉ　Ｔ更新指示信号とし
て“１”を出力し、信号線１４７のＥＸステージ予測失
敗信号には“Ｏ″を出力することによって、命令Ａ□に
ついての分岐情報が存在し、その情報に従って分岐Ｇｏ
側へ後続の命令先取りを行なったにもかかわらず、命令
Ａ１は実際には分岐動作を行なわないこと、しかしなが
ら後続の誤った分岐先取り動作はキャンセルされて既に
分岐Ｎ０ＧＯ側への命令取出し動作が行なわれているた
め、ＥＸステージでは命令先取りのやり直しを指示する
必要のないことを示すとともに、命令Ａｌについての分
岐情報の更新が必要なことを示す。これを受けて、命令
先取り制御回路４２３は、命令アドレスレジスタ４１１
の入力セレクタに対し信号線１５１上の命令Ａ１のアド
レス〈Ａｌ〉を選択するよう指示し、命令アドレスリカ
バレジスタ４２８の入力セレクタに対しては、信号線１
０７上のアドレス＜Ａ２＞＋２４を選択するよう指示す
る。もしこの時、命令アドレスレジスタ４１１の保持す
るアドレス＜Ａ２＞＋１６に対応する分岐情報が分岐ヒ
ストリテーブルに存在し、ＢＨＴ−ＨＩＴ信号が信号線
１０６を介して与えられれば、命令先取り制御回路４２
３は、命令アドレスリカバレジスタ４２８の入力セレク
タに対しては、信号線１０５上に出力される１分岐ヒス
トリテーブル４１０より取出された分岐情報の示す分岐
先アドレスを、またＯＡステージにある命令Ａ２につい
てＯＡステージ予測確認回路４２４より信号線１２１を
介してＯＡステージ予測失敗信号が与えられれば信号線
１２Ｂ上のアドレスを選択するよう指示する。

次のマシンサイクル６において、命令Ａ１は、分岐ヒス
トリテーブル４１０内の命令Ａ１についての分岐情報の
更新を行なうＨＵステージを実行する。先ず、フリップ
フロップ４４１は前のマシンサイクルで信号′１ＩＡ１
４　Ｂ上に出力されたＥＸステージＢＨＴ更新指示信号
を受けて“１“にセントされ、信号線１５４を介してそ
の出力は分岐ヒストリテーブル４１０へ送られる。又、
レジスタ４３４には、同じく前のマシンサイクルで信号
線１５５上に出力されていた命令アドレス〈Ａ２〉がセ
ットされ、命令アドレスレジスタ４１１には、同じく前
のマシンサイクルで信号線１５１上に出力されていた命
令アドレスくＡ１〉が、また命令アドレスリカバレジス
タ４２８には前のマシンサイクルで信号線１０７上に出
力されていたアドレス＜Ａ２＞＋２４がそれぞれセット
される。これに応答して分岐ヒストリテーブル４１０内
の命令Ａ１についての分岐情報の更新が行なわれ、ＡＩ
についての分岐情報の■ビットがリセットされ、これ以
降命令Ａ１は分岐命令としては扱われなくなる。一方こ
の時、命令先取り制御回路４２３は、命令アドレスレジ
スタ４１１の入力セレクタに対して、信号線１６２上に
出力されている命令アドレスリカバレジスタ４２８の保
持するアドレス＜Ａ２＞＋２４を選択するよう指示する
。

もしこの時、ＯＴステージにある命令Ａ２について、○
Ｔステージ予測確認回路４２５より信号線１２９を介し
てＯＴステージ予測失敗信号が与えられれば、命令先取
り制御回路４２３は、命令アドレスレジスタ４１１の入
力セレクタに対し信号線１３９上のアドレスを選択する
ように、又ＯＡステージにある命令Ａ３についてＯＡス
テージ予測確認回路４２４より信号線１２１を介してＯ
Ａステージ予測失敗信号が与えられれば、信号線１２８
上のアドレスを選択するように指示する。

マシンサイクル７以降は、命令アドレスレジスタ４１１
にセントされたアドレス＜Ａ２＞＋２４に従って命令先
取り動作が続けられる。

第１８図は、分岐ヒストリテーブル４１０にｖビットが
“１”である対応する分岐情報が存在しなかったＢＣＴ
命令あるいは無条件分岐命令である命令Ｂ１の実行のよ
うすを示すタイムチャートであり、Ｂ１がＢＣＴ命令の
場合、命令Ｂ１で指定した計数値は“１”ではなくて、
−１する計数動作を行なっても計数結果は“Ｏ”とはな
らす゛、実際には分岐を行なうＢＣＴ命令の場合を示し
ている。

第１図および第１８図を参照するとマシンサイクル０の
時刻において、ＢＣＴ命令あるいは無条件分岐命令であ
る命令Ｂ１のアドレスくＢ１〉が命令アドレスレジスフ
４１１にセットされ、命令ＢｌのＩＣステージが実行さ
れる。アドレスくＢ１〉は信号１０１を介して命令記憶
回路４０８へ与えられ命令語の取出しが行なわれるとと
もに、分岐ヒストリテーブル４１０に与えられ、命令Ｂ
１に対応する分岐情報の取出しが行なわれ、同時に、命
令アドレス加算回路４１２へも与えられ、アドレスくＢ
１〉＋８が生成される。分岐ヒストリテーブル４１０に
は命令Ｂ１に対応する分岐情報が存在しないため、信号
線１０６のＢＨＴ−ＨＩＴ信号として“０゛を出力する
。これに応答して命令先取り制御回路４２３は、命令ア
ドレスレジスタ４１１の入力セレクタに対し、信号線１
０７に出力されるアドレスくＢ１〉＋８を選択するよう
指示する。

次のマシンサイクル１の時刻においては、命令アドレス
レジスタ４１１にはアドレス＜　Ｂ　、１　＞　＋　Ｂ
がセットされ、命令Ｂ１の分岐Ｎ０ＧＯ側の後続の命令
ＡＩのＩＣステージが実行される。同時に、分岐情報レ
ジスタ　（ＱＲＯ）４１６には、命令Ｂ１のアドレス＜
Ｂｌ＞とＶビットとして“Ｏ”がセントされ、命令Ｂ１
のＩＤステージが実行される。

命令解読回路４０３は命令Ｂ１がＢＣＴ命令であること
を、あるいは無条件分岐命令であることを信号線１１４
に出力する。

マシンサイクル２の時刻においては、命令Ｂｌの○Ａス
テージと、命令Ａ１のＩＤステージ及び命令Ａ１の後続
の命令Ａ２のＩＣステージが実行される。レジスタ４３
５は、前のマシンサイクルの信号＆？！　１１４の出力
を受けて、命令ＢｌがＢＣＴ命令であることを或いは無
条件分岐命令であることを信号線１２２上に示す。分岐
情報レジスタ（ＱＲｌ）４１７には分岐情報レジスタ（
ＱＲＯ）が前のマシンサイクルで保持していたアドレス
＜Ｂｌ＞と“０゛である■ビットがセットされ、■ビッ
トはさらに信号線１２６に出力される。命令アドレス生
成回路４０１は、命令Ｂｌの分岐先アドレスを生成し、
命令Ｂ１がＢＣＴ命令である時にはオペランドアト−レ
ス生成回路４０４より命令Ｂ１で指定された計数値を保
持する汎用レジスタの値が信号線１２０を介して比較回
路４３３へ与えられる。比較回路４３３は与えられた計
数値が“１″でないことを検出して信号線１２３上の計
数値ｌ信号として“０”を出力する。

マシンサイクル３においては、命令Ｂ１のＯＴステージ
が実行され、命令Ｂｌの分岐先アドレスが命令アドレス
変換回路４０２によって実アドレスくＣ１〉に変換され
るとともに、命令Ｂｌの分岐Ｎ０ＧＯ側の後続の命令Ａ
ｌ、Ａ２．Ａ３のＯＡ。

ＩＤ、ＩＣステージが実行される。ＯＴステージ予測確
認回路４２５は、前のマシンサイクルで信号線１２２．
１２３．１２６を介して与えられた情報がら、現在○Ｔ
ステージにある命令が、分岐ＧＯであるＢＣＴ命令であ
ること或いは無条件分岐命令であることにもかかわらず
対応する分岐情報が分岐ヒストリテーブル４１０にヒツ
トせず、分岐Ｎ０ＧＯ側へ後続の命令の先取りが続けら
れたこと、このため、命令Ｂ１の分岐Ｇｏ側へ命令の先
取りを改めて実行する必要のあること、並びに命令Ｂｌ
についての分岐情報を正しく更新する必要のあることを
示すために、信号線１２９にＯＴステージ予測失敗信号
を、信号線１３０にＯＴステージＢＨＴ更新指示信号を
、また信号線１３１にＯＴステージＧ。

先取り指示信号をそれぞれ出力する。このＯＴステージ
Ｇｏ先取り指示信号に応答して選択回路４２１は、信号
線１３３に出力される命令Ｂｌの分岐先アドレスを選択
し、信号線１３９上に出力する。命令先取り制御回路４
２３は、ＯＴステージ予測確認回路４２５の出力する信
号線１２９のＯＴステージ予測失敗信号により、命令ア
ドレスレジスタ４１１の入力セレクタに対して信号線１
３９上の命令Ｂ１の分岐先アドレス＜Ｃ１＞を選択する
よう指示する。

またＯＴステージ予測失敗信号が出力されたことにより
、○Ｔステージより前のステージにある分岐ＮＯＣ；Ｏ
側に後続する命令ＡＩ、Ａ２．Ａ３の動作は全てキャン
セルされる。

マシンサイクル４においては、命令Ｂ１のＯＣサイクル
が実行され、同時に命令アドレスレジスタ４１１には命
令Ｂ１の分岐先アドレス〈Ｃ１〉がセット、アドレスく
Ｃ１〉にある命令Ｃ１のＩＣステージも実行される。フ
リップフロップ４３７．４３８は、前のマシンサイクル
で出力されたＯＴステージＢＨＴ更新指示信号とＯＴス
テージＧｏ先取り指示信号とを受けてどちらも“ｌ”に
セットされる。

次のマシンサイクル５においては、命令Ｂ１のＥＸステ
ージが実行される。命令実行回路４０７は、命令Ｂ１が
ＢＣＴ命令であれば指定された計数動作を行ない、その
結果が“０″ではないことから信号線１４９の分岐成否
信号に分岐Ｇｏを示すｌ”を、命令Ｂ１が無条件分岐命
令であるときは信号線１４９の分岐成否信号としてやは
り“ｌ”を出力する。これに応答して選択回路４２２は
、分岐情報レジスタ（ＱＲ４）４２０の保持する命令Ｂ
１の分岐先アドレス〈Ｃ１〉を選択し信号線１５５上に
出力する。同時に信号線１５１上には、同しく分岐情報
レジスタ　（ＱＲ４）４２０の保持する命令Ｂ１のアド
レスくＢ１〉が出力される。一方フリップフロップ４３
９．４４０は、フリップフロップ４３７．４３８の内容
をｏＣステージ予測確認回路４２６を通して受け、どち
らも“１１にセットされる。ＥＸステージ予測確認回路
４２７は、信号線１４９の分岐成否信号と、前のマシン
サイクルで信号線１４６を介して与えられた分岐情報レ
ジスタ（ＱＲ３）　４１９の保持していた命令Ｂ１の分
岐情報の“Ｏ”であるＶビットおよびフリップフロップ
４３９，４４０　とから信号線１４８上のＥＸステージ
ＢＨＴ更新指示信号として“１”を出力し、信号線１４
７のＥＸステージ予測失敗信号には“Ｏ”を出力するこ
とによって、命令Ｂ１についての分岐情報が存在せず分
岐Ｎ０ＧＯ側へ後続の命令の先取りを行なったにもかか
わらず、命令Ｂ１は分岐を行なうこと、しかしながら後
続の分岐Ｎ０ＧＯ側の命令はキャンセルされて既に分岐
ＧＯ側の命令取出しが行なわれているためＥＸステージ
では命令先取りのやり直しを指示する必要のないことを
示すとともに、命令Ｂ１についての分岐情報の更新が必
要なことを示す。これに応答して命令先取り制御回路４
２３は、命令アドレスレジスタ４１１の入力セレクタに
対して信号線１５１上の命令Ｂ１のアドレス＜Ｂ１＞を
選択するよう指示し、命令アドレスリカバレジスタ４２
８の入力セレクタに対しては信号線１０７上のアドレス
＜Ｃ１＞＋１６を選択するよう指示する。

もしこの時、命令アドレスレジスタ４１１の保持するア
ドレス＜Ｃ１＞＋８に対して分岐ヒストリテーブル４１
０よりＢＨＴ−ＨＩＴ信号が信号線１０６を介して与え
られれば、命令先取り制御回路４２３は、命令アドレス
リカバレジスタ４２８の入力セレクタに対しては信号線
１０５上の分岐ヒストリテーブル４１０より取出された
分岐アドレスを選択するよう指示する。

次のマシンサイクル６において、命令Ｂ１は分岐ヒスト
リテーブル４１０の更新を行なうＨＵＸステージ実行す
る。レジスタ４３４には信号線１５５上の命令Ｂｌの分
岐先アドレス＜Ｃ１＞がセットされ、命令アドレスレジ
スタ４１１には信号線１５１上の命令Ｂ１のアドレス＜
Ｂ１＞が、命令アドレスリカバレジスタ４２８には＜Ｃ
Ｉ＞＋１６がそれぞれセットされる。一方、フリップフ
ロップ４４１　は前のマシンサイクルで信号線１４８上
に出力されたＥＸステージＢＨＴ更新指示信号を受けて
“１”にセットされ、その出力は信号線１５４を介して
分岐ヒストリテーブル４１０に与えられる。これに応答
して分岐ヒストリテーブル４１０には、分岐先アドレス
としくＣＩ＞をもつアドレス〈Ｂ１〉の分岐情報が格納
され、これ以後、命令Ｂ１は分岐先アドレスとしてくＣ
１〉が予測されるようになる。

一方この時命令先取り制御回路４２３は、命令アドレス
レジスタ４１１の入力セレクタに対して信号線１６２上
に出力されている命令アドレスリカバレジスタ４２８゛
の保持するアドレス＜Ｃ１＞＋１６を選択するよう指示
する。もしこの時、ＯＡステージにある命令Ｃ１につい
てＯＡステージ予測確認回路４２４より信号線１２１を
介してＯＡＸステージ予測失敗信号与えられれば、命令
先取り制御回路４２３は命令アドレスレジスタ４１１の
入力セレクタに対し信号線１２８上のアドレスを選択す
るよう指示する。

マシンサイクル７以降は命令アドレスレジスタ４１１に
セットされたアドレス＜ＣＩ＞＋１６に従って命令先取
り動作が続けられる。

第１９図は、分岐ヒストリテーブルに対応する分岐情報
が存在するＢＣＴ命令ＢＣＴＩの実行のようすを示すタ
イムチャートであり、命令ＢＣＴＩで指定した計数値は
“１”であって、−１する計数動作の結果は“０”とな
って実際には分岐を行なわないＢＣＴ命令の場合を示し
ている。

第１図および第１９図を参照すると、マシンサイクル０
の時刻において、命令ＢＣＴＩのアドレス＜ＢＣＴＩ＞
が命令アドレスレジスフ４１１にセットされ、命令ＢＣ
ＴＩのＩＣステージが実行される。アドレス＜ＢＣＴＩ
＞は信号線１０１を介して命令記憶回路４０８へ与えら
れ、命令語の取出しが行なわれるとともに分岐ヒストリ
テーブル４１０に与えられ、命令ＢＣＴＩについての分
岐情報の取出しが行なわれる。分岐ヒストリテーブル４
１０より取出された分岐情報は信号線１０５上に出力さ
れる。同時にＢＨＴ−ＨＩＴ信号が信号線１０６上に出
力される。これに応答して命令先取り制御回路４２３は
、命令アドレスレジスタ４１１の入力セレクタに対し、
信号！１０５に出力された命令ＢＣＴＩめ分岐先アドレ
スくＣ１〉を選択するよう指示する。

次のマシンサイクル１の時刻においては、命令ＢＣＴＩ
の分岐先アドレス＜ＣＩ＞が命令アドレスレジスタ４１
１にセットされて、命令Ｃ１のＩＣステージが実行され
るとともに、命令ＢＣＴＩの１０ステージが実行される
。命令解読回路４０３は命令ＢＣＴＩがＢＣＴ命令であ
ることを信号線１１４に出力すると同時に、信号線１１
２上に命令ＢＣＴ１の命令語長を出力する。

マシンサイクル２においては、命令ＢＣＴＩのＯＡステ
ージと命令ＣＩの［Ｄステージおよび命令Ｃ１の後続の
命令Ｃ２のＩｃステージが実行される。レジスタ４３５
は、前のマシンサイクルの信号ｗＡ１１４）出力を受ケ
チ、命令ＢＣＴ１７！ｌ＜ＢＣＴ命令であることを信号
Ｌ’Ａｌ２２上に示す。分岐情報レジスタ　（ＱＲ１）
　４１７には、前のマシンサイクルで分岐情報レジスタ
　（ＱＲＯ）が保持していた命令ＢＣＴＩの分岐情報と
命令ＢＣＴＩの命令語長がセットされ、信号線１２６に
はＶビットが出力される。命令アドレス生成回路４０１
は命令ＢＣＴｌの分岐先アドレスを生成し、オペランド
アドレス生成回路４０４は命令ＢＣＴＩで指定された計
数値を保持する汎用レジスタの値を信号線１２０を介し
て比較回路４３３に出力する。比較回路４３３は与えら
れた計数値が“１”であることを検出して信号！１ａ１
２３に計数値１信号を出力する。

マシンサイクル３においては、命令ＢＣＴＩのＯＴステ
ージが実行され、命令ＢＣＴＩの分岐先アドレスが命令
アドレス変換回路４０２で実アドレスに変換されるとと
もに、命令ＣＩ、Ｃ２およびＣ２の後続の命令Ｃ３のＯ
Ａ、ＩＤ、ＩＣステージがそれぞれ実行される。ＯＴス
テージ予測確認回路４２５は、前のマシンサイクルで信
号線１２２．１２３゜１２６を介して与えられた情報か
ら、ＯＴステージにある命令ＢＣＴＩが分岐Ｎ、ＯＧＯ
のＢＣＴ命令であることにもかかわらず命令ＢＣＴＩの
分岐情報が分岐ヒストリテーブル４１０にヒツトして分
岐Ｇｏ側へ後続の先取りが行なわれたこと、このため命
令ＢＣＴＩの分岐Ｎ０ＧＯ側への後続の命令先取りを改
めて実行する必要のあること、並びに命令ＢＣＴＩにつ
いての分岐情報を正しく更新する必要のあることを示す
ために、信号線１２９にＯＴステージ予測失敗信号を出
力し、信号線１３０にはＯＴステージＢＨＴ更新指示信
号を出力し、信号線１３１のＯＴステージＧＯ先取り指
示信号には“０”を出力する。これに応答して選択回路
４２１は、アドレス生成回路４３１が信号線１３８に出
力する命令ＢＣＴＩの分岐Ｎ０ＧＯ側の次の命令のアド
レスくＡ１〉を選択して信号線１３９上に出力し、命令
先取り制御回路４２３は、命令アドレスレジスタ４１１
の入力セレクタに対して信号線１３９上のアドレスくＡ
１〉を選択するよう指示する。又、ＯＴステージ予測失
敗信号が出力されたことにより、ＯＴステージより前に
ある分岐ＧＯ側に後続する命令Ｃ１，Ｃ２，Ｃ３の動作
は全てキャンセルされる。

マシンサイクル４においては、命令ＢＣＴＩのＯＣサイ
クルが実行され、同時に命令アドレスレジスタ４１１に
は、命令ＢＣＴＩの分岐Ｎ０ＧＯ側に２１　Ｖｔする命
令Ａ１のアドレス〈Ａ１〉がセントされ、命令Ａ１のＩ
Ｃステージが実行される。フリップフロップ４３７．４
３８は、前のマシンサイクルで出力されたＯＴステージ
ＢＨＴ更新指示信号とＯＴステージＣＯ先取り指示信号
とを受けてそれぞれ１”、′０”にセントされる。ＯＣ
ステージ予測確認回路４２６は、前のマシンサイクルで
分岐情報レジスタ　（ＱＲ２）　４１８が保持していた
命令ＢＣＴＩの予測された分岐先アドレスくＣ１〉とＶ
ビットを信号線１３７を介して、又命令ＢＣＴ１の命令
語の指定により求められた実際の分岐先アドレスを信号
線１３３を介して命令アドレス変換回路４０２からそれ
ぞれ受は取り、予測された分岐先アドレス＜ＣＩ＞が正
しいかどうかの検出を行なう。しかしながらフリップフ
ロップ４３７がｌ”にセットされているため、たとえ分
岐先アドレス〈Ｃ１〉が正しくなくともＯＣステージ予
測失敗信号が信号線１４０に出力されることはなく、Ｏ
Ｔステージで命令ＢＣＴＩの分岐Ｎ０ＧＯ側へ先取りを
やり直した動作をキャンセルして分岐ＧＯ側への先取り
が改めて始まることはない。

次のマシンサイクル５において、命令ＢＣＴＩのＥＸス
テージが実行される。命令実行回路４０７は命令ＢＣＴ
Ｉで指定された計数動作を行ない、その結果が“Ｏ”に
なることから、信号線１４９の分岐成否信号に分岐Ｎ０
ＧＯを示す“０”を出力する。これに応答して選択回路
４２２は、アドレス生成回路４３２の出力する命令ＢＣ
ＴＩの分岐Ｎ。

ＧＯ側に後続する命令Ａｌのアドレス〈Ａ１〉を選択し
て信号線１５５に出力する。同時に信号ｍ１５１には分
岐情報レジスタ　（ＱＲ４）４２０の保持する命令ＢＣ
ＴＩのアドレス＜ＢＣＴＩ＞が出力される。一方フリッ
プフロップ４３９，４４０は、フリップフロップ４３７
，４３８の内容をＯＣステージ予測確認回路４２６を通
して受けそれぞれ１″、“０”にセットされる。ＥＸス
テージ予測ｆ！認回路４２７は、信号線１４９の分岐成
否信号と、前のマシンサイクルで信号線１４６を介して
与えられた分岐情報レジスタ（ＱＲ３）４１９の保持し
ていた命令ＢＣＴＩの分岐情報のＶビット、およびフリ
ップフロップ４３９．４４０とから、信号線１４８のＥ
ＸステージＢＨＴ更新指示信号として“ｌ”を出力し、
信号線１４７のＥＸステージ予測失敗信号として“０”
を出力することによって、命令ＢＣＴＩの分岐情報に従
って分岐Ｇｏへ後続の命令先取りを行なったにもかかわ
らず、命令ＢＣＴＩは実際には分岐Ｎ０ＧＯであること
、しかしながら後続の誤った命令先取り動作はキャンセ
ルされて既に分岐Ｎ０ＧＯ側への命令取出し動作が行な
われているためＥＸステージでは命令先取りのやり直し
を指示する必要のないことを示すと共に、命令ＢＣＴＩ
の分岐情報の更新が必要なことを示す、これを受けて命
令先取り制御回路４２３は、命令アドレスレジスタ４１
１の入力セレクタに対し信号線１５１上の命令ＢＣＴ１
のアドレス＜ＢＣＴＩ＞を選択するよう指示し、命令ア
ドレスリカバレジスタ４２８の入力セレクタニ対しては
信号線１０７上のアドレス＜ＡＩ＞＋１６を選択するよ
う指示する。もしこの時、命令アドレスレジスタ４１１
の保持するアドレスくＡ１〉＋８に対応する分岐情報が
分岐ヒストリテーブル４１０に存在してＢＨＴ−ＨＩＴ
信号が信号線１０６を介して与えられれば、命令先取り
制御回路４２３は、命令アドレスリカバレジスタ４２８
の入力セレクタに対しては信号線１０５上の分岐ヒスト
リテーブル４１０より取出された分岐情報の示す分岐先
アドレスを選択するよう指示する。

次のマシンサイクル６において、命令ＢＣＴＩは分岐ヒ
ストリテーブル４１０内の命令ＢＣＴＩについての分岐
情報の更新を行なうＨＵＸステージ実行する。命令アド
レスレジスタ４１１には命令アドレス＜ＢＣＴＩ＞がセ
ントされ、フリップフロ７プ４４１は前のマシンサイク
ルで信号線１４８に出力されたＥＸステージＢＨＴ更新
指示信号を受けて“ｌ”にセットされ、その出力は信号
線１５４を介して分岐ヒストリテーブル４１０に与えら
れる。

これに応答して分岐ヒストリテーブル４１０内の命令Ｂ
ＣＴＩの分岐情報のｖビットがリセットされる。一方こ
の時、命令先取り制御回路４２３は命令アドレスレジス
タ４１１の入力セレクタに対して信号線１６２上に出力
されている命令アドレスリカバレジスタ４２８の保持す
るアドレス＜ＡＩ＞＋１６を選択するよう指示し、もし
この時、ＯＡステージにある命令Ａ１について、ＯＡス
テージ予測確認回路４２４より信号線１２１を介してＯ
Ａステージ予測失敗信号が与えられれば、信号線１２８
上のアドレスを選択するように指示する。

マシンサイクル７以降は、命令アドレスレジスタ４１１
にセットされたアドレスに従って命令先取り動作が続け
られる。

第２０図は、分岐ヒストリテーブルに対応する分岐情報
が存在し、分岐Ｇｏ側へ後続の命令先取り動作が行なわ
れた無条件分岐命令、あるいは実際に分岐Ｇｏとなる条
件分岐命令Ｂ１の実行のようすを示すタイムチャートで
あり、命令Ｂｌに対する分岐情報の示す分岐先アドレス
が実際に命令Ｂ１の指定する分岐先アドレスとは異なっ
ていた場合を示している。

第１図及び第２０図を参照するとマシンサイクルＯの時
刻において、無条件分岐命令あるいは条件分岐命令であ
る命令ＢｌのアドレスくＢ１〉が命令アドレスレジスタ
４１１にセットされて命令Ｂ１のＩＣステージが実行さ
れる。アドレス〈Ｂ１〉は信号線１０１を介して命令記
憶回路４０８に与えられ命令語の取出しが行なわれると
ともに、分岐ヒストリテーブル４１０にも与えられ、命
令Ｂ１に対する分岐情報の取出しが行なわれる。その結
果分岐ヒストリテーブル４１０は命令Ｂｌに対する分岐
情報を取出し、信号線１０５に分岐先アドレスくＣ１〉
を出力するとともに、信号線１０６にはＢＨＴ−ＨＩＴ
信号を出力する。これに応答して命令先取り制御回路４
２３は、命令アドレスレジスタ４１１の入力セレクタに
対して、予測された分岐先アドレス〈Ｃ１〉が出力され
ている信号線１０５を選択するよう指示する。

次のマシンサイクルｌにおいては、予測された分岐先ア
ドレス＜ＣＩ＞が命令アドレスレジスタ４１１にセット
され、命令Ｃ１のＩＣステージが実行されるとともに命
令ＢｌのＩＤステージが実行される。

マシンサイクル２において、命令Ｃ１のＩＤステージと
命令Ｃ１の後続の命令Ｃ２のＩＣステージが実行される
とともに、命令Ｂ１のＯＡＸステージ実行され、命令Ｂ
１の分岐先アドレスが命令アドレス生成回路４０１によ
って計算され信号線１１９上にその論理アドレスが出力
される。

マシンサイクル３においては命令Ｂ１のＯＴＸステージ
実行され、命令Ｂ１の分岐先アドレスが命令アドレス変
換回路４０２で実アドレスくＤｌ〉に変換され、信号線
１３３上に出力されるとともに、命令ＣＩ、Ｃ２，Ｃ３
の○Ａ、１０．ＩＣステージがそれぞれ実行される。分
岐情報レジスタ　（ＱＲ２）４１８には、命令Ｂ１の分
岐情報がセットされ、予測された分岐アドレス〈Ｃ１〉
と■ビットが信号線１３７上に出力される。

マシンサイクル４において、命令Ｂ１．ＣｌＯ２，Ｃ３
，Ｃ４のＱＣ，ＯＴ、　ＯＡ、　　ＩＤ、　　ＩＣの各
ステージがそれぞれ実行される。ＯＣステージ予測確認
回路４２６は、前のマシンサイクルで信号線１３７を介
して与えられた命令Ｂ１の予測された分岐先アドレスく
Ｃ１〉とＶビットおよび信号線１３３を介して与えられ
た命令Ｂ１の命令語によって指定された実際の分岐先ア
ドレス〈Ｄｌ〉とを照合し、予測された分岐先アドレス
くＣ１〉が誤っていることを検出し、信号線１４０にＯ
Ｃステージ予測失敗信号を出力するとともに、信号線１
５６にＯＣステージＢＨＴ更新指示信号を、信号線１４
１にはＯＣステージＧｏ先取り指示信号をそれぞれ出力
する。分岐情報レジスタ（Ｑ　Ｒ３）４１９は前のマシ
ンサイクルで信号線１３３上に出力された命令Ｂｌの実
際の分岐先アドレス〈Ｄｌ〉がセットされ、信号線１４
３上にアドレス＜ＤＩ＞を出力する。命令先取り制御回
路４２３は、信号線１４０のＯＣステージ予測失敗信号
に応答して、命令アドレスレジスタ４１１の入力セレク
タに対して信号線１４３上のアドレスくＤｌ〉を選択す
るよう指示する。又、ＯＣステージ予測失敗信号が出力
されたことにより、命令Ｂ１の分岐情報の示す誤った分
岐先アドレス〈Ｃ１〉に従って先取りされた命令Ｃ１，
Ｃ２，Ｃ３，Ｃ４の動作は全てキャンセルされる。

マシンサイクル５においては、命令アドレスレジスタ４
１１には命令Ｂ１の実際の分岐先アドレスであるアドレ
ス〈Ｄｌ〉がセットされて命令ＤＩのＩＣステージが実
行されるとともに、命令ＢｌのＥＸステージが実行され
る。命令実行回路４０７は命令Ｂ１が条件分岐命令であ
れば、命令Ｂ１の命令語により指定された分岐条件を判
定して、その結果信号線１４９の分岐成否信号に分岐Ｇ
ｏを示す“１”を出力し、命令Ｂｌが無条件分岐命令で
あればやはり信号′ｅＡ１４９の分岐成否信号に１゜を
出力する。これに応答して選択回路４２２は、分岐情報
レジスタ（ＱＲ４）４２０の保持する実際の分岐先アド
レスくＤｌ〉を選択して信号線１５５上に出力する。又
、信号線１５１には命令Ｂ１のアドレスくＢ１〉が出力
される。フリノプフロンプ４３９゜４４０は、前のマシ
ンサイクルで出力されたＯＣステージＢＨＴ更新指示信
号と、ＯＣステージＧ。

先取り指示信号を受けてどらちも“Ｉ″にセットされる
。ＥＸステージ予測確認回路４２７は、命令Ｂｌに対す
る分岐情報に従って誤った後続の命令の取出しが行なわ
れたが既にキャンセルされて正しい分岐ＧＯ側のアドレ
スに従った命令先取りが行なわれており、ＥＸステージ
から命令先取りのやり直しを指示する必要のないこと、
ただし分岐ヒストリテーブル４１０の命令Ｂ１について
の分岐情報は修正する必要のあることを示すために、信
号線１４７のＥＸステージ予測失敗信号には０″を、信
号ｖＡ１４８のＥＸステージＢＨＴ更新指示信号には“
１”を出力する。これに応答して命令先取り制御回路４
２３は、命令アドレスレジスタ４１１の人力セレクタに
対し信号線１５１上の命令Ｂ１のアドレスくＢ１〉を選
択するように、また命令アドレスリカバレジスタ４２８
の入力セレクタに対し信号線１０７上のアドレス＜Ｄｉ
＞＋８を選択するようそれぞれ指示する。もしこの時、
命令アドレスレジスフ４１１の保持するアドレスくＤｌ
〉に対応する分岐情報が分岐ヒス）　ＩＪ子テーブル１
０に存在してＢＩＴ−ＨＩＴ信号が信号線１０６に出力
されれば、命令アドレスリカバレジスタ４２８の人力セ
レクタに対しては、信号線１０５上の分岐ヒストリテー
ブル４１０より取出された分岐情報の示す分岐先アドレ
スを選択するよう指示する。

次のマシンサイクル６において、命令Ｂ　ｌ　（７）　
ＨＵステージが実行され、命令Ｂｌに対する分岐情報の
更新が行なわれる。命令アドレスレジスタ４１１には命
令Ｂ１のアドレスくＢ１〉がセットされ、レジスタ４３
４には命令Ｂｌの正しい分岐先アドレスくＤｌ＞がセッ
トされ、フリップフロップ４４１は前のマシンサイクル
で出力されたＥＸステージＢＨＴ更新指示信号を受け“
１゛がセットされ、その出力が信号線１５４を介して分
岐ヒストリテーブル４１０に与えられる。これに応答し
て分岐ヒストリテーブル４１０内の命令Ｂｌに対する分
岐情報が分岐先アドレスとしてくＤｌ＞を示すように更
新される。一方この時、命令先取り制御回路４２３は、
命令アドレスレジスタ４１１の入力セレクタに対し、命
令アドレスリカバレジスタ４２８の出力を選択するよう
指示する。

マシンサイクル７において、命令アドレスリカバレジス
タ４２８に退避していた命令アドレスが命令アドレスレ
ジスタ４１１にセットされて、以降そのアドレスに従っ
て命令先取り動作が続けられる。

第２１図は、分岐ヒストリテーブル４１０に対応する分
岐情報が存在し分岐Ｇｏ側へ後続の命令先取り動作が行
なわれた条件分岐命令ＢＣＩの実行のようすを示すタイ
ムチャートであり、命令ＢＣＩに対する分岐情報の示す
分岐先アドレスは、実際に命令ＢＣＩの指定する分岐先
アドレスとは異なっており、さらに条件分岐命令ＢＣＩ
はその分岐条件を判定した結果分岐Ｎ０ＧＯであった場
合を示している。

第１図および第２１図を参照すると、マシンサイクルＯ
において、条件分岐命令ＢＣＩのアドレス＜ＢＣＩ＞が
命令アドレスレジスタ４１１にセットされ、命令ＢＣ１
のＩｃステージが実行される。

同時に命令ＢＣＩの分岐情報が分岐ヒストリテーブル４
１０より取出され、予測された分岐先アドレスとしてく
Ｃ１〉が信号線１０５上に出力され、Ｂ）（Ｔ−ＨＩＴ
信号が信号線１０６上に出力される。

これに応答して命令先取り制御回路４２３は、命令アド
レスレジスタ４１１の入力セレクタに対して、信号線１
０５上のアドレスくＣ１〉を選択するよう指示する。

次のマシンサイクルｌにおいて、命令ＢＣＩの予測され
た分岐先アドレス＜ＣＩ＞が命令アドレスレジスフ４１
１にセントされ、命令Ｃ１のＩＣステージが実行される
とともに、命令ＢＣＩのＩＤステージが実行される。

マシンサイクル２において、命令ｃ１のＩＤス　　゛テ
ージと、命令Ｃｔの１＆続の命令Ｃ２の１ｃステージが
実行されると共に、命令ＢＣ１のＯＡステージが実行さ
れ、命令ＢＣＩの分岐先アドレスが命令アドレス生成回
路４０１によって計算され、信号線１１９上にその論理
アドレスが出力される。

マシンサイクル３においては、命令ＢＣＩの０Ｔステー
ジが実行され、命令ＢＣ１の分岐先アドレスが命令アド
レス変換回路４０２によって実アドレス〈Ｄｌ〉に変換
され信号１１１３３上に出力される。同時に命令ＣＩ、
Ｃ２，Ｃ３のＯＡ、［Ｄ。

ＩＣステージもそれぞれ実行される。分岐情報レジスタ
　（ＱＲ２）　４１８には命令ＢＣＩの分岐情報がセッ
トされ予測された分岐先アドレス〈Ｃ１〉と■ビットが
信号線１３７上に出力される。

マシンサイクル４においては、命令ＢＣ１，Ｃ１、Ｃ２
，Ｃ３，Ｃ４のＱＣ，ＯＴ、　ＯＡ、　　ＩＤ。

ＩＣの各ステージがそれぞれ実行される。ＯＣステージ
予測確認回路４２６は、前のマシンサイクルで信号線１
３７を介して与えられた命令ＢＣＩの予測された分岐先
アドレス〈Ｃ１〉と■ビット、および信号線１３３を介
して与えられた命令ＢＣＩの命令語によって指定された
実際の分岐先アドレス〈Ｄｌ〉とを照合して、予測され
た分岐先アドレス＜Ｃ１＞が誤っていることを検出し、
信号線１４０にＯＣステージ予測失敗信号を出力すると
ともに、信号線１５６にＯＣステージＢＨＴ更新指示信
号を、信号線１４１にはＯＣステージＧＯ先取り指示信
号をそれぞれ出力する。分岐情報レジスタ　（ＱＲ３）
４１９は、前のマシンサイクルで信号線１３３に出力さ
れていた実際の分岐先アドレスくＤｌ〉がセントされ、
信号線１４３上にそのアドレス＜Ｄｉ＞を出力する。命
令先取り制御回路４２３は信号線１４０のｏＣステージ
予測失敗信号に応答して、命令アドレスレジスタ４１１
の入力セレクタに対して、信号線１４３上のアドレス〈
Ｄｌ〉を選択するよう指示する。又、ＯＣステージ予測
失敗信号が出力されたことにより命令ＢＣＩの分岐情報
の示す誤った分岐先アドレスくＣ１〉に従って先取りさ
れた命令ＣＩ、Ｃ２，Ｃ３，Ｃ４の動作は全てキャンセ
ルされる。

マシンサイクル５においては、命令アドレスレジスタ４
１１には、命令ＢＣＩの命令語より求められた分岐先ア
ドレスくＤｌ〉がセットされ、命令Ｄ１のＩＣステージ
が実行されるとともに、命令ＢＣＩのＥＸステージが実
行される。命令実行回路４０７は、条件分岐命令ＢＣＩ
の命令語により指定された分岐条件を判定して、その結
果信号線１４９の分岐成否信号に分岐Ｎ０ＧＯを示す“
０”を出力する。これに応答して選択回路４２２は、ア
ドレス生成回路４３２の出力する命令ＢＣＩの命令アド
レス〈ＢＣｌ〉と命令ＢＣＩの命令語長とを加算したア
ドレス＜ＡＩ＞を選択し、信号線１５５上に出力する。

また、信号線１５１上には、命令ＢＣＩのアドレス＜Ｂ
ＣＩ＞が出力される。フリップフロップ４３９，４４０
は、前のマシンサイクルで出力されたＯＣステージＢＩ
Ｔ更新指示信号と、ＯｃステージＧＯ先取り指示信号と
を受けて、どちらも“ｌ”にセットされる。ＥＸステー
ジ予測確認回路４２７は、前のマシンサイクルで信号線
１４６を介して分岐情報レジスタ　（ＱＲ３）４１９の
保持する命令ＢＣＩのＶビットと、信号線１４９の分岐
成否信号およびフリップフロップ４３９．４４０の出力
を受けて、１８号線１４７のＥＸステージ予測失敗信号
と信号線１４８のＥＸステージＢ　Ｉ　Ｔ更新指示信号
とに“ｌ”を出力し、命令ＢＣＩの分岐情報は誤ってお
り、既に分岐Ｇｏ側へ後続する命令の先取りのやり直し
が指示されたが、実際には命令ＢＣ１は分岐Ｎ０ＧＯで
あり、分岐ヒストリテーブル４１０のＢＣＩに関する分
岐情報を正しく更新するとともに分岐Ｎ０ＧＯ側に後続
する命令の先取りのやり直しを行なう必要のあることを
示す。これに応答して命令先取り制御回路４２３は、命
令アドレスレジスタ４１１の入力セレクタに対して信号
線１５１上のアドレス＜ＢＣＩ＞を選択するように、ま
た命令アドレスリカバレジスタ４２８の入力セレクタに
対しては信号線１５５上のアドレス〈Ａ１〉を選択する
ようにそれぞれ指示する。

次のマシンサイクル６において、命令ＢＣＩのＨＵステ
ージが実行され命令１３ＣＨこ対する分岐情報の更新が
行なわれる。命令アドレスレジスタ４１１には命令ＢＣ
Ｉのアドレス＜ＢＣＩ＞がセットされ、命令アドレスリ
カバレジスタ４２８とレジスタ４３４には命令ＢＣＩの
分岐Ｎ０ＧＯ側のアドレス＜ＡＩ＞がセットされる。又
、フリップフロップ４４１には前のマシンサイクルで出
力されたＥＸステージＢＨＴ更新指示信号によって“１
゛がセットされ、その出力が信号線１５４を介して分岐
ヒストリテーブル４１０に与えられる。これに応答して
分岐ヒストリテーブル４１０内の命令ＢＣＩに対する分
岐情報の■ビットがリセットされる。一方この時、命令
先取り制御回路４２３は、命令アドレスレジスタ４１１
の人力セレクタに対して、命令ＢＣＩの分岐Ｎ０ＧＯ側
のアドレスくＡ１〉を保持する命令アドレスリカバレジ
スタ４２８の出力を選択するように指示する。

マシンサイクル７においては、命令アドレスレジスタ４
１１にアドレス＜Ａｌ＞がセットされ、命令ＢＣＩの後
続の命令Ａ１の取出しが行なわれる。

そして以降、命令アドレスレジスタ４１１にセットされ
たアドレスに従って命令先取り動作が続けられる。

〔発明の効果〕

次に本発明の効果を第１８図を参照しながら説明する。

第１８図では、無条件分岐命令Ｂ１に対する分岐情報が
分岐ヒストリテーブルに登録されていないため、分岐Ｎ
０ＧＯ側に後続の命令の先取りが行なわれた場合の動作
を示しているが、命令Ｂｌが無条件分岐命令であり、分
岐Ｇｏ側への命令先取りのやり直しをする必要のあるこ
とは、ＯＴステージに設けた、無条件分岐命令であるに
もかかわらず分岐情報がヒツトしなかったことを検出す
る回路により命令Ｂ１がＯＴステージを実行中のマシン
サイクル３の時点で検出され、次のマシンサイクル４で
は正しい分岐Ｇｏ側の命令ＣＩのＩＣステージが実行さ
れている。この場合、命令Ｂｌに対する分岐情報がヒツ
トしなかったことによって失われたロスサイクルは、わ
ずか３マソンサイクルである。一方、本発明を適用しな
い従来技術では、正しい後続の命令Ｃ１のＩＣステージ
が実行されるのは、命令Ｂｌについての分岐情報を分岐
ヒストリテーブルに登録するＨＵステージの後のマシン
サイクル７の時となり、６マシンサイクルものロスサイ
クルを費やしてしまう。なお、無条件分岐命令Ｂｌに対
する分岐情報が分岐ヒストリテーブルに登録されていて
も分岐Ｎ０ＧＯと登録されている場合においても同様の
効果を得ることができる。

以上説明したように、無条件分岐命令に対する分岐情報
が分岐ヒストリテーブルに登録されていないか或いは登
録されていても分岐Ｎ０ＧＯと登録されているために誤
った命令先取り動作が行なわれた場合、本発明によって
従来技術に比べてはるかに少ないロスサイクルを費やす
だけで正しい後続の命令先取り動作を行なうことができ
るという効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例のブロック図、第２図は第１
図の分岐ヒストリテーブル４１０の実施例のブロック図
、 第３図は第２図の記憶部５０１および５０２の記憶形式
を示す図、 第４図は第２図のテスト回路５０３〜５０６の実施例の
ブロック図、 第５図は第１図の命令記憶回路４０８における命令語の
配列の一例を示す図、 第６図は第２図のプライオリティ回路５０７の実施例の
ブロック図、 第７図は第１図における分岐情報バッファ４１３および
分岐情報レジスタ４１６の格納形式を示す図、第８図は
第１図における分岐情報レジスタ４１７〜４２０の格納
形式を示す図、 第９図は第１図の命令記憶回路４０８における命令語と
分岐ヒストリテーブル４１０における分岐情報との対応
関係を説明するための図、 第１０図は第９図の分岐ヒストリテーブル４１０による
命令先取り動作を説明するための図、第１１図は第１図
のＯＡＸステージ予測確認回路４２４実施例のブロック
図、 第１２図は第１図のＯＴステージ予測確認回路４２５の
実施例のブロック図、 第１３図は第１図のＯＣステージ予測確認回路４２６の
実施例のブロック図、 第１４図は第１図のＥＸステージ予測確認回路４２７の
実施例のブロック図、 第１５図は第１図の命令先取り制御回路４２３の実施例
のブロック図、 第１６図は命令の処理の流れの概要を示す図、第１７図
は分岐命令でない命令に対応する分岐情報が分岐ヒスト
リテーブルに登録されていてその誤った分岐情報に従っ
て命令先取りが行なわれた場合の動作を説明するための
タイムチャート、第１８図は無条件分岐命令あるいは実
際には分岐を行なうＢＣＴ命令の実行において対応する
分岐情報が分岐ヒストリテーブルに登録されていない場
合の動作を説明するためのタイムチャート、第１９図は
実際には分岐を行なわないＢＣＴ命令に対応する分岐情
報が分岐ヒストリテーブルに登録されていて、その分岐
情報に従って命令先取りが行なわれた場合の動作を説明
するためのタイムチャート、 第２０図は無条件分岐命令あるいは実際に分岐を行なう
条件分岐命令に対応する分岐情報が分岐ヒストリテーブ
ルに登録されていて、その分岐情報に従って命令先取り
を行なったところ、その分岐情報の示す分岐先アドレス
が誤っていた場合の動作を説明するためのタイムチャー
トおよび、第２１図は実際には分岐を行なわない条件分
岐命令に対応する分岐情報が分岐ヒストリテーブルに登
録されていて、その分岐情報に従って命令先取りを行な
ったところ分岐情報の示す分岐情報の示す分岐先アドレ
スが誤っていた場合の動作を説明するためのタイムチャ
ートである。 第１図〜第２１図において、 ４０１・・・命令アドレス生成回路 ４０２・・・命令アドレス変換回路 ４０３・・・命令解読回路 ４０４・・・オペランドアドレス生成回路４０５・・・
オペランドアドレス変換回路４０６・・・オペランド読
出し回路 ４０７・・・命令実行回路、４０８・・・命令記憶回路
４０９・・・命令バッファ ４１０・・・分岐ヒストリテーブル（ＢＩＴ）４１１・
・・命令アドレスレジスタ ４１２・・・命令アドレス加算回路 ４１３・・・分岐情報バッファ、４１４・・・命令整列
回路４１５・・・分岐情報切換回路 ４１６・・・分岐情報レジスタ　（ＱＲＯ）４１７・・
・分岐情報レジスタ（ＱＲＩ）４１８・・・分岐情報レ
ジスタ　（ＱＲ２）４１９・・・分岐情報レジスタ（Ｑ
Ｒ３）４２０・・・分岐情報レジスタ　（ＱＲ４）４２
１．４２２・・・選択回路、４２３・・・命令先取り制
御回路４２４・・・ＯＡステージ予測確認回路４２５・
・・ＯＴステージ予測確認回路４２６・・・ＯＣステー
ジ予測確認回路４２７・・・ＥＸステージ予測確認回路
４２８・・・命令アドレスリカバレジスタ４３０．４３
１，４３２・・・アドレス生成回路４３３・・・比較回
路、４３４．４３５・・・レジスタ４３６．４３７，４
３８，４３９，４４０，４４１　・・・フリップフロッ
プ５０１．５０２・・・記憶部 ５０３．５０４，５０５，５０６・・・テスト回路５０
７・・・プライオリティ回路、５０８川選択回路５０９
・・・オア回路、６０１，６０２，６０３，６０４・・
・アンド回路６０５、６０６．６０７．６０８・・・オ
ア回路、７０１・・・一致回路７０２・・・大小比較回
路、７０３・・・アンド回路１１０１．１１０２・・・
フリップフロップ１１０３・・・ノット回路、１１０４
・・・アンド回路１２０１．１２０２，１２０３．１２
０４・・・フリップフロップ１２０６、１２０７・・・
真偽回路 １２０８、１２０９．１２１０・・・アンド回路１２１
１．１２１２．１２１３・・・オア回路１３０１、１３
０２・・・レジスタ、　１３０３・・・フリップフロッ
プ１３０６・・・比較回路、１３０７・・・真偽回路１
３０８・・・アンド回路、１３０９．１３１０・・・オ
ア回路１４０１・・・フリップフロップ １４０２、１４０３．１４０４・・・真偽回路１４０５
、１４０６・・・ナンド回路 １４０７、１４０８・・・アンド回路、１４０９・・・
オア回路１５０１・・・フリップフロップ １５０２、１５０３．１５０４．１５０５．１５０６．
１５０７・・・真偽回路１５０８．１５０９，１５１０
．１５１１．１５１２，１５１３，１５１４．１５１５
，１５１６゜１５１７、１５１８・・・アンド回路。 命令記憶回路における命令語の配列例を示す図′ｊＡ５
図 プライオリティ回路の実施例のブロンク図第６図 第７図 分岐情報レジスタ４１７〜４２０の格納形式を示す図第
８図 ＯＡステージ予測確認回路の実施例のブロック図第１１
図 ＯＴステージ予測確認回路の実施例のブロック図○Ｃス
テージ予測確認回路の実施例のブロック図第１３図

Claims (1)

1. 【特許請求の範囲】 情報処理装置における命令先取り装置において、分岐命
   令のアドレスを指定する情報と該分岐命令の分岐先アド
   レスを含む分岐情報とを対にして複数対記憶する分岐ヒ
   ストリテーブル手段と、命令先取り動作を行なう際に該
   命令先取り動作において先取りされる命令のアドレスを
   指定する情報が前記分岐ヒストリテーブル手段に登録さ
   れているか否かを調べる第１の点検手段と、 前記命令先取り動作によって先取りされた命令が無条件
   分岐命令であるか否かを調べる第２の点検手段と、 前記第１の点検手段による登録の判明に応答して前記分
   岐ヒストリテーブル手段から対応する分岐情報を読出し
   該分岐情報に従って命令先取り動作を継続せしめるよう
   制御し、且つ、前記第１および第２の点検手段の結果に
   応答して誤った命令先取り動作が行なわれた時には前記
   先取りされた命令の分岐条件の判定を待たずに後続の誤
   った命令先取り動作を是正せしめるよう制御する命令先
   取り制御手段とを具備したことを特徴とする命令先取り
   装置。