JP3494489B2 - 命令処理装置 - Google Patents

命令処理装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はコミット条件を有する
命令の処理装置に関し、さらに詳しくは、分岐条件の真
偽を判定して命令が有効であると判断して実行する際に
コミット条件で構成される条件により最終的に処理する
ようにした命令処理装置に関するものである。
【０００２】
【従来の技術】図１８は、従来の命令処理装置であるマ
イクロプロセッサの構成を示すブロック図である。
【０００３】図１８におけるマイクロプロセッサは、複
数のレジスタからなるレジスタファイル１と、このレジ
スタファイル１に保持されたデータについて演算処理す
る演算論理装置（以下、ＡＬＵと称す）２と、命令コー
ドとして命令を保持するメモリ３と、実行されるべき命
令のアドレスを保持し、かつそのアドレスをメモリ３へ
与えるプログラムカウンタ４と、プログラムカウンタ４
をインクリメントする回路５とを備える。
【０００４】このマイクロプロセッサはさらに、メモリ
３からフェッチされた命令コードを保持する命令レジス
タ６と、その命令コードを解読し、レジスタファイル１
の読出／書込を制御するための制御信号およびＡＬＵ２
を制御するための制御信号を生成する命令デコーダ７
と、レジスタファイル１から読出されたデータに従って
分岐条件を判定するテスト回路８と、テスト回路８から
の制御信号に応答して分岐先アドレスを計算する回路９
とを備える。
【０００５】次にこのマイクロプロセッサの動作につい
て説明する。まずプログラムカウンタ４によってメモリ
３に保持されている命令の中から実行すべき命令のアド
レスが指定される。その指定された命令はメモリ３から
フェッチされ、命令レジスタ６に保持される。命令レジ
スタ６によって保持された命令は命令デコーダ７によっ
て解読され、その命令の内容に応答してレジスタファイ
ル１の読出／書込が制御されるとともに、ＡＬＵ２が制
御される。
【０００６】命令レジスタ６にフェッチされた命令が演
算命令の場合、レジスタファイル１の中の２つのレジス
タからデータがそれぞれ読出される。それら読出された
データはＡＬＵ２によって演算され、その結果データは
再びレジスタファイル１の中のレジスタに書込まれる。
【０００７】一方、命令レジスタ６にフェッチされた命
令が分岐命令の場合、レジスタファイル１から読出され
た２つのデータはテスト回路８に与えられる。それらデ
ータに従ってテスト回路８はその分岐条件は満たされて
いるか否かを判定する。すなわち、テスト回路８によっ
てその条件が真であるか偽であるかが判断される。そし
て、その条件が真であれば、分岐先アドレス計算回路９
によってその分岐先アドレスが計算され、プログラムカ
ウンタ４に与えられる。その条件が偽であれば、プログ
ラムカウンタ４はインクリメントされる。
【０００８】
【発明が解決しようとする課題】図５は、プログラムの
一例を示すフローチャートである。このフローチャート
によれば、基本ブロックＡにおいて、命令ａ１：ｒ２＝
ｒ０＋ｒ１（すなわち、レジスタファイル１内のレジス
タｒ０およびｒ１の値を加算して、レジスタファイル１
内のレジスタｒ２に格納する）を実行する。そして、条
件ａ２：ｉｆ（ｒ２＜ｒ３）が判定された後、基本ブロ
ックＢおよびＥのいずれかが開始される。すなわち、ｒ
２＜ｒ３が偽と判定された場合、基本ブロックＢにおけ
る命令ｂ１：ｒ４＝ｒ１２＋ｒ１３が実行され、ｒ２＜
ｒ３が真と判定された場合、基本ブロックＥにおける命
令ｅ１（図示せず）が実行されるべきものである。
【０００９】上記従来のマイクロプロセッサによれば、
ブロックＡ内の条件ａ２が判定された後でなければ、ブ
ロックＢ内の命令ｂ１およびブロックＥ内の命令ｅ１の
いずれも実行され得ない。たとえば、命令ｂ１が実行さ
れた結果データがレジスタファイル１におけるレジスタ
ｒ４に書込まれるのは、ブロックＡの条件ａ２が偽であ
るときだけである。もし条件ａ２が真であるのに命令ｂ
１が実行された結果データがレジスタｒ４に書込まれた
場合、レジスタｒ４が持っていた前のデータが破壊され
るからである。
【００１０】このように、従来のマイクロプロセッサ
は、図５に示すブロックＡ内の条件ａ２、ブロックＢ内
の条件ｂ２、およびブロックＣ内の条件ｃ２の下で実行
すべき命令ｂ１、ｃ１およびｄ１を、それぞれ条件ａ
２、ｂ２およびｃ２を判定する前に実行することはでき
なかった。近年、複数のＡＬＵを持つマイクロプロセッ
サが提供されているが、このようなマイクロプロセッサ
であっても１または２以上の条件下で実行すべき命令
を、それら条件を判定する前に実行することはできな
い。そのため、それら複数のＡＬＵのうちいくつかは全
く演算を行なわないため、効率よくＡＬＵを使用でき
ず、演算処理の十分な高速化は実現され得ないという問
題点があった。
【００１１】この発明は上記の問題点を解決するために
なされたもので条件判定後に実行すべき命令を、条件判
定前に実行することができるようにし、より高速に命令
を処理することができる命令処理装置を得ることを目的
とする。
【００１２】また、その際ハードウェアの構成を大幅に
縮小できる命令処理装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明による命令処理
装置は、第１の分岐条件ないし第ｎの分岐条件（ｎは自
然数）の真偽により第ｎの命令の実行結果が有効である
と判断して命令を処理することを、コミット条件コード
を有した命令コードにより行なうようにした命令処理装
置において、第１ないし第ｎの分岐条件の真偽を判定す
ること、および第ｎの命令を実行する演算手段、この演
算手段により第ｎの命令を実行して生成されたデータを
確定的もしくは暫定的に保持するデータ保持手段、第ｎ
の命令を実行させるための第ｎの命令コードをデコード
する命令デコーダ、複数のエントリを有し、第ｍの分岐
条件（ｍ＝１〜ｎ）の真偽の一方を示す第ｍaの値と他
方を示す第ｍbの値、第ｍの分岐条件の真偽が未定であ
ることを示す条件値のいづれか１つを第ｍのエントリに
記憶して保持する真偽判定保持手段を備えた命令処理装
置であって、上述の第ｎの命令コードは第ｎのエントリ
を指定する第ｎのコミット条件コードを有し、この第ｎ
のコミット条件コードにより、（ａ）真偽判定保持手段
が、第１aの値ないし第ｎaの値をそれぞれ保持した第１
ないし第ｎのエントリからなる真偽エントリ群を構成し
た場合、この第ｎの命令コードにより実行される第ｎの
命令の生成するデータをデータ保持手段に確定的に保持
するように制御し、（ｂ）第１ないし第ｎのエントリの
うち、少なくとも１つのエントリが未定を保持し、それ
以外のエントリは真偽エントリ群と同一の値を保持する
場合、第ｎの命令コードにより実行される第ｎの命令の
生成するデータをデータ保持手段に暫定的に保持するよ
うに制御する制御手段、データが上記データ保持手段に
暫定的に保持された場合、第１ないし第ｎのエントリが
真偽エントリ群を構成したときにデータ保持手段は暫定
的に保持されたデータを確定的に保持するように制御す
るコミット制御手段を備えたものである。
【００１４】また、第ｎの命令コードは第ｎのエントリ
を指定する第ｎのコミット条件コードを有し、この第ｎ
のコミット条件コードをデコードして、第１aの値ない
し第ｎaの値をそれぞれ保持した第１のエントリないし
第ｎのエントリからなる第１のデコードエントリ群を生
成するコミット条件デコーダ、この第１のデコードエン
トリ群のエントリと真偽判定保持手段の対応するエント
リとを各々比較し、（ａ）第１のデコードエントリ群が
真偽判定保持手段の対応するエントリの保持する真偽と
すべて一致した場合、上記の第ｎの命令コードにより実
行される第ｎの命令の生成するデータをデータ保持手段
に確定的に保持するよう制御し、（ｂ）第１のデコード
エントリ群の各エントリと一致しない真偽判定保持手段
の対応するエントリがすべて未定を保持する場合、上記
の第ｎの命令コードにより実行される第ｎの命令の生成
するデータをデータ保持手段に暫定的に保持するよう制
御する実行制御手段、第ｎの命令を実行して生成された
データがデータ保持手段に暫定的に保持された場合、真
偽判定保持手段のエントリが第１のデコードエントリ群
と一致したときにデータ保持手段は暫定的に保持された
データを確定的に保持するように制御するコミット制御
手段を備えたものである。
【００１５】また、第１の分岐条件ないし第ｎの分岐条
件（ｎは自然数）の真偽により第ｎの命令もしくは第ｎ
の分岐命令のいずれか一方が有効であると判断して命令
を処理することを、コミット条件コードを有した命令コ
ードにより行なうようにした命令処理装置において、第
ｎの命令を実行するための第ｎの命令コード、および第
ｎの分岐命令を実行するための第ｎの分岐命令コードは
第ｎのエントリを指定する第ｎのコミット条件コードを
有し、第ｎのコミット条件コードにより、（ａ）真偽判
定保持手段が、第１aの値ないし第ｎaの値を保持する第
１ないし第ｎのエントリからなる真偽エントリ群を構成
した場合、第ｎの命令コードにより実行される第ｎの命
令の生成するデータをデータ保持手段に確定的に保持す
るように制御し、（ｂ）第１ないし第ｎのエントリのう
ち、少なくとも１つのエントリが未定を保持し、それ以
外のエントリは真偽エントリ群と同一の値を保持する場
合、第ｎの命令コードにより実行される第ｎの命令の生
成するデータをデータ保持手段に暫定的に保持するよう
に制御し、（ｃ）第１ないし第ｎのエントリのうち、第
ｋのエントリが第ｋbの値を保持する場合（ｋは１ない
しｎの少なくともいづれか１つ）、第ｎの分岐命令を実
行するよう制御する制御手段、データが暫定的に保持さ
れた場合、第１ないし第ｎのエントリが真偽エントリ群
を構成したときにデータ保持手段は暫定的に保持された
データを確定的に保持するように制御するコミット制御
手段を備えたものである。
【００１６】また、第ｎの命令コードは第ｎのエントリ
を指定する第ｎのコミット条件コードを有し、第ｎの分
岐命令コードは上記の第ｎのコミット条件コードととも
に分岐識別コードを有し、第１aの値ないし第ｎaの値を
それぞれ保持した第１のエントリないし第ｎのエントリ
からなる第１のデコードエントリ群を生成するととも
に、第ｎのコミット条件コードとともに分岐識別コード
をデコードした場合は、第ｎbの値を示す第ｎのエント
リと第１のデコードエントリ群と同一の値を示す第１な
いし第ｎー１のエントリからなる第２のデコードエント
リ群を生成するコミット条件デコーダ、このコミット条
件デコーダの生成するデコードエントリ群のエントリ
と、真偽判定保持手段の対応するエントリを各々比較
し、（ａ）第１のデコードエントリ群が真偽判定保持手
段の対応するエントリの保持する値とすべて一致した場
合、第ｎの命令コードにより実行される第ｎの命令の生
成するデータをデータ保持手段に確定的に保持するよう
制御し、（ｂ）第１のデコードエントリ群の各エントリ
と一致しない真偽判定保持手段の対応するエントリがす
べて未定を保持する場合、第ｎの命令コードにより実行
される第ｎの命令の生成するデータをデータ保持手段に
暫定的に保持するよう制御し（ｃ）第２のデコードエン
トリ群が真偽判定保持手段の対応するエントリの保持す
る値とすべて一致した場合、第ｎの分岐命令を実行する
ように制御する実行制御手段、データが暫定的に保持さ
れた場合、真偽判定保持手段のエントリが第１のデコー
ドエントリ群と一致したときにデータ保持手段は暫定的
に保持されたデータを確定的に保持するように制御する
コミット制御手段を備えたものである。
【００１７】また、上述のコミット制御手段は、デ−タ
をデータ保持手段に暫定的に保持する制御がされた第ｎ
のコミット条件コードがデコードされて生成されたデコ
ードエントリ群を保持するコミット条件保持手段、この
コミット条件保持部により保持されたエントリ群の第１
ないし第ｎエントリが真偽判定保持手段の対応するエン
トリに保持された内容と一致したときデータ保持手段は
暫定的に保持されたデータを確定的に保持するように制
御するデータ保持制御手段を備えたものである。
【００１８】また、上述のコミット制御手段は、真偽判
定保持手段の第１ないし第ｎのエントリのうち、未定が
保持されていた第ｊのエントリに第ｊbの値を保持する
場合（ｊは１ないしｎの少なくともいずれか１つ）、デ
ータ保持手段は暫定的に保持された上記データを無効に
するように制御するようにしたものである。
【００１９】また、コミット条件コードは、ｌｏｇ
2（ｎ＋１）より大きいものであって、最小の自然数の
ビット数で構成されたものである。
【００２０】また、第１aの値ないし第ｎaの値は，すべ
て真もしくは偽を示すものである。
【００２１】
【作用】この発明の命令処理装置によると、第ｎの命令
コードに付す第ｎのコミット条件コードに基づいて、真
偽判定保持手段が第１aの値ないし第ｎaの値をそれぞれ
保持した第１ないし第ｎのエントリからなる真偽エント
リ群を構成した場合、この第ｎの命令コードにより実行
される第ｎの命令の生成するデータをデータ保持手段に
確定的に保持する。一方、第１ないし第ｎのエントリの
うち、少なくとも１つのエントリが未定を保持し、それ
以外のエントリは真偽エントリ群と同一の値を保持する
場合、第ｎの命令コードにより実行される第ｎの命令の
生成するデータをデータ保持手段に暫定的に保持する。
この暫定的に保持されたデータは第１ないし第ｎのエン
トリが真偽エントリ群を構成したときに確定的に保持す
る。従って、分岐条件の真偽が判断される前に第ｎの命
令は実行され、分岐条件の判定の結果、第ｎの命令が有
効であると判定されたときにこの第ｎの命令の実行デー
タを有効データとして保持し、次の命令処理に用いられ
る。
【００２２】また、第ｎのコミット条件コードは、第１
aの値ないし第ｎaの値をそれぞれ示す第１のエントリな
いし第ｎのエントリ第ｎのエントリからなる第１のデコ
ードエントリ群を生成するようにデコードされる。第１
のデコードエントリ群が真偽判定保持手段の対応するエ
ントリの保持する真偽とすべて一致した場合、第ｎの命
令の生成するデータをデータ保持手段に確定的に保持す
るする。一方、第１のデコードエントリ群の各エントリ
と一致しない真偽判定保持手段の対応するエントリがす
べて未定を保持する場合、そのデータを暫定的に保持す
る真偽判定保持手段のエントリが上記第１のデコードエ
ントリ群と一致したときに暫定的に保持されたデータを
確定的に保持するようにする。従って、分岐条件の真偽
が判断される前に第ｎの命令は実行され、分岐条件の判
定の結果、第ｎの命令が有効であると判定されたときに
この第ｎの命令の実行データを有効データとして保持
し、次の命令処理に用いられる。
【００２３】また、第ｎのコミット条件コードにより、
真偽判定保持手段が第１aの値ないし第ｎaの値をそれぞ
れ保持した第１ないし第ｎのエントリからなる真偽エン
トリ群を構成した場合、第ｎの命令コードにより実行さ
れる第ｎの命令の生成するデータをデータ保持手段に確
定的に保持する。一方、第１ないし第ｎのエントリのう
ち、少なくとも１つのエントリが未定を保持し、それ以
外のエントリは真偽エントリ群と同一の値を保持する場
合、データを暫定的に保持する。さらに、第１ないし第
ｎのエントリのうち、第ｋのエントリが第ｋbの値を保
持する場合、ｎの分岐命令を実行する。データが暫定的
に保持された場合、第１ないし第ｎのエントリが真偽エ
ントリ群を構成したときに確定的に保持するようにす
る。分岐条件の真偽が判断される前に第ｎの命令は実行
され、第ｎの分岐命令が実行される場合、第ｎの命令は
暫定的に実行されても、その実行データは有効な値とし
て用いられない。また、第ｎの命令が有効であると判定
されたときにこの第ｎの命令の実行データを有効データ
として保持し、次の命令処理に用いられる。
【００２４】また、第１aの値ないし第ｎaの値をそれぞ
れ保持した第１のエントリないし第ｎのエントリからな
る第１のデコードエントリ群を生成するとともに、第ｎ
のコミット条件コードとともに分岐識別コードをデコー
ドした場合は、第ｎbの値を示す第ｎのエントリと第１
のデコードエントリ群と同一の値を示す第１ないし第ｎ
ー１のエントリからなる第２のデコードエントリ群を生
成する。第１のデコードエントリ群が真偽判定保持手段
の対応するエントリの保持する値とすべて一致した場
合、第ｎの命令コードにより実行される第ｎの命令の生
成するデータをデータ保持手段に確定的に保持する。第
１のデコードエントリ群の各エントリと一致しない真偽
判定保持手段の対応するエントリがすべて未定を保持す
る場合、データを暫定的に保持する。第２のデコードエ
ントリ群が真偽判定保持手段の対応するエントリの保持
する値とすべて一致した場合、第ｎの分岐命令を実行す
る。データが暫定的に保持された場合、第１ないし第ｎ
のエントリが真偽エントリ群を構成したときに確定的に
保持するようにする。分岐条件の真偽が判断される前に
第ｎの命令は実行され、第ｎの分岐命令が実行される場
合、第ｎの命令は暫定的に実行されても、その実行デー
タは有効な値として用いられない。また、第ｎの命令が
有効であると判定されたときにこの第ｎの命令の実行デ
ータを有効データとして保持し、次の命令処理に用いら
れる。
【００２５】また、コミット制御手段は、データ保持手
段に暫定的に保持する制御がされたデコードエントリ群
を保持する。このデコードエントリ群の内容が真偽判定
保持手段と比較され、一致したとき暫定的に保持された
データを確定的に保持する。データ有効であると判定さ
れたときにこの第ｎの命令の実行データを有効データと
して保持し、次の命令処理に用いられる。
【００２６】また、暫定的に保持されたデータは有効で
ないと判断された場合、そのデータは無効にするように
したので、次の命令処理に用いられることは起こらな
い。
【００２７】また、コミット条件コードは、ｎ個の分岐
条件に対して、ｌｏｇ2（ｎ＋１）より大きいもので、
最小の自然数のビット数で構成されるので、コミット条
件コードは分岐条件数に対して少ない情報量で構成され
る。従って装置のハードウェアの構成、特にコミット条
件コードを記憶する記憶素子の記憶量は縮小される。
【００２８】
【実施例】
実施例１．以下、本発明の一実施例を示す。図１は本実
施例による命令装置であるマイクロプロセッサの構成を
示すブロック図である。なお、図中同一符号で示される
部分は同一または相当部分を示す。
【００２９】図１におけるマイクロプロセッサは、４つ
のＡＬＵ２Ａないし２Ｄと、メモリ３と、実行すべき命
令のアドレスをメモリ３に与えるプログラムカウンタ４
と、プログラムカウンタ４をインクリメントする回路５
と、メモリ３からフェッチされた命令を保持する命令レ
ジスタ６と、命令レジスタ６に保持された命令を解読
し、ＡＬＵ２Ａないし２Ｄなどを制御するための制御信
号、ＡＬＵ２Ａないし２Ｄにより生成されたデータをレ
ジスタに保持する制御をするための制御信号を生成する
命令デコーダ７と、分岐先アドレスを計算する回路９と
を備える。
【００３０】このマイクロプロセッサはさらに、図１８
に示した従来のマイクロプロセッサと異なり、真偽レジ
スタ（ＴＦレジスタ）１０、実行制御回路１１、シーケ
ンシャルレジスタファイル１２、シャドウレジスタファ
イル１３、コミット制御回路１４およびコミット条件デ
コーダ５０を備える。
【００３１】図２は、上記ＴＦレジスタ１０の構成を示
す。図２を参照して、このＴＦレジスタ１０は、ｍ個の
エントリを備える。ＡＬＵ２Ａないし２Ｄで分岐すべき
かどうかを決定する分岐条件の真偽が判断され、その判
断結果はｍ個のエントリのいづれかに記憶・保持され
る。各エントリは有効性ビットＴｖおよび値ビットＴｄ
の２ビットから構成され、ある１つの条件は真であると
いう第１の条件情報、その条件は偽であるという第２の
条件情報、およびその条件の真偽は未定であるという第
３の条件情報のうちいずれかを保持する。
【００３２】
【表１】
【００３３】上記の表１を参照して、ＴＦレジスタ１０
の条件情報を説明する。有効性ビットＴｖが「１」で、
かつ値ビットＴｄが「１」の場合、その条件は真である
ことを意味する。また、有効性ビットＴｖが「１」で、
値ビットＴｄが「０」の場合、その条件は偽であること
を意味する。さらに、有効性ビットＴｖが「０」の場
合、値ビットＴｄがいかなる値であってもその条件の真
偽は未定であることを意味する。
【００３４】図３は、実際にメモリ３よりフェッチさ
れ、このマイクロプロセッサによって処理される命令コ
ードの構成図である。図３を参照して、この命令コード
は、命令操作部１５およびコミット条件部１６から構成
される。命令操作部１５は、従来のマイクロプロセッサ
によって処理され得る命令コードに相当する部分であ
り、図１の命令デコード部７はこの命令操作部１５をデ
コードし、ｒ６＝ｒ１４＋ｒ１５を実行する制御信号を
ＡＬＵ２Ａ〜２Ｂのいづれかに出力する。
【００３５】一方、コミット条件部１６は、命令操作部
１５に示された命令が実行されるために必要な条件を特
定する部分である。すなわち、ｒ６＝ｒ１４＋ｒ１５の
実行が有効かどうかはこのコミット条件部１６の内容で
判断される。このコミット条件部１６は上記の真偽レジ
スタ１０の各エントリのいづれかを指定するコードで構
成されている。図３に示すＴＦ[１]＆ＴＦ[２]は真偽レ
ジスタ１０の第１エントリおよび第２エントリを指定す
ることを表す。
【００３６】また、図４は命令が分岐命令を表す場合の
分岐命令コードの構成図である。この分岐命令コードは
図３と同一構成のコミット条件部１６と、分岐命令を示
すオペコード１５ｂ、ジャンプ先のアドレスを指定する
分岐アドレス１５ｃ（例えば図５のブロックＦに分岐す
るための命令の場合、Ｆのアドレスが指定される）の通
常の命令操作部１５、そして後述するコミット条件デコ
ーダ５０で異なる動作を行なう分岐命令を識別するため
の分岐識別コード１５ａにより構成される。
【００３７】命令レジスタ６より出力される図３、４に
示した命令コードは、コミット条件デコーダ５０により
コミット条件部１５および分岐識別コード１５ａがデコ
ードされる。一方、分岐識別コード１５ａを除く命令操
作部１５は命令デコーダ７でデコードされる。
【００３８】次に、本実施例のマイクロプロセッサを動
作させるためのプログラムについて説明する。なお、こ
こでは図５のフローチャートの動作をマイクロプロセッ
サに実行させる場合を考える。
【００３９】図５を参照して、例えばブロックＡにおい
て命令ａ１：ｒ２＝ｒ０＋ｒ１を実行し、分岐命令ａ
２：ｒ２＜ｒ３を判断する。もしｒ２＜ｒ３が真ならば
ブロックＥに分岐し、偽ならばブロックＢに分岐する。
ブロックＢ、Ｃも同様に分岐命令ｂ２、ｃ２を判断し、
他のブロックへ分岐する。
【００４０】一般にいくつかの分岐条件を有する命令を
実行する場合、複雑な経路をたどった制御フローが存在
する。図５の制御フローを実行する場合でも取りうる制
御フローはＡ→Ｅ、Ａ→Ｆ、Ａ→Ｇ、Ａ→Ｈの４つあ
る。しかし実際に実行されたとき、その実行経路はこの
４つの中のうちいづれか１つの制御フローに偏る場合が
多い。S.McFalligの文献によると個々の分岐の分岐方向
の偏りはおよそ８５％であることがわかっている。これ
については、「 S.McFalling, ■Reducing the Cost of
Branches■, 13th Annual International Synposium o
n Computer Archtecture, pp.396-403, June 1986 」に
詳細に記載されている。このような制御フローの偏りを
利用することによって図５のフローチャートを実行する
ためのプログラムを生成する。
【００４１】公知技術によると、図１に図示しない他の
ソフトウェアまたはハードウェアにより、例題を与えて
実行プログラムのプロファイルをとることによりこの分
岐可能性の高い制御フローを予測する予測情報を得るこ
とができる。この予測された制御フローのことを「トレ
ース」と呼ぶ。さらに、予測した方向に実際に分岐した
とき「分岐予測がヒットした」と呼び、予測した方向に
分岐しなかっとき「分岐予測がミスした」と呼ぶ。
【００４２】このプロファイリングにより図５のフロー
チャートでは経路「Ａ→Ｂ→Ｃ→Ｄ→Ｈ」が分岐可能性
の高い制御フローとして予測されたとする。
【００４３】図６は、制御フロー偏りの予測情報にもと
づいてコンパイルして生成されたプログラムリストの一
例を示すプログラム図であり、図５のフローチャートを
実行する。図において、各行は複数の命令コードから構
成される。また、各命令コードは命令操作部１５および
コミット条件部１６から構成される。同一行を構成する
命令コードの命令操作部１５に示される命令は同時に実
行される。なお、命令コードは互いに「；」によって分
離されている。また、命令操作部１５およびコミット条
件部１６は「？」によって分離されている。
【００４４】図における各命令コードのコミット条件部
１６について説明する。 （１）コミット条件「always」はＴＦレジスタ１０にお
ける真偽にかかわらず命令操作部１５に示される命令が
有効であることを表す。 （２）コミット条件「ＴＦ[１]」はＴＦレジスタ１０の
第１エントリを指定することを表す。 （３）コミット条件「ＴＦ[１]＆ＴＦ[２]」はＴＦレジ
スタ１０の第１エントリおよび第２エントリを指定する
ことを表す。 （４）コミット条件「ＴＦ[１]＆ＴＦ[２]＆ＴＦ[３]」
はＴＦレジスタ１０の第１エントリ、第２エントリおよ
び第３エントリを指定することを表す。
【００４５】条件操作部１５について説明する。 （１）命令（Ｉ１、Ｉ２、Ｉ３、Ｉ４） 例えば、Ｉ１：ｒ２＝ｒ０＋ｒ１はシーケンシャルレジ
スタファイル１２またはシャドウレジスタファイル１３
のいづれかに格納されたレジスタｒ０の値とレジスタｒ
１の値を加算して実行制御回路１１により指定されるフ
ァイルのレジスタｒ２に格納することを示す。 （２）命令（Ｃ１、Ｃ２、Ｃ３） 例えば、Ｃ１：if (r2≧r3) ＴＦ[１] = true ; else
ＴＦ[１] = falseはシーケンシャルレジスタファイル１
２またはシャドウレジスタファイル１３のいづれかに格
納されたレジスタｒ２の値がレジスタｒ３の値以上のと
きはＴＦレジスタ１０の第１エントリに「真」を記憶さ
せ、そうでないときは「偽」を記憶させることを示す。
すなわち、この命令Ｃ１、Ｃ２、Ｃ３は分岐条件として
ＡＬＵ２Ａ〜２Ｄで判断され、命令Ｃ１は第１の分岐条
件としてその判定結果の真偽をＴＦレジスタ１０の第１
エントリに書き込む。さらに命令Ｃ２、Ｃ３は第２、第
３の分岐条件としてＴＦレジスタ１０の第２、第３エン
トリにその判定結果の真偽を書き込み、ＴＦレジスタ１
０がその内容を保持する。 （３）分岐命令（Ｊ１、Ｊ２、Ｊ３、Ｊ４） 例えば、Ｊ１：go to ＥはブロックＥにジャンプするこ
とを示す。また、Ｊ１、Ｊ２、Ｊ３はtype ２のジャン
プ、Ｊ４はtype １のジャンプであることを示す（type
１、２については後述する）。この分岐命令が実行され
ると、分岐先アドレス計算部９により計算された分岐先
の命令を実行するための命令コードのアドレスをプログ
ラムカウンタ４に与え、メモリ３のこの計算されたアド
レスにある命令コードをフェッチして命令レジスタ６に
送る。
【００４６】図６のプログラムリストは、制御フローの
偏り予測情報に従って次のように生成された。
【００４７】（１）分岐条件を評価してＴＦレジスタ１
０に評価結果を書き込む命令Ｃ１〜Ｃ３において、その
分岐条件がトレース内への分岐である場合はその分岐条
件に対応するＴＦレジスタのエントリに「真」を書き込
み、一方トレース外への分岐である場合は「偽」を書き
込むようにする。例えば図５でブロックＡの分岐条件ａ
１：ｒ２＜ｒ３が「偽」の場合はトレース内の分岐であ
り、分岐条件ａ１が「真」の場合はトレース外の分岐で
ある。しかしｒ２≧ｒ３であるときはＡからＢへのトレ
ース内の分岐であるので、図６の命令Ｃ１のように、ｒ
２≧ｒ３ならばＴＦ[１]に「真」を、そうでないならば
「偽」をそれぞれ書き込むように生成する。すなわち、
分岐がトレース内のものであるならば（分岐予測がヒッ
トした場合）、ＴＦレジスタ１０の第１エントリから番
号順に「真」が連続し、トレース内から初めてトレース
外に分岐すると判断されたとき（分岐予測がミスした場
合）、その判断した分岐条件に対応するＴＦレジスタの
エントリに「偽」が記憶保持される。
【００４８】（２）分岐命令であるＪ１〜Ｊ４のうち、
トレース内に分岐する分岐命令をタイプ１、トレース外
に分岐するジャンプ命令をタイプ２としてそれぞれ区別
する。図４における命令操作部１５の分岐識別コード１
５ａはこの分岐のタイプを区別するためのもので、タイ
プ１ならば「０」、タイプ２ならば「１」が書き込まれ
る。図４は分岐命令コード「ＴＦ[１]＆ＴＦ[２] ？ Ｊ
２」を示したものである。命令Ｃ１、Ｃ２、Ｃ３の分岐
条件がそれぞれ「偽」であると判断した結果、その分岐
先であるブロックＥ、Ｆ、Ｇはトレース外への分岐とな
る。
【００４９】コミット条件部１５は、上述のようにＴＦ
レジスタ１０のエントリ番号を指定するようにコード化
されている。図７はコード化されたコミット条件部１５
のコード表図である。 （１）コミット条件：always は分岐条件なしに命令が
実行されるので［Ｘ３,Ｘ２,Ｘ１］＝［０,０,０］とコ
ード化する。（２）ＴＦレジスタ１０の第１エントリを
指定するコミット条件：ＴＦ[１]は［０,０,１］とコー
ド化する。（３）ＴＦレジスタ１０の第１および第２エ
ントリを指定するコミット条件：ＴＦ[１]＆ＴＦ[２]は
［０,１,１］とコード化する。（４）ＴＦレジスタ１０
の第１、第２および第３エントリを指定するコミット条
件：ＴＦ[１]＆ＴＦ[２]＆ＴＦ[３]は［１,１,１］とコ
ード化する。すなわち、このコミット条件部１５は、ト
レース内の命令であることを指定することを意味し、そ
の他のコード（例えば、［１,０,１］等）が生成される
場合は起こらず、Ｘ１から「１」が連なるようにコード
化される。
【００５０】図８は、コミット条件部１５のコードをデ
コードするコミット条件デコーダ５０の出力する形式を
示した図である。ＴＦレジスタ１０と同様に第１エント
リから第ｍエントリからなる。さらに各エントリも、Ｔ
Ｆレジスタ１０と同様に有効性ビットＣｖおよび値ビッ
トＣｄの２ビットから構成される。
【００５１】表２を参照してコミット条件デコーダ５０
の出力形式について説明する。
【００５２】
【表２】
【００５３】（１）有効性ビットＣｖが「１」で、かつ
値ビットＣｄが「１」の場合は、そのエントリは「真」
であることを示す。（２）有効性ビットＣｖが「１」
で、かつ値ビットＣｄが「０」の場合は、そのエントリ
は「偽」であることを示す。（３）値ビットＣｄに関係
なく有効性ビットＣｖが「０」の場合は「Don■t Car
e」であることを示す。すなわち、各エントリには>
「真」、「偽」、「Don■t Care」のいづれかの状態を
有することになる。
【００５４】図９はこのコミット条件部１６のコードの
入力に対するコミット条件デコーダ５０の出力を示す真
理値図である。 （１）［Ｘ３,Ｘ２,Ｘ１］＝［０,０,０］のとき、すべ
てのエントリの有効性Ｃｖが「０」となるようにデコー
ドする（すべてのエントリを「Don■t Care」にす
る）。 （２）［Ｘ３,Ｘ２,Ｘ１］＝［０,０,１］のとき、第１
エントリの有効性Ｃｖ１が「１」、かつ値Ｃｄ１が
「１」となるようにデコードする。その他のエントリの
Ｃｖを「０」にする（第１エントリが「真」、第２およ
び第３以降のエントリは「Don■t Care」）。 （３）［Ｘ３,Ｘ２,Ｘ１］＝［０,１,１］のとき、第１
エントリおよび第２エントリの有効性Ｃｖ１、Ｃｖ２が
ともに「１」、かつ値Ｃｄ１、Ｃｄ２がともに「１」と
なるようにデコードする。その他のエントリのＣｖを
「０」にする（第１および第２エントリが「真」、第３
以降のエントリは「Don■t Care」）。 （４）［Ｘ３,Ｘ２,Ｘ１］＝［１,１,１］のとき、第１
エントリ、第２エントリおよび第３エントリの有効性Ｃ
ｖ１、Ｃｖ２、Ｃｖ３がともに「１」、かつ値Ｃｄ１、
Ｃｄ２、Ｃｄ３がともに「１」となるようにデコードす
る（第１〜第３エントリが「真」）。その他のエントリ
のＣｖを「０」にする。すなわち、入力コードの「１」
に対応するエントリの［Ｃｖ、Ｃｄ］が［１、１］とな
るようにし、入力コードの「０」に対応するエントリの
Ｃｖが「０」となるようにデコードすればよい。
【００５５】以上、図９の真理値表の論理式は次のよう
に設定される。 （式１）：Ｃｖｉ＝Ｘｉ、 Ｃｄｉ＝１（但し、ｉはエントリの番号に対応する）。
【００５６】分岐命令コードの有するコミット条件コー
ドをデコードする場合は、分岐命令のタイプ１、２によ
りデコード内容が異なる。タイプ１のジャンプの場合
（すなわち分岐識別コード１５ａが「０」のとき）は図
９と同一である。タイプ２のジャンプの場合（すなわち
分岐識別コード１５ａが「１」のとき）は図９に代わっ
て図１０に示す真理値図に従ってデコードする。 （１）［Ｘ３,Ｘ２,Ｘ１］＝［０,０,０］のときは、図
９と同じである。 （２）［Ｘ３,Ｘ２,Ｘ１］＝［０,０,１］のときは、Ｃ
ｄ１を「０」にする。その他は図９と同じである。 （３）［Ｘ３,Ｘ２,Ｘ１］＝［０,１,１］のときは、Ｃ
ｄ２を「０」にする。その他は図９と同じである。 （４）［Ｘ３,Ｘ２,Ｘ１］＝［１,１,１］のときは、Ｃ
ｄ３を「０」にする。その他は図９と同じである。すな
わち、入力コード［Ｘ３,Ｘ２,Ｘ１］の値「１」が連な
る最後のビットに対応するエントリの値Ｃｄを「０」に
して「偽」を表すようにデコードする。
【００５７】以上、図１０の真理値表の論理式は例えば
次のように設定される。 （式２）：Ｃｖｉ＝Ｘｉ、 Ｃｄｉ＝Ｘｉ＋１ 但し、Ｃｄ３＝０である。
【００５８】実行制御回路１１は、コミット条件デコー
ダ５０が出力するエントリとＴＦレジスタ１０のエント
リとを同一番号ごとに対応的に比較し、その結果に応じ
てＡＬＵ２Ａないし２Ｄが確定的に命令を実行するよう
に制御するか、または暫定的に命令を実行するように制
御する。
【００５９】図１１は、この実行制御回路１１の機能を
さらに詳しく説明するための概念図である。図におい
て、（Ａ）〜（Ｄ）はＴＦレジスタ１０の各エントリに
保持される条件情報の一例を表す。例えば（Ａ）では第
１エントリ、第２エントリに「真」、第３エントリ以降
は任意の条件情報が保持されている。
【００６０】一方、（１）は命令コード「ＴＦ[１]＆Ｔ
Ｆ[２] ？ Ｉ３」のコミット条件部１６：ＴＦ[１]＆Ｔ
Ｆ[２]をデコードした結果であり、第１エントリおよび
第２エントリが共に「真」を、第３エントリ以降が「 D
on■t Care 」となる。ＴＦレジスタ１０に（Ａ）が保
持されている場合、すなわち対応するエントリに保持さ
れる真偽が一致している場合、実行制御回路１１はＡＬ
Ｕ２Ａないし２Ｄが命令Ｉ３を確定的に実行するように
制御する。この場合における命令Ｉ３を特に「逐次的命
令」という。
【００６１】ＴＦレジスタ１０に（Ｂ）が保持されてい
る場合、すなわちコミット条件デコーダ５０の真偽が確
定している第１および第２エントリに対応するＴＦレジ
スタ１０の第１、第２エントリが「未定」を保持してい
る場合、実行制御回路１１はＡＬＵ２Ａないし２Ｄが暫
定的に命令Ｉ３を実行するように制御する。この場合に
おける命令Ｉ３を特に「投機的命令」という。
【００６２】ＴＦレジスタ１０に（Ｃ）が保持されてい
る場合、すなわちコミット条件デコーダ５０の真偽が確
定している第１および第２エントリに対応するＴＦレジ
スタ１０の第１および第２エントリのうち一方が「真」
で、その他のエントリが「未定」である場合、実行制御
回路１１はＡＬＵ２Ａないし２Ｄが命令Ｉ３を暫定的に
実行するように制御する。この場合における命令Ｉ３も
「投機的命令」という。
【００６３】ＴＦレジスタ１０に（Ｄ）が保持されてい
る場合、すなわちコミット条件デコーダ５０の真偽が確
定している第１および第２エントリに対応するＴＦレジ
スタ１０の第１および第２エントリの真偽が一致しない
場合、命令Ｉ３は実行されない、もしくは実行されても
結果データが無効化される。
【００６４】なお、図１１には図示しないが、コミット
条件部１６のデコード内容のエントリがすべて「Don■t
Care 」を示した場合（コミット条件部１６が「 alway
s 」の場合）はＴＦレジスタ１０のエントリの内容にか
かわらず、実行制御回路１１はＡＬＵ２Ａないし２Ｄが
命令（例えばＩ１）を確定的に実行するように制御す
る。この場合における命令Ｉ１も上記と同様に「逐次的
命令」という。
【００６５】また、（２）は図６の命令コード「ＴＦ
[１]＆ＴＦ[２] ？ Ｊ２」のコミット条件部１６：Ｔ
Ｆ[１]＆ＴＦ[２]をデコードした結果であり、第１エン
トリが「真」、第２エントリが「偽」を、第３エントリ
以降が「 Don■t Care 」となる。この分岐命令Ｊ２は
ＴＦレジスタ１０が（Ｄ）のように、対応するＴＦレジ
スタのエントリの真偽が一致したときのみ実行される。
（Ａ）、（Ｂ）、（Ｃ）の場合はＪ２は実行されない。
【００６６】シーケンシャルレジスタファイル１２およ
びシャドウレジスタファイル１３は、それぞれ３２個の
レジスタ３０および３１から構成される。シーケンシャ
ルレジスタファイル１２は、従来のマイクロプロセッサ
におけるレジスタファイル１に相当するものである。た
だし、このシーケンシャルレジスタファイル１２は、Ａ
ＬＵ２Ａないし２Ｄが逐次的命令を実行して生成した結
果データを確定的に保持する。シャドウレジスタファイ
ル１３は、ＡＬＵ２Ａないし２Ｄが投機的命令を実行し
て生成した結果データを暫定的に保持する。
【００６７】コミット制御回路１４は、シャドウレジス
タファイル１３に格納された結果データに対応する命令
のコミット条件デコーダ５０の出力を保持する。コミッ
ト制御回路１４は同時に、ＴＦレジスタ１０を常に監視
していて、保持したコミット条件デコーダ５０の出力内
容におけるエントリとＴＦレジスタ１０におけるエント
リとを比較して、それらが対応的に一致した場合、シャ
ドウレジスタファイル１３に格納された結果データをシ
ーケンシャルレジスタファイル１２へ転送する。
【００６８】たとえば図１１において、ある投機的命令
Ｉが実行され、その結果データが暫定的にシャドウレジ
スタファイル１３に格納された場合、命令Ｉのコミット
条件デコーダ５０のデコード内容である第１のエントリ
「真」、第２のエントリ「真」、・・・はコミット制御
回路１４の中に格納される。そしてＴＦレジスタ１０の
保持内容を監視しつつ、ＴＦレジスタ１０における第１
および第２のエントリが共に「真」を保持した時点、す
なわち、コミット条件デコーダ５０の出力エントリの内
容がそれに対応するＴＦレジスタ１０のエントリの真偽
が一致した時点でコミット制御回路１４はシャドウレジ
スタファイル１３に格納された結果データをシーケンシ
ャルレジスタファイル１２へ転送するようにする。
【００６９】また、コミット制御回路１４は、保持した
コミット条件デコーダ５０の出力内容におけるエントリ
とＴＦレジスタ１０におけるエントリとを比較し、それ
らが対応的に一致しなかった場合、シャドウレジスタフ
ァイル１３に格納された結果データは無効であると判断
され、キャンセルされる。
【００７０】以下、実行制御回路１１、シーケンシャレ
ジスタファイル１２、シャドウレジスタファイル１３お
よびコミット制御回路１４について説明する。
【００７１】図１２は、実行制御回路１１の構成を示す
ブロック図である。図１２を参照して、実効制御回路１
１は、コミット条件計算回路１７と、インバータ１８
と、ＡＮＤゲート１９Ａと、ＯＲゲート１９Ｂとを備
え、インバータ１８からシャドウレジスタ書込指定ビッ
トＳＤとして出力し、ＯＲゲート１９Ｂから命令有効性
ビットＩＶとして出力する。
【００７２】この実行制御回路１１の動作について説明
する。コミット条件デコーダ５０によりデコーダされた
内容と、ＴＦレジスタの内容とはコミット条件計算回路
１７に入力され、このコミット条件計算回路１７は有効
性ビットＶおよび値ビットＤを出力する。
【００７３】図１３は、コミット条件計算回路１７の構
成を示すブロック図である。図１３を参照して、コミッ
ト条件計算回路１７は、比較回路２０および２１と、Ａ
ＮＤゲート２２および２３とを備える。なお、ｍ個のエ
ントリがある場合は、ｍ個のエントリに対応してｍ個の
比較回路を備え、比較回路の出力Ｖｉ（ｉ＝１〜ｍ）の
論理積をとったもの、および出力Ｄｉ（ｉ＝１〜ｍ）の
論理積をとったもので構成されるが、図１３では説明を
簡単に行うためコミット条件部１６のデコード内容およ
びＴＦレジスタ１０がそれぞれ２つのエントリを備える
場合に対応するコミット条件計算回路を示す。
【００７４】比較回路２０または２１は、コミット条件
デコーダ５０の生成するｉ番目（ｉ＝１または２）のエ
ントリとそれに対応するＴＦレジスタ１０におけるｉ番
目のエントリとを比較し、その結果に応じて有効性ビッ
トＶi および値ビットＤi を生成する。
【００７５】表３は、比較回路２０または２１の動作を
示す真理値表である。
【００７６】
【表３】
【００７７】表３を参照して、コミット条件デコーダ５
０における１つのエントリの有効性ビットＣｖが「０」
の場合、それに対応するＴＦレジスタ１０における１つ
のエントリの有効性ビットＴｖおよび値ビットＴｄがい
かなる値であっても、比較回路２０または２１は「１」
の有効性ビットＶi と、「１」の値ビットＤi とを生成
する。
【００７８】また、コミット条件デコーダ５０における
１つのエントリの有効性ビットＣｖが「１」であり、か
つそれに対応するＴＦレジスタ１０における１つのエン
トリの有効性ビットＴｖが「０」の場合、それらエント
リの値ビットＣｄおよびＴｄがいかなる値であっても、
比較回路２０または２１は「０」の有効性ビットＶiを
生成する。
【００７９】さらに、コミット条件デコーダ５０におけ
る１つのエントリの有効性ビットＣｖと、それに対応す
るＴＦレジスタ１０における１つのエントリの有効性ビ
ットＴｖとがそれぞれ「１」であり、それらの値ビット
ＣｄおよびＴｄが互いに等しい場合、比較回路２０また
は２１は「１」の有効性ビットＶi と、「１」の値ビッ
トＤi とを生成する。それらエントリの値ビットＣｄお
よびＴｄが異なる場合、比較回路２０または２１は、
「１」の有効性ビットＶi と、「０」の値ビットＤi と
を生成する。
【００８０】比較回路２０と２１のそれぞれ有効性ビッ
トＶｉの論理積をとることによりコミット条件計算回路
１７の有効性ビットＶを生成し、またそれぞれ値ビット
Ｄｉの論理積をとることにより値ビットＤを生成する。
従って、有効性ビットＶ、値ビットＤがともに「１」の
場合とは、（ａ）コミット条件デコーダ５０のすべての
エントリが「Don■t Care」のとき、または（ｂ）コミ
ット条件デコーダ５０のエントリに記録された真偽が、
対応するＴＦレジスタ１０のエントリの真偽とすべて一
致したときである。また、Ｖ＝１、Ｄ＝０の場合とは、
コミット条件デコーダ５０のエントリに記録された真偽
が、対応するＴＦレジスタ１０のエントリの少なくとも
いづれか１つの真偽と一致しないときである。
【００８１】図１２のように実行制御回路１１を構成す
ることにより、コミット条件計算回路１７の有効性ビッ
トＶが「０」の場合、「１」のシャドウレジスタ書込指
定ビットＳＤが生成される。また、コミット条件計算回
路１７の有効性ビットＶおよび値ビットＤがともに
「１」の場合か、または有効性ビットＶが「０」の場
合、「１」の命令有効性ビットＩＶが生成される。
【００８２】以上詳述したところから明らかなように、
コミット条件デコーダ５０におけるすべてのエントリが
「Don■t Care」を保持している場合（それに対応する
命令操作部における命令は無条件下で実行されるべきも
のである場合）、実行制御回路１１は「０」のシャドウ
レジスタ書込指定ビットＳＤを生成するとともに、
「１」の命令有効性ビットＩＶを生成する。
【００８３】また、コミット条件デコーダ５０における
いくつかのエントリが「真」または「偽」を保持してい
て、それらに対応するＴＦレジスタにおけるエントリの
うち少なくとも１つが「未定」を保持している場合、実
行制御回路１１は「１」のシャドウレジスタ書込指定ビ
ットＳＤを生成するとともに、「１」の命令有効性ビッ
トＩＶを生成する。
【００８４】さらに、コミット条件デコーダ５０におけ
るいくつかのエントリが「真」または「偽」を保持して
いて、かつそれらに対応するＴＦレジスタ１０における
エントリも「真」または「偽」を保持していて、かつそ
れらコミット条件部１６における真偽とＴＦレジスタ１
０における真偽とが対応的に一致している場合は、実行
制御回路１１は「０」のシャドウレジスタ書込指定ビッ
トＳＤを生成するとともに、「１」の命令有効性ビット
ＩＶを生成する。
【００８５】シーケンシャルレジスタファイル１２、シ
ャドウレジスタファイル１３へのデータ格納は、このシ
ャドウレジスタ書込指定ビットＳＤと命令有効性ビット
ＩＶとに従って次のように制御される。 （ａ）（ＳＤ、ＩＶ）＝（０、１）のとき、ＡＬＵ等で
生成された結果データはシーケンシャルレジスタファイ
ル１２に格納される。すなわち確定的にデータ保持がな
される。 （ｂ）（ＳＤ、ＩＶ）＝（０、０）のとき、命令は実行
されないか、または命令が実行されることによって生成
された結果データはシーケンシャルレジスタファイル１
２およびシャドウレジスタ１３のいずれにも格納されな
いで無効化される。 （ｃ）（ＳＤ、ＩＶ）＝（１、１）のとき、ＡＬＵ等で
生成された結果データはシャドウレジスタファイル１２
に格納される。すなわち、暫定的にデータ保持がなされ
る。
【００８６】図１４は、シーケンシャルレジスタファイ
ル１２、シャドウレジスタファイル１３およびコミット
制御回路１４の構成を示すブロック図である。
【００８７】図１４を参照して、シーケンシャルレジス
タファイル１２は、上述のとおり３２個のシーケンシャ
ルレジスタから構成される。シャドウレジスタファイル
１３は、３２個のシャドウレジスタから構成される。特
に、３０はシーケンシャルレジスタファイル１２の第３
シーケンシャルレジスタ、３１はシャドウレジスタファ
イル１３の第３シャドウレジスタである。さらに３７は
シャドウレジスタファイル１３の各レジスタに備えられ
た有効フラグである。
【００８８】コミット制御回路１４は、３２個のシーケ
ンシャルレジスタ３０およびシャドウレジスタ３１に対
応して３２個のエントリから構成される。各エントリ
は、コミット条件記憶部３２と、コミット条件計算回路
１７と、ＡＮＤゲート３３、３６と、インバータ３５と
を備える。
【００８９】コミット条件記憶部３２は、投機的命令が
実行され、その結果データがシャドウレジスタファイル
１３におけるシャドウレジスタ３１に暫定的に格納され
た場合、その命令に対応するコミット条件部１６がコミ
ット条件デコーダ５０によりデコードされた内容を保持
する。
【００９０】コミット条件計算回路１７は、前述した実
行制御回路１１におけるコミット条件計算回路１７と同
一で、コミット条件記憶部３２に保持されたコミット条
件部１６のデコード内容とＴＦレジスタ１０とを比較
し、その結果に応じて有効性ビットＶと値ビットＤとを
生成する。ＡＮＤゲート３３はコミット条件計算回路１
７の有効性ビットＶと値ビットＤとの論理積をシーケン
シャルレジスタ３０とシャドウレジスタ３１との間に接
続されたトランスファーゲート３４のゲートに与える。
【００９１】コミット条件計算回路１７はＴＦレジスタ
１０を常に監視していて、コミット条件記憶部３２が保
持するコミット条件部１６における真偽と、ＴＦレジス
タ１０における真偽とが対応的に一致したとき、「１」
の有効性ビットＶと、「１」の値ビットＤとを生成す
る。これによりトランスファーゲート３４はオンにな
り、シャドウレジスタ３１における結果データがシーケ
ンシャルレジスタ３０に転送される。
【００９２】また、有効性ビットＶと、インバータ３５
を介した値ビットＤがＡＮＤゲート３６に入力される。
このＡＮＤゲート３６は、Ｖ＝１、Ｄ＝０、すなわちコ
ミット条件デコーダ５０のエントリに保持された真偽と
ＴＦレジスタ１０の対応するエントリに保持された真偽
とが一致しないときのみ、「Ｈ」を出力する。このＡＮ
Ｄゲート３６は有効フラグ３７のリセット端子に接続さ
れる。このリセット端子に「Ｈ」が入力された場合、無
効であることを示すフラグを生成する。このフラグが生
成されたとき、シャドウレジスタ３１からシーケンシャ
ルレジスタ３０へのデータ転送を禁止する。また、この
有効フラグ３７の他に、ＡＮＤゲート３６からの「Ｈ」
入力に対してシャドウレジスタ３１に保持されたデータ
を消去するようにハードウェア構成してもよい。
【００９３】次に、図６のプログラムを実行する場合の
本実施例のマイクロプロセッサの動作を説明する。
【００９４】図６において、各行は複数の命令コードか
ら構成され、同一行を構成する命令コードの命令操作部
１５に示される命令は同時に実行される。まず第１サイ
クルにおいて、第１行目の４つの命令Ｉ１、Ｉ２、Ｃ２
およびＩ３が同時に実行される。なお、ＴＦレジスタ１
０の各エントリの条件情報はすべて「未定」（有効ビッ
トＴｖがすべて「０」）状態であるとする。また、図
中、ｒ０、ｒ１、ｒ１２、ｒ１３、ｒ１４、ｒ１５は実
行前にシーケンシャルレジスタファイル１２の各番号の
レジスタに格納されたデータである。
【００９５】命令コード「always ？Ｉ１」によれば、
命令Ｉ１は無条件で実行される。コミット条件デコーダ
５０はコミット条件部１６のコード［０,０,０］をデコ
ードして、すべてのエントリのＣｖを「０」、すなわち
すべてのエントリを「Don■tCare」にする。したがっ
て、実行制御回路１１は命令Ｉ１を確定的に実行するよ
う制御する。このとき、シーケンシャルレジスタファイ
ル１２におけるレジスタｒ０およびｒ１のデータがＡＬ
Ｕ２Ａ〜２Ｄのいづれかにより加算され、その結果デー
タはシーケンシャルレジスタファイル１２におけるレジ
スタｒ２に確定的に格納される。
【００９６】命令コード「ＴＦ[１] ? Ｉ２」によれ
ば、コミット条件部１６のコード［０,０,１］は図９の
ように第１エントリのＣｖ１、Ｃｄ１だけがともに
「１」となるようにデコードされる。一方、このときＴ
Ｆレジスタ１０のすべてのエントリは「未定」なので、
実行制御回路１１は命令Ｉ２を暫定的に実行するよう制
御する。すなわち、シーケンシャルレジスタファイル１
２におけるレジスタｒ１２およびｒ１３のデータがＡＬ
Ｕ２Ａ〜２Ｄのいづれかにより加算され、その結果デー
タはシャドウレジスタファイル１３におけるレジスタｒ
４に暫定的に格納される。同時にこのコミット条件部１
６のデコード内容である「Ｃｖ１＝「１」、Ｃｄ１＝
「１」、Ｃｖ２＝「０」、・・・」をコミット制御回路
１４のコミット条件記憶部３２で、レジスタｒ４に対応
した第４エントリのコミット条件記憶部に記憶させる。
【００９７】命令コード「always ? Ｃ２」によれば、
「always ？Ｉ１」と同じく、命令Ｃ２を無条件で実行
する。すなわち、ＡＬＵ２Ａ〜２Ｄのいづれかがシーケ
ンシャルレジスタファイル１２のレジスタｒ１２に格納
されたデータが０かどうかを判断し、等しいならばＴＦ
レジスタ１０の第２エントリに「真（true）」（Ｔｖ２
＝「１」、Ｔｄ２＝「１」）を書き込む。そして等しく
ないならば「偽（false）」（Ｔｖ２＝「１」、Ｔｄ２
＝「０」）を書き込む。
【００９８】命令コード「ＴＦ[１]＆ＴＦ[２] ? Ｉ
３」によれば、コミット条件部１６のコード［０,１,
１］は図９のように第１エントリのＣｖ１、Ｃｄ１そし
て第２エントリのＣｖ２、Ｃｄ２がともに「１」となる
ようにデコードされる。この第１サイクル実行時では第
１エントリは「未定」のままであるので、実行制御回路
１１は命令Ｉ３を暫定的に実行するよう制御する。すな
わち、シーケンシャルレジスタファイル１２のレジスタ
ｒ１４およびレジスタｒ１５に格納されたデータはＡＬ
Ｕ２Ａ〜２Ｄのいづれかにより加算され、その結果デー
タはシャドウファイルレジスタ１３のレジスタｒ６に格
納される。同時にこのレジスタｒ６に対応させてコミッ
ト条件部１６のデコード内容である「Ｃｖ１＝「１」、
Ｃｖｄ＝「１」、Ｃｖ２＝「１」、Ｃｄ２＝「１」・・
・」をコミット条件記憶部３２に記憶させる。
【００９９】次いで、第２サイクルで図６の第２行の命
令が同時に実行される。命令コード「always ? Ｃ１」
によると、無条件に、シャドウレジスタファイル１３の
レジスタｒ２の値データがシーケンシャルレジスタファ
イル１２のレジスタｒ３に格納されたデータを比較し、
ｒ２≧ｒ３ならばＴＦレジスタ１０の第１レジスタに
「真」を、そうでないならば「偽」を書き込む。また命
令コード「always ? Ｃ３」についても同様に、分岐条
件Ｃ３の真偽をＴＦレジスタ１０の第３レジスタに書き
込む。
【０１００】命令コード「ＴＦ[１]＆ＴＦ[２]＆ＴＦ
[３] ? Ｉ４」によれば、コミット条件部１６のコード
［１,１,１］は、第１エントリのＣｖ１、Ｃｄ１、第２
エントリのＣｖ２、Ｃｄ２そして第３エントリのＣｖ
３、Ｃｄ３に「１」となるようにデコードされる。この
時点でＴＦレジスタ１０の第２エントリ以外のエントリ
は「未定」であるので、実行制御回路１１は命令Ｉ４を
暫定的に実行するよう制御する。すなわちシャドウレジ
スタファイル１３のレジスタｒ６に格納されたデータは
ＡＬＵ２Ａ〜２Ｄのいづれかにより１だけ加算され、そ
の結果データはシャドウファイルレジスタ１３のレジス
タｒ７に格納される。同時にこのレジスタｒ７に対応さ
せてコミット条件部１６のデコード内容をコミット制御
回路１４に記憶させる。
【０１０１】次いで、第３サイクルで図６の第３行の命
令が同時に実行される。命令コード「ＴＦ[１] ? Ｊ
１」において、Ｊ１はタイプ２の分岐命令であることが
命令コード中の分岐識別コード１５ａに付されており
（図４）、この分岐識別コードによりコミット条件デコ
ーダ５０は図１０の真理値図に従ってコミット条件の入
力コードをデコードする。この場合、入力［０,０,１］
に対して第１エントリ（Ｃｖ１,Ｃｄ１）＝（１,０）、
その他のＣｖは「０」である。
【０１０２】この第２サイクル終了時点で命令Ｃ１の実
行によりＴＦレジスタ１０の第１エントリの真偽が決定
されている。もし第１エントリが「真」（（Ｔｖ１,Ｔ
ｄ１）＝（１,１））ならば、実行制御回路１１は（Ｔ
ｖ１,Ｔｄ１）＝（１,１）と（Ｃｖ１,Ｃｄ１）＝（１,
０）とが一致していないことを判断し、このジャンプ命
令Ｊ１は実行されないようにプログラムカウンタ４を制
御する。一方、もし第１エントリが「偽」（（Ｔｖ１,
Ｔｄ１）＝（１,０））ならば、（Ｃｖ１,Ｃｄ１）＝
（１,０）と一致するので、このジャンプ命令Ｊ１を実
行するようにする。ブロックＥを指定するアドレスが分
岐先アドレス計算回路９により計算され、プログラムカ
ウンタ４に格納される。
【０１０３】命令コード「ＴＦ[１]＆ＴＦ[２] ? Ｊ
２」、「ＴＦ[１]＆ＴＦ[２]＆ＴＦ[３] ? Ｊ３」にお
いて、Ｊ２、Ｊ３のタイプ２のジャンプ命令であり、上
記と同様にコミット条件は図１０に従ってデコードされ
る。また、命令コード「ＴＦ[１]＆ＴＦ[２]＆ＴＦ[３]
? Ｊ４」において、Ｊ４はタイプ１のジャンプ命令で
あり、コミット条件は図９の真理値図に従って、（Ｃｖ
１,Ｃｄ１）＝（１,１）、（Ｃｖ２,Ｃｄ２）＝（１,
１）、（Ｃｖ３,Ｃｄ３）＝（１,０）とデコードされ
る。
【０１０４】このように、命令Ｃ１〜Ｃ３による分岐条
件がトレース（Ａ→Ｂ→Ｃ→Ｄ→Ｈ）内か外かをＴＦレ
ジスタ１０に記録する。詳細に述べると（１）Ａ→Ｈ分
岐（トレース内分岐）のとき（ＴＦ[１],ＴＦ[２],ＴＦ
[３]）＝（真,真,真）、（２）Ａ→Ｇ分岐（トレース外
分岐）のとき（ＴＦ[１],ＴＦ[２],ＴＦ[３]）＝（真,
真,偽）、（３）Ａ→Ｆ分岐（トレース外分岐）のとき
（ＴＦ[１],ＴＦ[２],ＴＦ[３]）＝（真,偽,・）、
（４）Ａ→Ｅ分岐（トレース外分岐）のとき（ＴＦ
[１],ＴＦ[２],ＴＦ[３]）＝（偽,・,・）のいづれか１
つがＴＦレジスタ１０に記録される（ただし「・」は任
意の値）。すなわち、各ＴＦ[ｉ]は制御フローの経路を
示し、ＴＦ[１]からエントリ番号順に「真」が連続する
限りトレース内であることを示し、トレースから外れる
箇所に対応するエントリを「偽」とすることによりトレ
ース外への分岐であることを示す。
【０１０５】ＴＦレジスタ１０に条件情報が記録される
ことによって、Ｊ１〜Ｊ４のうち実際に実行される制御
フローに対応する分岐命令が実行される。例えば、ＴＦ
レジスタ１０に（ＴＦ[１],ＴＦ[２],ＴＦ[３]）＝
（真,真,真）が記憶されているならば、コミット条件部
１６とジャンプ識別コード１５ｂによりＪ４のみが実行
されることになる。また、（ＴＦ[１],ＴＦ[２],ＴＦ
[３]）＝（真,真,偽）が記録されている場合はＪ３のみ
が実行されることになる。
【０１０６】また、第２サイクル終了時点で、分岐条件
Ｃ１、Ｃ、Ｃ３の真偽が判定された結果がＴＦレジスタ
１２０に保持されているので、第１、第２サイクルで暫
定的に実行されてシャドウレジスタファイル１３に格納
されたデータはコミット動作が起こる。コミット制御回
路１４のコミット条件記憶部３２に記憶されたコミット
条件は、コミット条件計算回路１７によってＴＦレジス
タ１０の値と一致した場合、シャドウレジスタファイル
１３にあるデータはシーケンシャルレジスタファイル１
２に転送される。一方、ＴＦレジスタ１０の値と一致し
ない場合は有効フラグ３７によりシャドウレジスタファ
イル１３にあるデータは無効化される。例えば、（ＴＦ
[１],ＴＦ[２],ＴＦ[３]）＝（真,真,偽）が記録されて
いる場合は、シャドウレジスタファイル１３に格納され
た命令Ｉ２、Ｉ３の実行結果データはシーケンシャルレ
ジスタファイル１２に転送され、命令Ｉ４の実行データ
は無効化される。
【０１０７】データが有効でないと判断された結果デー
タがシャドウレジスタファイル１３にそのまま保持され
た状態で残しておくと、次のプログラム実行時に誤って
シーケンシャルファイルに転送されて誤動作をまねくこ
とを防ぐためにこのデータを無効化しておく必要があ
る。なお、このように無効化されたシャドウレジスタフ
ァイル１３のデータは、次のプログラム実行によって実
行されたデータが上書されることによって消去される。
【０１０８】以上、この第１実施例によれば、本質的に
１または２以上の条件下で実行されるべき命令が、その
条件の真偽が判明する前にその命令が実行される。たと
えば図６に示したプログラムによれば、命令Ｉ２は条件
Ｃ１の下で実行されるべきにもかかわらず、その条件Ｃ
１の真偽が判明する前の第１サイクルにおいて投機的に
実行される。また、命令Ｉ３も条件Ｃ１の下で実行され
るべきにもかかわらず、その条件Ｃ１の真偽が判明する
前の第１サイクルにおいて投機的に実行される。さら
に、命令Ｉ４は、条件Ｃ１およびＣ２の下で実行される
べきにもかかわらず、それら条件Ｃ１およびＣ２の真偽
が判明する前の第１サイクルにおいて投機的に実行され
る。
【０１０９】したがって、従来のマイクロプロセッサで
あれば第１サイクルにおいて実行することができない投
機的命令Ｉ２ないしＩ４が実行され、ＡＬＵ２Ａないし
２Ｄが有効に活用される。このため、命令の処理速度は
向上する。
【０１１０】また、命令コードに付するコミット条件コ
ードは、トレースに対応したＴＦレジスタのエントリを
指定するだけでよいので、コミット条件コードを構成す
るビット数は、ｎ個の分岐条件に対してｎビットでよ
い。コミット条件デコーダ５０はＴＦレジスタ１０の各
エントリと比較するための２ｎビットからなるエントリ
を生成することになる。このコミット条件デコーダ５０
の出力エントリをそのままコミット条件コードに用いて
もよいが、２ｎビットを要することになり、メモリ３に
記憶すべきコミット条件コードのビット数は本実施例に
比べ単純に２倍となる。従って、上述のコミット条件デ
コーダ５０を備えることによりコミット条件コードのビ
ット数を減らすことができ、メモリ３の記憶素子の容量
を節約することができる。
【０１１１】なお、トレース内への分岐を示すＴＦレジ
スタ１０のエントリは「真、真、真、・・・」という具
合に「真」が連続したするように実行プログラムのコン
パイルを行なったが、これに限らず、トレース内分岐は
「偽、偽、偽、・・・」、「真、偽、真、偽、・・・」
のように任意に設定してもよい。コミット条件コードの
付された命令がトレース内の実行命令であるならば、そ
の任意に設定されたトレース内分岐を示すＴＦレジスタ
１０に保持されるべき各エントリ（これを、真偽エント
リ群と称す）と一致するようにコミット条件デコーダ５
０のデコード動作を構成しておけばよい。
【０１１２】実施例２．図１５は、実施例１の図７とは
別のコミット条件部１６のコード化を示したコード図で
ある。コミット条件部１６は、その付随する命令操作部
１５の命令がトレース内の分岐か外の分岐かを判断する
ように構成されるので、この命令操作部１５の命令が有
効かどうかを判断する分岐条件の判定結果の書き込まれ
るＴＦレジスタのエントリを指定するようにコード化す
ることができる。図において、ＴＦ[１]に対してはＴＦ
レジスタ１０の第１エントリを指定するように［Ｙ２,
Ｙ１］＝［０,１］とコード化する。ＴＦ[１]＆ＴＦ
[２]に対しては第２エントリを指定するように［１,
０］とコード化し、同様にＴＦ[１]＆ＴＦ[２]＆ＴＦ
[３]は第３エントリを指定するように［０,１］とコー
ド化する。なお、 always は［０,０］とコード化す
る。
【０１１３】コミット条件デコーダ５０は、図１５の
［Ｙ２,Ｙ１］から図７の［Ｘ３,Ｘ２,Ｘ１］にデコー
ドし、さらにこの［Ｘ３,Ｘ２,Ｘ１］を介して図９また
は図１０によりデコードすればよい。［Ｙ２,Ｙ１］か
ら［Ｘ３,Ｘ２,Ｘ１］へのデコードは次式の論理式によ
り得られる。 （式３）：Ｘ１＝Ｙ１＋Ｙ２ Ｘ２＝Ｙ２ Ｘ３＝Ｙ１＊Ｙ２ 但し、「＋」は論理和、「＊」は論理積を表す。
【０１１４】従って、コミット条件部１６のコード［Ｙ
２,Ｙ１］から図９および図１０の（Ｃｖ,Ｃｄ）値への
デコードは次の論理式で与えられる。図９のデコード
（Ｃｖ,Ｃｄ）に対して、 （式４）：（Ｃｖ１,Ｃｄ１）＝（Ｙ１＋Ｙ２,１） （Ｃｖ２,Ｃｄ２）＝（Ｙ２,１） （Ｃｖ３,Ｃｄ３）＝（Ｙ１＊Ｙ２,１） 図１０に示したタイプ２の分岐命令に対して、 （式５）：（Ｃｖ１,Ｃｄ１）＝（Ｙ１＋Ｙ２,Ｙ２） （Ｃｖ２,Ｃｄ２）＝（Ｙ２,Ｙ１＊Ｙ２） （Ｃｖ３,Ｃｄ３）＝（Ｙ１＊Ｙ２,０）
【０１１５】図１６はこれらの式によりコミット条件デ
コーダ５０の構成の一例を示す論理回路構成図である。
図において４０は、命令操作部１５を入力して、命令操
作部１５の命令が通常の命令である場合は「０」を出力
し、分岐識別コード１５ａの付された分岐命令である場
合、分岐識別コード１５ａ（タイプ１のジャンプ命令の
場合「０」、タイプ２の場合「１」である）をそのまま
出力するようにした命令デコーダである。
【０１１６】命令デコーダ４０から「０」が出力された
場合、インバータを介してＣｄ１ないしＣｄ３は「１」
を示し、（式４）が得られる。一方命令デコーダ４０か
ら「１」が出力された場合、インバータを介してＣｄ１
＝Ｙ２、Ｃｄ２＝Ｙ１＊Ｙ２、Ｃｄ３＝０となり、（式
５）が得られる。
【０１１７】図１５のように、命令の有効性を判断する
分岐条件に対応したＴＦレジスタ１０のエントリ番号の
みを指定するようにコミット条件部１５のコードを構成
するので、ｎ個の分岐条件に対して少なくとも log2(n+
1) より大きい自然数であって最小の自然数のビット数
でコード化をすることができる。従って、コミット条件
コードのビット数をさらに減らすことができ、メモリ３
の容量をさらに節約することができる。
【０１１８】実施例３．実施例１のコミット制御回路１
４は、図１４のようにコミット条件記憶部３２およびコ
ミット条件計算回路１７を含んでおり、コミット条件記
憶部３２は投機的命令が実行され、その結果データがシ
ャドウレジスタファイル１３におけるシャドウレジスタ
３１に暫定的に格納された場合、その命令に対応するコ
ミット条件部１６のデコード内容を保持するように構成
されている。ジャンプ命令を実行する命令コードの有す
るコミット条件部のデコード内容は保持されない。この
投機的命令が実行されたコミット条件部１６のデコード
内容は実施例１の（式１）から明らかなように、Ｃｄｉ
は常に「１」である。従ってコミット条件記憶部３２に
記録される情報は、Ｃｖｉのみでよく、実施例１のよう
にＣｖｉおよびＣｄｉを記憶する構成に比べ、半分の記
憶情報量で済む。
【０１１９】図１７は、本実施例におけるコミット制御
回路１４内のコミット条件計算回路１７に備えられた比
較回路２０、２１の構成の一例を示す回路構成図であ
る。図の回路図の論理式は次のとおりである。 （式６）：Ｖｉ＝／Ｃｖｉ＋Ｔｖｉ Ｄｉ＝（Ｔｄｉ＊Ｔｖｉ）＋／Ｃｖｉ 但し、「／」は論理否定、「＋」は論理和、「＊」は論
理積を表す。
【０１２０】（１）Ｃｖｉ＝０のとき、Ｖｉ、Ｄｉとも
に１となる。（２）Ｃｖｉ＝１、Ｔｖｉ＝０のときはＶ
ｉ＝０となる。（３）Ｃｖｉ＝１、Ｔｖｉ＝１のとき、
Ｖｉ＝１、Ｄｉ＝Ｔｄｉとなる。実際、Ｃｄｉは入力さ
れないが常にＣｄｉ＝１であるとみなすと、実施例１で
示した（表３）の真理値表と実質同一の動作を行なう。
【０１２１】本実施例のコミット制御回路１４は、図１
７に示す比較回路の回路構成を用いた図１３のコミット
条件計算回路と、コミット条件デコーダ５０の出力のう
ち、Ｃｖｉのみを記憶保持するコミット条件記憶部とに
より構成される。
【０１２２】
【発明の効果】以上説明したように、この発明によると
第ｎの命令を有効であるかを判断して実行処理する場
合、第ｎの命令コードに付されたコミット条件コードに
基づき、分岐条件の真偽が未定であっても第ｎの命令は
実行されてデータを暫定的に保持し、この分岐条件の真
偽が判定されたときに、その判定結果により暫定的に保
持され、有効であると判断されたデータを確定的に保持
するようにしたので、複数の演算手段を同時に動作させ
ることが可能となり、命令の処理速度が向上するという
効果を奏する。
【０１２３】また、分岐条件を判定して、第ｎの命令も
しくは第ｎの分岐命令のいづれか一方が有効であると判
断して実行処理する場合、第ｎの命令を実行するための
第ｎの命令コードおよび第ｎの分岐命令を実行するため
の第ｎの分岐命令コードに付されたコミット条件コード
に基づき、分岐条件の真偽が未定であっても第ｎの命令
は実行されてデータを暫定的に保持し、この分岐条件の
真偽が判定されたときに、その判定結果により暫定的に
保持され、有効であると判断されたデータを確定的に保
持するようにし、第ｎの分岐命令が有効であると判断さ
れたときはこの第ｎの分岐命令を実行するようにしたの
で、このような分岐命令が有効であると判断される前
に、命令実行のための複数の演算手段を同時に動作させ
ることが可能となり、命令の処理速度が向上するという
効果を奏する。
【０１２４】また、暫定的に保持されたデータが有効で
ない場合、この暫定的に保持されたデータを無効にする
ので、暫定的に保持されたデータが他の処理に用いられ
ることにより生じる誤動作を防ぐという効果を奏する。
【０１２５】また、ｎ個の分岐条件に対してコミット条
件コードはｌｏｇ2（ｎ＋１）程度のビット数で構成さ
れるので、コミット条件コードの情報量を大幅に縮小で
き、コミット条件コードを記憶しておく記憶素子の容量
を節約できるという効果を奏する。
【図面の簡単な説明】
【図１】 この発明の実施例１に示す命令処理装置の構
成のブロック図である。
【図２】 図１の命令処理装置における真偽レジスタの
構成を示す説明図である。
【図３】 図１の命令処理装置において、命令を実行す
るための命令コードの構成を示すための説明図である。
【図４】 図１の命令処理装置において、分岐命令を実
行するための分岐命令コードの構成を示すための説明図
である。
【図５】 命令の実行フローの一例を示すフローチャー
ト図である。
【図６】 図５のフローチャートを実施例１の命令処理
装置で処理するためのプログラムの一例を示すプログラ
ムリスト図である。
【図７】 図３および図４の命令コードにおけるコミッ
ト条件部のコードを示すための説明図である。
【図８】 図１の命令処理装置におけるコミット条件デ
コーダのデコード内容を示すための説明図である。
【図９】 図１のコミット条件デコーダの動作を示す真
理値表図である。
【図１０】 図１のコミット条件デコーダの動作を示す
真理値表図である。
【図１１】 図１の命令処理装置における実行制御回路
の機能を説明するための概念図である。
【図１２】 図１１の実行制御回路の構成を示す回路構
成図である。
【図１３】 図１２に示したコミット条件計算回路にお
ける比較回路の構成を示す回路構成図である。
【図１４】 図１の命令処理装置におけるシーケンシャ
ルレジスタファイル、シャドウレジスタファイルおよび
コミット制御回路の構成を示す回路構成図である。
【図１５】 実施例２における命令を実行するための命
令コードの構成を示すための説明図である。
【図１６】 実施例２におけるコミット条件デコーダの
構成を示す回路構成図である。
【図１７】 実施例３において、コミット制御回路内の
コミット条件計算回路における比較回路の構成を示す回
路構成図である。
【図１８】 従来技術による命令処理装置の構成を示す
ブロック図である。
【符号の説明】
２Ａ〜２Ｄ…演算論理装置（ＡＬＵ）、３…メモリ、４
…プログラムカウンタ、５…インクリメント回路、６…
命令レジスタ、７…命令デコーダ、９…分岐先アドレス
計算回路、１０…真偽レジスタ、１１…実行制御回路、
１２…シーケンシャルレジスタファイル、１３…シャド
ウレジスタファイル、１４…コミット制御回路、１５…
命令操作部、１５ａ…分岐識別コード、１６…コミット
条件部、１７…コミット条件計算回路、２０、２１…比
較回路、３０…シーケンシャルレジスタ、３１…シャド
ウレジスタ、３２…コミット条件記憶部、５０…コミッ
ト条件デコーダ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−218524（ＪＰ，Ａ) 特開 平５−224927（ＪＰ，Ａ) 特開 平７−281894（ＪＰ，Ａ) 安藤秀樹、外４名，”投機的実行のた めのアーキテクチャー上の支援”，情報 処理学会研究報告（94−ＡＲＣ−105 94−ＨＰＣ−50），日本，情報処理学 会，1994年 ３月11日，第94巻，第22 号，ｐ．33−40 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/38

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の分岐条件ないし第ｎの分岐条件
    （ｎは自然数）の真偽により第ｎの命令の実行結果が有
    効であると判断して命令を処理することを、コミット条
    件コードを有した命令コードにより行なうようにした命
    令処理装置において、 上記第１ないし第ｎの分岐条件の真偽を判定すること、
    および上記第ｎの命令を実行する演算手段、 上記演算手段により上記第ｎの命令を実行して生成され
    たデータを確定的もしくは暫定的に保持するデータ保持
    手段、 上記演算手段に上記第ｎの命令を実行させるための第ｎ
    の命令コードをデコードする命令デコーダ、 複数のエントリを有し、上記演算手段により判定された
    第ｍの分岐条件（ｍ＝１〜ｎ）の真偽の一方を示す第ｍ
    aの値と他方を示す第ｍbの値（但し、ｍa＝１a〜ｎa、
    ｍb＝１b〜ｎb）、および上記第ｍの分岐条件の真偽が
    未定であることを示す条件値のいずれか１つを第ｍのエ
    ントリに記憶して保持する真偽判定保持手段を備えた命
    令処理装置であって、 上記第ｎの命令コードは上記第ｎのエントリを指定する
    第ｎのコミット条件コードを有し、 上記第ｎのコミット条件コードにより、（ａ）上記真偽
    判定保持手段が、上記第１aの値ないし第ｎaの値をそれ
    ぞれ保持した上記第１ないし第ｎのエントリからなる真
    偽エントリ群を構成した場合、上記第ｎの命令コードに
    より実行される第ｎの命令の生成するデータを上記デー
    タ保持手段に確定的に保持するように制御し、（ｂ）上
    記第１ないし第ｎのエントリのうち、少なくとも１つの
    エントリが未定を保持し、それ以外のエントリは上記真
    偽エントリ群と同一の値を保持する場合、上記第ｎの命
    令コードにより実行される第ｎの命令の生成するデータ
    を上記データ保持手段に暫定的に保持するように制御す
    る制御手段、 上記第ｎの命令を実行して生成されたデータが上記デー
    タ保持手段に暫定的に保持された場合、上記第１ないし
    第ｎのエントリが上記真偽エントリ群を構成したときに
    上記データ保持手段は暫定的に保持された上記データを
    確定的に保持するように制御するコミット制御手段を備
    えたことを特徴とする命令処理装置。
  2. 【請求項２】 第１の分岐条件ないし第ｎの分岐条件
    （ｎは自然数）の真偽により第ｎの命令の実行結果が有
    効であると判断して命令を処理することを、コミット条
    件コードを有した命令コードにより行なうようにした命
    令処理装置において、 上記第１ないし第ｎの分岐条件の真偽を判定すること、
    および上記第ｎの命令を実行する演算手段、 上記演算手段により上記第ｎの命令を実行して生成され
    たデータを確定的もしくは暫定的に保持するデータ保持
    手段、 上記演算手段に上記第ｎの命令を実行させるための第ｎ
    の命令コードをデコードする命令デコーダ、 複数のエントリを有し、上記演算手段により判定された
    第ｍの分岐条件（ｍ＝１〜ｎ）の真偽の一方を示す第ｍ
    aの値と他方を示す第ｍbの値（但し、ｍa＝１a〜ｎa、
    ｍb＝１b〜ｎb）、および上記第ｍの分岐条件の真偽が
    未定であることを示す条件値のいずれか１つを第ｍのエ
    ントリに記憶して保持する真偽判定保持手段を備えた命
    令処理装置であって、 上記第ｎの命令コードは上記第ｎのエントリを指定する
    第ｎのコミット条件コードを有し、 上記第ｎのコミット条件コードをデコードして、上記第
    １aの値ないし第ｎaの値をそれぞれ保持した第１のエン
    トリないし第ｎのエントリからなる第１のデコードエン
    トリ群を生成するコミット条件デコーダ、 上記第１のデコードエントリ群のエントリと、上記真偽
    判定保持手段の対応するエントリを各々比較し、（ａ）
    上記第１のデコードエントリ群が上記真偽判定保持手段
    の対応するエントリの保持する真偽とすべて一致した場
    合、上記第ｎの命令コードにより実行される第ｎの命令
    の生成するデータを上記データ保持手段に確定的に保持
    するよう制御し、（ｂ）上記第１のデコードエントリ群
    の各エントリと一致しない上記真偽判定保持手段の対応
    するエントリがすべて未定を保持する場合、上記第ｎの
    命令コードにより実行される第ｎの命令の生成するデー
    タを上記データ保持手段に暫定的に保持するよう制御す
    る実行制御手段、 上記第ｎの命令を実行して生成されたデータが上記デー
    タ保持手段に暫定的に保持された場合、上記真偽判定保
    持手段のエントリが上記第１のデコードエントリ群と一
    致したときに上記データ保持手段は暫定的に保持された
    上記データを確定的に保持するように制御するコミット
    制御手段を備えたことを特徴とする命令処理装置。
  3. 【請求項３】 第１の分岐条件ないし第ｎの分岐条件
    （ｎは自然数）の真偽により第ｎの命令もしくは第ｎの
    分岐命令のいずれか一方が有効であると判断して命令を
    処理することを、コミット条件コードを有した命令コー
    ドにより行なうようにした命令処理装置において、 上記第１ないし第ｎの分岐条件の真偽を判定すること、
    および上記第ｎの命令を実行する演算手段、 上記演算手段により上記第ｎの命令を実行して生成され
    たデータを確定的もしくは暫定的に保持するデータ保持
    手段、 上記演算手段に上記第ｎの命令を実行させるための第ｎ
    の命令コード、および上記第ｎの分岐命令を実行するた
    めの第ｎの分岐命令コードをデコードする命令デコー
    ダ、 複数のエントリを有し、上記演算手段により判定された
    第ｍの分岐条件（ｍ＝１〜ｎ）の真偽の一方を示す第ｍ
    aの値と他方を示す第ｍbの値（但し、ｍa＝１a〜ｎa、
    ｍb＝１b〜ｎb）、および上記第ｍの分岐条件の真偽が
    未定であることを示す条件値のいずれか１つを第ｍのエ
    ントリに記憶して保持する真偽判定保持手段を備えた命
    令処理装置であって、 上記第ｎの命令コードは上記第ｎのエントリを指定する
    第ｎのコミット条件コードを有し、 上記第ｎのコミット条件コードにより、（ａ）上記真偽
    判定保持手段が、上記第１aの値ないし第ｎaの値をそれ
    ぞれ保持した上記第１ないし第ｎのエントリからなる真
    偽エントリ群を構成した場合、上記第ｎの命令コードに
    より実行される第ｎの命令の生成するデータを上記デー
    タ保持手段に確定的に保持するように制御し、（ｂ）上
    記第１ないし第ｎのエントリのうち、少なくとも１つの
    エントリが未定を保持し、それ以外のエントリは上記真
    偽エントリ群と同一の値を保持する場合、上記第ｎの命
    令コードにより実行される第ｎの命令の生成するデータ
    を上記データ保持手段に暫定的に保持するように制御
    し、（ｃ）上記第１ないし第ｎのエントリのうち、第ｋ
    のエントリ（但しｋは１ないしｎの少なくともいずれか
    １つ）が第ｋbの値を保持する場合、上記第ｎの分岐命
    令を実行するよう制御する制御手段、 上記第ｎの命令を実行して生成されたデータが上記デー
    タ保持手段に暫定的に保持された場合、上記第１ないし
    第ｎのエントリが上記真偽エントリ群を構成したときに
    上記データ保持手段は暫定的に保持された上記データを
    確定的に保持するように制御するコミット制御手段を備
    えたことを特徴とする命令処理装置。
  4. 【請求項４】 第１の分岐条件ないし第ｎの分岐条件
    （ｎは自然数）の真偽により第ｎの命令もしくは第ｎの
    分岐命令のいずれか一方が有効であると判断して命令を
    処理することを、コミット条件コードを有した命令コー
    ドにより行なうようにした命令処理装置において、 上記第１ないし第ｎの分岐条件の真偽を判定すること、
    および上記第ｎの命令を実行する演算手段、 上記演算手段により上記第ｎの命令を実行して生成され
    たデータを確定的もしくは暫定的に保持するデータ保持
    手段、 上記演算手段に上記第ｎの命令を実行させるための第ｎ
    の命令コード、および上記第ｎの分岐命令を実行するた
    めの第ｎの分岐命令コードをデコードする命令デコー
    ダ、 複数のエントリを有し、上記演算手段により判定された
    第ｍの分岐条件（ｍ＝１〜ｎ）の真偽の一方を示す第ｍ
    aの値と他方を示す第ｍbの値（但し、ｍa＝１a〜ｎa、
    ｍb＝１b〜ｎb）、および上記第ｍの分岐条件の真偽が
    未定であることを示す条件値のいずれか１つを第ｍのエ
    ントリに記憶して保持する真偽判定保持手段を備えた命
    令処理装置であって、 上記第ｎの命令コードは上記第ｎのエントリを指定する
    第ｎのコミット条件コードを有し、上記第ｎの分岐命令
    コードは上記第ｎのコミット条件コードとともに分岐を
    示す分岐識別コードを有し、 上記第ｎのコミット条件コードをデコードして、上記第
    １aの値ないし第ｎaの値をそれぞれ保持した第１のエン
    トリないし第ｎのエントリからなる第１のデコードエン
    トリ群を生成するとともに、上記第ｎのコミット条件コ
    ードとともに上記分岐識別コードをデコードした場合
    は、上記第ｎbの値を示す第ｎのエントリと上記第１の
    デコードエントリ群と同一の値を示す第１ないし第ｎー
    １のエントリからなる第２のデコードエントリ群を生成
    するコミット条件デコーダ、 上記コミット条件デコーダの生成するデコードエントリ
    群のエントリと、上記真偽判定保持手段の対応するエン
    トリを各々比較し、（ａ）上記第１のデコードエントリ
    群が上記真偽判定保持手段の対応するエントリの保持す
    る値とすべて一致した場合、上記第ｎの命令コードによ
    り実行される第ｎの命令の生成するデータを上記データ
    保持手段に確定的に保持するよう制御し、（ｂ）上記第
    １のデコードエントリ群の各エントリと一致しない上記
    真偽判定保持手段の対応するエントリがすべて未定を保
    持する場合、上記第ｎの命令コードにより実行される第
    ｎの命令の生成するデータを上記データ保持手段に暫定
    的に保持するよう制御し、（ｃ）上記第２のデコードエ
    ントリ群が上記真偽判定保持手段の対応するエントリの
    保持する値とすべて一致した場合、上記第ｎの分岐命令
    を実行するように制御する実行制御手段、 上記第ｎの命令を実行して生成されたデータが上記デー
    タ保持手段に暫定的に保持された場合、上記真偽判定保
    持手段のエントリが上記第１のデコードエントリ群と一
    致したときに上記データ保持手段は暫定的に保持された
    上記データを確定的に保持するように制御するコミット
    制御手段を備えたことを特徴とする命令処理装置。
  5. 【請求項５】 コミット制御手段は、デ−タをデータ保
    持手段に暫定的に保持する制御がされた第ｎの命令コー
    ドの有する第ｎのコミット条件コードが、コミット条件
    デコーダにより上記第ｎのコミット条件コードがデコー
    ドされて生成されたデコードエントリ群を保持するコミ
    ット条件保持手段、上記コミット条件保持部により保持
    されたエントリ群の第１ないし第ｎエントリが真偽判定
    保持手段の対応するエントリに保持された内容と一致し
    たとき上記データ保持手段は暫定的に保持された上記デ
    ータを確定的に保持するように制御するデータ保持制御
    手段を備えたことを特徴とする請求項２もしくは請求項
    ４記載の命令処理装置。
  6. 【請求項６】 コミット制御手段は、真偽判定保持手段
    の第１ないし第ｎのエントリのうち、未定が保持されて
    いた第ｊのエントリに第ｊbの値を保持する場合（但
    し、ｊは１ないしｎの少なくともいずれか１つ）、上記
    データ保持手段は暫定的に保持された上記データを確定
    的に保持されないように無効にするよう制御することを
    特徴とする請求項１ないし請求項５のいずれか一項記載
    の命令処理装置。
  7. 【請求項７】 コミット条件コードは、ｌｏｇ２（ｎ＋
    １）より大きいものであって、最小の自然数のビット数
    で構成されたことを特徴とする請求項１ないし請求項６
    のいずれか一項記載の命令処理装置。
  8. 【請求項８】 第１aの値ないし第ｎaの値は，すべて真
    もしくは偽を示すことを特徴とする請求項１ないし請求
    項７のいずれか一項記載の命令処理装置。
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