JPH0668722B2 - 命令処理順序制御装置 - Google Patents
命令処理順序制御装置Info
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- JPH0668722B2 JPH0668722B2 JP61241634A JP24163486A JPH0668722B2 JP H0668722 B2 JPH0668722 B2 JP H0668722B2 JP 61241634 A JP61241634 A JP 61241634A JP 24163486 A JP24163486 A JP 24163486A JP H0668722 B2 JPH0668722 B2 JP H0668722B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラムの命令順序によらず命令実行順序を
決定する命令処理順序制御装置に関する。
決定する命令処理順序制御装置に関する。
従来より命令処理の高速化を目的とした、命令処理順序
を動的に決定しプログラムで指定された順序によらず演
算部に命令投入を行う方式が用いられている。（例えば
ＩＢＭ３６０／９１浮動小数処理装置：データ・ダブリ
ュー・アンダーソン、エフ・ジェー・スパラチオ、エフ
・エム・トマスロ著“ザ アイビーエム システム／３
６０モデル９１：マシンフィロソフィ アンド インス
トラクション ハンドリング”アイビーエム ジャーナ
ル オブ リサーチ アンド デベロプメント、８−２
４頁、１号、１１巻、１９６７年１月（D.W.Anderson、
F.J.Sparacio、F.M.Tomasulo、“The IBM System/360 Mo
del 91：Machine Philosophy and Instrucition Handli
ng”IBM Journal of Research & Development、PP.8-24、
No.1、Vol.11、Jan1967）：エス・ワイズ、ジェー・イー
・スミス著“インストラクション イッシュロジック
フォー パイプラインド スーパーコンピュータズ”第
１１回アニュアル インタナショナルシンポジウム オ
ン コンピュータ アーキテクチャ、１１０−１１８
頁、１９８４（S.Weiss、J.E.Smith “Instruction Issu
e Logic for Pipelined Supercomputers”11th Annual
International Syumposium on Computer Architecure、
P.P.110-118、1984))。
を動的に決定しプログラムで指定された順序によらず演
算部に命令投入を行う方式が用いられている。（例えば
ＩＢＭ３６０／９１浮動小数処理装置：データ・ダブリ
ュー・アンダーソン、エフ・ジェー・スパラチオ、エフ
・エム・トマスロ著“ザ アイビーエム システム／３
６０モデル９１：マシンフィロソフィ アンド インス
トラクション ハンドリング”アイビーエム ジャーナ
ル オブ リサーチ アンド デベロプメント、８−２
４頁、１号、１１巻、１９６７年１月（D.W.Anderson、
F.J.Sparacio、F.M.Tomasulo、“The IBM System/360 Mo
del 91：Machine Philosophy and Instrucition Handli
ng”IBM Journal of Research & Development、PP.8-24、
No.1、Vol.11、Jan1967）：エス・ワイズ、ジェー・イー
・スミス著“インストラクション イッシュロジック
フォー パイプラインド スーパーコンピュータズ”第
１１回アニュアル インタナショナルシンポジウム オ
ン コンピュータ アーキテクチャ、１１０−１１８
頁、１９８４（S.Weiss、J.E.Smith “Instruction Issu
e Logic for Pipelined Supercomputers”11th Annual
International Syumposium on Computer Architecure、
P.P.110-118、1984))。
これら命令処理順序制御を行う計算機では、命令の入出
力オペランドの衝突および演算器の使用可能状況を判定
しプログラムで指定された順序によらず演算部への命令
投入を決定する手段を有している。以下、この手段を実
行待機キューと呼ぶ。
力オペランドの衝突および演算器の使用可能状況を判定
しプログラムで指定された順序によらず演算部への命令
投入を決定する手段を有している。以下、この手段を実
行待機キューと呼ぶ。
実行待機キューは第７図に示すように、演算器に投入す
べき命令群３２が必要とするオペランド３３の到着を確
認し、必要なオペランドが整った命令から演算器に送り
込んでいく機構であり、オペランド待ちとなっている待
機命令３２を複数個保持する。
べき命令群３２が必要とするオペランド３３の到着を確
認し、必要なオペランドが整った命令から演算器に送り
込んでいく機構であり、オペランド待ちとなっている待
機命令３２を複数個保持する。
前述した命令の入出力オペランドの衝突の検出及び演算
器の使用状況から演算器への投入可能性の判定を行う手
段がどれだけ最適な命令実行順序の制御を行えるかは、
実行待機キューのエントリ数に依存する。即ちある時刻
Ｔ１に演算器に投入すべき命令が見つかる可能性は、時
刻Ｔ１に投入可能かどうかを判定出来る命令数（実行待
機キューのエントリ数）が多いほど高くなる。
器の使用状況から演算器への投入可能性の判定を行う手
段がどれだけ最適な命令実行順序の制御を行えるかは、
実行待機キューのエントリ数に依存する。即ちある時刻
Ｔ１に演算器に投入すべき命令が見つかる可能性は、時
刻Ｔ１に投入可能かどうかを判定出来る命令数（実行待
機キューのエントリ数）が多いほど高くなる。
しかし実行待機キューのエントリ数を増やせない要因も
存在する。特に、定められたクロック時間内で演算器へ
の投入可能性の判定を行い、投入すべき命令を決定しよ
うとした場合、実現可能な実行待機キューのエントリ数
にはおのずと限界が生ずることが上げられる。クロック
周期を延ばすことや、演算器への投入可能性の判定に要
するクロック数を増すことはスループットの観点から問
題が多くなる。
存在する。特に、定められたクロック時間内で演算器へ
の投入可能性の判定を行い、投入すべき命令を決定しよ
うとした場合、実現可能な実行待機キューのエントリ数
にはおのずと限界が生ずることが上げられる。クロック
周期を延ばすことや、演算器への投入可能性の判定に要
するクロック数を増すことはスループットの観点から問
題が多くなる。
すなわち従来の命令処理順序制御装置では小容量の実行
待機キューでは効果的な命令順序をうることが困難であ
るという問題点がある。
待機キューでは効果的な命令順序をうることが困難であ
るという問題点がある。
本発明の装置は、プログラムを格納するプログラム記憶
手段と、供給される命令群の各命令の入出力オペランド
の衝突および演算部の使用可能状況を判定し前記供給さ
れた命令群で指定された順序によらずに前記演算部への
命令投入順序を決定し前記演算部に前記各命令を投入す
る命令実行順序決定投入手段と、前記演算部に投入した
分岐命令につづく命令群を各命令の前記演算部への投入
順に格納する実行命令シーケンス記憶手段と、分岐命令
の分岐先アドレスと前記分岐命令につづいて前記演算部
で実行された命令群を前記実行命令シーケンス記憶手段
に格納する格納領域の先頭アドレスを格納する分岐アド
レステーブルと、選択指示信号の供給を受けたときには
前記実行命令シーケンス記憶手段から供給される命令群
を選択しそれ以外のときには前記プログラム記憶手段か
ら供給される命令群を選択して供給される命令が分岐命
令か否かを判定し分岐命令のときにはそれにつづく各命
令にこの分岐命令に固有の分岐情報タグを付して前記命
令実行順序決定投入手段へ供給する命令群選択手段と、
前記実行命令シーケンス記憶手段の格納領域の先頭アド
レスの供給をうけ前記命令群選択手段よりの分岐情報タ
グと前記演算部に投入された命令群の分岐情報タグとを
参照して一致した場合この命令群を書き込む書き込みア
ドレスを発生する書き込みアドレス発生手段と、前記実
行命令シーケンス記憶手段の格納領域の先頭アドレスの
供給を受け格納されている命令群を読み出す読み出しア
ドレスを発生する読み出しアドレス発生手段と、前記演
算部での分岐命令の実行による分岐先アドレスの供給を
受け前記分岐アドレステーブルを参照しこの分岐先アド
レスが登録されていないときにはこの分岐命令につづい
て実行される命令群を前記実行命令シーケンス記憶手段
に格納する先頭アドレスを生成し供給された前記分岐先
アドレスと共に前記分岐アドレステーブルに登録しこの
先頭アドレスを前記分岐アドレステーブルより前記書き
込みアドレス発生手段に供給し前記分岐アドレステーブ
ルを参照して前記供給された分岐先アドレスが登録され
ているときには対応する先頭アドレスを前記分岐アドレ
ステーブルより前記書き込みアドレス発生手段と前記読
み出しアドレス発生手段とに供給しかつ前記命令群選択
手段に前記選択指示信号を供給する分岐アドレス管理手
段とを含んで構成される。
手段と、供給される命令群の各命令の入出力オペランド
の衝突および演算部の使用可能状況を判定し前記供給さ
れた命令群で指定された順序によらずに前記演算部への
命令投入順序を決定し前記演算部に前記各命令を投入す
る命令実行順序決定投入手段と、前記演算部に投入した
分岐命令につづく命令群を各命令の前記演算部への投入
順に格納する実行命令シーケンス記憶手段と、分岐命令
の分岐先アドレスと前記分岐命令につづいて前記演算部
で実行された命令群を前記実行命令シーケンス記憶手段
に格納する格納領域の先頭アドレスを格納する分岐アド
レステーブルと、選択指示信号の供給を受けたときには
前記実行命令シーケンス記憶手段から供給される命令群
を選択しそれ以外のときには前記プログラム記憶手段か
ら供給される命令群を選択して供給される命令が分岐命
令か否かを判定し分岐命令のときにはそれにつづく各命
令にこの分岐命令に固有の分岐情報タグを付して前記命
令実行順序決定投入手段へ供給する命令群選択手段と、
前記実行命令シーケンス記憶手段の格納領域の先頭アド
レスの供給をうけ前記命令群選択手段よりの分岐情報タ
グと前記演算部に投入された命令群の分岐情報タグとを
参照して一致した場合この命令群を書き込む書き込みア
ドレスを発生する書き込みアドレス発生手段と、前記実
行命令シーケンス記憶手段の格納領域の先頭アドレスの
供給を受け格納されている命令群を読み出す読み出しア
ドレスを発生する読み出しアドレス発生手段と、前記演
算部での分岐命令の実行による分岐先アドレスの供給を
受け前記分岐アドレステーブルを参照しこの分岐先アド
レスが登録されていないときにはこの分岐命令につづい
て実行される命令群を前記実行命令シーケンス記憶手段
に格納する先頭アドレスを生成し供給された前記分岐先
アドレスと共に前記分岐アドレステーブルに登録しこの
先頭アドレスを前記分岐アドレステーブルより前記書き
込みアドレス発生手段に供給し前記分岐アドレステーブ
ルを参照して前記供給された分岐先アドレスが登録され
ているときには対応する先頭アドレスを前記分岐アドレ
ステーブルより前記書き込みアドレス発生手段と前記読
み出しアドレス発生手段とに供給しかつ前記命令群選択
手段に前記選択指示信号を供給する分岐アドレス管理手
段とを含んで構成される。
第２図に示すプログラム例を用いて作用を説明する。第
２図においてＣ←ａ＋ｂ ｆ←ｄ＋ｅはプログラムのあ
るループ内に２つの代入式があることを示している。第
３図（ａ）はこれらの２つの代入式をオブジェクト・プ
ログラムに展開したものである。この命令シーケンスを
以下元の命令シーケンスという。ここでＭ（ａ）はメモ
リのａ番地に格納されている値を表わし、Ａ，Ｂ，Ｃ，
Ｄ，Ｅ，Ｆはそれぞれ対応する特定のレジスタに格納さ
れている値をいう。
２図においてＣ←ａ＋ｂ ｆ←ｄ＋ｅはプログラムのあ
るループ内に２つの代入式があることを示している。第
３図（ａ）はこれらの２つの代入式をオブジェクト・プ
ログラムに展開したものである。この命令シーケンスを
以下元の命令シーケンスという。ここでＭ（ａ）はメモ
リのａ番地に格納されている値を表わし、Ａ，Ｂ，Ｃ，
Ｄ，Ｅ，Ｆはそれぞれ対応する特定のレジスタに格納さ
れている値をいう。
このプログラムを本発明による命令処理順序制御装置で
処理した場合、ループ動作の初回および２回目は第３図
（ａ）に示す与えられたプログラムの命令並びすなわち
元の命令シーケンスを入力とし、３回目は２回目に演算
器に投入された命令順、第４図（ａ）に示す第１の実行
命令シーケンス（後述）を入力とし、以降ループ繰り返
しによりＮ回目（Ｎ≧３）はＮ−１回目に演算器に投入
された命令順を入力として処理が進められる。
処理した場合、ループ動作の初回および２回目は第３図
（ａ）に示す与えられたプログラムの命令並びすなわち
元の命令シーケンスを入力とし、３回目は２回目に演算
器に投入された命令順、第４図（ａ）に示す第１の実行
命令シーケンス（後述）を入力とし、以降ループ繰り返
しによりＮ回目（Ｎ≧３）はＮ−１回目に演算器に投入
された命令順を入力として処理が進められる。
第４図（ａ），第５図（ａ）に実行待機キューのエント
リ数を２とした場合の処理順序を示す。第４図（ａ）は
初回および２回目に演算器に投入された命令順（以下こ
れと第１の実行命令シーケンスという）、第５図（ａ）
は３回目に演算器に投入された命令順（以下これを第２
の実行命令シーケンスという）であり、初回および２回
目実行時よりも３回目実行時の実行命令シーケンスの方
がより効果的になっている。
リ数を２とした場合の処理順序を示す。第４図（ａ）は
初回および２回目に演算器に投入された命令順（以下こ
れと第１の実行命令シーケンスという）、第５図（ａ）
は３回目に演算器に投入された命令順（以下これを第２
の実行命令シーケンスという）であり、初回および２回
目実行時よりも３回目実行時の実行命令シーケンスの方
がより効果的になっている。
第３図（ｂ），第４図（ｂ）および第５図（ｂ）にこの
ような並び替えが行われた場合の実行タイミング例を示
す。第３図（ｂ）は命令処理順序制御を行わない方式で
実行しようとした場合、第４図（ｂ）は従来の命令処理
順序制御を実行した場合、第５図（ｂ）は本発明の命令
処理順序制御を実行した場合である。第５図（ｂ）から
明らかなように、本発明による命令処理順序制御装置で
は実行回数を重ねることにより処理時間が短かくなるよ
うに最適な命令処理順序での実行が行われるようにな
る。従って、命令待機キューのエントリ数が少なくても
最適処理順序を得ることが可能である。
ような並び替えが行われた場合の実行タイミング例を示
す。第３図（ｂ）は命令処理順序制御を行わない方式で
実行しようとした場合、第４図（ｂ）は従来の命令処理
順序制御を実行した場合、第５図（ｂ）は本発明の命令
処理順序制御を実行した場合である。第５図（ｂ）から
明らかなように、本発明による命令処理順序制御装置で
は実行回数を重ねることにより処理時間が短かくなるよ
うに最適な命令処理順序での実行が行われるようにな
る。従って、命令待機キューのエントリ数が少なくても
最適処理順序を得ることが可能である。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。第
１図の命令処理順序制御装置はプログラムを保持するプ
ログラム記憶部１と、演算器に投入すべき命令群を得る
実行命令群選択書込読出部２と、命令の入出力オペラン
ドの衝突及び演算器の使用状況を判定しプログラムで指
定された順序によらず演算部への命令投入を決定する命
令実行順序決定投入部３と、既に投入した命令群とその
順序を保持する実行命令シーケンス記憶部４とから構成
される。
１図の命令処理順序制御装置はプログラムを保持するプ
ログラム記憶部１と、演算器に投入すべき命令群を得る
実行命令群選択書込読出部２と、命令の入出力オペラン
ドの衝突及び演算器の使用状況を判定しプログラムで指
定された順序によらず演算部への命令投入を決定する命
令実行順序決定投入部３と、既に投入した命令群とその
順序を保持する実行命令シーケンス記憶部４とから構成
される。
実行命令群選択書込読出部２は、命令群選択部２１と、
分岐アドレス・テーブル２２と、分岐アドレス管理部２
３と、演算器へ投入した命令を保持するアドレスを発生
する書込アドレス発生部２４と、実行すべき命令を演算
器に投入した命令群から選択読みだすためのアドレスを
発生する読出アドレス発生部２５とから構成される。
分岐アドレス・テーブル２２と、分岐アドレス管理部２
３と、演算器へ投入した命令を保持するアドレスを発生
する書込アドレス発生部２４と、実行すべき命令を演算
器に投入した命令群から選択読みだすためのアドレスを
発生する読出アドレス発生部２５とから構成される。
また、実行命令シーケンス記憶部４は、記憶部４１と、
読みだしアドレスを格納するレジスタ４２と、読みだし
た命令を格納するレジスタ４３と、書き込みアドレス格
納するレジスタ４４と、書き込む命令を格納するレジス
タ４５とから構成される。記憶部４１は一定容量の複数
のブロックに分割されており、それぞれのブロックの先
頭アドレスは分岐アドレステーブル２２に順に登録して
おく（この先頭アドレスは第１図ではLoci（ｉ＝１〜
ｎ）と表わしている）。この各ブロックは後述する分岐
命令で区切られた１つの実行命令シーケンスを格納する
のに使用される。この１つの実行命令シーケンスに含ま
れる命令数が極めて多くなることも稀れであるので、ブ
ロックの容量の単位を例えば２ＫＢ単位に与えれば充分
である。そして、格納する１つの実行命令シーケンスが
このブロック容量を超えた場合にはこの実行命令シーケ
ンスの格納を無効とするため後述の分岐先アドレスの分
岐アドレステーブル２２への登録は取消し、この実行命
令シーケンスを処理時間の短縮の対象から外す。
読みだしアドレスを格納するレジスタ４２と、読みだし
た命令を格納するレジスタ４３と、書き込みアドレス格
納するレジスタ４４と、書き込む命令を格納するレジス
タ４５とから構成される。記憶部４１は一定容量の複数
のブロックに分割されており、それぞれのブロックの先
頭アドレスは分岐アドレステーブル２２に順に登録して
おく（この先頭アドレスは第１図ではLoci（ｉ＝１〜
ｎ）と表わしている）。この各ブロックは後述する分岐
命令で区切られた１つの実行命令シーケンスを格納する
のに使用される。この１つの実行命令シーケンスに含ま
れる命令数が極めて多くなることも稀れであるので、ブ
ロックの容量の単位を例えば２ＫＢ単位に与えれば充分
である。そして、格納する１つの実行命令シーケンスが
このブロック容量を超えた場合にはこの実行命令シーケ
ンスの格納を無効とするため後述の分岐先アドレスの分
岐アドレステーブル２２への登録は取消し、この実行命
令シーケンスを処理時間の短縮の対象から外す。
次に、本実施例の動作について第２図に示すプログラム
を例にとりかつ命令実行順序決定投入部３にある実行待
機キューのエントリ数が２の場合について説明する。
を例にとりかつ命令実行順序決定投入部３にある実行待
機キューのエントリ数が２の場合について説明する。
プログラム記憶部１には第３図（ａ）に示す元の命令シ
ーケンスで第２図のプログラムが格納されている。
ーケンスで第２図のプログラムが格納されている。
プログラム記憶部１から元の命令シーケンスで命令が実
行命令群選択書込読出部２の命令群選択部２１に供給さ
れる。実行命令群選択書込読出部２の主たる動作は分岐
命令の実行を契機として開始される。それまでは命令群
選択部２１はプログラム記憶部１から供給される命令群
を選択し各命令が分岐命令か否かを判定し命令実行順序
決定投入部３に供給する。
行命令群選択書込読出部２の命令群選択部２１に供給さ
れる。実行命令群選択書込読出部２の主たる動作は分岐
命令の実行を契機として開始される。それまでは命令群
選択部２１はプログラム記憶部１から供給される命令群
を選択し各命令が分岐命令か否かを判定し命令実行順序
決定投入部３に供給する。
命令群選択部２１で供給された命令が分岐命令であるこ
とが判明したときにはその次に供給される命令から分岐
情報タグを付して命令実行順序決定投入部３に供給す
る。この分岐情報タグは分岐命令以前に命令実行順序決
定投入部３に供給された命令と分岐命令より後に供給さ
れた命令とを区別するために使用され原則的には分岐命
令毎に異なった分岐情報タグが使用される。
とが判明したときにはその次に供給される命令から分岐
情報タグを付して命令実行順序決定投入部３に供給す
る。この分岐情報タグは分岐命令以前に命令実行順序決
定投入部３に供給された命令と分岐命令より後に供給さ
れた命令とを区別するために使用され原則的には分岐命
令毎に異なった分岐情報タグが使用される。
かくして初回においは命令実行順序決定投入部３には元
の命令シーケンスで命令が供給される。命令実行順序決
定投入部３には第６図に示すような実行待機キュー６１
が用意されている。第６図ではエントリ数はｎ個である
がここでは前述のようにｎ＝２の場合について説明す
る。
の命令シーケンスで命令が供給される。命令実行順序決
定投入部３には第６図に示すような実行待機キュー６１
が用意されている。第６図ではエントリ数はｎ個である
がここでは前述のようにｎ＝２の場合について説明す
る。
実行待機キュー６１には分岐情報タグフィールド６４、
待機命令フィールド６２および必要なオペランドフィー
ルド６３があり対応する情報を格納し、必要なオペラン
ドが整った命令から順に出力される。また実行待機キュ
ー６１が満杯のときには格納されている命令以降に命令
実行順序決定投入部３に供給された命令はたとえ必要な
オペランドが整っていても演算器には出力されない。
待機命令フィールド６２および必要なオペランドフィー
ルド６３があり対応する情報を格納し、必要なオペラン
ドが整った命令から順に出力される。また実行待機キュ
ー６１が満杯のときには格納されている命令以降に命令
実行順序決定投入部３に供給された命令はたとえ必要な
オペランドが整っていても演算器には出力されない。
第３図（ａ）に示す元の命令シーケンスで供給された命
令群がこの命令実行順序決定投入部３で如何に実行順序
が決定されるか、すなわち第１の実行命令シーケンスが
如何にして作成されるかを説明する。
令群がこの命令実行順序決定投入部３で如何に実行順序
が決定されるか、すなわち第１の実行命令シーケンスが
如何にして作成されるかを説明する。
元の命令シーケンスにおいて、必要なオペランドを整え
るまで、待機しなければならない待機命令は命令１０
３，１０４，１０７および１０８である。命令１０１と
１０２は必要なオペランドが整っているので順に演算器
に投入され、命令１０３と１０４の２個が先ず実行待機
キュー６１に格納され保持する。また命令１０５以降は
実行待機キュー６１が満杯故演算器に投入されない。命
令１０１，１０２の演算器での実行結果、命令１０３は
オペランドが整ったので演算器に投入される。これによ
り実行待機キュー６１にはあきができたので命令１０５
と１０６とが実行待機キュー６１をへて演算器に投入さ
れ命令１０７が実行待機キュー６１に格納される。そし
てオペランドの整った順に命令１０４，１０７，１０８
が演算器に出力される。かくして第４図（ａ）に示す第
１の実行命令シーケンスが得られる。
るまで、待機しなければならない待機命令は命令１０
３，１０４，１０７および１０８である。命令１０１と
１０２は必要なオペランドが整っているので順に演算器
に投入され、命令１０３と１０４の２個が先ず実行待機
キュー６１に格納され保持する。また命令１０５以降は
実行待機キュー６１が満杯故演算器に投入されない。命
令１０１，１０２の演算器での実行結果、命令１０３は
オペランドが整ったので演算器に投入される。これによ
り実行待機キュー６１にはあきができたので命令１０５
と１０６とが実行待機キュー６１をへて演算器に投入さ
れ命令１０７が実行待機キュー６１に格納される。そし
てオペランドの整った順に命令１０４，１０７，１０８
が演算器に出力される。かくして第４図（ａ）に示す第
１の実行命令シーケンスが得られる。
このようにして初回の演算器への命令投入が第２図のプ
ログラムについて行なわれ、ループの最後にある分岐命
令がプログラム記憶部１から命令群選択部２１に供給さ
れる。
ログラムについて行なわれ、ループの最後にある分岐命
令がプログラム記憶部１から命令群選択部２１に供給さ
れる。
命令群選択部２１では供給された命令が分岐命令である
ときには前述のようにその次に供給される命令から分岐
情報タグを付して命令実行順序決定投入部３に供給する
準備をする。
ときには前述のようにその次に供給される命令から分岐
情報タグを付して命令実行順序決定投入部３に供給する
準備をする。
分岐命令が命令実行順序決定投入部３を経て演算器に供
給され実行されるとその結果分岐先アドレス情報（プロ
グラム記憶部１のアドレス情報）が演算器から実行命令
群選択書込読出部２の分岐アドレス管理部２３に供給さ
れる。
給され実行されるとその結果分岐先アドレス情報（プロ
グラム記憶部１のアドレス情報）が演算器から実行命令
群選択書込読出部２の分岐アドレス管理部２３に供給さ
れる。
分岐アドレス管理部２３は供給された分岐先アドレスが
分岐アドレステーブル２２に登録されているかどうかを
調べ、登録されていないときにはこの分岐先アドレスを
分岐アドレステーブルに順に登録して（第１図ではＡdd
ｉ（ｉ＝１〜ｎ）と表わしている。ｋ番目の次は（ｋ＋
１）番目（ｋ＝ｎのときには（ｋ＋１）＝１）と順に登
録する）、この分岐命令に続く実行命令シーケンスを実
行命令シーケンス記憶部４の記憶部４１に格納する格納
領域の先頭アドレスを決定し、これを書込アドレス発生
部２４に供給する。この分岐先アドレスの登録は分岐ア
ドレステーブル２２のエントリーが満杯のときには順に
置き換えられる。分岐先アドレスが分岐アドレステーブ
ル２２に登録されているときには対応する先頭アドレス
を書込アドレス発生部２４と読出アドレス発生部２５と
に供給する。
分岐アドレステーブル２２に登録されているかどうかを
調べ、登録されていないときにはこの分岐先アドレスを
分岐アドレステーブルに順に登録して（第１図ではＡdd
ｉ（ｉ＝１〜ｎ）と表わしている。ｋ番目の次は（ｋ＋
１）番目（ｋ＝ｎのときには（ｋ＋１）＝１）と順に登
録する）、この分岐命令に続く実行命令シーケンスを実
行命令シーケンス記憶部４の記憶部４１に格納する格納
領域の先頭アドレスを決定し、これを書込アドレス発生
部２４に供給する。この分岐先アドレスの登録は分岐ア
ドレステーブル２２のエントリーが満杯のときには順に
置き換えられる。分岐先アドレスが分岐アドレステーブ
ル２２に登録されているときには対応する先頭アドレス
を書込アドレス発生部２４と読出アドレス発生部２５と
に供給する。
書込アドレス発生部２４は上記のようにして決定された
先頭アドレスを分岐アドレステーブル２２より供給さ
れ、また命令群選択部２１からこれに対応する分岐情報
タグの供給をうけてこれらを保持し、命令実行順序決定
投入部３から供給される演算部へ投入した命令の分岐情
報タグを参照して、この分岐情報タグと同一の保持され
ている分岐情報タグに対応する保持されている先頭アド
レスを、分岐命令につづいて演算部で実行された命令を
順に格納する記憶部４１への書込アドレスとしてレジス
タ４４に供給するとともに、この供給された先頭アドレ
スに代えて、この供給された先頭アドレスに＋１して新
たな先頭アドレスとして保持しておく。
先頭アドレスを分岐アドレステーブル２２より供給さ
れ、また命令群選択部２１からこれに対応する分岐情報
タグの供給をうけてこれらを保持し、命令実行順序決定
投入部３から供給される演算部へ投入した命令の分岐情
報タグを参照して、この分岐情報タグと同一の保持され
ている分岐情報タグに対応する保持されている先頭アド
レスを、分岐命令につづいて演算部で実行された命令を
順に格納する記憶部４１への書込アドレスとしてレジス
タ４４に供給するとともに、この供給された先頭アドレ
スに代えて、この供給された先頭アドレスに＋１して新
たな先頭アドレスとして保持しておく。
命令群選択部２１には分岐命令の実行により決定したプ
ログラム記憶部１の分岐先アドレスにある命令から順に
供給され、第２回目のループ動作に移行する。
ログラム記憶部１の分岐先アドレスにある命令から順に
供給され、第２回目のループ動作に移行する。
第２回目のループ動作で命令実行順序決定投入部３から
演算部に供給される命令シーケンスは前述と同様、第１
の実行命令シーケンスである。しかしてこの第１の実行
命令シーケンスは命令実行順序決定投入部３により演算
部へ供給されるとともに実行命令シーケンス記憶部４の
レジスタ４５にも供給されかつ供給された命令の分岐情
報タグが書込アドレス発生部２４に供給されるので書込
アドレス発生部２４から供給される記憶部４１のアドレ
スに第１の実行命令シーケンスが格納される。
演算部に供給される命令シーケンスは前述と同様、第１
の実行命令シーケンスである。しかしてこの第１の実行
命令シーケンスは命令実行順序決定投入部３により演算
部へ供給されるとともに実行命令シーケンス記憶部４の
レジスタ４５にも供給されかつ供給された命令の分岐情
報タグが書込アドレス発生部２４に供給されるので書込
アドレス発生部２４から供給される記憶部４１のアドレ
スに第１の実行命令シーケンスが格納される。
第２回目のループ動作の最後にまた分岐命令が実行さ
れ、分岐アドレス管理部２３はその分岐先アドレスの分
岐アドレステーブル２２への登録の有無をチェックす
る。今度は分岐先アドレスは登録されているので、分岐
アドレス管理部２３は命令群選択部２１に選択する命令
群は実行命令シーケンス記憶部４から供給されるものに
切替えるよう指示するとともに、分岐アドレステーブル
２２から格納している第１の実行命令シーケンスの先頭
アドレスを書込アドレス発生部２４と読出アドレス発生
部２５とに供給する。読出アドレス発生部２５は格納さ
れている第１の実行命令シーケンスを順次読出すアドレ
スを発生して第１の実行命令シーケンスを命令群選択部
２１に供給する。書込アドレス発生部２４の動作は前述
と同様におこなわれる。この第１の実行命令シーケンス
の各命令は分岐情報タグが付されて命令実行順序決定投
入部３に供給される。
れ、分岐アドレス管理部２３はその分岐先アドレスの分
岐アドレステーブル２２への登録の有無をチェックす
る。今度は分岐先アドレスは登録されているので、分岐
アドレス管理部２３は命令群選択部２１に選択する命令
群は実行命令シーケンス記憶部４から供給されるものに
切替えるよう指示するとともに、分岐アドレステーブル
２２から格納している第１の実行命令シーケンスの先頭
アドレスを書込アドレス発生部２４と読出アドレス発生
部２５とに供給する。読出アドレス発生部２５は格納さ
れている第１の実行命令シーケンスを順次読出すアドレ
スを発生して第１の実行命令シーケンスを命令群選択部
２１に供給する。書込アドレス発生部２４の動作は前述
と同様におこなわれる。この第１の実行命令シーケンス
の各命令は分岐情報タグが付されて命令実行順序決定投
入部３に供給される。
第１の実行命令シーケンスは命令実行順序決定投入部３
において前記の元の命令シーケンスから第１の実行命令
シーケンスに並べかえが行なわれたと同様の動作で第５
図（ａ）に示す第２の実行命令シーケンスに並べかえら
れる。この第２の実行命令シーケンスは書込アドレス発
生部２４から供給されるアドレスにより記憶部４１で第
１の実行命令シーケンスに代えて記憶される。以下この
くりかえしが行なわれる。
において前記の元の命令シーケンスから第１の実行命令
シーケンスに並べかえが行なわれたと同様の動作で第５
図（ａ）に示す第２の実行命令シーケンスに並べかえら
れる。この第２の実行命令シーケンスは書込アドレス発
生部２４から供給されるアドレスにより記憶部４１で第
１の実行命令シーケンスに代えて記憶される。以下この
くりかえしが行なわれる。
このようにして本実施例では命令実行順序決定に当って
はすでに実行された命令群の命令実行順序を再利用して
いる。
はすでに実行された命令群の命令実行順序を再利用して
いる。
第３図（ｂ），第４図（ｂ）および第５図（ｂ）に示す
ようにに例えばＬＯＡＤ命令、ＳＴＯＲＥ命令が３ｔ０
（ｔ０は１クロックサイクル時間）、ＡＤＤ命令が４ｔ
０の処理時間を要するとすれば全処理時間は元の命令シ
ーケンスのときには２０ｔ０、第１の実行命令シーケン
スのときは１６ｔ０、第２の実行命令シーケンスのとき
は１３ｔ０と改善されている。
ようにに例えばＬＯＡＤ命令、ＳＴＯＲＥ命令が３ｔ０
（ｔ０は１クロックサイクル時間）、ＡＤＤ命令が４ｔ
０の処理時間を要するとすれば全処理時間は元の命令シ
ーケンスのときには２０ｔ０、第１の実行命令シーケン
スのときは１６ｔ０、第２の実行命令シーケンスのとき
は１３ｔ０と改善されている。
本実施例の説明ではループの１部のプログラムについて
の改善のみを示したがループ全体では一般に更に改善は
大となる。
の改善のみを示したがループ全体では一般に更に改善は
大となる。
また本実施例ではシングルループについて説明したがシ
ングルループが複数個ある場合および多重ループになっ
ている場合についても本発明は適用できる。この場合に
は分岐情報タグが有効に作用し異なったループでは実行
命令シーケンスは区別されて保有することができる。ま
たループでなくとも１つの命令群が分岐命令の使用によ
り繰かえし使用される場合には本発明は適用できる。
ングルループが複数個ある場合および多重ループになっ
ている場合についても本発明は適用できる。この場合に
は分岐情報タグが有効に作用し異なったループでは実行
命令シーケンスは区別されて保有することができる。ま
たループでなくとも１つの命令群が分岐命令の使用によ
り繰かえし使用される場合には本発明は適用できる。
本実施例では命令実行順序決定投入部３に実行待機キュ
ーが１個しかない場合について説明したが複数個の実行
待機キューを有する場合についても適用できる。
ーが１個しかない場合について説明したが複数個の実行
待機キューを有する場合についても適用できる。
本発明には既に実行された命令シーケンスを演算部に投
入する命令群として再利用することにより、演算部の投
入時にその命令群の命令シーケンスをより処理時間が短
かくなるように並べかえることができ実行待機キューの
エントリ数が少なくとも処理時間を短縮できる命令順序
を得ることができるという効果がある。
入する命令群として再利用することにより、演算部の投
入時にその命令群の命令シーケンスをより処理時間が短
かくなるように並べかえることができ実行待機キューの
エントリ数が少なくとも処理時間を短縮できる命令順序
を得ることができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の作用を説明するための原始プログラム図、第３
図は第２図の目的プログラムを示した元の命令シーケン
ス図、およびその処理タイムチャート、第４図は第１の
実行命令シーケンス図およびその処理タイムチャート、
第５図は第２の実行命令シーケンス図、およびその処理
タイムチャート図、第６図は命令実行順序決定投入部３
の実行待機キューを示す配置図、第７図は実行待機キュ
ーを説明する説明図である。 １……プログラム記憶部、２……実行命令群選択書込読
出部、３……命令実行順序決定投入部、４……実行命令
シーケンス記憶部、２１……命令群選択部、２２……分
岐アドレス・テーブル、２３……分岐アドレス管理部、
２４……書込アドレス発生部、２５……読出アドレス発
生部、３１，６１……実行待機キュー、３２，６２……
待機命令フィールド、３３，６３……必要なオペランド
フィールド、４１……記憶部、４２〜４５……レジス
タ、６４……分岐情報タグフィールド、１０１〜１０８
……命令。
本発明の作用を説明するための原始プログラム図、第３
図は第２図の目的プログラムを示した元の命令シーケン
ス図、およびその処理タイムチャート、第４図は第１の
実行命令シーケンス図およびその処理タイムチャート、
第５図は第２の実行命令シーケンス図、およびその処理
タイムチャート図、第６図は命令実行順序決定投入部３
の実行待機キューを示す配置図、第７図は実行待機キュ
ーを説明する説明図である。 １……プログラム記憶部、２……実行命令群選択書込読
出部、３……命令実行順序決定投入部、４……実行命令
シーケンス記憶部、２１……命令群選択部、２２……分
岐アドレス・テーブル、２３……分岐アドレス管理部、
２４……書込アドレス発生部、２５……読出アドレス発
生部、３１，６１……実行待機キュー、３２，６２……
待機命令フィールド、３３，６３……必要なオペランド
フィールド、４１……記憶部、４２〜４５……レジス
タ、６４……分岐情報タグフィールド、１０１〜１０８
……命令。
Claims (1)
- 【請求項１】プログラムを格納するプログラム記憶手段
と、供給される命令群の各命令の入出力オペランドの衝
突および演算部の使用可能状況を判定し前記供給された
命令群で指定された順序によらずに前記演算部への命令
投入順序を決定し前記演算部に前記各命令を投入する命
令実行順序決定投入手段と、前記演算部に投入した分岐
命令につづく命令群を各命令の前記演算部への投入順に
格納する実行命令シーケンス記憶手段と、分岐命令の分
岐先アドレスと前記分岐命令につづいて前記演算部で実
行された命令群を前記実行命令シーケンス記憶手段に格
納する格納領域の先頭アドレスとを格納する分岐アドレ
ステーブルと、選択指示信号の供給を受けたときには前
記実行命令シーケンス記憶手段から供給される命令群を
選択しそれ以外のときには前記プログラム記憶手段から
供給される命令群を選択して供給される命令が分岐命令
か否かを判定し分岐命令のときにはそれにつづく各命令
にこの分岐命令に固有の分岐情報タグを付して前記命令
実行順序決定投入手段へ供給する命令群選択手段と、前
記実行命令シーケンス記憶手段の格納領域の先頭アドレ
スの供給をうけ前記命令群選択手段よりの分岐情報タグ
と前記演算部に投入された命令群の分岐情報タグとを参
照して一致した場合この命令群を書き込む書き込みアド
レスを発生する書き込みアドレス発生手段と、前記実行
命令シーケンス記憶手段の格納領域の先頭アドレスの供
給を受け格納されている命令群を読み出す読み出しアド
レスを発生する読み出しアドレス発生手段と、前記演算
部での分岐命令の実行による分岐先アドレスの供給を受
け前記分岐アドレステーブルを参照しこの分岐先アドレ
スが登録されていないときにはこの分岐命令につづいて
実行される命令群を前記実行命令シーケンス記憶手段に
格納する先頭アドレスを生成し供給された前記分岐先ア
ドレスと共に前記分岐アドレステーブルに登録しこの先
頭アドレスを前記分岐アドレステーブルより前記書き込
みアドレス発生手段に供給し前記分岐アドレステーブル
を参照して前記供給された分岐先アドレスが登録されて
いるときには対応する先頭アドレスを前記分岐アドレス
テーブルより前記書き込みアドレス発生手段と前記読み
出しアドレス発生手段とに供給しかつ前記命令群選択手
段に前記選択指示信号を供給する分岐アドレス管理手段
とを含むことを特徴とする命令処理順序制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61241634A JPH0668722B2 (ja) | 1986-10-09 | 1986-10-09 | 命令処理順序制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61241634A JPH0668722B2 (ja) | 1986-10-09 | 1986-10-09 | 命令処理順序制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6395538A JPS6395538A (ja) | 1988-04-26 |
| JPH0668722B2 true JPH0668722B2 (ja) | 1994-08-31 |
Family
ID=17077233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61241634A Expired - Lifetime JPH0668722B2 (ja) | 1986-10-09 | 1986-10-09 | 命令処理順序制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668722B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0820948B2 (ja) * | 1992-11-04 | 1996-03-04 | 日本電気株式会社 | 先行制御装置 |
| JP4243463B2 (ja) | 2002-08-19 | 2009-03-25 | 株式会社半導体理工学研究センター | 命令スケジューリングのシミュレーション方法とシミュレーションシステム |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110746A (ja) * | 1974-07-17 | 1976-01-28 | Hitachi Ltd | |
| JPS53118951A (en) * | 1977-03-26 | 1978-10-17 | Mitsubishi Electric Corp | Microprogram trace unit |
| JPS57101953A (en) * | 1980-12-17 | 1982-06-24 | Hitachi Ltd | Program execution trace system |
| JPS5999552A (ja) * | 1982-11-30 | 1984-06-08 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ |
| JPS6027945A (ja) * | 1983-07-27 | 1985-02-13 | Nec Corp | 命令取出装置 |
-
1986
- 1986-10-09 JP JP61241634A patent/JPH0668722B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110746A (ja) * | 1974-07-17 | 1976-01-28 | Hitachi Ltd | |
| JPS53118951A (en) * | 1977-03-26 | 1978-10-17 | Mitsubishi Electric Corp | Microprogram trace unit |
| JPS57101953A (en) * | 1980-12-17 | 1982-06-24 | Hitachi Ltd | Program execution trace system |
| JPS5999552A (ja) * | 1982-11-30 | 1984-06-08 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ |
| JPS6027945A (ja) * | 1983-07-27 | 1985-02-13 | Nec Corp | 命令取出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6395538A (ja) | 1988-04-26 |
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