JPH05225058A - 記憶制御装置 - Google Patents
記憶制御装置Info
- Publication number
- JPH05225058A JPH05225058A JP4025105A JP2510592A JPH05225058A JP H05225058 A JPH05225058 A JP H05225058A JP 4025105 A JP4025105 A JP 4025105A JP 2510592 A JP2510592 A JP 2510592A JP H05225058 A JPH05225058 A JP H05225058A
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Abstract
(57)【要約】
【目的】キャッシュ記憶を具備した計算機システムにお
いて、主記憶のクリアを効率化させることを目的とす
る。 【構成】１０１〜１０３は、リクエスト要求元からの付
随情報を格納するレジスタ群、１０４はキャッシュ記憶
装置に格納されているデータのアドレスを格納している
通常のアドレスアレイ、１０５はクリア動作専用のアド
レスアレイ、１０６、１０７はヒット検出回路、１０８
はキャッシュ記憶、１０９はキャッシュ記憶制御部、１
１０は主記憶、１１１はキャッシュ記憶データ書き込み
用データレジスタ、１１２は主記憶データ書き込み用デ
ータレジスタ、１１３は主記憶１１０への書き込みデー
タを選択するセレクタ、１１４は記憶制御装置から各Ｉ
Ｐへのデータを選択するセレクタである。１１５〜１１
９はそれぞれ制御線を示す。
いて、主記憶のクリアを効率化させることを目的とす
る。 【構成】１０１〜１０３は、リクエスト要求元からの付
随情報を格納するレジスタ群、１０４はキャッシュ記憶
装置に格納されているデータのアドレスを格納している
通常のアドレスアレイ、１０５はクリア動作専用のアド
レスアレイ、１０６、１０７はヒット検出回路、１０８
はキャッシュ記憶、１０９はキャッシュ記憶制御部、１
１０は主記憶、１１１はキャッシュ記憶データ書き込み
用データレジスタ、１１２は主記憶データ書き込み用デ
ータレジスタ、１１３は主記憶１１０への書き込みデー
タを選択するセレクタ、１１４は記憶制御装置から各Ｉ
Ｐへのデータを選択するセレクタである。１１５〜１１
９はそれぞれ制御線を示す。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置の記憶制
御装置に係り、詳しくは、いわゆるストアイン方式を採
用するキャッシュ記憶装置を具備する記憶制御装置に関
する。
御装置に係り、詳しくは、いわゆるストアイン方式を採
用するキャッシュ記憶装置を具備する記憶制御装置に関
する。
【０００２】
【従来の技術】複数リクエスト要求元のリクエストを処
理するキャッシュ記憶装置を持つ情報処理装置におい
て、マルチプロセッサの性能向上にはキャッシュ記憶装
置（特にリクエスト切りだし制御回路部）の利用率を低
減することが不可欠である。
理するキャッシュ記憶装置を持つ情報処理装置におい
て、マルチプロセッサの性能向上にはキャッシュ記憶装
置（特にリクエスト切りだし制御回路部）の利用率を低
減することが不可欠である。
【０００３】具体的には、リクエスト切りだし制御回路
部を通過するリクエストの数を減少させる、または１リ
クエストでリクエスト切りだし制御回路部占有時間の長
いものは短くするなどの方法が考えられる。
部を通過するリクエストの数を減少させる、または１リ
クエストでリクエスト切りだし制御回路部占有時間の長
いものは短くするなどの方法が考えられる。
【０００４】特定データの書き込み指示のうち、メモリ
クリアを例に取ると、通常は記憶制御装置に対しては１
つのリクエスト要求元からは、あるデータ幅（例えは８
Ｂ）を単位として複数回のリクエストを発行することに
よりクリアを実行している。
クリアを例に取ると、通常は記憶制御装置に対しては１
つのリクエスト要求元からは、あるデータ幅（例えは８
Ｂ）を単位として複数回のリクエストを発行することに
よりクリアを実行している。
【０００５】しかし、この方法だと、リクエストの数に
応じてリクエスト切りだし制御回路部の利用率が増加し
性能劣化を招く。これに対して、特開昭６３−１６４０
９１号公報に示されるメモリクリア方式では、キャッシ
ュ記憶装置に該当クリアアドレスが登録されている場合
はリクエスト数が減少できるという点で有用である。
応じてリクエスト切りだし制御回路部の利用率が増加し
性能劣化を招く。これに対して、特開昭６３−１６４０
９１号公報に示されるメモリクリア方式では、キャッシ
ュ記憶装置に該当クリアアドレスが登録されている場合
はリクエスト数が減少できるという点で有用である。
【０００６】
【発明が解決しようとする課題】しかし、ストアイン方
式（書き込み動作時、指示された書き込みアドレスを含
む所定のデータがキャッシュ記憶装置に格納されていれ
ば、上記キャッシュ記憶装置の該当領域にデータを書き
込み、格納されていなければ、上記書き込みアドレスを
含む所定のデータを上記主記憶装置から上記キャッシュ
記憶装置へ転送後、上記キャッシュ記憶装置の該当領域
にデータを書き込む方式）を採用するキャッシュ記憶装
置においては、キャッシュ記憶装置に該当クリアアドレ
スが登録されていない場合には、書き込みアドレスを含
む所定データ単位を主記憶装置からキャッシュ記憶装置
へ転送後クリア動作開始となり、また一般的には、所定
データ単位を主記憶装置からキャッシュ記憶装置へ転送
の処理時間が長いことから、リクエスト切りだし制御回
路部の利用率が増加するという問題があった。
式（書き込み動作時、指示された書き込みアドレスを含
む所定のデータがキャッシュ記憶装置に格納されていれ
ば、上記キャッシュ記憶装置の該当領域にデータを書き
込み、格納されていなければ、上記書き込みアドレスを
含む所定のデータを上記主記憶装置から上記キャッシュ
記憶装置へ転送後、上記キャッシュ記憶装置の該当領域
にデータを書き込む方式）を採用するキャッシュ記憶装
置においては、キャッシュ記憶装置に該当クリアアドレ
スが登録されていない場合には、書き込みアドレスを含
む所定データ単位を主記憶装置からキャッシュ記憶装置
へ転送後クリア動作開始となり、また一般的には、所定
データ単位を主記憶装置からキャッシュ記憶装置へ転送
の処理時間が長いことから、リクエスト切りだし制御回
路部の利用率が増加するという問題があった。
【０００７】本発明の目的は、主記憶装置からの読出を
しないで、クリアができる記憶制御装置を提供すること
である。
しないで、クリアができる記憶制御装置を提供すること
である。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、主記憶装置と、上記主記憶装置上のデータの一部を
格納するキャッシュ記憶装置とを有し、ストアイン方式
を採用する記憶制御装置において、書き込むべき特定デ
ータを有する１または２以上の保持手段を有し、外部か
らの、上記特定データの書き込み指示を上記記憶制御装
置が受けたときに、上記書き込みの対象となる特定デー
タのアドレスが上記キャッシュ記憶装置に格納されてい
ない場合には、上記キャッシュ記憶装置は、上記アドレ
スを含む所定のデータを上記主記憶装置から上記キャッ
シュ記憶装置へ転送せずに、保持手段の有するデータを
主記憶装置へ転送することとしたものである。
に、主記憶装置と、上記主記憶装置上のデータの一部を
格納するキャッシュ記憶装置とを有し、ストアイン方式
を採用する記憶制御装置において、書き込むべき特定デ
ータを有する１または２以上の保持手段を有し、外部か
らの、上記特定データの書き込み指示を上記記憶制御装
置が受けたときに、上記書き込みの対象となる特定デー
タのアドレスが上記キャッシュ記憶装置に格納されてい
ない場合には、上記キャッシュ記憶装置は、上記アドレ
スを含む所定のデータを上記主記憶装置から上記キャッ
シュ記憶装置へ転送せずに、保持手段の有するデータを
主記憶装置へ転送することとしたものである。
【０００９】
【作用】主記憶装置と、上記主記憶装置上のデータの一
部を格納するキャッシュ記憶装置とを有し、ストアイン
方式を採用する記憶制御装置において、保持手段は、書
き込むべき特定データを有する。そして、外部からの、
上記特定データの書き込み指示を上記記憶制御装置が受
けたときに、上記書き込みの対象となる特定データのア
ドレスが上記キャッシュ記憶装置に格納されていない場
合には、上記キャッシュ記憶装置は、上記アドレスを含
む所定のデータを上記主記憶装置から上記キャッシュ記
憶装置へ転送せずに、保持手段の有するデータを主記憶
装置へ転送する。
部を格納するキャッシュ記憶装置とを有し、ストアイン
方式を採用する記憶制御装置において、保持手段は、書
き込むべき特定データを有する。そして、外部からの、
上記特定データの書き込み指示を上記記憶制御装置が受
けたときに、上記書き込みの対象となる特定データのア
ドレスが上記キャッシュ記憶装置に格納されていない場
合には、上記キャッシュ記憶装置は、上記アドレスを含
む所定のデータを上記主記憶装置から上記キャッシュ記
憶装置へ転送せずに、保持手段の有するデータを主記憶
装置へ転送する。
【００１０】
【実施例】以下、本発明の１実施例を図を用いて説明す
る。
る。
【００１１】図１は、本発明の１実施例を示す記憶制御
装置のブロック図である。図１において、ＩＰｎは、リ
クエスト要求元を示し、具体的には命令処理装置を指
す。
装置のブロック図である。図１において、ＩＰｎは、リ
クエスト要求元を示し、具体的には命令処理装置を指
す。
【００１２】１０１〜１０３は、リクエスト要求元から
の付随情報を格納するレジスタ群であり、１０１はアド
レスレジスタ、１０２はデータレジスタ、１０３はリク
エストの種類を示すオーダレジスタである。所定データ
単位のクリア指示を記憶制御装置に指示するリクエスト
オーダは１０３に格納される。
の付随情報を格納するレジスタ群であり、１０１はアド
レスレジスタ、１０２はデータレジスタ、１０３はリク
エストの種類を示すオーダレジスタである。所定データ
単位のクリア指示を記憶制御装置に指示するリクエスト
オーダは１０３に格納される。
【００１３】１０４、１０５は共にキャッシュ記憶装置
（ＷＳ）のアドレスアレイであり、１０４はキャッシュ
記憶装置に格納されているデータのアドレスを格納して
いる通常のアドレスアレイ、１０５はクリア動作専用の
アドレスアレイである。
（ＷＳ）のアドレスアレイであり、１０４はキャッシュ
記憶装置に格納されているデータのアドレスを格納して
いる通常のアドレスアレイ、１０５はクリア動作専用の
アドレスアレイである。
【００１４】１０６はアドレスアレイ１０４に対応する
ヒット検出回路、１０７はクリア動作専用のアドレスア
レイ１０５に対応するヒット検出回路である。
ヒット検出回路、１０７はクリア動作専用のアドレスア
レイ１０５に対応するヒット検出回路である。
【００１５】１０８はキャッシュ記憶、１０９はキャッ
シュ記憶制御部、１１０は主記憶である。
シュ記憶制御部、１１０は主記憶である。
【００１６】１１１はキャッシュ記憶１０８に対してデ
ータを書き込むときに使用するデータレジスタ、１１２
は主記憶１１０にデータを書き込むときに使用するデー
タレジスタである。
ータを書き込むときに使用するデータレジスタ、１１２
は主記憶１１０にデータを書き込むときに使用するデー
タレジスタである。
【００１７】１１３は主記憶１１０への書き込みデータ
を選択するセレクタ、１１４はキャッシュ記憶から各Ｉ
Ｐへのデータを選択するセレクタであり、この実施例に
おいては、保持手段の機能をかねている。
を選択するセレクタ、１１４はキャッシュ記憶から各Ｉ
Ｐへのデータを選択するセレクタであり、この実施例に
おいては、保持手段の機能をかねている。
【００１８】１１５〜１１９はそれぞれ制御線を示し、
１１５はクリア動作専用のアドレスアレイ１０５に対す
る登録要求制御線、１１６はキャッシュ記憶１０８に対
する読み書きを制御する制御線、１１７はセレクタ１１
３の制御線、１１８は主記憶１１０起動制御線、１１９
はセレクタ１１４の制御線である。
１１５はクリア動作専用のアドレスアレイ１０５に対す
る登録要求制御線、１１６はキャッシュ記憶１０８に対
する読み書きを制御する制御線、１１７はセレクタ１１
３の制御線、１１８は主記憶１１０起動制御線、１１９
はセレクタ１１４の制御線である。
【００１９】１０００は、信号間のタイミング調整を行
うためのものである。
うためのものである。
【００２０】まず、所定データ単位（キャッシュ記憶の
登録単位であり、ここでは２５６バイトを仮定する）の
クリア指示がＩＰより発行され、そのアドレスがキャッ
シュミスヒット時の動作について説明する。
登録単位であり、ここでは２５６バイトを仮定する）の
クリア指示がＩＰより発行され、そのアドレスがキャッ
シュミスヒット時の動作について説明する。
【００２１】上記リクエストが選択され、アドレスアレ
イ１０４を検索した結果、ヒット検出回路１０６でミス
ヒットし、かつクリア動作専用のアドレスアレイ１０５
を検索した結果、ヒット検出回路１０７でミスヒットと
判定された場合、制御線１２０が２５６バイトクリアリ
クエストであるため、キャッシュ記憶制御部１０９は、
以下の制御をする。（１）制御線１１７によるセレクタ
１１３をデータ’０’側（キャッシュ記憶１０８読みだ
しデータと逆の側）への切り替え、（２）制御線１１８
による主記憶１１０へのデータ書き込み指示、（３）制
御線１１５による該当アドレスのクリア動作専用のアド
レスアレイ１０５への登録指示を行なう。
イ１０４を検索した結果、ヒット検出回路１０６でミス
ヒットし、かつクリア動作専用のアドレスアレイ１０５
を検索した結果、ヒット検出回路１０７でミスヒットと
判定された場合、制御線１２０が２５６バイトクリアリ
クエストであるため、キャッシュ記憶制御部１０９は、
以下の制御をする。（１）制御線１１７によるセレクタ
１１３をデータ’０’側（キャッシュ記憶１０８読みだ
しデータと逆の側）への切り替え、（２）制御線１１８
による主記憶１１０へのデータ書き込み指示、（３）制
御線１１５による該当アドレスのクリア動作専用のアド
レスアレイ１０５への登録指示を行なう。
【００２２】通常のミスヒット処理においては、主記憶
１１０の起動、キャッシュ記憶１０８への２５６バイト
書き込み起動等、記憶制御装置内の各資源の利用率を増
大させるが、本発明で開示する処理においては、主記憶
１１０を起動するだけで、それ以外の資源は、他ＩＰに
開放できる利点がある。
１１０の起動、キャッシュ記憶１０８への２５６バイト
書き込み起動等、記憶制御装置内の各資源の利用率を増
大させるが、本発明で開示する処理においては、主記憶
１１０を起動するだけで、それ以外の資源は、他ＩＰに
開放できる利点がある。
【００２３】次に、主記憶装置からの読みだし動作時
に、読みだしアドレスがクリア動作専用のアドレスアレ
イに格納されていた場合の動作について説明する。ＩＰ
から主記憶に対して読みだしリクエストが選択され、ク
リア動作専用のアドレスアレイ１０５を検索した結果、
ヒット検出回路１０７でヒットと判定された場合、制御
線１１９によりセレクタ１１４をデータ’０’側（キャ
ッシュ記憶１０８読みだしデータと逆）への切り替えを
行ない、キャッシュ記憶制御部１０９は、制御線１１６
により、キャッシュ記憶１０８起動抑止を行なう。これ
により所望のクリアデータがＩＰに転送され、かつキャ
ッシュ記憶１０８は他ＩＰリクエストに開放される。
に、読みだしアドレスがクリア動作専用のアドレスアレ
イに格納されていた場合の動作について説明する。ＩＰ
から主記憶に対して読みだしリクエストが選択され、ク
リア動作専用のアドレスアレイ１０５を検索した結果、
ヒット検出回路１０７でヒットと判定された場合、制御
線１１９によりセレクタ１１４をデータ’０’側（キャ
ッシュ記憶１０８読みだしデータと逆）への切り替えを
行ない、キャッシュ記憶制御部１０９は、制御線１１６
により、キャッシュ記憶１０８起動抑止を行なう。これ
により所望のクリアデータがＩＰに転送され、かつキャ
ッシュ記憶１０８は他ＩＰリクエストに開放される。
【００２４】クリア動作専用のアドレスアレイに格納さ
れているアドレスにストアが実行される場合は、通常の
ミスヒット動作と同様、書き込みアドレスを含む所定デ
ータ単位を主記憶装置からキャッシュ記憶装置へ転送後
でストア動作を行なえば良い。ただし、該当アドレス
は、アドレスアレイ１０４には登録するが、クリア動作
専用のアドレスアレイ１０５からは抹消しなければなら
ない。
れているアドレスにストアが実行される場合は、通常の
ミスヒット動作と同様、書き込みアドレスを含む所定デ
ータ単位を主記憶装置からキャッシュ記憶装置へ転送後
でストア動作を行なえば良い。ただし、該当アドレス
は、アドレスアレイ１０４には登録するが、クリア動作
専用のアドレスアレイ１０５からは抹消しなければなら
ない。
【００２５】本発明によれば、キャッシュ記憶装置に格
納されていない主記憶装置を所定のデータ単位領域をク
リアする場合、リクエスト切りだし制御回路部を通過す
るリクエストの数を減少させかつ、書き込みアドレスを
含む所定データ単位を上記主記憶装置から上記キャッシ
ュ記憶装置へ転送せずに、主記憶装置のみをクリアする
方式を採用し、リクエスト切りだし制御回路部占有時間
を従来方式より短くすることによりリクエスト切りだし
制御回路部の利用率を低減してマルチプロセッサの性能
向上が可能となる。
納されていない主記憶装置を所定のデータ単位領域をク
リアする場合、リクエスト切りだし制御回路部を通過す
るリクエストの数を減少させかつ、書き込みアドレスを
含む所定データ単位を上記主記憶装置から上記キャッシ
ュ記憶装置へ転送せずに、主記憶装置のみをクリアする
方式を採用し、リクエスト切りだし制御回路部占有時間
を従来方式より短くすることによりリクエスト切りだし
制御回路部の利用率を低減してマルチプロセッサの性能
向上が可能となる。
【００２６】また、所定データ単位のクリア指示を記憶
制御装置に指示するリクエスト伝達手段は、一般には命
令処理装置からの指示を伝達するために使用されるが、
主記憶装置のクリア動作を考えた場合、特に、超大型汎
用機では、マイクロプログラム制御方式を採用している
ものが主流であり、簡単に実現できる。クリア動作専用
のアドレスアレイは、クリアアドレスを格納する以外は
通常のアドレスアレイと同様な動作をする。また、初期
値設定データを与える手段は、キャッシュ記憶装置の読
みだしデータをセレクタによって、切り替えて実現する
ものであり、特別な制御等は必要としない。
制御装置に指示するリクエスト伝達手段は、一般には命
令処理装置からの指示を伝達するために使用されるが、
主記憶装置のクリア動作を考えた場合、特に、超大型汎
用機では、マイクロプログラム制御方式を採用している
ものが主流であり、簡単に実現できる。クリア動作専用
のアドレスアレイは、クリアアドレスを格納する以外は
通常のアドレスアレイと同様な動作をする。また、初期
値設定データを与える手段は、キャッシュ記憶装置の読
みだしデータをセレクタによって、切り替えて実現する
ものであり、特別な制御等は必要としない。
【００２７】また、本発明は、主記憶装置と、上記主記
憶装置上のデータの一部を格納するキャッシュ記憶装置
とを有し、書き込み動作時、指示された書き込みアドレ
スを含む所定のデータが前記キャッシュ記憶装置に格納
されていれば、上記キャッシュ記憶装置の該当領域にデ
ータを書き込み、格納されていなければ、上記書き込み
アドレスを含む所定のデータを上記主記憶装置から上記
キャッシュ記憶装置へ転送後、上記キャッシュ記憶装置
の該当領域にデータを書き込む方式を採用する記憶制御
装置において、設定データを有する１または２以上の保
持手段を有し、外部からの、データの書き込み指示を上
記記憶制御装置が受けたときに、書き込みの対象となる
データのアドレスが上記キャッシュ記憶装置に格納され
ていない場合には、上記キャッシュ記憶装置は、書き込
みアドレスを含む所定のデータを上記主記憶装置から上
記キャッシュ記憶装置へ転送せずに、保持手段の有する
データを主記憶装置へ転送することとしてもよい。
憶装置上のデータの一部を格納するキャッシュ記憶装置
とを有し、書き込み動作時、指示された書き込みアドレ
スを含む所定のデータが前記キャッシュ記憶装置に格納
されていれば、上記キャッシュ記憶装置の該当領域にデ
ータを書き込み、格納されていなければ、上記書き込み
アドレスを含む所定のデータを上記主記憶装置から上記
キャッシュ記憶装置へ転送後、上記キャッシュ記憶装置
の該当領域にデータを書き込む方式を採用する記憶制御
装置において、設定データを有する１または２以上の保
持手段を有し、外部からの、データの書き込み指示を上
記記憶制御装置が受けたときに、書き込みの対象となる
データのアドレスが上記キャッシュ記憶装置に格納され
ていない場合には、上記キャッシュ記憶装置は、書き込
みアドレスを含む所定のデータを上記主記憶装置から上
記キャッシュ記憶装置へ転送せずに、保持手段の有する
データを主記憶装置へ転送することとしてもよい。
【００２８】これにより、特定の頻繁に使われるデータ
を読み書きするときに、高速で処理をすることができ
る。
を読み書きするときに、高速で処理をすることができ
る。
【００２９】また、上記の記憶制御装置において、上記
保持手段にデータを設定する手段を有することにより、
任意の値のデータの読み書きができる。
保持手段にデータを設定する手段を有することにより、
任意の値のデータの読み書きができる。
【００３０】
【発明の効果】本発明によれば、主記憶装置からの読出
をしないで、クリアができる記憶制御装置を提供でき
る。
をしないで、クリアができる記憶制御装置を提供でき
る。
【図１】図１は、本発明の１実施例を示す記憶制御装置
のブロック図である。
のブロック図である。
１０１．．．アドレスレジスタ １０２．．．データレジスタ １０３．．．リクエストの種類を示すオーダレジスタ １０４．．．アドレスアレイ １０５．．．クリア動作専用のアドレスアレイ １０６．．．ヒット検出回路 １０７．．．ヒット検出回路 １０８．．．キャッシュ記憶 １０９．．．キャッシュ記憶制御部 １１０．．．主記憶 １１１．．．キャッシュ記憶データ書き込み用データレ
ジスタ １１２．．．主記憶データ書き込み用データレジスタ １１３．．．主記憶書き込みデータ選択セレクタ １１４．．．対ＩＰデータ選択セレクタ １１５．．．クリア動作専用のアドレスアレイ登録要求
制御線 １１６．．．キャッシュ記憶読み書き制御線 １１７．．．セレクタ制御線 １１８．．．主記憶起動制御線 １１９．．．セレクタ制御線
ジスタ １１２．．．主記憶データ書き込み用データレジスタ １１３．．．主記憶書き込みデータ選択セレクタ １１４．．．対ＩＰデータ選択セレクタ １１５．．．クリア動作専用のアドレスアレイ登録要求
制御線 １１６．．．キャッシュ記憶読み書き制御線 １１７．．．セレクタ制御線 １１８．．．主記憶起動制御線 １１９．．．セレクタ制御線
Claims (3)
- 【請求項１】主記憶装置と、上記主記憶装置上のデータ
の一部を格納するキャッシュ記憶装置とを有し、ストア
イン方式を採用する記憶制御装置において、 書き込むべき特定データを有する１または２以上の保持
手段を有し、 外部からの、上記特定データの書き込み指示を上記記憶
制御装置が受けたときに、上記書き込みの対象となる特
定データのアドレスが上記キャッシュ記憶装置に格納さ
れていない場合には、上記キャッシュ記憶装置は、上記
アドレスを含む所定のデータを上記主記憶装置から上記
キャッシュ記憶装置へ転送せずに、保持手段の有するデ
ータを主記憶装置へ転送することを特徴とする記憶制御
装置。 - 【請求項２】請求項１記載の記憶制御装置において、 上記特定データの書き込み動作用のアドレスアレイを有
し、 主記憶装置からの読みだし動作時、読みだしアドレスが
上記アドレスアレイに格納されていた場合、上記保持手
段の有するデータを読みだすことを特徴とする記憶制御
装置。 - 【請求項３】請求項１、または２記載の記憶制御装置に
おいて、 上記保持手段にデータを設定する手段を有することを特
徴とする記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02510592A JP3201635B2 (ja) | 1992-02-12 | 1992-02-12 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02510592A JP3201635B2 (ja) | 1992-02-12 | 1992-02-12 | 記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05225058A true JPH05225058A (ja) | 1993-09-03 |
| JP3201635B2 JP3201635B2 (ja) | 2001-08-27 |
Family
ID=12156647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02510592A Expired - Fee Related JP3201635B2 (ja) | 1992-02-12 | 1992-02-12 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201635B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006323845A (ja) * | 2005-05-17 | 2006-11-30 | Internatl Business Mach Corp <Ibm> | メモリ・ブロックを初期設定するためのプロセッサ、データ処理システム、および方法 |
| JP2009169706A (ja) * | 2008-01-17 | 2009-07-30 | Nec Corp | メモリ制御装置 |
-
1992
- 1992-02-12 JP JP02510592A patent/JP3201635B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006323845A (ja) * | 2005-05-17 | 2006-11-30 | Internatl Business Mach Corp <Ibm> | メモリ・ブロックを初期設定するためのプロセッサ、データ処理システム、および方法 |
| JP2009169706A (ja) * | 2008-01-17 | 2009-07-30 | Nec Corp | メモリ制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3201635B2 (ja) | 2001-08-27 |
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