JP2001134439A - キャッシュ予測プリロード装置、マイクロコンピュータ及び電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 少ないコストでキャッシュのパフォーマンス
を向上させることが可能なキャッシュ予測プリロード装
置、これを含むマイクロコンピュータ及び電子機器の提
供を目的とする。 【解決手段】 命令の実行アドレスの履歴を保持する実
行アドレス履歴テーブル１０と、キャッシュミス時にキ
ャッシュに読み込んだキャッシュ読み込みアドレスに関
する情報をキャッシュミス発生の所与の数前の命令の実
行アドレスと関連付けて保持するキャッシュミス履歴テ
ーブル２０と、命令の実行アドレスが前記キャッシュミ
ス発生の所与の数前の命令の実行アドレスと一致した場
合に、当該実行アドレスと関連付けてキャッシュミス履
歴テーブル２０に保持されているキャッシュ読み込みア
ドレスに格納されたデータをラインバッファ３０に読み
込む回路とを含むキャッシュ予測プリロード装置であ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュ予測プ
リロード装置、マイクロコンピュータ及び電子機器に関
する。

【０００２】

【背景技術及び発明が解決しようとする課題】キャッシ
ュメモリは、主記憶のアクセス時間とＣＰＵのサイクル
タイムの差（アクセスギャップ）を埋めるために両者の
間に置く高速にアクセス可能なメモリである。

【０００３】キャッシュメモリを用いたキャッシュシス
テムの有効性はプログラムが時間的にも空間的にも局所
集中型の参照を行う性質に起因している。多くのプログ
ラムはある時間帯を見たときに特定の領域を集中的かつ
繰り返し参照する性質がある。従ってその特定の領域を
低速だが大容量の主記憶に代わって高速にアクセス可能
なキャッシュメモリに置き換えることでマイクロコンピ
ュータのパフォーマンスを向上させることができる。

【０００４】かかるキャッシュメモリと主記憶の対応付
けの方式としてフルアソシアティブ方式，ダイレクトマ
ッピング方式，セットアソシアティブ方式がある。

【０００５】図１２はセットアソシアティブ方式のキャ
ッシュメモリの構成について説明するための概念図であ
る。

【０００６】セットアソシアティブ方式は、キャッシュ
メモリと主記憶をブロック単位に分割し、この単位で対
応付ける方式である。図１２に示すようにキャッシュメ
モリはアドレスアレイ（アドレス格納部）とデータアレ
イ（データ格納部）を含み、それぞれの部分はブロック
を要素とするＥ行Ｓ列のマトリックスを構成している。
ここでＥをエレメント数（ウエイ数、セットサイズ）と
よび、Ｓをセット数という。アドレスアレイにはアドレ
ス（論理アドレス、あるいは物理アドレス）が格納さ
れ、データアレイにはアドレスアレイと１対１に対応
し、主記憶のコピーがおかれる。

【０００７】キャッシュメモリに主記憶の実アドレスが
与えられると、実アドレスのセットアドレス部分でアド
レスアレイの列を選択する。選択したＥ個のアドレスア
レイの内容と実アドレスの内容をＥ個の比較器で並列に
比較する。一致するものがあった場合（これをキャッシ
ュヒットと呼ぶ）はデータアレイから目的のデータがと
りだされ使用される。一致するものがない場合（これを
キャッシュミスという）は、主記憶からデータをとりだ
して使用することになる。

【０００８】セットアソシアティブ方式では主記憶上に
あるデータはキャッシュメモリのどこにでも読み出され
るものではなくそのブロックのセットアドレスによって
決まるＥ個のブロックのうちどれかとだけ対応づけられ
る。

【０００９】セットアソシアティブ方式は現在主流の方
式であり、２ウェイと４ウェイがよく用いられ、同一セ
ットアドレスを２つあるいは４つ使える様になっている
が、それ以上の同一セットアドレスが存在すれば、ライ
ンの入れ替えが発生して実行時間が遅くなってしまうと
いう欠点がある。

【００１０】フルアソシアティブ方式はセットアソシア
ティブ方式においてセット数Ｓを１としたものである。
この方式は主記憶上のブロックをキャッシュメモリのど
のブロックにでも対応づけることができるものでヒット
率は向上するが、エレメントの数がふえ比較器が各エレ
メント毎に必要なため回路規模が大きくなり、キャッシ
ュメモリ構築のコストが高くなるという欠点がある。

【００１１】ダイレクトマッピング方式はセットアソシ
アティブ方式においてエレメント数Ｅを１としたもので
ある。この方式は比較器は１個ですみキャッシュメモリ
構築のコストは他の方式に比べて低いが、ヒット率は他
の方式に比べて低くなる。たとえば処理中のループ内に
同一のセットアドレスのフィールドが２つ以上存在する
場合にはエレメントの入れ替えが常に発生してしまい実
行時間の遅延を招くという欠点がある。

【００１２】このように従来のキャッシュシステムにお
いてはキャッシュのヒット率を向上させようとすると、
キャッシュメモリのサイズや回路規模が大きくなり、キ
ャッシュメモリ構築のコストが高くなるという問題点が
あった。

【００１３】本発明は、以上のような問題点に鑑みてな
されたものであり、その目的とするところは、少ないコ
ストでキャッシュのパフォーマンスを向上させることが
可能なキャッシュ予測プリロード装置、これを含むマイ
クロコンピュータ及び電子機器の提供を目的とする。

【００１４】

【課題を解決するための手段】本発明のキャッシュ予測
プリロード装置は、命令の実行アドレスが過去にキャッ
シュミスが発生した命令の実行アドレスに近づいた際
に、キャッシュミス時にキャッシュに読み込むべきデー
タを所与のバッファに読み込むために必要な回路を含む
ことを特徴とする。

【００１５】ここにおいてキャッシュミス時にキャッシ
ュに読み込むべきデータは命令コードでもよいし、命令
コードのオペランドで指定されたアドレスに存在するデ
ータでもよい。これはキャッシュメモリがコード型でも
データ型でも統合型でもよいことを意味する。

【００１６】所与のバッファとは、主記憶よりもアクセ
スタイムの短い場所に設けることが必要であり、例えば
キャッシュ予測プリロード装置内の内部バッファ等が好
ましい。

【００１７】プログラムは時間的局所性を有するため、
過去にキャッシュミスを起こしたアドレスが再び参照さ
れる可能性が高い。

【００１８】本発明によれば、過去にキャッシュミスが
発生した命令が実行される前にあらかじめキャッシュミ
ス時にキャッシュに読み込むべきデータを所与のバッフ
ァに読み込むことができるため、同個所で再びキャッシ
ュミスを起こした場合のペナルティを最小限に抑えるこ
とができる。

【００１９】またキャッシュミスが発生しやすいコード
やデータ配置のプログラムであっても、キャッシュミス
が連続して発生することを防止することができる。

【００２０】また所与のバッファに読み込んだデータを
キャッシュミス時にキャッシュメモリに供給することに
より、キャッシュヒット率の低い低容量のキャッシュメ
モリのシステムのパフォーマンスの向上を図ることもで
きる。

【００２１】本発明のキャッシュ予測プリロード装置
は、キャッシュミス時のキャッシュ読み込みアドレスに
関する情報をキャッシュミス発生の所与の数前の命令の
実行アドレスと関連付けて保持するキャッシュミス履歴
保持回路と、命令の実行アドレスが前記キャッシュミス
発生の所与の数前の命令の実行アドレスと一致した場合
に、当該実行アドレスと関連付けてキャッシュミス履歴
保持回路に保持されているキャッシュ読み込みアドレス
に格納されたデータを主記憶装置から所与のバッファに
読み込む回路とを含むことを特徴とする。

【００２２】本発明によれば、過去にキャッシュミスが
発生した個所の所与の数前の命令が実行されたときに、
キャッシュ読み込みアドレスに格納されたデータを所与
のバッファに読み込むことができる。

【００２３】なおキャッシュ読み込みアドレスは物理ア
ドレスでもよいし、論理アドレスでもよい。

【００２４】本発明のキャッシュ予測プリロード装置
は、命令の実行アドレスの履歴を保持する実行アドレス
履歴保持回路と、キャッシュミスが発生した場合に、所
与の数前に実行された命令の実行アドレスを前記実行ア
ドレス保持回路から読み出し、読み出した実行アドレス
とキャッシュミス時のキャッシュ読み込みアドレスに関
する情報とを関連付けて前記キャッシュミス履歴保持回
路に格納する回路を含むことを特徴とする。

【００２５】実行キャッシュミス履歴保持回路を備える
ことにより、キャッシュミスが発生した場合、その所与
の数前の実行アドレスを取り出すことができる。

【００２６】なお所与の数は、命令の実行サイクルと主
記憶へのアクセスタイムに基づいて適当な値に定めるこ
とができる。

【００２７】本発明のキャッシュ予測プリロード装置
は、命令の実行アドレスとしてプログラムカウンタの値
を用いることを特徴とする。

【００２８】プログラムカウンタの値を用いることによ
り、簡単な回路構成で命令の実行アドレスを取得するこ
とができる。

【００２９】本発明はキャッシュメモリと上記いずれか
に記載のキャッシュ予測プリロード装置を含むマイクロ
コンピュータであって、キャッシュメモリでキャッシュ
ミスが発生した場合にキャッシュ予測プリロード装置内
にキャッシュミス発生アドレスに格納されているデータ
がある場合には、キャッシュ予測プリロード装置がキャ
ッシュメモリまたはＣＰＵに前記データを供給すること
を特徴とする。

【００３０】本発明によればキャッシュミスが発生した
場合にキャッシュ予測プリロード装置にデータを有して
いれば主記憶からキャッシュメモリにデータを読みこむ
場合に比べて格段に早く実行することが可能である。

【００３１】本発明のキャッシュ予測プリロード装置を
組み込むことにより、ヒット率の向上が困難な低容量の
キャッシュメモリを採用しているマイクロコンピュータ
のパフォーマンスの向上を図ることができる。このた
め、実行速度の速い高性能なマイクロコンピュータを低
コストで提供することができる。

【００３２】本発明のマイクロコンピュータは、キャッ
シュメモリ及びキャッシュ予測プリロード装置に接続さ
れ、バスコントローラを介して主記憶装置にアクセス可
能な調停回路を含み、前記調停回路は、キャッシュミス
発生時にキャッシュミス発生アドレスに格納されている
データがキャッシュ予測プリロード装置の内部バッファ
にある場合には、当該内部バッファからキャッシュメモ
リにデータを供給し、前記内部バッファにない場合には
主記憶装置からキャッシュメモリにデータを供給するこ
とを特徴とする。

【００３３】本発明によればキャッシュメモリでキャッ
シュミスが発生した場合でも、既に外部メモリからキャ
ッシュ予測プリロード装置の内部バッファに読み込みが
されている場合であれば、調停回路を経由してキャッシ
ュ予測プリロード装置の内部バッファからキャッシュメ
モリにノーウェイトで転送する事ができる。このため、
外部メモリ等におかれた主記憶装置に対してキャッシュ
フィルをする場合と比較して非常に高速にリカバリが可
能である。

【００３４】なお、前記調停回路は、キャッシュメモリ
が主記憶装置にアクセスを行っていない間にキャッシュ
予測プリロード装置が主記憶装置から読み込みを行うよ
うにすることが好ましい。このようにすることでキャッ
シュ予測プリロード装置はキャッシュメモリと同様にバ
スコントローラ経由で主記憶装置に独立してアクセス可
能となり、キャッシュにヒットしつづけている間に、そ
の先でキャッシュミスする事が予測されるアドレスのデ
ータをプリロード装置の内部バッファに予め読み込んで
おくことができる。

【００３５】本発明のマイクロコンピュータは命令の実
行アドレスが過去にキャッシュミスが発生した命令の実
行アドレスに近づいた際に、キャッシュミス時にキャッ
シュロードすべきデータをキャッシュメモリに読み込む
ために必要な回路を含むことを特徴とする。

【００３６】ここにおいてキャッシュメモリは１次キャ
ッシュでもよいし、２次キャッシュでもよい。

【００３７】キャッシュメモリに読み込むために必要な
回路とは、例えばキャッシュコントローラに読み込み指
示を行う回路等である。

【００３８】本発明の電子機器は、上記いずれかに記載
のマイクロコンピュータと、前記マイクロコンピュータ
の処理対象となるデータの入力手段と、前記マイクロコ
ンピュータにより処理されたデータを出力するための出
力手段とを含むことを特徴とする。

【００３９】本発明によれば処理速度の速い高性能な電
子機器を低コストで提供することができる。

【００４０】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。

【００４１】１．キャッシュ予測プリロード装置 本実施の形態のキャッシュ予測プリロード装置の特徴
は、命令の実行アドレスが過去にキャッシュミスが発生
した命令の実行アドレスに近づいた際に、キャッシュミ
ス時にキャッシュロードすべきデータをあらかじめ内部
バッファに読み込んでおき、キャッシュミス時に発生す
る実行速度の遅延を最小限にする点にある。

【００４２】図１は本実施の形態の特徴を実現するため
の概念的な構成について説明するための図である。

【００４３】本実施の形態のキャッシュ予測プリロード
装置は、キャッシュミス時の数命令前の命令の実行アド
レス２２をキャッシュ読み込みアドレス２４と関連付け
て保持するキャッシュミス履歴テーブル２０を備える。
キャッシュミス時の命令の実行アドレスでなくその数命
令前の命令の実行アドレスを保持するのは、キャッシュ
ミスの発生を事前に予測して、その発生前に該当データ
をキャッシュ予測プリロード装置の内部バッファに読み
込みこんでおくためである。

【００４４】この為に本実施の形態では実行アドレス履
歴テーブル１０を用意している。実行アドレス履歴テー
ブル１０には、命令の実行アドレスが時系列にＦＩＦＯ
形式で格納される。

【００４５】そしてキャッシュミス発生時に、この実行
アドレス履歴テーブル１０を参照して数命令前の命令の
実行アドレスを読み出し、キャッシュ読み込みアドレス
２４と関連付けてキャッシュミス履歴テーブル２０に格
納する。

【００４６】これにより、過去にキャッシュミスを起こ
した命令が実行される数命令前に、キャッシュミス時に
キャッシュロードすべきデータを内部バッファに読み込
むことができる。

【００４７】図２は本実施の形態のキャッシュ予測プリ
ロード装置の構成の一例について説明するための図であ
る。

【００４８】本実施の形態のキャッシュ予測プリロード
装置２００は、ＣＰＵ１１０に接続され、バスコントロ
ーラ１４０を介して外部メモリ１５０にアクセス可能に
構成されている。ここにおいてキャッシュ予測プリロー
ド装置２００は、プリロード装置１００とキャッシュメ
モリ１２０と調停装置１３０とを含むが、キャッシュメ
モリ１２０及び調停装置は１３０は任意要素である。

【００４９】外部メモリ１５０は主記憶として機能する
大容量低速のメモリである。

【００５０】キャッシュメモリ１２０は主記憶のアクセ
ス時間とＣＰＵのサイクルタイムの差（アクセスギャッ
プ）を埋めるために両者の間に置かれた高速小容量のメ
モリであり、外部メモリ１５０の一部のデータを記憶し
ている。

【００５１】キャッシュメモリ１２０は、コード型、デ
ータ型、統合型のいずれのタイプでもよい。またフルア
ソシアティブ方式，ダイレクトマッピング方式，セット
アソシアティブ方式のいずれのタイプでもよいが、回路
規模が小さくてすむがヒット率が低いダイレクトマッピ
ング方式やセットアソシアティブ方式の場合に特に効果
的である。

【００５２】キャッシュメモリ１２０はキャッシュ制御
回路１６０を含む。キャッシュ制御回路１６０は、ＣＰ
Ｕ１１０が主記憶からデータを取り出す読み込みサイク
ルを発行すると、当該データがキャッシュメモリ内にあ
ればそこから読み出すための制御を行う。キャッシュメ
モリ１２０にない場合にはプリロード装置１００に対し
て、キャッシュミス信号１６２及びキャッシュ読み込み
アドレス信号１６４を出力する。これに対してプリロー
ド装置１００からラインバッファヒット信号１０２を受
けると、調停装置１３０は外部メモリ１５０ではなくプ
リロード装置１００から当該データの読み込みを行うよ
う制御する。外部メモリ１５０にアクセスしなくてもよ
い為、ノーウェイトでの高速アクセスが可能となる。当
該データがプリロード装置１００にもない場合には外部
メモリ１５０から読み出すための制御を行う。

【００５３】プリロード装置１００は、ＣＰＵ１１０か
ら実行アドレス１１２を受け取り、当該実行アドレスが
過去にキャッシュミスを起こした命令が実行される数命
令前の命令の実行アドレスに該当する場合には、キャッ
シュミス時にキャッシュメモリ１２０に読み込むべきデ
ータを調停装置１３０及びバスコントローラ１４０を介
して外部メモリ１５０から事前に内部のラインバッファ
に読み込む処理を行う。

【００５４】そして、キャッシュミス発生時にキャッシ
ュ制御回路１６０からキャッシュミス信号１６２及びキ
ャッシュ読み込みアドレス信号１６４を受けると、キャ
ッシュ読み込みアドレスに該当するデータが内部のライ
ンバッファにある場合には、ラインバッファヒット信号
１０２をキャッシュ制御回路１２０に向け出力する。

【００５５】命令の実行アドレスとしては、例えば実行
されたプログラムカウンタの値を受け取るようにしても
よい。

【００５６】調停装置１３０は、キャッシュメモリ１２
０及びプリロード装置１００とバスコントローラ１４０
のやり取りの調停を行う装置である。

【００５７】調停装置１３０は、プリロード装置１００
から外部メモリ１５０への優先順位を低くして、キャッ
シュメモリ１２０から外部メモリ１５０へのアクセスが
無くバスコントローラ１４０が空いている時に、プリロ
ード装置１００がキャッシュミスになると予測されるデ
ータを読み込むように制御する。

【００５８】このようにすると通常のキャッシュミス時
のように処理を中断して外部メモリ１５０へ読み込みに
いく必要がなくなるので無駄な外部アクセスが無くなる
分実行速度を向上させることができる。

【００５９】バスコントローラ１４０はキャッシュ予測
プリロード装置２００と外部メモリ１５０と間のデータ
のやり取りの制御を行う。

【００６０】図３は本実施の形態のプリロード装置１０
０の詳細なブロック図の一例である。

【００６１】プリロード装置１００は、実行アドレス履
歴テーブル１０、キャッシュミス履歴テーブル２０、ラ
インバッファ３０、制御回路４０、アドレス検索装置５
０、セレクタ６０、比較装置７０、８０を含む。

【００６２】実行アドレス履歴テーブル１０は、命令を
格納できる様ＲＡＭで構成され、過去の命令を取り出す
ためのインデックスカウンタが設けられている。また実
行アドレス履歴テーブル１０には、命令の実行アドレス
が前記インデックスカウンタに従って時系列にＦＩＦＯ
形式で格納される。

【００６３】キャッシュミス履歴テーブル２０は、キャ
ッシュミス時の数命令前の命令の実行アドレス（ミス−
ｎ命令アドレス）とキャッシュに読み込んだデータのア
ドレス（キャッシュ読み込みアドレス）とがペアで記憶
されている。

【００６４】アドレス検索装置５０はキャッシュミス履
歴テーブル２０を検索して必要なアドレスを取り出す処
理を行う。例えば比較装置が実行アドレスとキャッシュ
ミス履歴テーブル２０のミス−ｎ命令アドレスを比較す
る場合にはキャッシュミス履歴テーブル２０から実行ア
ドレスと同一または最も近いミス−ｎ命令アドレスを読
み出す処理を行う。また、実行アドレスとミス−ｎ命令
アドレスとが一致した場合にはラインバッファに向けキ
ャッシュミスアドレスをラインバッファ読み込みアドレ
ス５４として出力する。

【００６５】なおこの時の検索手法によって、キャッシ
ュミス履歴テーブルの具体的な回路構成が異なってく
る。

【００６６】例えばフラット法検索を採用する場合はキ
ャッシュミス履歴テーブル２０の各ラインのデータがミ
ス−ｎ命令アドレスとキャッシュ読み込みアドレスのア
ドレス格納領域のみで構成されているのでライン毎にコ
ンパレータを用意する必要があり回路規模が大きくな
る。

【００６７】またハッシュ法検索を採用する場合にはキ
ャッシュミス履歴テーブル２０はアドレス格納領域及び
衝突用リンク領域で構成され、高速な検索が可能であ
る。

【００６８】また相互参照型検索を採用する場合にはキ
ャッシュミス履歴テーブル２０はアドレス格納領域及び
リンク領域（前方リンク及び後方リンク）で構成され高
速な検索が可能である。

【００６９】図４は、相互参照型を採用した場合のキャ
ッシュミス履歴テーブル２０のデータ構造の一例を示し
た図である。図４に示すように各ラインはライン番号
（１０ビット）２１、ミス−ｎ命令アドレス（３２ビッ
ト）２２、キャッシュ読み込みアドレス（３２ビット）
２３、前リンク先（１１ビット）２４、後リンク先（１
１ビット）２５からなる。前リンク先２４はミス−ｎ命
令アドレスを昇順に並べた場合に自己のラインの１つ前
のライン番号を表しており、後リンク先２５はミス−ｎ
命令アドレスを昇順に並べた場合に自己のラインの１つ
後ろのライン番号を表している。このリンク領域を活用
して検索することにより高速な検索が可能となる。

【００７０】ラインバッファ３０は、外部メモリ（主記
憶）のキャッシュ読み込みアドレスに格納されたデータ
を事前に読み込んでおくバッファであり、キャッシュ読
み込みアドレスと当該アドレスから読み込んだデータと
がペアで記憶される。このラインバッファ３０を複数用
意できれば、よりパフォーマンスの向上を図ることがで
きる。

【００７１】制御回路４０はキャッシュ制御回路１６０
からキャッシュミス信号１６２を受けた場合に、キャッ
シュミス発生アドレスに格納されたデータがラインバッ
ファ３０にあるか否か検索するために必要な制御を行
い、検索結果をラインバッファヒット信号１０２として
キャッシュ制御回路１６０に向け出力する処理を行う。
また比較装置７０からキャッシュミス履歴ヒット信号７
２を受けると、ラインバッファに向け読み込み要求信号
４２を出力する。

【００７２】セレクタ６０は、制御回路４０からキャッ
シュミス信号を受け、ミス時から数命令前に実行された
命令アドレス（ミス−ｎ命令アドレス）を実行アドレス
履歴テーブル１０から選択して読みこみ、キャッシュミ
ス履歴テーブルに向け出力する。

【００７３】比較装置７０はＣＰＵの実行アドレスとミ
ス−ｎ命令アドレスを受け、両者を比較して一致した場
合には、キャッシュミス履歴ヒット信号７２を制御回路
４０に向け出力する。これにより実際にキャッシュミス
が発生する数命令前にキャッシュミス発生アドレスに格
納されたデータを外部メモリからラインバッファに読み
込むことができる。

【００７４】比較装置８０は、実行アドレスとラインバ
ッファに格納されているデータのアドレスの比較を行
い、一致する場合には制御回路に向け、ラインバッファ
ヒット信号１０２を出力する。

【００７５】図５（Ａ）〜（Ｃ）は、本実施の形態のキ
ャッシュ予測プリロード装置全体の処理を説明するため
のフローチャート図である。

【００７６】図５（Ａ）のテーブル登録処理（ステップ
Ｓ１００）とは、命令の実行アドレスをＦＩＦＯ方式で
実行アドレス履歴テーブル１０に格納し、キャッシュミ
スが発生した場合にキャッシュ読み込みアドレスをキャ
ッシュミス時の数命令前の命令の実行アドレスと関連づ
けてキャッシュミス履歴テーブルに登録する処理を行う
ルーチンである。

【００７７】また図５（Ｂ）のテーブルアドレス比較処
理（ステップＳ２００）とは、命令の実行アドレスがキ
ャッシュミス時の数命令前の命令の実行アドレスと一致
する場合に対応するキャッシュ読み込みアドレスのデー
タを外部メモリから内部のラインバッファに読み込むた
めに必要な処理を行うルーチンである。

【００７８】また図５（Ｃ）のラインバッファアドレス
比較処理（ステップＳ３００）とは、キャッシュミス時
に外部メモリのキャッシュ読み込みアドレスに格納され
たデータがラインバッファに読み込まれている場合には
ラインバッファのデータをキャッシュに読み込ませるた
めに必要な処理を行うルーチンである。

【００７９】本実施の形態では図５（Ａ）のテーブル登
録処理（ステップＳ１００）、図５（Ｂ）のテーブルア
ドレス比較処理（ステップＳ２００）、図５（Ｃ）のラ
インバッファアドレス比較処理（ステップＳ３００）の
それぞれの処理を同時に並行して行っている。

【００８０】以下各処理の詳細な処理例について説明す
る。

【００８１】図６は図５（Ａ）のテーブル登録処理の詳
細な処理例について説明するためのフローチャート図で
ある。テーブル登録処理では、所定のサイクルでステッ
プＳ１１０〜Ｓ１４０の処理を繰り返している。

【００８２】プリロード装置１００はＣＰＵ１１０から
新たな実行アドレス１１２を受け取ると、実行アドレス
履歴テーブル１０に登録する（ステップＳ１１０、Ｓ１
２０）。

【００８３】制御回路４０がキャッシュミス信号１６２
を受けるとセレクタ６０は、実行アドレス履歴テーブル
１０からキャッシュミスが発生する数命令前の命令の実
行アドレス（ミス−ｎアドレス）を選択し、キャッシュ
読み込みアドレスと関連付けて、キャッシュミス履歴テ
ーブルに登録する（ステップＳ１３０、Ｓ１４０）。

【００８４】図７は図５（Ｂ）のテーブルアドレス比較
処理の詳細な処理例について説明するためのフローチャ
ート図である。テーブルアドレス比較処理では、所定の
サイクルでステップＳ２１０〜Ｓ２７０の処理を繰り返
している。

【００８５】比較装置７０はＣＰＵ１１０から新たな実
行アドレス１１２を受け取とると、アドレス検索装置５
０を用い実行アドレスと同一または最も近いアドレスを
キャッシュミス履歴テーブル２０から取り出す（ステッ
プＳ２１０、Ｓ２２０）。

【００８６】そして実行アドレス１１２とアドレス検索
装置５０の出力であるミス−ｎ命令アドレスを比較する
（ステップＳ２３０）。

【００８７】一致する場合にはキャッシュミス履歴ヒッ
ト信号７２で実行アドレスがキャッシュミス履歴とヒッ
トしたことを制御回路４０に通知する（ステップＳ２５
０）。

【００８８】キャッシュミス履歴ヒット信号７２を受け
た制御回路４０は、外部メモリ１５０のキャッシュ読み
込みアドレスに格納されたデータの読み込みを要求する
ための読み込み要求信号４２をラインバッファ３０に対
して出力する（ステップＳ２６０）。

【００８９】ラインバッファ３０はアドレス検索装置５
０からミス−ｎ命令アドレスに関連付けてキャッシュミ
ス履歴テーブル２０に登録されているキャッシュ読み込
みアドレスをラインバッファ読み込みアドレス５４とし
て受け取る。そして当該ラインバッファ読み込みアドレ
ス５４に従って、外部メモリからラインバッファ３０に
データを読み込む（ステップＳ２７０）。

【００９０】図８は図５（Ｃ）のラインバッファアドレ
ス比較処理の詳細な処理例について説明するためのフロ
ーチャート図である。ラインバッファアドレス比較処理
では所定のサイクルでステップＳ３１０〜Ｓ３７０の処
理を繰り返している。

【００９１】比較装置８０は、ＣＰＵから新たな実行ア
ドレス１１２を受け取ると、実行アドレス１１２とライ
ンバッファアドレス３２の比較を行う（ステップＳ３１
０、Ｓ３２０）。

【００９２】一致した場合には制御回路４０に実行アド
レス１１２のデータがラインバッファ３０に読み込み済
みであることを通知するラインバッファヒット信号１０
２を出力する（ステップＳ３３０、Ｓ３４０）。

【００９３】制御回路４０はキャッシュミスが発生した
こと通知するキャッシュミス信号１６２を受けると、ラ
インバッファヒット信号１０２を出力する（ステップＳ
３５０、Ｓ３６０）。

【００９４】ラインバッファヒット信号１０２を受けた
キャッシュ制御回路１６０では、外部メモリ１５０では
なくラインバッファのデータを調停装置１３０を介して
キャッシュメモリ１２０に読み込む（ステップＳ３７
０）。

【００９５】２．マイクロコンピュータ 図９は、本実施の形態のマイクロコンピュータのハード
ウエアブロック図の一例である。

【００９６】本マイクロコンピュータ７００は本実施の
形態のキャッシュ予測プリロード装置を含んで構成され
ており、ＣＰＵ５１０、キャッシュメモリ５２０、キャ
ッシュ予測プリロード装置５３０、リセット回路５４
０、プログラマブルタイマ５５０、リアルタイムクロッ
ク（ＲＴＣ）５６０、ＤＭＡ５７０、割り込みコントロ
ーラ５８０、シリアルインターフェース５９０、バスコ
ントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器
６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏ
ポート６５０、クロック発生装置６６０、プリスケーラ
６７０、及びそれらを接続する各種バス６８０等、各種
ピン６９０等を含む。

【００９７】図２及び図３で説明したキャッシュメモリ
及びキャッシュ制御回路はキャッシュメモリ５２０に、
プリロード装置および調停装置はキャッシュ予測プリロ
ード装置５３０に含まれている。

【００９８】本実施の形態のキャッシュ予測プリロード
装置をマイクロコンピュータに組み込むことにより、ヒ
ット率の向上が困難な低容量のキャッシュメモリを採用
しているシステムのパフォーマンスの向上を図ることが
できる。このため、実行速度の速い高性能なマイクロコ
ンピュータを低コストで提供することができる。

【００９９】３．電子機器 図１０に、本実施の形態の電子機器のブロック図の一例
を示す。本電子機器８００は、マイクロコンピュータ
（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３
０、電源生成部８４０、画像出力部８５０、音出力部８
６０を含む。

【０１００】図２及び図３で説明したキャッシュメモ
リ、キャッシュ予測プリロード装置はマイクロコンピュ
ータ（またはＡＳＩＣ）８１０に含まれている。

【０１０１】ここで、入力部８２０は、種々のデータを
入力するためのものである。マイクロコンピュータ８１
０は、この入力部８２０により入力されたデータに基づ
いて種々の処理を行うことになる。メモリ８３０は、マ
イクロコンピュータ８１０などの作業領域となるもので
ある。電源生成部８４０は、電子機器８００で使用され
る各種電源を生成するためのものである。画像出力部８
５０は、電子機器が表示する各種の画像（文字、アイコ
ン、グラフィック等）を出力するためのものであり、そ
の機能は、ＬＣＤやＣＲＴなどのハードウェアにより実
現できる。音出力部８６０は、電子機器８００が出力す
る各種の音（音声、ゲーム音等）を出力するためのもの
であり、その機能は、スピーカなどのハードウェアによ
り実現できる。

【０１０２】図１１（Ａ）に、電子機器の１つである携
帯電話９５０の外観図の例を示す。この携帯電話９５０
は、入力部として機能するダイヤルボタン９５２や、画
像出力部として機能し電話番号や名前やアイコンなどを
表示するＬＣＤ９５４や、音出力部として機能し音声を
出力するスピーカ９５６を備える。

【０１０３】図１１（Ｂ）に、電子機器の１つである携
帯型ゲーム装置９６０の外観図の例を示す。この携帯型
ゲーム装置９６０は、入力部として機能する操作ボタン
９６２、十字キー９６４や、画像出力部として機能しゲ
ーム画像を表示するＬＣＤ９６６や、音出力部として機
能しゲーム音を出力するスピーカ９６８を備える。

【０１０４】図１１（Ｃ）に、電子機器の１つであるパ
ーソナルコンピュータ９７０の外観図の例を示す。この
パーソナルコンピュータ９７０は、入力部として機能す
るキーボード９７２や、画像出力部として機能し文字、
数字、グラフィックなどを表示するＬＣＤ９７４、音出
力部９７６を備える。

【０１０５】本実施の形態のマイクロコンピュータを図
１１（Ａ）〜図１１（Ｃ）の電子機器に組みむことによ
り、処理速度の速い高性能な電子機器を低コストで提供
することができる。

【０１０６】なお、本実施形態を利用できる電子機器と
しては、図１１（Ａ）、（Ｂ）、（Ｃ）に示すもの以外
にも、携帯型情報端末、ページャー、電子卓上計算機、
タッチパネルを備えた装置、プロジェクタ、ワードプロ
セッサ、ビューファインダ型又はモニタ直視型のビデオ
テープレコーダ、カーナビゲーション装置、プリンタ
等、種々の電子機器を考えることができる。

【０１０７】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【０１０８】本実施の形態では命令のキャッシュミスが
発生した場合にキャッシュがプリロード装置から読み込
む場合を例にとり説明したがこれに限られない。例えば
プリロード装置からＣＰＵにデータを渡すように構成し
てもよい。

【０１０９】本実施の形態では命令の実行アドレスが過
去にキャッシュミスが発生した命令の実行アドレスに近
づいた際に、キャッシュミス時にキャッシュロードすべ
きデータをプリロード装置内のラインバッファに読み込
む場合を例にとり説明したがこれに限られない。例えば
キャッシュミス時にキャッシュロードすべきデータをキ
ャッシュメモリに読み込むよう構成してもよい。

【図面の簡単な説明】

【図１】本実施の形態の特徴を実現するための概念的な
構成について説明するための図である。

【図２】本実施の形態のキャッシュ予測プリロード装置
の構成の一例について説明するための図である。

【図３】本実施の形態のプリロード装置の詳細なブロッ
ク図の一例である。

【図４】相互参照型を採用した場合のキャッシュミス履
歴テーブルのデータ構造の一例を示した図である。

【図５】図５（Ａ）〜（Ｃ）は、本実施の形態のキャッ
シュ予測プリロード装置全体の処理を説明するためのフ
ローチャート図である。

【図６】テーブル登録処理の詳細な処理例について説明
するためのフローチャート図である。

【図７】テーブルアドレス比較処理の詳細な処理例につ
いて説明するためのフローチャート図である。

【図８】ラインバッファアドレス比較処理の詳細な処理
例について説明するためのフローチャート図である。

【図９】本実施の形態のマイクロコンピュータのハード
ウエアブロック図の一例である。

【図１０】マイクロコンピュータを含む電子機器のブロ
ック図の一例を示す。

【図１１】図１１（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の外観図の例である。

【図１２】セットアソシアティブ方式のキャッシュメモ
リの構成について説明するための概念図である。

【符号の説明】

１０ 実行アドレス履歴テーブル ２０ キャッシュミス履歴テーブル ３０ ラインバッファ ４０ 制御回路 ５０ アドレス検索装置 ６０ セレクタ ７０、８０ 比較装置 １００ プリロード装置 １１０ ＣＰＵ １２０ キャッシュメモリ １３０ 調停装置 １４０ バスコントローラ １５０ 外部メモリ ２００ キャッシュ予測プリロード装置 ５００ マイクロプロセッサ ５１０ ＣＰＵ ５２０ キャッシュメモリ ５３０ キャッシュ予測プリロード装置 ５４０ リセット回路 ５５０ プログラマブルタイマ ５６０ リアルタイムクロック（ＲＴＣ） ５７０ ＤＭＡ ５８０ 割り込みコントローラ ５９０ シリアルインターフェース ６００ バスコントローラ ６１０ Ａ／Ｄ変換器 ６２０ Ｄ／Ａ変換器 ６３０ 入力ポート ６４０ 出力ポート ６５０ Ｉ／Ｏポート ６６０ クロック発生装置 ６７０ プリスケーラ ６８０ 各種バス ６９０ 各種ピン ７００ マイクロコンピュータ ７１０ ＲＯＭ ７２０ ＲＡＭ ８００ 電子機器

Claims (8)

【特許請求の範囲】
1. 【請求項１】 命令の実行アドレスが過去にキャッシュ
   ミスが発生した命令の実行アドレスに近づいた際に、キ
   ャッシュミス時にキャッシュに読み込むべきデータを所
   与のバッファに読み込むために必要な回路を含むことを
   特徴とするキャッシュ予測プリロード装置。
2. 【請求項２】 請求項１において、 キャッシュミス時のキャッシュ読み込みアドレスに関す
   る情報をキャッシュミス発生の所与の数前の命令の実行
   アドレスと関連付けて保持するキャッシュミス履歴保持
   回路と、 命令の実行アドレスが前記キャッシュミス発生の所与の
   数前の命令の実行アドレスと一致した場合に、当該実行
   アドレスと関連付けてキャッシュミス履歴保持回路に保
   持されているキャッシュ読み込みアドレスに格納された
   データを主記憶装置から所与のバッファに読み込む回路
   とを含むことを特徴とするキャッシュ予測プリロード装
   置。
3. 【請求項３】 請求項２において、 命令の実行アドレスの履歴を保持する実行アドレス履歴
   保持回路と、 キャッシュミスが発生した場合に、所与の数前に実行さ
   れた命令の実行アドレスを前記実行アドレス保持回路か
   ら読み出し、読み出した実行アドレスとキャッシュミス
   時のキャッシュ読み込みアドレスに関する情報とを関連
   付けて前記キャッシュミス履歴保持回路に格納する回路
   を含むことを特徴とするキャッシュ予測プリロード装
   置。
4. 【請求項４】 請求項１乃至３のいずれかにおいて、 命令の実行アドレスとしてプログラムカウンタの値を用
   いることを特徴とするキャッシュ予測プリロード装置。
5. 【請求項５】 キャッシュメモリと請求項１乃至４のい
   ずれかに記載のキャッシュ予測プリロード装置を含むマ
   イクロコンピュータであって、 キャッシュメモリでキャッシュミスが発生した場合にキ
   ャッシュ予測プリロード装置内にキャッシュミス発生ア
   ドレスに格納されているデータがある場合には、キャッ
   シュ予測プリロード装置がキャッシュメモリまたはＣＰ
   Ｕに前記データを供給することを特徴とするマイクロコ
   ンピュータ。
6. 【請求項６】 請求項５において、 キャッシュメモリ及びキャッシュ予測プリロード装置に
   接続され、バスコントローラを介して主記憶装置にアク
   セス可能な調停回路を含み、 前記調停回路は、 キャッシュミス発生時にキャッシュミス発生アドレスに
   格納されているデータがキャッシュ予測プリロード装置
   の内部バッファにある場合には、当該内部バッファから
   キャッシュメモリにデータを供給し、前記内部バッファ
   にない場合には主記憶装置からキャッシュメモリにデー
   タを供給することを特徴とするマイクロコンピュータ。
7. 【請求項７】 命令の実行アドレスが過去にキャッシュ
   ミスが発生した命令の実行アドレスに近づいた際に、キ
   ャッシュミス時にキャッシュロードすべきデータをキャ
   ッシュメモリに読み込むために必要な回路を含むことを
   特徴とするマイクロコンピュータ。
8. 【請求項８】 請求項６または７のいずれかに記載のマ
   イクロコンピュータと、 前記マイクロコンピュータの処理対象となるデータの入
   力手段と、 前記マイクロコンピュータにより処理されたデータを出
   力するための出力手段とを含むことを特徴とする電子機
   器。