JPH0778737B2 - キャッシュに対する複合化プリプロセッサ方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタル・コンピュ
ータおよびデジタル・データ・プロセッサに関するもの
であり、特に、２個またはそれよりも多くの命令を並列
に処理することができるデジタル・コンピュータおよび
データ・プロセッサに関するものである。

【０００２】

【従来の技術】一時に１個の命令を逐次的な態様で実施
する従来のコンピュータの実行能力は、これまでは、回
路技術の改善によって相当な改良がなされている。この
ような一時に１個の命令を実施するコンピュータは、”
スカラー（ｓｃａｌａｒ）”コンピュータまたはプロセ
ッサと呼ばれることがある。その回路技術が限界まで押
し込まれるにつれて、顕著な実行能力の改良を獲得する
ためには、コンピュータの設計者は別の手段を研究せね
ばならなくなっている。

【０００３】最近に至り、単一の命令ストリームからの
命令を一時に２個以上実行することによる実行能力の増
大を試行するために、いわゆる”スーパー・スカラー”
コンピュータが提案されてきている。このように提案さ
れているスーパー・スカラー・マシンは、代表的には、
所与の個数の命令が並列的に実行できるかどうかが命令
実行時点において決定される。このような決定は、命令
の動作コード（ＯＰコード）および隣接する命令間に存
在し得るデータの依存性に基づいている。命令の各々が
使用される特定のハードウエア構成部はＯＰコードによ
って決定される。そして、一般的には、２個またはそれ
よりも多くの命令を、同じ時点において同じハードウエ
ア構成部で使用することは不可能であり、また、先行す
る命令の結果に依存する命令（データの依存性）を同時
に実行することも不可能である。これらのハードウエア
およびデータの依存性により、ある種の命令の並列的な
組み合せの実行が妨げられる。この場合においては、命
令自体による代替的な実行が非並列的な態様でなされ
る。勿論、このことのために、スーパー・スカラー・マ
シンの実行能力は減退する。

【０００４】

【発明が解決しようとする課題】提案されたスーパー・
スカラー・コンピュータによればある程度の実行能力の
改善がもたらされるけれども、最小限にしようと所望す
る不利益点もある。その一事としては、いずれの命令が
並列に実行できるかを命令実行時点において決定するこ
とは相当に多くの時間を要するものであって、それを他
の通常のマシン動作とオーバラップさせることでマスク
することは容易にできることではない。命令セットのア
ーキテクチュアの複雑性が増大するにつれて、この不利
益点は更に明確なものになる。その他の不利益点は、同
じ命令が２回以上実行される度毎に、その決定動作をそ
れだけ繰り返さねばならないことである。

【０００５】

【課題を解決するための手段】ＳＣＩＳＭ（Ｓｃａｌａ
ｂｌｅ Ｃｏｍｐｏｕｎｄ ＩｎｓｔｒｕｃｔｉｏｎＳｅ
ｔ Ｍａｃｈｉｎｅ）により実行の時点に先立つ並列的
な実行の決定をする。ＳＣＩＳＭアーキテクチュアにお
いては、並列的な実行の決定は、全体的な命令を扱う処
理のより早期の時点でなされる。例えば、その決定をす
ることは、命令バッファまたは命令スタックを備えたそ
れらのマシンにおける命令バッファに先だってなされ
る。別の例によれば、その決定をすることは、命令がキ
ャッシュ・ユニットを通して流れるそれらのマシンにお
ける命令キャッシュに先だってなされる。

【０００６】ＳＣＩＳＭによる別の寄与は、並列的な実
行の決定動作についての決定を記録して、同じ命令が２
回以上用いられるときに、このような結果を利用可能に
することである。なお、ＳＣＩＳＭの利用については、
同時出願の米国特許出願Ｎｏ．０７／５１９、３８２に
も記載されている。

【０００７】この発明の一実施例においては、ある１個
の命令ストリームにおける個別の命令に随伴するタグの
形式での情報の発生によって、並列的な実行の決定動作
についての記録の達成がなされる。これらのタグによっ
て告知されることは、命令の実行が並列的にできるかど
うか、または、それらの命令が一時になされることを必
要とするかどうかということである。ここでは、これら
の命令のタグ付け処理は”複合化”として参照されるこ
とがある。それで実際に作用することは、並列的な処理
の目的をもって、少なくとも２個の命令を単一の複合命
令に組み合わせることである。

【０００８】この発明のある特定の利益がある実施例に
おいては、コンピュータはキャッシュ蓄積機構を含んで
いるものであり、このキャッシュ蓄積機構は、コンピュ
ータの高レベルの蓄積ユニットから該コンピュータの命
令実行ユニットまでのマシン命令の行程において、該マ
シン命令を一時的に蓄積するためのものである。高レベ
ルの蓄積ユニットとキャッシュ蓄積機構との中間で複合
化の処理が実行されて、命令および複合化情報の双方が
キャッシュ蓄積機構に蓄積されるようにする。良好に設
計されたキャッシュ蓄積機構を用いることにより、コン
ピュータの全体的な実行能力を改善する作用がなされ
る。更に、複合化情報をキャッシュ蓄積機構に蓄積する
ことにより、関係のある命令がキャッシュ蓄積機構に残
留している限りは、該情報を何回も反復して用いること
が可能にされる。命令が２回以上用いられるのに十分で
あるように、該命令がキャッシュ内に長く残留すること
が多い。

【０００９】

【実施例】命令の複合化 図面の中の図１を参照すると、この発明に従って構成さ
れたデジタル・コンピュータ・システムまたはデジタル
・データ処理システムの一部を表す実施例が示されてい
る。例示されたコンピュータ・システムは、２個または
それよりも多くの命令を並列的に実行できるものであ
る。このシステムに含まれていることは、並列的な実行
のために命令を複合化する能力である。この点に関し
て、複合化の処理として参照されることは、並列的な実
行のために、スカラー命令のシーケンスにおける複数の
命令をグループ化することである。ここに、グループ化
のサイズは１からＮまでスカラー化できる（ｓｃａｌａ
ｂｌｅ）ものである。好適には、スカラー命令のシーケ
ンスは、ＩＢＭシステム／３７０の製品において用いら
れているような、実存するスカラー命令のセットから記
述される。ここで説明される複合化の処理においては、
複合化された命令のオブジェクト・コードは変更されず
に残されており、これによって、先に実施されたコンピ
ュータ・システムとの互換性が維持される。

【００１０】Ｎ個までの命令のグループの並列的な実行
を支持するために、コンピュータ・システムには、並列
的かつ同時的な態様で動作する複数の命令実行ユニット
が含まれている。

【００１１】図１に概略的に示されているように、命令
複合化ユニット２０は、２進スカラー命令２１のストリ
ームを取り込んで、並列的な実行のために、隣接するス
カラー命令のあるもの（そうでないときには、これらは
単独で実行されることになる）を選択的にグループ化さ
せる。このために、結果として複合化された命令のスト
リーム２２においては、単独で実行されるべきスカラー
命令が生成されるか、または、並列的に実行されるべき
スカラー命令のグループによって形成される複合化命令
での生成がなされる。ある１個のスカラー命令が命令処
理ユニット２４に与えられると、この命令は、直列的な
実行のために複数の実行ユニットの適当なものに送られ
る。複合化された命令が命令処理ユニット２４に与えら
れると、そのスカラー構成分の各々が、互いに同時的で
並列的な実行のために適切な実行ユニットに送られる。
代表的な実行ユニットに含まれているものは、限定的な
ものではないが、２個のオペランドに応答してある１個
の命令を実行するための演算論理ユニット（ＡＬＵ）２
６、浮動小数点演算ユニット（ＦＰ）３０、蓄積アドレ
ス発生ユニット（ＡＵ）３２、および、データ依存性崩
壊（ｃｏｌｌａｐｓｉｎｇ）ＡＬＵ２８を挙げることが
できる。データ依存性崩壊ユニットの詳細な例は、１９
９０年４月４日付けでともに出願された 米国特許出願
Ｎｏ． ０７／５０４，９１０ に開示されている。

【００１２】この発明が依存する複合化の手順は、複数
の実行ユニットを備えたユニプロセッサの環境において
実行できるものであり、ここに、それぞれの実行ユニッ
トは、ある１個のスカラー命令の実行をするか、または
これに代えて、ある１個の複合化されたスカラー命令の
実行をするものである。更に、ある種の他のコンピュー
タ・システム構成のものにおいては、複合化された命令
を並列的に実行することができる。例えば、複合化の動
作はマルチプロセッサの環境において利用できるもので
あり、ここに、ある１個の複合化の命令は、複数のＣＰ
Ｕ（中央処理ユニット）の中の一つによる実行のための
単一の単位（ｕｎｉｔ）として扱われる。

【００１３】複合化された命令を扱うために好適に適合
できるコンピュータ・アーキテクチュアは、各マシン・
サイクルにおける実行のために多くのスカラー命令を発
することができる、ＩＢＭシステム／３７０の命令レベ
ルのアーキテクチュアである。これに関連して、システ
ム／３７０のパイプライン式のコンピュータ・アーキテ
クチュアにおいては、ある１個のマシン・サイクルで包
含されるものは、ある１個のスカラー命令を実行するた
めに必要とされる全てのパイプライン・ステップまたは
ステージである。

【００１４】システム／３７０、システム／３７０拡張
アーキテクチュア（３７０−ＸＡ）、および、システム
／３７０エンタプライズ・システム・アーキテクチュア
（３７０−ＥＳＡ）のような、種々のＩＢＭシステム／
３７０アーキテクチュアに対する命令のセットはよく知
られている。これらのアーキテクチュアに関連してここ
で参照されるものは、ＩＢＭシステム／３７０の動作原
理（Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ）
（刊行物 ＃ＧＡ２２−７０００−１０， １９８７）、
および、ＩＢＭエンタプライズ・システム・アーキテク
チュアの動作原理（Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅ
ｒａｔｉｏｎ）（刊行物 ＃ＧＡ２２−７２００−０，
１９８８）である。また、有用な刊行物としては、ＩＢ
Ｍ ３７０ Ａｓｓｅｍｂｌｙ Ｌａｎｇｕａｇｅ ｗｉｔ
ｈ ＡＳＳＩＳＴ： Ｓｔｒｕｃｔｕｒｅｄ Ｃｏｎｃｅ
ｐｔｓ ｉｎ Ａｄｖａｎｃｅｄ Ｔｏｐｉｃｓ，（ Ｃ．
Ｊ． Ｋａｃｍｅｒ著， Ｐｒｅｎｔｉｃｅ Ｈａｌｌ
社， １９８８年発行）という表題のものがある。

【００１５】概略的にいえば、命令複合化の設備は、並
列的に実行できる命令のクラスを探索して、ハードウエ
アによっては扱うことができないインタロックが複合化
命令のメンバ間には存在しないことを確認する。適合可
能な命令のシーケンスが見出されたときには、それらの
命令が複合化される。

【００１６】これに関連して、同じ実行資源に対するア
クセスが同時に実行されている命令によって要求され、
また、その同時アクセスを可能にするハードウエア手段
が備えられていないときには、並列的な実行におけるイ
ンタロックが生起する。資源からオペランド・データを
取得するためのアクセスが要求されたときには、他の命
令による読み取りまたは書き込みいずれかに先だって、
一つの命令によるデータの書き込みをせねばならないと
きに、データ依存性のインタロックが存在する。命令の
一つの実行によって生成されているデータが、アドレス
計算のために同時に実行される命令によって要求された
ときには、アドレス発生のインタロックが存在する。

【００１７】同時的な実行のための他の命令との適合が
できる既知の命令セットの中の命令を識別するために、
記述されている命令からのセットは、命令セットにおけ
る全ての命令を実行するコンピュータ・システム構成の
ものにおいて並列的に実行できる命令のカテゴリに分割
される。これらのカテゴリのあるものの中における命令
は、同じカテゴリ内の命令または別のある種のカテゴリ
内の命令との複合化がなされる。例えば、システム／３
７０の命令のセットは、図２Ａと図２Ｂで例示された１
〜１７のカテゴリに区分することができる。このカテゴ
リ化に対する理論的な根拠は、システム／３７０の命令
についての機能的な要求、および、代表的なシステム／
３７０のコンピュータ・システム構成におけるそれらの
ハードウエアの使用に基づいている。命令のセットは、
この例示的な実施例における複合化のために特に考慮さ
れてはいない。このことは、この発明の技術によって複
合化されることから、それらの命令のセットを排除する
ものではない。

【００１８】例えば、カテゴリ１に含まれている命令で
あって、次の命令シーケンスにおける同じカテゴリから
の命令と複合化された命令を考えてみる。 ＡＲ Ｒ１， Ｒ２ ＳＲ Ｒ３， Ｒ４ このシーケンスはデータ依存性のインタロックからはフ
リーであって、２個の独立したシステム／３７０の命令
を含む次の結果が生じる。 Ｒ１ ＝ Ｒ１ ＋ Ｒ２ Ｒ３ ＝ Ｒ３ − Ｒ４ このようなシーケンスを実行するのには、命令レベルの
アーキテクチュアに対して設計された、２個の独立して
おり並列的な２対１（ｔｗｏ−ｔｏ−ｏｎｅ）のＡＬＵ
が必要とされる。このために理解されることは、２個の
このようなＡＬＵを備えたコンピュータ・システム構成
のものにおける複合命令を形成するように、これら２個
の命令をグループ化できるということである。スカラー
命令を複合化するこの例は、データに依存するインタロ
ック、ハードウエアに依存するインタロック、および、
アドレス発生のインタロックからフリーであるような、
全ての命令シーケンスのペアに対して一般化される。

【００１９】図３におけるフロー図には、カスタム化さ
れた複合化のルールのセットに従って、オブジェクト・
コード・プログラムから複合化命令セットのプログラム
を発生させることが示されている。ここでの複合化のル
ール３６は、システム／３７０のシステムおよびハード
ウエア・アーキテクチュアの双方の複合体ととともに、
図２Ａ、図２Ｂにおけるカテゴリを反映するものであ
る。オブジェクト・コード命令の連続的なブロック３
３、３４、３５は、複合化された命令３３Ｃ，３４Ｃ，
３５Ｃを生成する複合化設備３７に対して入力されるバ
イト・ストリームとして生成される。所定の長さを有す
るバイト・ストリームにおける命令の連続的なブロック
は、複合化設備３７によって解析される。複合化のため
に一緒に考慮される命令のグループに含まれたバイト・
ストリームにおける各ブロック３３、３４、３５の長さ
は、複合化設備の複雑性に依存している。

【００２０】図３で例示された特定の複合化設備３７
は、各ブロックにおける”ｍ”個の命令に対するツー・
ウエイ（ｔｗｏ−ｗａｙ）の複合化を考慮するように設
計されている。複合化設備３７においては、各ブロック
における命令のペア毎に考慮するように、２命令幅（ｔ
ｗｏ−ｉｎｓｔｒｕｃｔｉｏｎ−ｗｉｄｅ）のウインド
ウが用いられている。

【００２１】この例示的なツー・ウエイの複合化のスキ
ームにおいては、テキストの２バイト毎に１ビットの複
合化情報が、命令ストリームに対して付加される。一般
的にいえば、タグＴを含むコントロール情報は、複合化
されたバイト・ストリームにおける各命令に対して生成
することができる。即ち、ペア、トリプル、または、こ
れよりも大きく複合化されたグループに含まれている各
複合化されたスカラー命令と同様に、各複合化されてい
ないスカラー命令に対して生成することができる。この
一般的なアプローチはこの発明の例において用いられて
いる。これに関連して、ブロックにおいて残留している
複合化されていないスカラー命令から、複合化されたグ
ループを形成する複合化されたスカラー命令が、タグに
よって特別に識別され、区別される。複合化されていな
いスカラー命令はブロック内に残留しており、フェッチ
されたときにはそれだけで実行される。

【００２２】せいぜい２個の命令を複合化する場合に
は、複合命令を形成するためにスカラー命令の最小のグ
ループ化がなされて、複合化の情報に対する次のような
好適なコード化の手順が用いられる。システム／３７０
の全ての命令は、２バイト、４バイトまたは６バイトの
いずれかの長さをもってハーフ・ワード（２バイト）に
整列されていることから、ハーフ・ワード毎に１ビット
だけの複合化情報を用意することが必要とされる。これ
から後は、複合化情報を含むビットを”タグ・ビット”
または”Ｃビット”と呼ぶことにする。この例におい
て、タグ・ビットの値が”１”であることは、考慮され
ているバイトにおいて始まる命令が、追従する命令と複
合化されることを指示するものであり、これに対して、
タグ・ビットの値が”０”であることは、考慮されてい
るバイトにおいて始まる命令が、追従する命令とは複合
化されないことを指示するものである。命令の第１バイ
トを含まないハーフ・ワードと関連しているタグ・ビッ
トは無視される。ある１個の複合化されたペアが実行の
ためにフェッチされたときには、複合化されたペアの第
２の命令の第１バイトに対するタグ・ビットも無視され
る。その結果として、このコード化の手順において必要
とされるものは、命令の実行の間に、ＣＰＵに対する複
合化された命令を識別するための１ビットの情報だけで
ある。

【００２３】ここで理解されるように、ある１個の複合
化した命令を形成するために２個より多くのスカラー命
令をグループ化できるときには、付加的なタグ・ビット
を要求することができる。実際に複合化したスカラー命
令の特定の数を指示するために必要なタグ・ビットの最
小数は、ある１個の複合化した命令を形成するためにグ
ループ化できるスカラー命令の最大数の、２を基数とす
る対数（最も近い整数に丸められる）である。例えば、
最大数が２であるときには、各複合化命令に対して１個
のタグ・ビットが必要とされる。最大数が３または４で
あるときには、各複合化命令に対して２個のタグ・ビッ
トが必要とされる。以下、同様なことになる。

【００２４】この発明においては、ある特定のコンピュ
ータ・システム構成のものに対する命令ストリームの複
合化が必要とされるのは１回だけであって、その後で
は、複合化された命令のいかなるフェッチでも、それに
関連したタグ・ビットのフェッチの原因となる。いわゆ
るスーパー・スカラー・マシンにおける実行のために同
じ命令または異なる命令がフェッチされる度に繰り返し
て生じるような、並列的な実行に対する所定のスカラー
命令の選択の際の不十分な最後の瞬間での決定をする必
要性が、これによって回避される。

【００２５】オブジェクト・コードの命令ストリームを
複合化する利点にも拘らず、バイト・ストリームにおけ
る命令の境界を決定するための技術が発達しない限り
は、ある所定のコンピュータ・アーキテクチュアにおけ
る手順の実施は困難になる。可変長の命令が許容される
ときには、このような選択は複雑なものであり、データ
と命令とが同じバイト・ストリーム内で混合できるとき
には、これは更に複雑になる。勿論、適切な実行を許容
するためには、実行の時点における命令の境界が知られ
ねばならない。しかしながら、命令の実行の時点よりも
十分前に複合化がなされるのが好ましいことから、命令
が始まる位置についての知識がなく、いずれのバイトが
データであるかの知識もなしで命令の複合化をするため
の技術が必要とされる。この発明の例において、最悪の
場合を想定することにする。即ち、該当の命令の長さが
可変であること、複合化されているバイト・ストリーム
の中でデータが命令と混合されていること、および、バ
イト・ストリームにおいて命令の識別をするためには参
照点を利用できないこと、という最悪の場合を想定する
ことにする。ここで理解されるように、複合化をするた
めには、命令の開始を識別するための参照点の不存在に
より次のような不確実性が生じる。即ち、そうではない
ときに必要とされるよりも遥かに多いタグ・ビットが複
合化ユニットによって発生されるという点での不確実性
が生じる。それにも拘らず、この発明における固有の技
術は、固定長の命令または可変長の命令のいずれにおい
ても良好な動作をする。命令の開始が一旦知られると
（仮定されると）、命令のワン・ウエイ（ｏｎｅ ｗａ
ｙ）または他のいずれかの場所において、その長さを常
に見出すことができる。システム／３７０の命令におい
ては、ＯＰコードの始めの２ビットにおいてその長さが
コード化される。それ以外のシステムにおいては、その
長さをオペランド内でコード化することが可能であり、
または、全ての命令の長さが同じであるときには絶対的
なものになる。

【００２６】動作的な環境 図４を参照すると、この発明に従って構成されたデジタ
ル・コンピュータ・システムまたはデジタル・データ処
理システムの一部を表す実施例が示されている。このコ
ンピュータ・システムは、２個またはそれよりも多くの
命令を並列的に処理できるものである。それに含まれて
いる第１の蓄積機構は処理されるべき命令およびデータ
を蓄積するためのものである。この蓄積機構は高レベル
蓄積部３６として識別される。この蓄積部３６（”メイ
ン・メモリ”でもある）は、大容量で高速の蓄積機構で
あって、例えば、大容量システムの蓄積ユニット、また
は、包括的な階層構造の蓄積システムの下位部分等であ
ることができる。

【００２７】図４のコンピュータ・システムは、高レベ
ル蓄積部３６からの命令を受け入れて、これらの命令の
いずれが互いに並列的に処理可能であるかを指示するよ
うなタグ形式の複合化情報を、これらの命令と関連させ
るための命令複合化機構を含んでいる。この命令複合化
機構は命令複合化ユニット３７によって表されている。
この命令複合化ユニット３７によって、いずれの命令が
並列的に実行できるかを決定するために、入力される命
令の解析がなされる。更に、この命令複合化ユニット３
７によれば、これらの解析された命令に対するタグ・ビ
ットＴが生成されて、いずれの命令が互いに並列的に実
行可能であるか、および、いずれの命令が互いに並列的
に実行不可能であるかの指示がなされる。

【００２８】図４のシステムは、解析された命令および
それらに関連のタグ・フィールドを受け入れて蓄積する
ために、命令複合化機構３７に結合された第２の蓄積機
構を含んでいる。この第２の蓄積機構（または更に別の
蓄積機構）は、複合命令キャッシュ３８によって表され
ている。このキャッシュ３８は小容量、高速の蓄積機構
であり、低速の蓄積機構３６をアクセスする頻度を減少
することによって、コンピュータ・システムの実行能力
の比率を改善するために普通に用いられているものであ
る。

【００２９】図４のシステムは更に、互いに並列に動作
する複数の機能的な命令処理ユニットを含んでいる。こ
れらの機能的な命令処理ユニットは、機能的ユニット３
９、４０、４１等によって表されている。これらの機能
的ユニット３９−４１は、同時的な態様をもって並列的
に動作するものであり、また、その各々はそれ自体で１
個またはそれより多くのタイプのマシン・レベルの命令
を処理することができる。使用できる機能的ユニットと
しては次の諸例を挙げることができる。即ち、汎用の演
算論理ユニット（ＡＬＵ）、アドレス発生タイプのＡＬ
Ｕ、データ依存性の崩壊式ＡＬＵ（同時に出願された
米国特許出願Ｎｏ． ０７１／５０４，９１０ に開示
有）、ブランチ命令処理ユニット、データ・シフタ・ユ
ニット、浮動小数点処理ユニット等を挙げることができ
る。ある所与のコンピュータ・システムは、これらのタ
イプの機能的ユニットの中のあるものを２個またはそれ
よりも多く含むことができる。例えば、ある所与のコン
ピュータ・システムは、２個またはそれよりも多くの汎
用ＡＬＵを含むことができる。また、いずれの所与のコ
ンピュータ・システムでも、これらの異なるタイプの機
能的ユニットを１個ずつ含む必要はない。機能的ユニッ
トの特定の構成は、考慮されている特定のコンピュータ
・システムの性質に依存している。

【００３０】これも図４のコンピュータ・システムに含
まれている命令のフェッチ／発行機構は、複合命令キャ
ッシュ３８に結合されている。そして、命令タグ・ビッ
トによって命令の並列処理が可能であると指示されたと
きには、機能的な命令処理ユニット３９−４１の異なる
ものに対して、キャッシュ３８に蓄積されている隣接の
命令を供給するようにされる。それらのタグ・ビットに
よって命令の並列処理が不可能であると指示されたとき
には、この機構も個別の機能的ユニットに対して単一の
命令を付与するようにされる。この機構は命令フェッチ
／発行ユニット４２によって表されている。フェッチ／
発行ユニット４２によってキャッシュ３８からの命令が
フェッチされ、そのタグ・ビットおよび命令オペレーシ
ョン・コード（ＯＰ コード）フィールドが検査され、
そして、このような検査に基づいて、機能的ユニット３
９−４１の中の適切なものに対して命令が送られる。

【００３１】命令のストリームは既知の手段によって補
助蓄積デバイスから取り込まれて、メイン・メモリ３６
内の”ページ”と呼ばれるブロックに蓄積される。”ラ
イン”と呼ばれる連続的な命令のセットは、メイン・メ
モリ３６から複合命令キャッシュ３８に動かされて、命
令フェッチ／発行ユニット４２による処理に対する高速
の参照のために利用可能にされる。キャッシュからフェ
ッチされた命令は、４２において発行され、デコードさ
れてから、実行のために機能的ユニット３９−４１に対
して送られる。

【００３２】動作している間にプログラム内の命令に対
する参照がなされると、その命令のアドレスがキャッシ
ュ管理ユニット４４に付与される。そして、ここではそ
のアドレスを用い、アドレスされた命令を含む２個また
はそれよりも多くの命令を命令キャッシュ３８からフェ
ッチして、ユニット４２内でのキュー（待ち行列）に加
える。アドレスされた命令がキャッシュ内にあるときに
は、キャッシュの”ヒット（ｈｉｔ）”が生じる。そう
でないときには、キャッシュの”ミス（ｍｉｓｓ）”が
生じる。キャッシュ・ミスが生じると、キャッシュ管理
ユニット４４は、メモリ管理ユニット４５として集合的
に例示されている蓄積管理機能部のグループに対して、
要求された命令のライン・アドレスを送る。これらの機
能部においては、キャッシュ管理ユニット４４によって
付与されたライン・アドレスを用いて、命令のライ
ン（”キャッシュ・ライン”）を複合命令キャッシュ３
８に対して送る。

【００３３】ＳＣＩＳＭアーキテクチュアに関連して、
各キャッシュ・ラインの複合化が複合命令キャッシュ３
８に対する入力において生じることができるように、キ
ャッシュ内での命令の複合化は命令複合化ユニット３７
によってもたらされる。このようにして、各キャッシュ
・ラインがメイン・メモリ３６からキャッシュ３８へと
フェッチされるのにつれて、ユニット３７内での複合化
のためにラインの解析がなされ、複合化情報とともに通
過して、複合命令キャッシュ３８内に蓄積される。

【００３４】キャッシュ操作に先だって、タグ・ビット
のセットを発生する命令複合化ユニット３７においてラ
インの複合化がなされる。これらのタグ・ビットは、関
連のある命令に対して直接付加することができるか、ま
たは、該当の命令に並列して設けることができる。いず
れの場合にしても、それらのビットが設けられるのは、
キャッシュ３８内の命令のそれらのラインとともに蓄積
するためである。必要があるときには、キャッシュ３８
内の複合化された命令が、それらのタグ・ビットととも
に、命令フェッチ／発行ユニット４２によってフェッチ
される。フェッチ／発行ユニット４２によって命令が受
け入れられると、それらのタグ・ビットが検査されて、
それらが並列的に処理できるかどうかの決定がなされ、
また、それらのオペレーション・コード（ＯＰ コー
ド）フィールドが検査されて、どの利用可能な機能的ユ
ニットがそれらの処理のために最も適当であるかの決定
がなされる。２個またはそれよりも多くの命令が並列的
な処理のためには適当であることがタグ・ビットによっ
て指示されたときには、それらの命令のＯＰ コード・
フィールドのコード（内容）に従って、それらの命令は
機能的ユニットにおける適当なものに対して送られる。
これに次いで、このような命令は、それらのそれぞれの
機能的ユニットによって、互いに同時に処理される。

【００３５】ある１個の命令が並列的な処理のためには
不適当であるときには、その命令はＯＰ コードによっ
て決定されるような適当な機能的ユニットに送られ、そ
の選択された機能的ユニットにおいて、単独にそしてそ
の命令自体による処理がなされる。

【００３６】複数の命令が常に並列的に処理されるよう
な最も完全な場合におけるコンピュータ・システムの命
令の実行比率は、一時に１個の命令が実施される場合の
Ｎ倍に相当することになる。ここで、Ｎなる数は、並列
に処理されているグループにおける命令の個数である。

【００３７】命令フォーマット 図５に例示されているものは、キャッシュ・ラインの一
部（その残りは示されていない）を形成するカッドワー
ド（ｑｕａｄｗｏｒｄ）５０である。このカッドワード
５０には、ＷＯＲＤ ０−ＷＯＲＤ ３で表示された４
個のワードが含まれている。各ワードには１ペアのハー
フ・ワードが含まれており、また、各ハーフ・ワードに
は２バイトのデータが含まれている。各バイトには１６
ビット含まれている。ビット位置のナンバ付けは、ビッ
ト０からビット１２７まで、カッドワードに対して下降
する順番にされている。

【００３８】ＷＯＲＤ ０における第１のハーフ・ワー
ドには、システム／３７０のために設定された命令にお
いて見出されるような、通常の２バイト命令が含まれて
いるものとする。ハーフ・ワードの命令５２に含まれて
いる１６ビットの中の、第１の８ビット０−７はＯＰ
コードを形成している。このＯＰ コードにおいて、ビ
ット０およびビット１によって長さフィールド・コード
が生成されている。システム／３７０の命令において、
０なるコード値で指示されることは、命令が１ハーフ・
ワード長であることであり、コード０１および１０で示
すことは、ダブル・ハーフ・ワード（４バイト）の命令
であることであり、そして、コード１１で示すことは、
命令には３ハーフ・ワード（６バイト）が含まれている
ことである。２バイトの命令フォーマットに含まれてい
る指示は、ビット位置８−１１にあるものは第１のオペ
ランドであり、ビット位置１２−１５にあるものは第２
のオペランドであるということである。これらのオペラ
ンド・フィールドによって、命令に対するオペランドが
蓄積されるような、汎用レジスタのセットの中のレジス
タが識別される。

【００３９】図５における参照数字５４によって、ダブ
ル・ハーフ・ワード（４バイト）の命令に対するフォー
マットが示されている。このダブル・ハーフ・ワードの
命令において、第１の８ビット（バイト０）には、０１
または１０なる長さフィールド・コードを有するＯＰ
コードが含まれている。ダブル・ワードにおける第２バ
イト（バイト１）の第１の４ビットで識別されるもの
は、汎用レジスタにおけるレジスタ（Ｒ）の形式での、
命令に対する第１のオペランドである。ダブル・ハーフ
・ワードにおけるバイト１の第２の４ビットで識別され
るものは、汎用レジスタにおけるアドレス・インデック
ス・レジスタ（ＲＸ）である。これに対して、バイト２
の第１の４ビットで識別されるものはベース・アドレス
・レジスタ（ＲＢ）である。知られているように、ＲＸ
レジスタおよびＲＢレジスタはオペランドのアドレス計
算のために用いられるものである。

【００４０】命令複合化ユニット 以下の命令複合化ユニットの説明を理解する目的のため
に、ＱＷ０−ＱＷ７で示されるような、８カッドワード
のブロックからなるキャッシュ・ラインに命令が用意さ
れている。図６Ａと図６Ｂにより詳細に示されているよ
うに、この命令複合化ユニットは、キャッシュ・ライン
を複合化するために、図１における命令複合化ユニット
３７として用いるようにすることが適当である。図６
Ａ、図６Ｂの命令複合化ユニットは、次のような一般的
な場合のために設計されている。即ち、命令の長さは２
バイト、４バイトまたは６バイトであることが可能であ
り、データがキャッシュ・ライン内に散在することが可
能であり、そして、第１の命令が始まることを指示する
ための参照点は設けられていないというような、一般的
な場合のために設計されている。図６Ａ，図６Ｂの命令
複合化ユニットは、最大で８個の命令を同時に複合化す
るものであって、並列的な実行のためには、一時に２個
の命令を複合化するものである。この場合において、ラ
インの各ハーフ・ワードに対して発生される１個の複合
化ビットとともに、１ビットの複合化信号が発生され
る。その結果として、各キャッシュ・ラインに対して６
４個の複合化ビット（Ｃビット）が発生されることにな
る。

【００４１】図６Ａ、図６Ｂにおける命令複合化ユニッ
トの動作を理解するために、ここで実施される複合化の
ルールについて考察する。いま、２個の命令ｉjおよび
ｉk（ここで、ｊおよびｋは命令カテゴリ・ナンバを表
している）に対する依存性関数（ｄｅｐｅｎｄｅｎｃｙ
ｆｕｎｃｔｉｏｎ）がｄであるとすると、ｉjは第１の
命令または左側（ｌｅｆｔ）命令として参照され、これ
に対して、ｉk第２の命令または右側（ｒｉｇｈｔ）命
令として参照される。依存性関数ｄは、セット［Ａ，
Ｅ，φ］に複合化される２個の命令間での依存性をマッ
ピングするものである。ここに、Ａはアドレス発生の依
存性、Ｅは実行ユニット（データ）の依存性、そして、
φは依存性がないこと、即ち独立した実行であることを
表している。

【００４２】ここで、複合化されている２個の命令に対
する複合化関数（ｃｏｍｐｏｕｎｄｉｎｇ ｆｕｎｃｔ
ｉｏｎ）Ｃについて考察する。各命令に対するハードウ
エア上の要求とともに、これら２個の命令のためのｄに
対する値が与えられるが、ここでのＣは２進関数であっ
て、次のように簡単に定義される。即ち、Ｃ ＝ １は命
令の複合化が可能であることを意味しており、また、Ｃ
＝ ０は命令の複合化が不可能であることを意味してい
る。

【００４３】例えば、次のコード・シーケンスについて
考察する。 （１） ＡＲ ２，３ （２） ＳＲ ４，２ （３） ＡＲ ２，３ （４） ＳＲ ４，５ （５） ＳＲＬ ６，１（０） （６） ＡＲ ６，５ （７） ＡＲ ２，６ （８） Ｌ １，０（０，２） 命令（１）および命令（２）は、２個の実行ユニット
（ＥＵ２およびＥＵ３）を用いて、Ｒ２ ＝ Ｒ２ ＋ Ｒ
３ および Ｒ４ ＝ Ｒ４ − （Ｒ２ ＋ Ｒ３）を計算す
るために複合化することができる。これに関連して、実
行ユニットとしてのＥＵ２は、３対１（３−ｔｏ−１）
の複合化操作を実行することによって、命令間のインタ
ロックを崩壊させる。このような実行ユニットについて
は、ともに出願された ＵＳ Ｐａｔｅｎｔ Ａｐｐｌｉ
ｃａｔｉｏｎ Ｓｅｒｉａｌ Ｎｏ． ０７／５０４，９
１０ において教示されている。命令（１）および命令
（２）において、Ｃ ＝ １ であり、また、ｄ ＝ Ｅ で
ある。

【００４４】命令（３）および命令（４）は、ＥＵ２お
よびＥＵ３を用いることによって、Ｒ２ ＝ Ｒ２ ＋ Ｒ
３ および Ｒ４ ＝ Ｒ４ − Ｒ５を計算するために複合
化することができる。命令間には依存性がなく、従っ
て、Ｃ ＝ １ であり、また、ｄ ＝ φ である。

【００４５】命令（５）および命令（６）については、
ｄ ＝ Ｅ であるが、Ｃ ＝ ０ である。その理由は、命
令（６）の実行ユニットのハードウエアが定義されてい
ることから、インタロックの崩壊が不可能であるためで
ある。命令（７）および命令（８）は、アドレス発生の
依存性を表すものである。図６における命令複合化ユニ
ットによって実施される複合化ルールによれば、ｄ ＝
Ａ であることから、Ｃ ＝ ０ である。

【００４６】次の記号表現は、２個の潜在的に複合化が
可能な命令を考察するために用いられるものである。 ｏｐ１ ｒ１，ｒ２ ；第１または左側命令 ｏｐ２ ｒ３，ｒ４，（ｒ５）；第２または右側命令 この記号表現において、ｏｐなる指示は各命令の第１バ
イトにおいて見出されるＯＰ コードを対象とするもの
であり、これに対して、ｒ１，ｒ２なる指示は第１命令
のレジスタ・フィールドにおけるレジスタである。ま
た、ｒ３，ｒ４（および、できればｒ５）なる指示は、
第２命令の第２（および、できれば第３）バイトのフィ
ールドにおけるレジスタである。

【００４７】ここで、上述された記号表示について考え
ると、例えばシステム／３７０の命令セットのＢＣＴＲ
命令およびＢＣＲ命令において、アドレス操作用のオペ
ランドとしてｒ４が用いられるときには、ｒ１ ＝ ｒ４
はアドレス発生の依存性があるものと考えられる。ｏ
ｐ１およびｏｐ２なる指示は、それらが任意のフォーマ
ットの命令を対象とすることで一般的（ｇｅｎｅｒｉ
ｃ）なものである。ｒフィ−ルドは、通常、周知のフォ
ーマットの２バイトまたは４バイトの命令に対して付加
される。

【００４８】複合化のルール システム／３７０の命令セットのような例示的な命令セ
ットにおける、カテゴリ１の命令を複合化するためのル
ールは以下のようにして与えられる。これらのルールは
図６Ａ、図６Ｂの複合化ユニットにおいて実施されるも
のであって、固定小数点命令と固定小数点命令との複合
化、および、固定小数点命令と浮動小数点命令との複合
化が許容される。ここでのカテゴリは図２で指定される
ものである。 カテゴリ１のルール １． カテゴリ１および１ Ｃ ＝ １ 例外 Ｃ ＝ ０（次に対して） １． ｏｐ１ ＝ 任意，ｏｐ２ ＝ 任意，および ｒ１ ＝ ｒ３ ＝ ｒ４ ２． ｏｐ１ ＝ ｛ＡＲ，ＳＲ，ＡＬＲ，ＳＬＲ｝， ｏｐ２ ＝ ｛ＬＰＲ，ＬＮＲ｝，および ｒ１ ＝ ｒ４ ２． カテゴリ１および２ Ｃ ＝ １（ｄ ＝ φ のとき）；Ｃ ＝ ０（そうでない
とき） ３． カテゴリ１および３ １．ｏｐ２ ＝ ｛ＢＣＴ，ＢＣＴＲ｝のとき，ｄ ＝
｛Ｅ，φ｝であれば，Ｃ ＝ １；Ｃ ＝ ０（そうでない
とき） ２．ｏｐ２ ＝ ｛ＢＸＨ，ＢＸＬＥ｝のとき，ｄ ＝ φ
であれば，Ｃ ＝ １ ４． カテゴリ１および４ Ｃ ＝ ０ ５． カテゴリ１および５ Ｃ ＝ ０ 例外 １． ｏｐ１ ＝ 任意であり，ｏｐ２ ＝ ｛ＢＡＳＲ｝
のときには，ｄ ＝ ｛Ｅ，φ｝φであれば，Ｃ ＝ １；
Ｃ ＝ ０（そうでないとき） ２． ｏｐ１ ＝ 任意であり，ｏｐ２ ＝ ｛ＢＡＳ｝の
ときには，ｄ ＝ ｛Ａ｝Ｃであれば，Ｃ ＝ ０；Ｃ ＝
１（そうでないとき） ６． カテゴリ１および６ Ｃ ＝ １（ｄ ＝ φ のとき）；Ｃ ＝ ０（そうでない
とき） ７． カテゴリ１および７ Ｃ ＝ ０（ｄ ＝ Ａ のとき）；Ｃ ＝ １（そうでない
とき） ８． カテゴリ１および８ Ｃ ＝ ０（ｄ ＝ Ａ のとき）；Ｃ ＝ １（そうでない
とき） ９． カテゴリ１および９ Ｃ ＝ ０（ｄ ＝ Ａ のとき）；Ｃ ＝ １（そうでない
とき） １０． カテゴリ１および１０ Ｃ ＝ ０（ｄ ＝ Ａ のとき）；Ｃ ＝ １（そうでない
とき） １１． カテゴリ１および１１ Ｃ ＝ １ １２． カテゴリ１および１２ Ｃ ＝ １ １３． カテゴリ１および１３ Ｃ ＝ １ １４． カテゴリ１および１４ Ｃ ＝ ０（ｄ ＝ Ａ のとき）；Ｃ ＝ １（そうでない
とき） １５． カテゴリ１および１５ Ｃ ＝ ０（ｄ ＝ Ａ のとき）；Ｃ ＝ １（そうでない
とき） １６． カテゴリ１および１６ Ｃ ＝ ０（ｄ ＝ Ａ のとき）；Ｃ ＝ １（そうでない
とき） １７． カテゴリ１および１７ Ｃ ＝ ０（ｄ ＝ Ａ のとき）；Ｃ ＝ １（そうでない
とき）

【００４９】上記で与えられたルールは、ペアの第１の
命令がカテゴリ１の命令であるときには、ある１個の命
令ペアを複合化するのには完全なものである。ルールの
余すところがない（ｅｘｈａｕｓｔｉｖｅ）セットには
全てのカテゴリが含まれており、また、上で検討された
互換性およびインタロックの解析に従って構成されるも
のである。

【００５０】図６Ａ、図６Ｂにおいて例示されているよ
うな命令複合化ユニットは、一般的な場合に対する複合
化ルールの完全なセットを実施するものである。例示の
目的のために、上述のように与えられたカテゴリ１の例
示的なルールが用いられる２命令複合化に関連して、図
６Ａ、図６Ｂにおける命令複合化ユニットの動作が提示
されている。

【００５１】命令複合化ユニットの詳細な説明 図６Ａの命令複合化ユニットに含まれている６０バイト
・バス６０は図４における蓄積バスに対応している。こ
の蓄積バスは、メイン・メモリ３６から命令キャッシュ
３８に向けて、カッドワード単位（ｑｕａｄｗｏｒｄ−
ｂｙ−ｑｕａｄｗｏｒｄ）でキャッシュ・ラインを伝送
するものである。バス６０における各カッドワードはス
テージ・ユニット（ｓｔａｇｉｎｇ ｕｎｉｔ）６１に
ラッチされている。バス６０ににおける現在のカッドワ
ードをラッチすると、ステージ・ユニット６１において
も、先行のカッドワードの上位２ワードおよび第１のカ
ッドワードの上位２ワードを残留させる。命令のカテゴ
リ化、データ依存性の決定、および、アドレス発生の依
存性の決定を含む複合化の解析は、上記で与えられた複
合化のルールが適用されるルール・ベース・ユニット６
２において実行される。ルール・ベース・ユニット６２
は、ステージ・ユニット６１に現存する１個のカッドワ
ードにおける８個のハーフ・ワードの各々に対するＣビ
ットを発生させる。複合化タグ・レジスタ６４に含まれ
ている１６個の個別の４ビット・レジスタは、複合命令
キャッシュに対して伝送されているキャッシュ・ライン
における８個のカッドワードに対して生成された６４個
のＣビットを蓄積するためのものである。ラッチされた
Ｃビットは複合化タグ・レジスタ６４から並列的に取得
されて、伝送されているキャッシュ・ラインに対する複
合化ビット・ベクトル、即ち、Ｃベクトルを形成するよ
うにされる。命令複合化ユニット有限状態マシン（ＩＣ
Ｕ ＦＳＭ）６６は、図６Ａ、図６Ｂにおける命令複合
化ユニットの動作を同期化するためのコントロール信号
を発生する。

【００５２】図６Ａにおいて、ステージ・ユニット６１
には４個のレジスタ７５、７６、７７および７８が含ま
れている。これらのレジスタの各々は１個のカッドワー
ドの半分を蓄積することができる。即ち、６４ビットの
１個のダブル・ワードを蓄積することができる。バス６
０またはレジスタ７８の出力のいずれかからのレジスタ
７６に対する充填が、マルチプレクサ７４によってなさ
れる。レジスタ７６および７７は、それぞれに、Ｌ２Ｌ
ＯレジスタおよびＬ２ＨＩレジスタとして指示されてい
る。これに対して、レジスタ７５および７８は、Ｓ１レ
ジスタおよびＳ２レジスタとして示されている。好適に
は、カッドワードはレジスタ７６および７７からキャッ
シュに向けて送られる。

【００５３】バス６０上の各カッドワードは、Ｌ２ＬＯ
レジスタ（７６）へのビット０−６３およびＬ２ＨＩレ
ジスタ（７７）へのビット６４−１２７におけるダブル
・ワードをもって、レジスタ７６および７７にロードさ
れる。レジスタ７６および７７に対する第１のカッドワ
ードのロード操作に次いで、先行のカッドワードの最後
のダブル・ワードがＬ２ＨＩレジスタからＳ１レジスタ
７５にロードされる。ラインにおける第２のカッドワー
ドがロードされると、第１のカッドワードのビット位置
０−６３におけるダブル・ワードが、Ｌ２ＬＯレジスタ
からＳ２レジスタ７８にロードされる。８カッドワード
・ラインの最後のカッドワードがレジスタ７６および７
７にロードされるまで、このダブル・ワードはＳ２レジ
スタ７８内に留まる。現在のラインにおける最後のカッ
ドワードのロード操作に続く、カッドワードの伝送のた
めに次に利用可能なサイクルにおいて、Ｓ２レジスタ７
８から、マルチプレクサ７４を通して、Ｌ２ＬＯレジス
タ７６にダブル・ワードが伝送される。

【００５４】図６Ａ、図６Ｂにおける命令複合化ユニッ
トによる複合化処理の進行を理解するために、ここで図
７が参照される。カッドワードｉのビット６４：１２７
は、Ｓ１レジスタ７５のビット位置０：６３に保持され
ている。これに関連して、これらの位置を占有するもの
は、ワード８２を形成する２個のハーフ・ワード８０と
８１、および、ワード８６を形成するハーフ・ワード８
４と８５である。カッドワードｉ＋１のビット位置０：
６３は、Ｌ２ＬＯレジスタ７６の対応するビット位置に
ある。ビット位置０：３１は、フル・ワード８９を形成
するハーフ・ワード８７および８８によって占有されて
いる。

【００５５】最悪の場合としての複合化処理において
は、ある１個の命令バイト・ストリームにおける各ハー
フ・ワードに対するＣビットの発生が必要とされること
が想起される。このために、図７において部分的に示さ
れているような、カッドワードにおけるハーフ・ワード
の各々に対する複合化ビットが、図６Ａ、図６Ｂにおけ
る命令複合化ユニットによって発生される。Ｃビットの
発生の際には、各ハーフ・ワードは潜在的には２バイト
命令または４バイト命令のいずれかであると仮定され
る。（発明者の考えによれば任意のサイズの命令の複合
化が可能であるけれども、この例においては、６バイト
命令は複合化されない。）ルール・ベース・ユニット６
２（図６Ａ）における複合化ボックス（ＣＢＯＸ）６２
ａによって、Ｓ１レジスタ７５内のビット位置０：１５
を占有するハーフ・ワード８０に対するＣビットが発生
される。このハーフ・ワードに対するＣビットは、上記
で与えられた複合化ルールの（ＣＢＯＸ ６２ａにおけ
る）適用によって発生される。かくして、ＣＢＯＸ ６
２ａにおいて第１にせねばならないことは、２バイト命
令の全部または４バイト命令の第１の半分がハーフ・ワ
ード８０に含まれているかどうかを決定することであ
る。ＣＢＯＸ ６２ａは、また、各命令が他の命令と複
合化できるカテゴリ内にあるかどうかを決定するため
に、ハーフ・ワード８０において始まる命令のオペラン
ドを後続の命令と比較せねばならない。更に、データの
依存性またはアドレス発生での危険性という形式で、２
個の命令の間に何等かのインタロックがあるかどうかを
決定せねばならない。このために、ＣＢＯＸは、２個の
命令における命令のＯＰ コードとオペランドおよびア
ドレス操作・レジスタの比較をせねばならない。

【００５６】ＣＢＯＸ ６２ａにおいては、ハーフ・ワ
ード８０における命令が始まるものとする。図５におい
て上記のように例示された命令フォーマットを想起する
と、ハーフ・ワード８０の始めの１２ビットで生成され
るものは、命令のＯＰコード、命令の長さコード・フィ
ールドおよびｒ１である。ハーフ・ワード８０における
命令の長さフィールドのコードが２バイト命令にデコー
ドされるときには、次の命令がハーフ・ワード８１をも
って始まることがＣＢＯＸ ６２ａによって仮定され
る。ハーフ・ワード８１において始まる命令が、ハーフ
・ワード８０における命令と複合化できるかどうかを決
定するために、ＣＢＯＸ ６２ａは、ハーフ・ワード８
１において始まる２０ビットをアクセスして、ハーフ・
ワード８４における始めの４ビットまで伸長させねばな
らない。ハーフ・ワード８１において始まる命令が４バ
イト長である場合に、これらの２０ビットが必要とされ
る。この場合において、第１のバイトには命令のＯＰコ
ードが含まれており、第２のバイトはｒ３およびｒ４の
指示をするものであり、また、次に続くハーフ・バイト
は（可能であれば）レジスタｒ５の指示をするものであ
る。

【００５７】ハーフ・ワード８０における命令は２バイ
ト命令であるという仮定を続行すると、ＣＢＯＸ ６２
ａは、入力Ｉ１においてハーフ・ワード８０のビット
０：１１を受け入れ、また、入力Ｉ２１においてハーフ
・ワード８１で始まるビット１６：３５を受け入れて、
命令のサイズ、ＯＰ コードの互換性、および、何等か
のインタロックを決定するために十分な情報とするよう
にされる。

【００５８】ハーフ・ワード８０のビット０：１におけ
る長さフィールドのコードにより、命令が４バイト長の
ものであることが指示されたとすると、ハーフ・ワード
８１がハーフ・ワード８０において始まる命令に含まれ
ていることから、ＣＢＯＸ６２ａは、ハーフ・ワード８
４で始まる２０ビットのアクセスをせねばならない。こ
れらの２０ビットは、ハーフ・ワード８５の第１の４ビ
ットにおいてハーフ・ワード８４の全てを包含するよう
な、Ｓ１レジスタのレジスタ位置３２：５１から取得さ
れる。ある１個の４バイト命令に続く第２の命令に対す
る２０ビットは、ＣＢＯＸのＩ２２において加えられ
る。

【００５９】ここで注意が喚起されることは、ハーフ・
ワード８１で始まる命令と次に続く命令との複合化の可
能性の決定には、ハーフ・ワード８４において始まる２
０ビットに対するアクセスと、ハーフ・ワード８５にお
いて始まる２０ビットに対するアクセスとが必要とされ
るということである。しかしながら、上記で説明された
ように、ハーフ・ワード８５において始まる２０ビット
には、レジスタ７６におけるハーフ・ワード８７の第１
の４ビットが含まれている。従って、ハーフ・ワード８
１に対する複合化ビット値を決定するＣＢＯＸへの入力
は、そのＩ２２入力において、Ｓ１レジスタ７５内のビ
ット４８：６３を含む２０ビット、および、Ｌ２ＬＯレ
ジスタ７６のビット０：１５に蓄積されているハーフ・
ワード８７におけるビット０：３を受け入れる。

【００６０】図６Ａの命令複合化ユニットに戻ると、８
個のＣＢＯＸ回路８０−８７が示されている。これらの
ＣＢＯＸ回路では、命令ストリームがデータと混合され
た可変長の命令を有しており、キャッシュ・ラインの第
１の命令がある場所を指示する基準がないという、最悪
のシナリオに従う実際の複合化の解析が実行される。シ
ステム／３７０の例においては、全ての命令がハーフ・
ワードの境界上に整列されていることから、命令に対す
る開始点が仮定されて、当該基準点はキャッシュ・ライ
ンにおいて受け入れた第１のカッドワードのビット位置
０に対応するようにされる。

【００６１】ＣＢＯＸ８０−８７の各々は、Ｓ１レジス
タ７５およびＬ２ＬＯレジスタ７６に含まれている８個
のハーフ・ワードのそれぞれ１個に対するＣビットを発
生する。それぞれのボックスは、そのＩ１入力において
ハーフ・ワードのそれぞれ１個の第１の１２ビットを受
け入れ、また、そのＩ２１入力およびＩ２２入力におい
て、Ｉ１入力を生成するものに従う第１および第２のハ
ーフ・ワードで始まる第１の２０ビットを受け入れる。
このために、例えば、ＣＢＯＸ８０は図７のＣＢＯＸ
６２ａに対応しており、これが受け入れるものは、その
Ｉ１入力における、Ｓ１レジスタ内の第１のハーフ・ワ
ードにおける第１の１２ビット、そのＩ２１入力におけ
る、Ｓ１レジスタ内の第２のハーフ・ワードで始まる２
０ビット、および、そのＩ２２入力における、Ｓ１レジ
スタ内の第３のハーフ・ワードで始まる２０ビットであ
る。これに応答して、ＣＢＯＸ ８０は、Ｓ１レジスタ
の第１のハーフ・ワードに対するＣビットを発生する。

【００６２】ＣＢＯＸ ８１は、Ｓ１レジスタの第２の
ハーフ・ワードに対するＣビットを発生する。ここで注
意されることは、ＣＢＯＸ ８１の入力Ｉ２２において
はＳ１レジスタ（ビット４８：６３）の最後のハーフ・
ワードで始まり、Ｌ２ＬＯレジスタ７６における第１の
ハーフ・ワードの第１の４ビットに続くような２０ビッ
トを受け入れる。同様にして、ＣＢＯＸ ８２および８
３により、Ｓ１レジスタ内の第３および第４のハーフ・
ワードに対するＣビットが発生され、これに対して、Ｃ
ＢＯＸ ８４−８７によれば、Ｌ２ＬＯレジスタ７６内
の第１、第２、第３および第４のハーフ・ワードに対す
るＣビットが発生される。

【００６３】レジスタ６４については、図６Ｂで例示さ
れるように、１６個の分離した４入力、４出力のＤレジ
スタ１００−１１５が示されている。ここで、偶数ナン
バのレジスタの各々はＣＢＯＸ ８４−８７の各々から
の入力を受け入れ、これに対して、奇数ナンバのレジス
タの各々はＣＢＯＸ ８０−８３の各々からの入力を受
け入れる。図６Ａにおいて、ＣＢＯＸ ８１、８２およ
び８３からのＣビットは、それぞれに、打ち切り（ｔｒ
ｕｎｃａｔｉｏｎ）要素９０、９１および９２を通して
用意される。ＦＳＭ ６６による ＴＲＵＮＣＡＴＥ 信
号出力がロー（ｌｏｗ）である限りは、回路要素９０、
９１および９２に対するＣビット入力は、それらの要素
を通して、レジスタ６４における奇数ナンバのラッチに
向けて送られる。

【００６４】図６Ａ、図６Ｂにおける命令複合化ユニッ
トは、次の諸条件を守りながら、任意に回転される（ｒ
ｏｔａｔｅｄ）キャッシュ・ラインに対する複合化を正
確に実行するように設計されている。 １． キャッシュ・ラインを越えて複合化が生じること
はない。即ち、キャッシュ・ラインのＱＷ７における最
後の命令が、次に続くキャッシュ・ラインのＱＷ０にお
ける第１の命令と複合化することはない； ２． ラインに対する最後から３番目のＣビットまで、
即ち、ＱＷ７の最後から３番目のハーフ・ワードに対す
るＣビットまで、条件（１）に鑑みて、０に強制される
ことによって打ち切りがなされる；そして ３． ＱＷ０以外のカッドワードが第１に受け入れられ
るようにキャッシュ・ラインが回転されると、受け入れ
られた最後のカッドワードと第１のカッドワードとの間
の境界にある命令に対する複合化の解析が実行される。

【００６５】回転されたキャッシュ・ラインの最後のカ
ッドワードと第１のカッドワードとの間での複合化のた
めに、Ｓ２レジスタ７８はバス６０よりロードされた第
１のカッドワードから始めより４個のハーフ・ワードを
受け入れて、最後のカッドワードが受け入れられるまで
それらを残留させ、その該当の時点において、Ｓ２レジ
スタ７８がマルチプレクサ７４を通してＬ２ＬＯレジス
タ７６にゲートされる。

【００６６】コントロール有限状態マシン６６は、通常
の設計のものであって、次のような入力信号に応答す
る。 ＦＩＲＳＴＱＷ：キャッシュ・ラインにおける第１のカ
ッドワードがバス６０上に配置されるときに出されるも
のである； ＬＡＳＴＱＷ：キャッシュ・ラインにおける最後のカッ
ドワードがバス６０上にあるときに出されるものであ
る； ＥＯＬ（エンド・オブ・ライン）：ＱＷ７がバス６０上
にあるときに出されるものである；および ＮＵＭＦＱＷ：バス上を伝送される第１のカッドワード
のナンバ（０ないし７）であって、ＦＩＲＳＴＱＷ ＝
１のときに有効なものである。 キャッシュ・ミスに応答して高レベル蓄積部３６から複
合命令キャッシュ３８にキャッシュ・ライン伝送のコン
トロールをするプロトコルの過程において、これらの信
号はキャッシュ管理ユニット４４（図４）によって生成
される。

【００６７】図６Ｂにおいて、命令複合化ユニットをコ
ントロールする有限状態マシン６６は、次の信号を生成
する。 ＬＤ Ｌ２：Ｌ２ＬＯレジスタおよびＬ２ＨＩレジスタ
にロードすることを意味する信号である； ＬＤ Ｓ１：Ｓ１レジスタにロードすることを意味する
信号である； ＬＤ Ｓ２：Ｓ２レジスタにロードすることを意味する
信号である； ＧＴ Ｓ２ Ｌ２ＬＯ：Ｓ２レジスタの内容をＬ２ＬＯ
レジスタにゲートすることを意味する信号である； ＬＤ ＣＶＲ（０：１５）：Ｃベクトル・レジスタ６４
をロードすることを意味する信号である。この信号の各
ビットによって、対応する４信号レジスタのロードをす
る。即ち、ＬＤ ＣＶＲ（０） ＝ １であるときには、
レジスタ１００がロードされる。また、ＬＤ ＣＶＲ
（１） ＝ １であるときには、レジスタ１０１がロード
される。好適には、図６Ｂで例示されている設計におい
て、２本のＬＤ ＣＶＲラインを同時に出すことができ
る；および ＴＲＵＮＣＡＴＥ：ＱＷ７の第６、第７および第８のハ
ーフ・ワードにおける命令に対するＣビットを０にする
ために活性化される。

【００６８】命令複合化ユニットのタイミング 図８Ａ−８Ｃには、入力されるキャッシュ・ラインにお
ける３個の代表的な回転について、図６Ａ，図６Ｂの命
令複合化ユニットのタイミングが示されている。このユ
ニットは１０周期（ｐｅｒｉｏｄ）のサイクルで動作す
るものである。これらの図においては、バス６０上での
８個の連続的なサイクルにおいて１度に１カッドワード
であるように、８個のカッドワード・ラインが伝送され
る。ライン上での現在のカッドワードはＱＷＮとして指
定される。ここに、Ｎ ＝ ０，１， ・・・， ７であ
る。カッドワードが登録されるときには、それらはＱＷ
ＮＬまたはＱＷＮＨとして指定される。ここに、”Ｌ”
はカッドワードＱＷＮのビット０：６３を意味してお
り、これに対して、”Ｈ”はカッドワードＱＷＮのビッ
ト６４：１２７を意味している。

【００６９】ここで図８Ａを参照して、回転されないキ
ャッシュ・ラインの複合化について説明する。この図８
Ａにおいて、キャッシュ・ラインの８個のカッドワード
は、キャッシュ内での蓄積のために、バス６０上を逐次
に伝送される。伝送する第１のカッドワードの存在は、
信号ＦＩＲＳＴ ＱＷによって表される。この信号は、
ＱＷ０がバス６０上にあるときには、サイクル周期０の
間に出されるものであり、また、ＱＷ１がバス上にある
ときには、周期１の始まりから僅かに過ぎてから下降す
るようにされる。信号ＦＩＲＳＴ ＱＷが有効である間
に、ＦＳＭ６６によってＮＵＭＦＱＷ信号がゲート・イ
ンされる。このＮＵＭＦＱＷ信号によって、９状態サイ
クリング・カウンタが初期化されて、バス上での第１の
カッドワードのナンバを表す状態にされる。図８Ａにお
いて、ＮＵＭＦＱＷは（１０進で）０なる値を有してお
り、カッドワード ＱＷ０がバス上にあることが指示さ
れている。信号ＦＩＲＳＴ ＱＷおよびＮＵＭＦＱＷに
応答して、バス６０からのカッドワードをその到着の順
序でＬ２ＬＯレジスタ７６およびＬ２ＨＩレジスタ７７
にロードさせるようなＬＤ Ｌ２信号が、ＦＳＭ ６６
によって活性化される。

【００７０】第２サイクル周期のおそくに、第３サイク
ル周期におけるＬ２ＬＯレジスタ７６内のＨＩダブル・
ワードをＳ１レジスタ７５にロードさせるようなＬＤ
Ｓ１信号が、ＦＳＭ ６６によって上昇される。その後
で、それぞれの残りのサイクル周期において、ＬＤ Ｓ
１信号が下降するまでの先行のサイクル周期の間に、Ｓ
１レジスタ７５は、Ｌ２ＨＩレジスタ７７にロードされ
ていたハーフ・ワードを受け入れる。第２のサイクル周
期においては、ＦＳＭ ６６はＬＤ Ｓ２信号をもパル
ス化させて、Ｌ２バス６０上で受け入れられている第１
のカッドワードの低位のダブル・ワードを、Ｓ２レジス
タにロードするようにされる。最後のカッドワードがＬ
２バス６０上に配置されているときには、ＦＳＭ ６６
に対するＬＡＳＴＱＷ信号の入力が活性化される。これ
に応答してＦＳＭはＧＴ Ｓ２Ｌ２ＬＯ信号を発生し
て、第１０のサイクル周期において、Ｓ２レジスタの内
容をＬ２ＬＯレジスタ７８にゲート・インする。ライン
の最後のカッドワード（即ち、ＱＷ７）は、ＥＯＬ信号
によってＦＳＭ ６６に対して示される。この信号は、
ＦＳＭに内在するＥＯＬＬＴＨ信号によって表される１
周期にわたり、ＦＳＭ ６６によってラッチされる。次
のＥＯＬＬＴＨ信号のサイクル周期において、ＦＳＭ
６６はＴＲＵＮＣＡＴＥ信号を活性化させ、また、ＬＤ
Ｌ２信号およびＬＤ Ｓ１信号を不活性化させる。

【００７１】従って、回転されないキャッシュ・ライン
については、８個のサイクル周期のシーケンスの各々に
おいて、カッドワードがバス６０上に配置される。１０
個のサイクル周期を全体として規定されるものは、キャ
ッシュ・ラインのカッドワードをラッチして、ライン内
のハーフ・ワード毎のＣビットを発生するシーケンスで
ある。始めのサイクル周期０においては、ＱＷ０がＬ２
バス６０上に配置される。サイクル周期１においては、
ＱＷ０はステージ・ユニット６１内にラッチされる。こ
のとき、その低位のダブル・ワードＱＷ０ＬはＬ２ＬＯ
レジスタ７７内にあり、その高位のダブル・ワードＱＷ
０ＨはＬ２ＨＩレジスタ７６内にあるようにされる。サ
イクル周期２においては、ダブル・ワードＱＷ０ＬはＳ
２レジスタ７８にラッチされて、サイクル周期８まで保
持される。これと同時に、次のカッドワードＱＷ１がレ
ジスタ７６および７７にラッチされ、また、Ｌ２ＨＩレ
ジスタ７６の内容がＳ１レジスタ７５に伝送される。カ
ッドワードをレジスタ７６および７７に入力して、先行
のワードの高位のダブル・ワードをレジスタ７５に伝送
するシーケンスは、サイクル周期３−８にわたって繰り
返される。最後のサイクル周期においては、レジスタ７
８の内容がレジスタ７６に戻るように伝送され、また、
先行のサイクルの高位のダブル・ワードがレジスタ７５
に伝送される。

【００７２】Ｃビットは複合化ユニット６２により発生
され、サイクル周期１−９において、ＣＶＲレジスタ６
４にラッチされる。サイクル周期１においては、レジス
タ７６における４個のハーフ・ワードに対してだけＣビ
ットが発生される。また、サイクル周期２−８において
は、レジスタ７５および７６におけるハーフ・ワードに
対して、Ｃビットの発生およびラッチがなされる。サイ
クル周期９においては、Ｓ１レジスタ７５に対してだけ
Ｃビットが発生される。ＴＲＵＮＣＡＴＥ信号の活性化
により、ＱＷ７Ｈ内の最後の３個のハーフ・ワードに対
するＣビットが０になるように強制される。

【００７３】上述されたシーケンスにおいて発生された
Ｃビットのラッチ操作は、図８ＡにおけるＬＤＣＶＲ信
号およびＮＵＭＦＱＷ信号を参照することによって理解
することができる。ＮＵＭＦＱＷ信号は３ビット信号で
あって、ＦＩＲＳＴ ＱＷ信号が活性である間は有効で
ある。信号のデジット（ｄｉｇｉｔ）によって表されて
いる１０進値は、伝送されている第１のカッドワードの
ナンバに対応するものである。図８Ａにおける回転され
ないラインに対する値は（１０進の）０である。ＦＳＭ
６６においては、ＮＵＭＦＱＷの値を用いて、９個の
状態を備えた状態シーケンスの初期化がなされる。シー
ケンスの第１の状態および第９の状態においては、１個
だけのＬＤＣＶＲ信号が発生される。また、他の７個の
状態においては、２個のＬＤＣＶＲ信号が発生される。
図８Ａにおいて、ＬＤＣＶＲ信号は、１６ビットのＬＤ
ＣＶＲ信号の１６進による表現として与えられる。１６
進のデジットのそれぞれは、ＬＤＣＶＲ信号の４個の連
続的なビットを表している。その第１の１６進のデジッ
トはＬＤＣＶＲのビット０−３を、第２のデジットはビ
ット４−７を、第３のデジットはビット８−１１を、そ
して、第４のデジットはビット１２−１５を表してい
る。ＬＤＣＶＲ信号のビットの各々は、対応のナンバが
付された４ビットのＣＶＲレジスタにロードされてい
る。このために、例えば、ＬＤＣＶＲ０が活性であると
きには４ビットのＣＶＲレジスタ１００にロードされ、
また、ＬＤＣＶＲ１１が活性であるときには４ビットの
ＣＶＲレジスタ１１１にロードされる。図８Ａのサイク
ル周期１において、ＬＤＣＶＲ信号の１６進による表現
は８０００である。これの意味することは、第１の１６
進デジットの値が”１０００”であるということであ
る。このために、４ビットのレジスタ１００に対するロ
ード信号は活性であって、その意味することは、Ｌ２Ｌ
Ｏレジスタ７６におけるハーフ・ワードに対するＣビッ
トがＣＶＲレジスタにラッチされているということであ
る。サイクル周期２において、１６進ナンバの第１のデ
ジットは”６”であり、また、他の全てのデジットは”
０”である。第１のデジットをデコードすることによっ
て、２進ナンバ”０１１０”が与えられる。これに関連
して、４ビットのレジスタ１０１および１０２に対する
ロード信号は活性である。４ビットのレジスタ１０１
は、Ｓ１レジスタ７５（サイクル周期２においてはＱＷ
０Ｈ）内のハーフ・ワードのためにＣＢＯＸ ８０−８
３によって発生されたＣビットを受け入れる。同様にし
て、４ビットのレジスタ１０２には、ＱＷ１Ｌのために
ＣＢＯＸ ８４−８７によって発生されたＣビットがロ
ードされている。図８Ａにおけるシーケンスはサイクル
周期３−８を通して進行して、４ビットのＣＶＲレジス
タの適当なペアにおいて捕獲されているＳ１レジスタ７
５およびＬ２ＬＯレジスタ７６内のカッドワードに対す
る複合化によるＣビットの発生をさせる。サイクル周期
９においては、ＬＤＣＶＲ信号の最後の１６進デジット
の値は”１”であって、”０００１”なる２進値に対応
しており、キャッシュ・ラインに対する最後の４個のＣ
ビットとともに、４ビットのＣＶＲレジスタ１１５にロ
ードされている。

【００７４】図８Ｂに例示されているものは、キャッシ
ュにおけるカッドワードのロード操作およびＣビットの
発生サイクルであり、ここに、キャッシュ・ラインは最
後のカッドワードであるＱＷ７をバス６０上に第１に配
置するように回転している。この場合において、ＥＯＬ
信号はＦＩＲＳＴ ＱＷ信号と共存している。この結果
として、ＥＯＬＬＴＨ信号はＦＳＭ ６６に対して内在
的に発生されて、ＥＯＬ信号を１サイクル周期だけ遅ら
せ、サイクル周期２の間にＴＲＵＮＣＡＴＥ信号が生じ
るということになる。このＴＲＵＮＣＡＴＥ信号によ
り、いずれの命令についても、ＱＷ７Ｈにおける最後の
３個のハーフ・ワードの複合化が妨げられる。後述され
るように、このような複合化は、ＱＷ７Ｈにおける最後
の３個のハーフ・ワードに対するＣビットを０に強制す
ることによって妨げられる。しかしながら、ＱＷ７にお
ける低位のダブル・ワード（即ち、ＱＷ７Ｌ）は、ＱＷ
６Ｈにおける命令との複合化のために（ＱＷ７Ｌが）Ｌ
２ＬＯレジスタ７６に入力されているときには、サイク
ル周期９までＳ２レジスタ７８内に留まることになる。
ＮＵＭＦＱＷの初期値は、ＬＤＣＶＲ信号の発生を回転
するキャッシュ・ラインの順序と同期させている。

【００７５】図８Ｃに例示されているものは、第１のカ
ッドワードがＱＷ０でもＱＷ７でもないときの、回転す
るキャッシュ・ラインを複合化するための１０周期サイ
クルである。

【００７６】図９Ａと図９Ｂ（以後は”図９”）には、
ＣＢＯＸに対する部分的な設計が示されている。ここで
の設計は、カテゴリ１に対する複合化のルールだけが示
されているという点で部分的なものである。カテゴリ１
は最悪の場合のカテゴリであり、ＣＢＯＸの設計の複雑
性に上限があることから、このような複合化は啓蒙的な
ものである。当業者であれば、カテゴリ２−１２に対す
る複合化のルールを実施するための、対応するロジック
を導出することができる。

【００７７】ＣＢＯＸに対する入力はＩ１（０：１１）
であって、命令のペアにおける第１のハーフ・ワードの
第１の１２ビットである。これに従って、このハーフ・
ワードは”命令１”として参照される。図７に関連して
上述されたように、これらのビットに含まれているもの
は、複合化のために考慮されているハーフ・ワードのＯ
Ｐ コードおよびｒ１フィールドである。命令１は２バ
イト命令または４バイト命令のいずれかであることか
ら、第２の命令（Ｉ２）に対して２個の選択をすること
が可能である。命令１が単一のハーフ・ワードであると
きには（ビット０：１ ＝ ”００”）、命令２は、命令
１に続く次のハーフ・ワードからくることになる。これ
は入力Ｉ２１（０：１９）に対応している。上述された
ように、命令２は４バイト命令であることができる。そ
して、この場合においては、命令テキストの第１の２０
ビットが複合化の解析のために必要とされる。ビット
０：１ が、Ｉ１ ＝ ”０１”，”１０”，または”１
１”のものであるときには、命令２は入力Ｉ２２（０：
１９）からくることになる。これらは命令１に続く第２
のハーフ・ワードにおける第１の２０ビットである。

【００７８】命令１における命令の長さが一旦決定され
ると、命令１および命令２は必要に応じてデコード・ブ
ロック（ＤＥＣ）によってデコードされる。これに関連
して、前記のデコード・ブロックは、命令のＯＰ コー
ドを単にデコードするだけであって、該ＯＰ コードが
デコード・ブロックによって採用されたある所定のＯＰ
コードのパターンに対応しているときにのみ、活性の出
力を生成するものである。これと同時に、命令１におけ
る第１のオペランドが、命令２における潜在的なオペラ
ンドおよびアドレス・レジスタ・フィールドと比較され
て、データまたはアドレス発生のインタロックが存在す
るかどうかを決定するようにされる。依存性の指示は、
上記のように与えられた複合化ルールを実施する態様で
デコードされるＯＰ コードと組み合わされている。図
９のロジック（”カテゴリ１”ロジックと呼ばれる）に
よって発生される信号はＣＭＰ Ｃ１なる信号であっ
て、命令１がカテゴリ１におけるものであり、命令２と
ともに複合化可能であるときに出されるものである。こ
の信号が組み合わされるものは、カテゴリ２から１７ま
での中にある、命令１に対応する信号ＣＭＰ Ｃ２から
ＣＭＰ Ｃ１７までである。その最終的な結果としての
Ｃビット出力は、命令１が命令２と複合化するときに出
されるものである。

【００７９】ここで図９に戻って、”Ｉ１”としての命
令１および”Ｉ２”としての命令２を参照すると、Ｉ１
における第１の１２ビットが入力Ａ５で受け入れられ
る。Ｉ１におけるビット０：１は、これらのビットのい
ずれかがセットされたときにその出力が活性化するよう
な、ＯＲゲート２００の入力に供給される。セットされ
ているいずれのビットでも、Ｉ１には２バイト以上含ま
れていることを意味している。ＯＲゲート２００の不活
性出力は、Ｉ１が２バイト命令であることを意味してい
る。ＯＲゲート２００の出力によってマルチプレクサ２
０１がコントロールされる。ＯＲゲート２００の出力が
不活性であるときには、入力Ａ３がマルチプレクサ２０
１によって出力される。Ａ３における入力は、Ｉ１にた
だちに追従するハーフ・ワードからのビット０：１９を
構成するＩ２１入力である。そうではなくて、ＯＲゲー
ト２００の出力が活性化しているときには、Ａ４におけ
る入力がマルチプレクサ２０１によって選択される。例
示されているように、Ａ４における入力はＩ２２であっ
て、Ｉ１の後の第２のハーフ・ワードの第１の２０ビッ
ト（０：１９）を構成している。Ｉ１のＯＰコード部分
（ビット０：７）は、３個のデコーダ２１０ａ、２１０
ｂおよび２１０ｃによってデコードされる。これらのデ
コーダの全てはカテゴリ１の命令をデコードするもので
ある。更に、デコーダ２１０ｂはＡＲ命令またはＡＬＲ
命令をデコードするものであり、また、デコーダ２１０
ｃはＳＲ命令またはＳＬＲ命令をデコードするものであ
る。

【００８０】マルチプレクサ２０１によって選択された
ハーフ・ワードのＯＰ コードは、デコード・ブロック
２１２ａおよび２１２ｂのバンクに供給される。ＯＰ
コードがブロックの一方のデコード条件を満たすときに
は、そのデコード・ブロックが活性化される。デコード
されるブロックの条件はテーブル１でリストにされてい
る。例えば、Ｉ２が有するＯＰ コードがブランチ・オ
ン・カウント（ｂｒａｎｃｈ ｏｎ ｃｏｕｎｔ）として
デコードされるときには、Ｉ ＝ ＢＣＴＲとして指示さ
れるデコーダがその出力を活性化することになる。 テーブル１ Ｉ ＝ Ｃ１ 命令はカテゴリ１ Ｉ ＝ ＡＸＲ 命令はＡＲ，またはＡＬＲ Ｉ ＝ ＳＸＲ 命令はＳＲ，またはＳＬＲ Ｉ ＝ ＬＸＲ 命令はＬＰＲ，またはＬＮＲ Ｉ ＝ Ｃ２ 命令はカテゴリ２ Ｉ ＝ ＢＣＴ 命令はカテゴリＢＣＴ Ｉ ＝ ＢＣＴＲ 命令はカテゴリＢＣＴＲ Ｉ ＝ ＢＡＸＲ 命令はカテゴリＢＡＳＲ Ｉ ＝ ＢＡＸ 命令はカテゴリＢＡＳ Ｉ ＝ Ｃ６ 命令はカテゴリ６ Ｉ ＝ Ｃ７ 命令はカテゴリ７ Ｉ ＝ Ｃ８ 命令はカテゴリ８ Ｉ ＝ Ｃ９ 命令はカテゴリ９ Ｉ ＝ Ｃ１０ 命令はカテゴリ１０ Ｉ ＝ Ｃ１１ 命令はカテゴリ１１ Ｉ ＝ Ｃ１２ 命令はカテゴリ１２ Ｉ ＝ Ｃ１３ 命令はカテゴリ１３ Ｉ ＝ Ｃ１４ 命令はカテゴリ１４ Ｉ ＝ Ｃ１５ 命令はカテゴリ１５ Ｉ ＝ Ｃ１６ 命令はカテゴリ１６ Ｉ ＝ Ｃ１７ 命令はカテゴリ１７

【００８１】Ｉ１およびＩ２に対するレジスタ・フィー
ルドの比較は、比較（ＣＭＰ）ブロック２１４−２１７
によって実行される。これらの比較は、インタロックを
構成する可能性がある依存性を識別することを目的とす
るものではない。これらのブロックの各々においては、
Ｉ１のビット８：１１において識別されたレジスタｒ１
と、Ｉ２のレジスタ・フィールド位置での内容との比較
がなされる。比較された値が等しくないときには、ＣＭ
Ｐ ブロックの出力が活性になる。これに対して、等し
いときにはその出力が不活性になる。これに関連して、
Ｉ２のビット８：１１はレジスタｒ３に対応し、ビット
１２：１５はレジスタｒ４に対応し、そして、ビット１
６：１９はレジスタｒ４に対応している。比較ブロック
２１７においては、比較レジスタｒ１に対して、Ｉ２の
ｒ４レジスタ・フィールドにおける第１の３ビットだけ
が付与される。この比較は、Ｉ１とＢＸＨ命令またはＢ
ＸＬＥ命令との間での実行の依存性を検出するために用
いられる。ここで、ビット１２：１５によって偶数レジ
スタの識別がなされるけれども、命令で用意されること
は奇数ナンバをもつ隣接のレジスタと比較をすることで
ある。この場合において、Ｉ１のビット８：１０とＩ２
のビット１２：１４との等価性は、レジスタｒ１と、Ｉ
２のｒ４フィールドにおいて指定される奇数レジスタま
たは偶数レジスタのいずれかとの等価性を意味すること
になる。勿論、これによって実行のインタロックが指示
される。

【００８２】図９において、ＯＲゲート２５１を含むま
での残りのロジックは、レジスタ・フィールドの比較を
ＯＰ コードの指示と組み合わせて、Ｉ１命令およびＩ
２命令が複合化できるかどうかを決定するために設けら
れている。複合化できるときには、ＯＲゲート２５１の
出力が生じて、Ｉ１として識別されたハーフ・ワードに
対するＣビットの活性化がもたらされる。

【００８３】上記で与えられている複合化のルールを参
照しながら、図９におけるロジックの残りについて説明
する。第１のルールにおいては、２個の例外を除いて、
カテゴリ１の命令は別のカテゴリ１の命令との複合化が
可能である。その第１の例外は、ｒ１がｒ３およびｒ４
の双方に等しいときのことである。この条件はＯＲゲー
ト２２０においてテストされて、比較ブロック２１４お
よび２１５に接続される。ＯＲゲート２２０の出力は、
デコーダ２１０ａおよび Ｉ ＝ Ｃ１ をデコードするデ
コーダ・バンク２１２内のデコーダの出力とともに、Ａ
ＮＤゲート２２１に加えられる。条件での例外に合致し
ないときには、ＡＮＤゲート２２１の出力が生じて、２
個のカテゴリにおける各１個の命令を複合化すること
（ｔｈｅｃｏｍｐｏｕｎｄｉｎｇ ｏｆ ｔｗｏ ｃａｔ
ｅｇｏｒｙ ｏｎｅ ｉｎｓｔｒｕｃｔｉｏｎｓ）に対す
る第１の例外は適用されないことを指示するようにされ
る。上記のようなリストにされた第２の例外が生じるの
は、Ｉ１のＯＰコードによりＡＲ命令、ＳＲ命令、ＡＬ
Ｒ命令またはＳＬＲ命令が識別され、Ｉ２のＯＰコード
によりＬＰＲ命令またはＬＮＲ命令が識別され、そし
て、ｒ１ ＝ ｒ４が成り立つときである。この命令に対
するＩ１のＯＰコードはＯＲゲート２２２によってテス
トされ、また、Ｉ１およびＩ２のＯＰコードに対する例
外の生起はＡＮＤゲート２２３でテストされる。このた
めに、ＡＮＤゲート２２３の出力が生じたときには、Ｉ
１およびＩ２に対するＯＰコードによって、それぞれの
例外のクラスにおける命令が指示される。ＡＮＤゲート
２２３の出力は、ＡＮＤゲート２２４において、比較ブ
ロック２１５の出力と組み合わされる。ｒ１＝ｒ４であ
るときには、このブロックの出力は不活性であるが、こ
れによりＡＮＤゲート２２４の出力が不活性に維持され
る。比較ブロック２１５が活性であってレジスタの不等
性を指示しているときには、ＡＮＤゲート２２４の出力
が活性になって、例外の条件が合致しなかったことを指
示することになる。ＡＮＤゲート２２１および２２４の
出力は、ＯＲゲート（２２５）を通って、ＯＲゲート２
５２に向けて送出される。

【００８４】ＡＮＤゲート２２７においては、複合化ル
ールにおけるルール２に従うテストがなされる。このた
めに、Ｉ１のＯＰ コードがカテゴリ１にあり、Ｉ２の
ＯＰ コードがカテゴリ２にあり、そして、ｒ１がｒ３
に等しくないときには、該ゲートが活性にされる。

【００８５】ＯＲゲート２３３には２個の例外を有する
ルール３が適用される。これに関連して、Ｉ２のＯＰ
コードがＢＣＴＲにデコードされるときには、アドレス
発生の依存性が明瞭にされねばならない。このＢＣＴＲ
命令に対してこのような依存性が生じるのは、ｒ１ ＝
ｒ４ のときである。この例外はＡＮＤゲート２３１に
よって評価される。Ｉ１がカテゴリ１の命令であり、ま
た、Ｉ２がＢＣＴ命令であるときには、アドレス発生の
依存性に対するチェックがＡＮＤゲート２３０によって
なされる。Ｉ２がＢＣＴ命令であるときにアドレス発生
の依存性が生じるのは、ｒ１ ＝ ｒ４のとき、または、
ｒ１ ＝ ｒ５のときである。この依存性を検出するため
に、ＡＮＤゲート２３０は比較ブロック２１５および２
１６からの入力を受け入れる。複合化のルール３の最後
の例外の生成は、ＡＮＤゲート２２９によって検出され
る。この例外が生じるのは、Ｉ２がＢＸＨ命令またはＢ
ＸＬＥ命令であるときである。この場合において、アド
レス発生の依存性が生じるのは、ｒ１ ＝ ｒ５のときで
あり、また、実行の依存性が生じるのは、ｒ１＝ ｒ３
のとき、ｒ１ ＝ ｒ４のとき、または、ｒ１がｒ４フィ
ールドにおける奇数レジスタまたは偶数レジスタに等し
いときである。かくして、Ｉ１がカテゴリ１の命令であ
り、Ｉ２がカテゴリ３の命令であり、そして、ルール３
に対する例外が生じないときには、ＯＲゲート２３３の
出力が活性になる。

【００８６】カテゴリ１および４の命令は複合化されな
い。Ｉ１がカテゴリ１の命令であり、Ｉ２がカテゴリ４
の命令であるときには、ＯＲゲート２５２の出力は不活
性に留まる。

【００８７】ルール５はＯＲゲート２３９によって実施
されるが、このルール５に対する２個の例外のテスト
は、それぞれに、ＡＮＤゲート２３６および２３７によ
ってなされる。

【００８８】ルール６、７、８および９は、それぞれ
に、ＡＮＤゲート２４１、２４２、２４５および２４６
によってなされる。

【００８９】ルール１０およびルール１４−１７に対す
る例外のテストは、ＡＮＤゲート２４７、２４８、２４
９、２５０および２５１によってなされる。ルール１１
−１３に対する例外は存在しない。ＯＲゲート２５３で
受け入れるものは、ＡＮＤゲート２４７−２５０および
２５１の出力、および、カテゴリ１１−１３に対するデ
コーダ２１０ａからの出力である。ＯＲゲート２５３の
出力はＡＮＤゲート２５４においてデコーダ２１０ａの
出力と組み合わされて、ルール１０−１７に従う複合化
のためのテストをするようにされる。ＡＮＤゲート２５
４の出力はＯＲゲート２５２に加えられる。

【００９０】ＯＲゲート２５２においては、カテゴリ１
のルールに従うＩ１およびＩ２のテストの結果が収集さ
れる。ＯＲゲート２５２の出力と組み合わされるものは
ＣＢＯＸ ロジックの出力群である。このＣＢＯＸロジ
ック群はＩ１がカテゴリ２−１７のいずれか一つにある
場合に対する、適切なルールのカテゴリ化を適用する。
全てのカテゴリのルールについてのロジックの出力ＣＭ
Ｐ-Ｃ１〜Ｃ１７は、ＯＲゲート２５６、２５７及びＯ
Ｒゲート２５８において収集される。そしてその出力が
Ｂ１（２５９）において、Ｉ１として識別されたハーフ
・ワードに対するＣビットを生成する。

【００９１】打ち切り（Ｔｒｕｎｃａｔｉｏｎ） ここで図６Ａ、図６Ｂ、図８Ａおよび図８Ｂを参照しな
がら、ＱＷ７における最後の３個のハーフ・ワードに対
する複合化の打ち切りについて説明する。図６Ａにおい
て、打ち切り構成部９０、９１および９２は、ＣＢＯＸ
８１、８２および８３によりレジスタＳ１内の最後の３
個のハーフ・ワードに対して生成されたＣビットの受け
入れをする。これらの要素の各々はＡＮＤゲート回路で
あって、非反転のＣビットおよび反転検知されるＴＲＵ
ＮＣＡＴＥ信号の受け入れをする。このＴＲＵＮＣＡＴ
Ｅ信号が不活性であるときには、ＣＢＯＸのＣ出力が、
それぞれに、ＡＮＤゲート９０、９１および９２を通さ
れる。ＴＲＵＮＣＡＴＥ信号（図８Ａ−８Ｂを参照）の
活性化が生じるのは、ビット６４−１２７を含むＱＷ７
の最後のダブル・ワードがＳ１レジスタ７５内に存在す
るときである。この点において、Ｓ１レジスタ内の最後
のハーフ・ワードと、Ｌ２ＬＯレジスタ７６内の第１ま
たは第２のハーフ・ワードとの複合化を決定すること
が、ＣＢＯＸ８３によって試行される。しかしながら、
ＴＲＵＮＣＡＴＥ信号の活性化したものは、ＡＮＤゲー
トに対する入力において反転され、当該ゲートの出力が
不活性にされて、ＣＢＯＸ ８３のＩ１入力におけるハ
ーフ・ワードに対するＣビットを０に強制するようにさ
れる。ＷＱ７の最後のもののすぐ前の（ｎｅｘｔ−ｔｏ
−ｌａｓｔ）ハーフ・ワードおよび最後のハーフ・ワー
ドは、それぞれに、ＡＮＤゲート９１および９０によっ
て、同じ態様で打ち切られる。

【００９２】スカラー化可能な複合化命令セット・マシ
ン・アーキテクチュア 図１０を参照すると、オブジェクト・コードによるコン
ピュータ命令の並列的な処理をするための、この発明に
おける複合化タグを用いてなるコンピュータ・システム
の構成のし方について詳細な例示がなされている。図１
０において用いられている命令複合化ユニット４２０
は、各命令に対して１ビットのタグを発生させるよう
な、図６において説明されたタイプのものであると仮定
される。これらのタグは、命令のいずれのペアが並列に
処理できるかを識別するために用いられる。これらの命
令およびそれらのタグは、複合命令キャッシュ４１２に
加えられて、蓄積される。フェッチ／発行ユニット４６
０は、必要に応じて、命令およびそれらのタグをキャッ
シュ４１２からフェッチして、複数個の機能的な命令処
理ユニット４６１、４６２、４６３および４６４の１個
または複数個の適当なものにより、それらの処理のため
の整列をする。このフェッチ／発行ユニット４６０は、
フェッチされた命令のタグおよびＯＰ コード・フィー
ルドの検査をする。２個の連続した命令が並列的に処理
可能であることがタグによって指示されたときには、フ
ェッチ／発行ユニット４６０は、それらの命令のＯＰ
コードによって定まるように、それらの命令を機能的ユ
ニット４６１−４６４の適当なものに割り当てる。そし
て、それらの命令は、選択された機能的ユニットによっ
て並列的に処理される。ある特定の命令が単一で（非並
列的な態様で）処理されるべきであることがタグによっ
て指示されたときには、フェッチ／発行ユニット４６０
は、そのＯＰ コードによって定まるように該当の命令
をある特定の機能的ユニットに割り当てる。そして、前
記の命令はそれ自体での処理または実行がなされる。

【００９３】第１の機能的ユニット４６１は、ブランチ
・タイプの命令を処理するためのブランチ命令処理ユニ
ットである。第２の機能的ユニット４６２は、３入力の
アドレス発生用の演算論理ユニット（ＡＬＵ）であっ
て、蓄積部との間でオペランドを伝送する命令のための
アドレスを計算するために用いられる。第３の機能的ユ
ニット４６３は、汎用の演算論理ユニット（ＡＬＵ）で
あって、数学的および論理的なタイプの（演算）動作を
実行するために用いられる。この発明の例における第４
の機能的ユニット４６４は、先に参照されている、とも
に出願されたＵＳ Ａｐｐｌｉｃａｔｉｏｎ Ｓｅｒｉａ
ｌ Ｎｏ． ０７／５０４，９１０ において説明された
タイプの、データ依存性崩壊用のＡＬＵである。この依
存性崩壊用のＡＬＵ４６４は、単一のマシン・サイクル
において２個の演算／論理動作を実行することができる
３入力のＡＬＵである。

【００９４】また、図１０におけるコンピュータ・シス
テムの実施例には、幾つかのマシン・レベルの命令を実
行するときに用いられる汎用レジスタ４６５のセットも
含まれている。これらの汎用レジスタ４６５は、代表的
には、データ・オペランドおよびアドレス・オペランド
を一時的に蓄積するために用いられたり、または、カウ
ンタとしてもしくは他のデータ処理の目的を果たすもの
として用いられたりする。代表的なコンピュータ・シス
テムにおいては、１６個のこのような汎用レジスタが設
けられている。この実施例において、汎用レジスタ４６
５としては、２個またはそれよりも多くのレジスタを同
時にアクセスできるような、マルチポート・タイプのも
のが想定されている。

【００９５】図１０におけるコンピュータ・システムの
実施例には、更に、高レベルの蓄積ユニット（図示され
ない）から取得したデータ・オペランドを蓄積するため
の、高速のデータ・キャッシュ蓄積機構４６６が含まれ
ている。キャッシュ４６６内のデータも高レベルの蓄積
ユニットに戻るように伝送されることができる。キャッ
シュ管理ユニットは、コントロール・ユニット４６０か
らの命令アドレスを受け入れて、アドレスされた命令お
よびそのタグを該ユニットに移動させるか、または、ミ
スの検出をして、キャッシュ・ラインをキャッシュに移
動させることを開始する。

【００９６】タグが随伴している複合化された命令をキ
ャッシュ４６６に蓄積するための特定のモードは、任意
になされる設計的な事項である。多くの相互に参照され
た出願においては、複合化された命令のストリーム中に
タグが挿入されていて、各々のタグ・ビットはそれが発
生されたハーフ・ワードに対して付加されている。例示
の目的のために、タグ・ビットを生成し、蓄積しておい
て、キャッシュ・ラインとともに用いるための技術が、
図１１に示されている。この図１１で示されているよう
に、命令は６バイト、４バイトまたは２バイトを占有す
ることができる。この発明における例のために、複合化
のルールが適用されるのは、２バイト長または４バイト
長の命令だけにされている。６バイト長の命令は複合化
されていない。しかしながら、タグは、キャッシュ・ラ
インにおけるハーフ・ワード毎に発生される。図１１で
例示されているように、タグ・ビットは好適にはＣベク
トルにアセンブルされるものであり、また、ここでのＣ
ビットは複合化されたキャッシュ・ラインから分離して
いる。この図１１において、カッドワードＱＷＩおよび
ＱＷＩ＋１を含むキャッシュ・ラインの一部は３９０で
指示されており、また、随伴のタグはＣベクトルの形式
で示されている。当業者にとっては明白であるように、
図６ＢのＣＶＲ ６４に登録されたＣビットの並列的な
抽出によって前記のＣベクトルを形成することができ
る。図１１で例示されているようにベクトル化された複
合化ビットについては、それらをキャッシュに蓄積させ
るための多くのやり方がある。図１２Ａおよび図１２Ｂ
には、２個のこのようなやり方が例示されている。図１
２Ａおよび図１２Ｂの双方においては、図６Ａのバス６
０に適合したカッドワード幅のバスに対して、命令複合
化ユニットとタグに対する複合命令キャッシュとの間に
特別のラインが付加されたものとされている。更に、先
に説明された例との関係を保持しながら、キャッシュ・
ラインは８カッドワード長のものであって、命令複合化
ユニットはキャッシュ・ラインにおける２バイトのテキ
スト毎に１個の複合化ビットを発生するものとされてい
る。かくして、複合キャッシュ・ライン毎に６４個の複
合化ビットが発生される。これらのビットはキャッシュ
・アーキテクチュア内で適合されて、該複合化ビットが
それらのそれぞれのハーフ・ワードと関連するようにさ
れねばならない。

【００９７】図１２Ａにおいて例示されているように、
関連したキャッシュ・ラインについてのキャッシュ複合
化ビットに対する最も簡単な実施によって認められるこ
とは、キャッシュと命令フェッチ／発行ユニットとの間
のプロセッサの内部的なワード・サイズ増大するという
ことである。これに包含されることは、複合化ビットが
カッドワードに付加されるか、または、ハーフ・ワード
毎に命令ストリームに対して挿入されるということであ
る。図１２Ａにおいて例示されているものは、８個の蓄
積位置に組成されたキャッシュ・ラインである。複合化
することなしで、それぞれの位置は８バイト幅である。
８個の位置について、１６ビットのキャッシュ・ライン
が蓄積されている。ハーフ・ワード毎に１個の複合化タ
グおよびツー・ウエイの複合化について、命令テキスト
のハーフ・ワード毎に最小でも特別な１ビットの蓄積が
必要とされる。このために、１６バイト毎に８個の複合
化ビット位置が必要とされる。これに包含されること
は、キャッシュ・ワードのサイズが１２８ビットから１
３６ビットに伸長されねばならないということである。
図１２Ａに例示されているものは、ツー・ウエイの複合
化およびカッドワード幅のキャッシュ・バスのためのキ
ャッシュ構成である。キャッシュ・バスおよび内部的な
ワード・サイズは１３６ビットに伸長される。このスキ
ームの欠点は、例えば、より大きいワードに対するエラ
ー訂正のような、新規なメモりの設計が必要とされるこ
とである。

【００９８】図１２Ｂに例示されている第２のアプロー
チで用いられているタグ・キャッシュは、命令キャッシ
ュからは分離されているけれども、これと並列に動作す
るようにされている。この構成に含まれたタグは、命令
テキストからは切り離されている。しかしながら、図１
２Ａについてのように、タグをそれぞれの命令に随伴さ
せるという要求ののために、キャッシュと命令フェッチ
／発行ユニットとの間のバスを伸長させることが必要に
なる。この場合においては、内部的なキャッシュ・ワー
ドのサイズは変更されないけれども、キャッシュと命令
フェッチ／発行ユニットとの間のバスのサイズについて
は、タグ・キャッシュの並列的な動作に適合するように
増大させねばならない。図１２Ｂの設計はハードウエア
化させることができる。代替的に、分離したタグ・キャ
ッシュ管理ユニットを設けることができる。

【００９９】ＳＣＩＳＭ動作の例 図１３には、図１０におけるコンピュータ・システムに
よる処理が可能な複合化された命令シーケンス５００が
例示されている。この図１３における例は、次のような
シーケンスによる次のような命令からなるものである。
即ち、ロード（Ｌｏａｄ）、加算（Ａｄｄ）、比較（Ｃ
ｏｍｐａｒｅ）、条件付きブランチ（Ｂｒａｎｃｈ ｏ
ｎ Ｃｏｎｄｉｔｉｏｎ）、および、蓄積（Ｓｔｏｒ
ｅ）なる命令からなるものである。これらは、それぞれ
に、命令Ｉ１−Ｉ５として識別される。これらの命令に
対するタグは、それぞれに、０，１，０，１および０で
ある。これらのタグは、命令５００に随伴するＣベクト
ル５０２内で配列されている。図１０において示されて
いるマシンの構成のために、ロード命令はそれ自体によ
る単独の態様をもって処理される。加算命令および比較
命令は複合化命令として扱われるものであって、互いに
並列に処理される。ブランチ命令および蓄積命令も複合
化命令として扱われるものであって、これらも互いに並
列に処理される。これらの命令が命令フェッチ／発行ユ
ニットに与えられたときには、Ｃベクトル５０２がそれ
らに随伴する。

【０１００】図１４のテーブルには、図１３における命
令の各々に対する情報が要約されている。図１４のＲ／
Ｍコラムには、各命令における第１フィールドの内容が
示されている。上述されたように、このフィールドは、
代表的には、第１オペランドを含む汎用レジスタのある
特定の一つを識別するために用いられる。例外的な場合
は、条件付きブランチ命令の場合であって、ここでのＲ
／Ｍフィールドには条件コード・マスクが含まれてい
る。図１４のＲ／Ｘコラムは、第２オペランド・レジス
タを識別する２バイト命令におけるフィールドの内容を
指示するものであり、また、４バイトの命令においては
アドレス・インデックス値を含んでいるレジスタを識別
するものである。図１４のＢコラムは、ベース・レジス
タを識別する４バイトの命令におけるレジスタ・フィー
ルドの内容を指示するものである。システム／３７０の
命令については通常であるように、Ｂコラムにおける０
によって指示されることは、Ｂフィールドが存在しない
こと、または、Ｂフィールドにおける対応のアドレス成
分が存在しないことである。図１４のＤフィールドは、
アドレス発生の目的で用いられるときに、アドレス変移
（ｄｉｓｐｌａｃｅｍｅｎｔ）値を含むような各命令に
おける更に別のフィールドの内容を指示するものであ
る。このＤコラムにおける０が指示できるものも、考え
られている特定の命令における対応のフィールドが存在
しないこと、または、代替的に、０なるアドレス変移値
である。

【０１０１】ここで、図１３におけるロード命令の処理
について考えると、このロード命令に対するタグからフ
ェッチ／発行コントロール・ユニット４６０で決定され
ることは、該ロード命令がそれ自体によって単独な態様
で処理されるべきであるということである。このロード
命令によって処理されるべき動作（ａｃｔｉｏｎ）は、
蓄積部（この場合には、データ・キャッシュ４６６）か
らオペランドをフェッチして、このようなオペランドを
Ｒ２汎用レジスタに配置することである。このオペラン
ドがフェッチされるべき蓄積アドレスは、レジスタＸ内
のインデックス値、レジスタＢ内のベース値、および、
変移値を一緒に加算することによって決定される。この
アドレス発生操作は、フェッチ／発行コントロール・ユ
ニット４６０によって、アドレス発生用ＡＬＵ４６２に
割り当てられる。この場合にＡＬＵ４６２において一緒
に加算されるものは、レジスタＸ内のアドレス・インデ
ックス値（この例においては０なる値）、汎用レジスタ
Ｒ７内に含まれているベース・アドレス値、および、命
令自体に含まれている変移アドレス値（この例において
は０なる値）である。ＡＬＵ４６２の出力に現れる計算
された結果としての蓄積アドレスは、所望のオペランド
をアクセスするために、データ・キャッシュ４６６のア
ドレス入力に加えられる。このアクセスされたオペラン
ドが、レジスタ・セット４６５におけるＲ２汎用レジス
タにロードされる。

【０１０２】ここで加算命令および比較命令について考
えると、これらの命令およびそれらのタグは、フェッチ
／発行コントロール・ユニット４６０によってフェッチ
される。これら２個の命令に対するタグが、コントロー
ル・ユニット４６０により検査されて、それらが並列に
実行できるかどうかの注意がなされる。図１４から認め
られるように、Ｒ３の比較ができるのに先だって加算が
完了していなければならないことから、比較命令が加算
命令に対してデータの依存性があることは明白である。
しかしながら、この依存性はデータ依存性崩壊用ＡＬＵ
４６４によって扱うことができる。その結果として、こ
れら２個の命令は、図１１の構成において並列に処理す
ることができる。特に、コントロール・ユニット４６０
によって、加算命令の処理はＡＬＵ ４６３に割り当て
られ、また、比較命令の処理は依存性崩壊用ＡＬＵ ４
６４に割り当てられる。

【０１０３】ＡＬＵ ４６３においては、Ｒ２汎用レジ
スタの内容とＲ３汎用レジスタの内容とが加算されて、
この加算の結果がＲ３汎用レジスタに戻るように配置さ
れる。これと同時に、依存性崩壊用ＡＬＵ ４６４によ
って次のような数学的操作がなされる。 Ｒ３ ＋ Ｒ２ − Ｒ４

【０１０４】この操作の結果に対する条件コードは、ブ
ランチ・ユニット４６１に配置された条件コード・レジ
スタに伝送される。実際には、ＡＬＵ ４６４におい
て、Ｒ３ ＋ Ｒ２なる和の計算を行い、これに次いでこ
の和をＲ４と比較してその条件コードを決定することか
ら、データの依存性が崩壊する。この態様においては、
ＡＬＵ ４６４は、加算命令を実行するＡＬＵ ４６３か
らの結果を待つ必要はない。この特別な場合において、
ＡＬＵ ４６４によって計算されて、ＡＬＵ ４６４の出
力に現れる数字的な結果は、汎用レジスタ４６５には供
給されない。この場合においては、ＡＬＵ ４６４には
条件コードがセットされるだけである。

【０１０５】ここで、図１３に示されているブランチ命
令および蓄積命令の処理操作について考えると、これら
の命令およびそれらのタグが、フェッチ／発行コントロ
ール・ユニット４６０によって複合命令キャッシュ４１
２からフェッチされる。コントロール・ユニット４６０
により、これらの命令に対するタグから、これらの命令
が互いに並列に処理できることが決定される。このコン
トロール・ユニット４６０により、更に、２個の命令の
ＯＰ コードから、ブランチ命令がブランチ・ユニット
４６１によって処理されるべきであること、および、蓄
積命令がアドレス発生ＡＬＵ ４６２によって処理され
るべきであることが決定される。この決定に従って、ブ
ランチ命令のマスク・フィールドＭおよび変移フィール
ドＤがブランチ・ユニット４６１に対して加えられる。
これと同様にして、このブランチ命令に対するレジスタ
Ｘ内のアドレス・インデックス値、および、レジスタＢ
内のアドレス・ベース値が汎用レジスタ４６５から取得
されて、ブランチ・ユニット６４１に加えられる。この
例において、Ｘ値は０であり、また、ベース値はＲ７汎
用レジスタから得られる。変移値Ｄは１６進の２０であ
り、これに対して、マスク・フィールドＭの有するマス
ク位置の値は８である。

【０１０６】ブランチ・ユニット６４１は潜在的なブラ
ンチ・アドレス（０ ＋ Ｒ７ ＋２０）の計算を開始
し、これと同時に、先行の比較命令から得られた条件コ
ードと条件コード・マスクＭとの比較をする。条件コー
ド値がマスク・コード値に等しいときには、必要なブラ
ンチ条件が合致し、その結果として、ブランチ・ユニッ
ト６４１で計算されたブランチ・アドレスがコントロー
ル・ユニット４６０内の命令カウンタにロードされる。
この命令カウンタは、複合命令キャッシュ４１２からの
命令のフェッチ操作をコントロールするものである。こ
れに対して、条件が合致しないときには（即ち、先行の
命令によってセットされた条件コードの値が８ではない
ときには）、ブランチが生じることはなく、ブランチ・
アドレスがコントロール・ユニット４６０内の命令カウ
ンタに加えられることはない。

【０１０７】ブランチ・ユニット６４１がブランチ命令
に対するその処理を実行するのにビジーであるのと同時
に、アドレス発生ＡＬＵ ４６２は蓄積命令に対するア
ドレス計算（０ ＋ Ｒ７ ＋ ０）をするためにビジーで
ある。ＡＬＵ ４６２によって計算されたアドレスはデ
ータ・キャッシュ４６６に加えられる。ブランチ・ユニ
ット６４１によるブランチが生じないときには、蓄積命
令が操作されて、Ｒ３汎用レジスタ内のオペランドを、
ＡＬＵ ４６２によって計算されたアドレスでデータ・
キャッシュ４６６に蓄積するようにされる。これに対し
て、ブランチ条件が合致してブランチが生じたときに
は、Ｒ３汎用レジスタの内容がデータ・キャッシュ４６
６に蓄積されることはない。

【０１０８】図１３について前述された命令シーケンス
は単なる例として意図されたものである。図１２Ａ、図
１２Ｂにおけるコンピュータ・システムの実施例は、等
しく、種々の他の命令シーケンスを処理することができ
る。しかしながら、図１３の例で明示されていること
は、命令のいずれのペアが互いに並列に処理可能である
かを決定する際に複合命令の情報を用いることである。

【０１０９】産業的な適用についての考察 上述された検討においては、並列的な実行のための複合
化命令に対するハードウエアによる実施がもたらされ
る。ここで明言されることは、この解決策はそれが具体
化されるマシンのサイクル・タイムと妥協するものでは
ないということである。図１２Ａ−１４の例で示されて
いるように、多くの機能的ユニットのコントロールをむ
しろ簡単に支持することができる。図６Ａ−１１に示さ
れているように、命令複合化ユニット、キャッシュ構
成、および、結果としての命令処理アーキテクチュア
は、いずれも容易に実施することができる。

【０１１０】この複合命令キャッシュ・アーキテクチュ
アにより、この発明の産業的な適用において多くの個別
の利点がもたらされる。第１に、ソフトウエアによる複
合化の機能に対する必要性が除去されて、現存の命令の
オブジェクト・コードの形式を修正することなく、この
発明を現存の命令に適用することが許容され、また、将
来のコードに適合できるようにされており、これによっ
てコンパイラまたはアセンブラに対する修正が回避され
る。次に、複合化命令の蓄積のために必要とされるオー
バヘッドが、複合命令キャッシュに限定される。メモり
の階層構造においてキャッシュの上位にあるどのような
蓄積手段にもオーバヘッドが押し付けられることはな
い。半導体メモり（メイン・メモり）、ダイレクト・ア
クセス・デバイス式の蓄積部、または、他の部位につい
ても同様である。更に、逐次的ではない操作に対する実
行能力に不利益が生じる唯一の時点は、該操作のために
必要とされる目標の命令がキャッシュ内に存在しないと
きだけである。ブランチの場合においては、このような
ことが生じる可能性は、キャッシュのミス比率に直接関
連している。十分なサイズの複合命令キャッシュにとっ
て完全に可能性のあることは、複合命令についての完全
なプログラム・ループを包含して、ブランチの不利益を
無視できるようにすることである。このアーキテクチュ
アの別の利点は、複合命令ストリームに対する書き込み
のトラップ操作を行い、書き込みがなされるキャッシュ
・ラインを無効にし、メモりの階層構造における上位レ
ベルからの更新されたラインを要求し、そして、該ライ
ンの再複合化をすることにより、簡単に取り扱われるべ
き自己修正コードについての可能性である。最後に、提
案されたアーキテクチュアによっては、ある特定のレベ
ルの複合化（および、そのための並列化）を達成するた
めに実行されねばならない解析の量および時間に変化が
なかったとしても、その解析が実行されるのはキャッシ
ュ・ミスが生じた時だけであって、規定としてなされる
ことは余りない。どのような設計者であっても、ミス比
率の高い命令キャッシュを高い実行能力のコンピュータ
に意図的に組み込むことはないだろう。この複合化の解
析により、実行される解析の程度にだいたい比例して、
キャッシュ・ミスのサービス・タイムが増大することに
なろう。

【０１１１】この発明について産業的な適用を展開する
ときの第１の設計上の考慮は、図６Ａを参照することに
よって評価することができる。ステージ・ユニット６１
によって、ある１個の完全なカッドワードの有効な複合
化が許容されるが、このカッドワードは、メイン・メモ
りと複合命令キャッシュとの間の正確な伝送単位（ｕｎ
ｉｔ ｏｆ ｔｒａｎｓｆｅｒ）である。キャッシュに対
するこの伝送単位のサイズをマッチングさせるために、
複合化の処理の過程において、命令がキャッシュ内での
蓄積のために提示されたときに、利用可能な全ての命令
のペアに対する考慮を払うことができる。これによっ
て、ツー・ウエイの複合化に対する時間的な不利益が削
減される。一般的な場合において、ステージ・ユニット
のサイズは、単一の複合命令を構成する命令の個数、お
よび、複合化のための解析の範囲の関数である。ある場
合においては、ある所定の値を越えてステージ・ユニッ
トのサイズを増大させることが、その利点を減少させる
結果をもたらすことがある。

【０１１２】命令複合化ユニットの複雑性により、達成
が意図される複合化の目標点が変動することがある。こ
のことに関連して、図６Ａ、図６Ｂの命令複合化ユニッ
トによれば、最大で２個だけの命令を複合化するスキー
ムにおいて、１７カテゴリの命令に対する複合化のルー
ルが用いられる。例えば、３個またはそれよりも多くの
命令に対するより複雑な複合化は、図９で例示されたＣ
ＢＯＸの基本的な設計に外挿される複合化区分を備えて
いる複合化ユニットによって達成することができる。こ
のような設計の結果としてタグが更に複雑になり、コン
トロール情報、複合化情報、スティアリング・ビット
（ｓｔｅｅｒｉｎｇ ｂｉｔ）、および、代表的には水
平マイクロコードと関連しているタイプの他の情報を含
むようにされる。複合化情報の生成およびタグに入れら
れる意味事項は、設計上のサイズの制限、および、キャ
ッシュ・ミスのサービス操作に起因する時間的な不利益
だけで制限されるものである。これに関連して、タグ
は、時間およびスペースで許容される程度に最小限また
は最大限にすることができる。例えば、条件付き命令
（Ｂｒａｎｃｈ ｏｎ Ｃｏｎｄｉｔｉｏｎ）（ＢＣ）が
追従するマスク下テスト（Ｔｅｓｔ Ｕｎｄｅｒ Ｍａｓ
ｋ）（ＴＭ）のような、極めて頻度の高いシステム／３
７０の命令ペアについて考えてみる。高い頻度の命令ペ
アが与えられると、並列的な実行のためにそれだけを複
合化させることで、プロセッサの実行能力を改善するこ
とができる。設計者が複合化のためにこのペアだけを選
択したとすると、複合化ユニットに対する基本的なルー
ルは１個だけになり、ＣＢＯＸおよび複合化ユニットは
殆ど不要になる（ｂｅｃｏｍｅ ｔｒｉｖｉａｌ）。そ
れ以外の極端な点においては、基本的なルールに含まれ
るものとして、サブセットに対するものではあるが、完
全な命令セットのアーキテクチュアの重要な部分に対す
るものがある。機能的ユニットの物理的な特性に属する
更に別の情報を含ませることも可能であり、コントロー
ル情報をタグ内に入れ込むことが容易にされる。基本的
なルールはハード・ワイアード式のランダム・ロジック
において実施できるものではあるが、ある種の形式の高
速アクセス式のプログラマブル蓄積部で実施することが
可能であり、これによって、機能的ユニットの付加また
は除去、所望される複合化の多少のいかん、または、演
算の環境の変化があるかどうかについてさえも、その柔
軟性が許容される。これに関連して、ある所定の複合化
は、科学技術的な環境よりも商業的な環境において更に
有益なものである。また、これの逆の場合もある。これ
い含まれる基本的なルールはプログラマブルなものであ
って、そのルールの決定はマシン構成タイムにおいてな
される。従って、発明者の考慮によれば、ハード・ワイ
アード式になされるのに代えて、命令複合化ユニットに
おけるＣＢＯＸの機能を、マシンが製造される時点にお
いて所望のルールのセットをもってプログラマブルであ
るような、高速アクセスのマルチポート式メモりで実施
することができる。

【０１１３】キャッシュ・ミスを待つことなくキャッシ
ュ・ラインをプリフェッチすることにより、キャッシュ
・ミスを減少させるための提案がなされている。キャッ
シュ管理ユニットが、命令の次に続く逐次的なラインを
プリフェッチするように設計されたものであれば、複合
化のために命令複合化ユニットによって必要とされる多
くの時間をしまい込む（ｈｉｄｅ）ことができる。しま
い込まれている全てのライン複合化の断片（ｆｒａｃｔ
ｉｏｎ）は、この場合には、複合命令キャッシュに対す
る組成とともに、プログラムによる命令フェッチ操作の
態様（ｂｅｈａｖｉｏｒ）によって決定される。

【０１１４】例を示す目的のために、ある特定の設計に
対する決定が、上述された決定の中に組み込まれてい
る。このために、この発明においては、各ハーフ・ワー
ドの境界において、Ｃビットを命令ストリームに対して
直接的に組み込むことによる実施が可能である。更に、
複合命令については、バッファまたはスタックを備えた
命令フェッチ／発行コントロール・ユニットを用いるよ
りも、キャッシュから簡単にかつ直接的に発行すること
ができる。また、キャッシュ・ミスおよび後続のライン
のフェッチが生じたときには、その実行能力の観点から
利益があることは、複合化のためにラインが解析されて
いるときに機能的ユニットを停止（ｓｔａｌｌ）させて
おくよりも、実行のためにアドレスされた命令をスカラ
ー・レートでの実行のために機能的ユニットに対して直
接的に移行させることである。

【０１１５】

【発明の効果】この発明によって、従来からの問題点す
なわち、命令実行の時点において、いずれの命令を並列
に実行できるかを決定する際に、相当な時間を必要とし
て、それを他の通常のマシン操作でオーバラップするこ
とでは容易にマスクすることができなかった点が、解決
された。また、この発明によれば、命令のセットの複雑
性が増大するという従来の不利益点も解消された。

【ＥＮ９００４９Ｍ】

【図面の簡単な説明】

【図１】スカラー命令のストリームにおけるこの発明の
位置を例示するものである。

【図２Ａ】例示的な命令のセットにおける命令のカテゴ
リ化を例示するものである。

【図２Ｂ】例示的な命令のセットにおける命令のカテゴ
リ化を図２Ａと共に例示するものである。

【図３】いずれのカテゴリのいずれの命令が他のカテゴ
リの命令とともに並列に実行できるかを設定するルール
のセットに従って、命令のストリームが解析されるやり
方を例示するものである。

【図４】この発明の動作的な環境および実施例における
この発明の位置を例示するものである。

【図５】この発明による並列的な実行のために解析され
る命令のフォーマットを例示するものである。

【図６Ａ】ルールのセットに従って並列的な実行のため
の命令の解析をして、その解析の結果を指示する情報を
発生するような、この発明による複合化ユニットを例示
するブロック図である。

【図６Ｂ】この発明による複合化ユニットを図６Ａと共
に例示するブロック図である。

【図７】図６における命令複合化ユニットによる２個の
命令の解析のやり方を例示する部分的なブロック図であ
る。

【図８Ａ】種々の条件に従うこの発明の動作を例示する
タイミング図である。

【図８Ｂ】この発明の動作を図８Ａと共に例示するタイ
ミング図である。

【図８Ｃ】この発明の動作を図８Ａ、図８Ｂと共に例示
するタイミング図である。

【図９Ａ】図６Ａ、図６Ｂにおける命令複合化ユニット
のルールに基づく解析の構成要素をより詳細に例示する
ロジック図である。

【図９Ｂ】ルールに基づく解析の構成要素を図９Ａと共
に、より詳細に例示するロジック図である。

【図１０】この発明の産業上の適用を示すブロック図で
ある。

【図１１】解析の結果を指示する情報ベクトルととも
に、図６Ａ、図６Ｂにおける命令複合化ユニットによっ
て解析される命令のブロックを表す図である。

【図１２Ａ】命令ブロックおよび随伴の複合化情報のキ
ャッシュへの蓄積を例示する概略図である。

【図１２Ｂ】命令ブロックおよび随伴の複合化情報のキ
ャッシュへの蓄積を図１２Ａと共に例示する概略図であ
る。

【図１３】解析の結果を含む随伴の情報ベクトルととも
に、この発明によって解析される命令ストリームの断片
を例示するものである。

【図１４】図１３における命令が随伴の解析情報に応答
して実行されるやり方を例示するチャートである。

【符号の説明】

３６ 高レベル蓄積部 ３７ 命令複合化ユニット ３８ 複合命令キャッシュ ３９ 機能的ユニット ４０ 機能的ユニット ４１ 機能的ユニット ４２ 命令フェッチ／発行ユニット ４４ キャッシュ管理ユニット ４５ メモリ管理ユニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 スタマチス・バシリアディス アメリカ合衆国、ニューヨーク州・ベスタ ル・ベスタル・ロード717番地 (72)発明者 ジェームズ・エドワード・フィリップ アメリカ合衆国ニューヨーク州ビンガト ン・クラリー・アベニュー138番地 (56)参考文献 特開 昭63−12029（ＪＰ，Ａ) 特開 昭61−245239（ＪＰ，Ａ)

Claims (26)

【特許請求の範囲】
1. 【請求項１】２個またはそれよりも多くの命令を並列に
   処理することができるデジタル・コンピュータ・システ
   ムにおいて、 処理されるべき前記命令を蓄積するための大容量、低速
   の蓄積機構と、 前記命令を関連のタグ情報とともに蓄積するための小容
   量、高速の蓄積機構および前記低速の蓄積機構からの命
   令を受け入れるために、これらの命令を解析して、いず
   れの命令が互いに並列に処理できるかを指示するタグ情
   報を生成し、これらの命令および関連のタグ情報をその
   中で蓄積するように前記高速の蓄積機構に供給するため
   に、前記低速の蓄積機構と前記高速の蓄積機構との間に
   結合されている命令複合化機構、 とを含んでなるデジタル・コンピュータ・システム。
2. 【請求項２】前記高速の蓄積機構はキャッシュ蓄積機構
   である、請求項１に記載のデジタル・コンピュータ・シ
   ステム。
3. 【請求項３】前記タグ情報は複数のタグからなり、その
   異なるものは前記命令複合化機構によって解析される前
   記各命令に関連している、請求項１に記載のデジタル・
   コンピュータ・システム。
4. 【請求項４】コンピュータ・システムに含まれている複
   数の機能的命令処理ユニットが互いに並列に動作し、前
   記高速の蓄積機構から機能的ユニットの異なるものに対
   して２個またはそれよりも多くの命令を発行するために
   タグ情報が用いられる、請求項１に記載のデジタル・コ
   ンピュータ・システム。
5. 【請求項５】前記命令複合化機構には、 前記低速の蓄積機構から複数の連続的な命令を受け入れ
   るための、複数命令の命令レジスタ、 その各々が前記命令レジスタ内で並んでいる命令の異な
   るペアを解析して、そのペア内の２個の命令が並列に処
   理できるか否かを指示する複合化可能信号を生成する、
   複数のルールに基づく命令解析機構および前記複合化可
   能信号に応答して、前記命令レジスタ内の異なる命令に
   対する個別のタグを発生するためのタグ発生機構、 が含まれている、請求項３に記載のデジタル・コンピュ
   ータ・システム。
6. 【請求項６】コンピュータ・システムはある特定の命令
   処理構成を備えており、また前記各命令解析機構に含ま
   れているルールを実施するためのロジック回路が、コン
   ピュータ・システムに対して用いられる前記特定の命令
   処理構成における並列的な実行のためにいずれのタイプ
   の命令が適合するかを規定するものであって、このよう
   なロジック回路は該当の前記命令解析機構に対する前記
   複合化可能信号を生成するものである、 請求項５に記載のデジタル・コンピュータ・システム。
7. 【請求項７】２個またはそれよりも多くの命令を並列に
   処理することができるデジタル・コンピュータ・システ
   ムにおいて、 処理されるべき命令を蓄積するための第１の蓄積機構、 前記第１の蓄積機構からの前記命令を受け入れて、これ
   らの命令のいずれが互いに並列に処理できるかを指示す
   るこれらの命令複合化情報と関連させるための命令複合
   化機構、 前記命令とそれに関連する前記複合化情報とを受け入れ
   て蓄積するための、前記命令複合化機構に結合されてい
   る更に別の蓄積機構、 互いに並列に動作する複数の機能的命令処理ユニットお
   よび対応の前記複合化情報により並列処理できることが
   指示されているときに、その中に蓄積されている隣接の
   命令を前記機能的命令処理ユニットの異なるものに対し
   て供給するために、更に別の蓄積機構に結合されている
   命令発行機構、 を含んでなるデジタル・コンピュータ・システム。
8. 【請求項８】前記更に別の蓄積機構は小容量、高速のキ
   ャッシュ蓄積機構である、請求項７に記載のデジタル・
   コンピュータ・システム。
9. 【請求項９】２個またはそれよりも多くの命令を実行す
   るための手段、および、該命令を蓄積するためのメイン
   ・メモリおよびキャッシュが含まれているデジタル・コ
   ンピュータ・システムにおける並列的な実行のための命
   令を処理する方法であって、 複数の前記命令をメイン・メモリに蓄積するステップ、 実行のために前記メイン・メモリから一連の命令を取得
   するステップ、 前記一連の命令に応答して、該一連の命令における少な
   くとも２個の命令の並列処理を意味する複合化情報を発
   生するステップおよび前記一連の命令および前記複合化
   情報を前記キャッシュに蓄積するステップ、 を含んでなるデジタル・コンピュータ・システムにおけ
   る並列的な実行のための命令を処理する方法。
10. 【請求項１０】前記複数の命令はオブジェクト・コード
    ・フォーマットにされており、前記発生のステップに
    は、前記一連の命令のオブジェクト・コード・フォーマ
    ットを変更することなく前記複合化情報を発生するステ
    ップが含まれている、請求項９に記載のデジタル・コン
    ピュータ・システムにおける並列的な実行のための命令
    を処理する方法。
11. 【請求項１１】前記キャッシュへの蓄積のステップに
    は、前記複合化情報を前記キャッシュだけに蓄積するス
    テップが含まれている、請求項９に記載のデジタル・コ
    ンピュータ・システムにおける並列的な実行のための命
    令を処理する方法。
12. 【請求項１２】前記デジタル・コンピュータ・システム
    には、処理されるべき命令が前記キャッシュ内に存在し
    ないときに該キャッシュ・ミス信号を生成するための手
    段が含まれており、該キャッシュ・ミスが生じるまで、
    （１）前記一連の命令における少なくとも２個の命令を
    該２個の命令に対する前記複合化情報とともに前記キャ
    ッシュから取得すること、および、（２）該複合化情報
    に応答して少なくとも２個の命令を並列に処理するこ
    と、を反復するステップが更に含まれている、請求項９
    に記載のデジタル・コンピュータ・システムにおける並
    列的な実行のための命令を処理する方法。
13. 【請求項１３】前記キャッシュ・ミスが生じたときに、
    前記一連の命令を取得するステップを実行し、前記複合
    化情報を発生し、そして、前記一連の命令および前記複
    合化情報を前記キャッシュに蓄積するステップが更に含
    まれている、請求項１２に記載のデジタル・コンピュー
    タ・システムにおける並列的な実行のための命令を処理
    する方法。
14. 【請求項１４】前記デジタル・コンピュータ・システム
    には、処理されるべき前記命令がキャッシュ内に存在し
    ないときにキャッシュ・ミス信号を生成するための手段
    が含まれており、取得のステップには、前記キャッシュ
    ・ミス信号に応答して命令シーケンスのフェッチをする
    ステップが含まれている、請求項９に記載のデジタル・
    コンピュータ・システムにおける並列的な実行のための
    命令を処理する方法。
15. 【請求項１５】前記一連の命令を前記メイン・メモリか
    らプリフェッチするステップ、 前記プリフェッチされた一連の命令に応答して、該プリ
    フェッチされた一連の命令における少なくとも２個の隣
    接する命令の並列的な実行を意味する前記複合化情報を
    発生するステップおよび第２の前記一連の命令と前記複
    合化情報とを前記キャッシュに蓄積するステップ、 が更に含まれている、請求項１４に記載のデジタル・コ
    ンピュータ・システムにおける並列的な実行のための命
    令を処理する方法。
16. 【請求項１６】前記発生のステップと同時に前記一連の
    命令の中の１個の命令を実行するステップ；が更に含ま
    れている、請求項９に記載のデジタル・コンピュータ・
    システムにおける並列的な実行のための命令を処理する
    方法。
17. 【請求項１７】前記一連の命令の中の１個の命令を実行
    するステップ；前記命令の実行の結果として前記一連の
    命令を変更するステップ；前記変更された一連の命令を
    取得するステップ；および前記発生のステップおよび前
    記蓄積のステップを反復するステップ；が更に含まれて
    いる、請求項９に記載のデジタル・コンピュータ・シス
    テムにおける並列的な実行のための命令を処理する方
    法。
18. 【請求項１８】並列的な実行のための一連のコンパイル
    された命令の処理装置であって、 前記一連のコンパイルされた命令を受け入れるためのバ
    ッファ手段、 前記一連のコンパイルされた命令に応答して、２個また
    はそれよりも多くの命令が所定のカテゴリの命令に属し
    ているかどうかを決定し、該２個またはそれよりも多く
    の命令が属する所定のカテゴリを指示するように条件付
    けられた第１の信号を生成するためのカテゴリ化手段、 前記一連のコンパイルされた命令に応答して、前記２個
    またはそれよりも多くの命令の間にインタロックがある
    かどうかを指示するように条件付けられた第２の信号を
    生成するためのインタロック手段、 前記カテゴリ化手段および前記インタロック手段に接続
    されており、前記第１の信号および前記第２の信号に応
    答して、少なくとも２個の命令が、並列的な実行のため
    に適合された命令カテゴリに属しているかどうか、それ
    らがインタロック・フリーであるかどうかを指示するよ
    うに条件付けられた複合化信号を生成するための複合化
    信号手段および、 前記複合化信号手段が動作している間に、一連の前記命
    令に対する複数の前記複合化信号を受け入れるための、
    複合化信号手段に接続されている蓄積手段、 とを含んでなる、並列的な実行のための一連のコンパイ
    ルされた命令の処理装置。
19. 【請求項１９】前記複合化信号手段に含まれているルー
    ル手段は、第１および第２の命令に応答して、 ルールのセットに従って前記第１および第２の命令の条
    件をテストするものであって、該ルールのセットは、い
    ずれのカテゴリの命令が並列的に実行可能であるかを設
    定し、前記インタロックからもたらされるそれらのルー
    ルに対する例外を設定するものである、 請求項１８に記載の並列的な実行のための一連のコンパ
    イルされた命令の処理装置。
20. 【請求項２０】前記一連の命令にはキャッシュ・ライン
    の一部が含まれている、請求項１８に記載の並列的な実
    行のための一連のコンパイルされた命令の処理装置。
21. 【請求項２１】前記カテゴリ化手段には前記命令をデコ
    ードするための手段が含まれている、請求項１８に記載
    の並列的な実行のための一連のコンパイルされた命令の
    処理装置。
22. 【請求項２２】前記複合化信号手段には、前記ルールの
    セットに従って前記第１および第２の信号をテストする
    ために選択的にプログラムされるプログラマブル・デバ
    イスが含まれている、請求項１９に記載の並列的な実行
    のための一連のコンパイルされた命令の処理装置。
23. 【請求項２３】実行のための前記一連のコンパイルされ
    た命令および前記複合化信号を蓄積する高速の命令メモ
    リ手段が更に含まれている、請求項１９に記載の並列的
    な実行のための一連のコンパイルされた命令の処理装
    置。
24. 【請求項２４】単独におよび並列的に命令を実行する複
    数の実行ユニットを含んでなるコンピュータ・システム
    における、並列的な実行のために命令を処理する方法で
    あって、 実行のための一連の命令を発生するステップ、 前記一連の命令の実行に先だって、該一連の命令の中の
    少なくとも２個の命令が並列的に実行可能であることを
    指示する情報信号を発生するステップ、 前記一連の命令および情報信号を、実行のための迅速な
    アクセスをするための蓄積デバイスに蓄積するステップ
    および前記一連の命令を実行するステップ、 を含んでなる並列的な実行のために命令を処理する方
    法。
25. 【請求項２５】前記実行のステップの間およびその後
    で、前記一連の命令および情報信号を前記蓄積デバイス
    に残留させるステップ；が更に含まれている、請求項２
    ４に記載の並列的な実行のために命令を処理する方法。
26. 【請求項２６】単独におよび並列的に命令を実行するた
    めの手段、および、緊急的な実行のための一連の命令を
    受け入れるためのメモリ手段を備えたコンピュータ・シ
    ステムにおける、命令の並列的な実行に対する命令の条
    件を設定するルールのセットに従って、並列的な実行の
    ための一連の命令を処理するための組み合わせであっ
    て、 コンピュータ・プログラムの一部を形成する前記一連の
    命令を受け入れるための受け入れ手段、 前記受け入れ手段に接続されたルール・ベース手段であ
    って、 前記一連の命令内の命令のグループを比較して、該命令
    のグループにおける命令が前記ルールのセットにおける
    ルールを満足するものであるかどうかを決定し、並列的
    に実行できる命令のグループにおける命令であることを
    指示する複合化信号を発生するための前記ルール・ベー
    ス手段および前記メモリ手段への蓄積のための複数の前
    記複合化信号を一連の命令とともに累積するために、前
    記ルール・ベース手段および前記メモリ手段に接続され
    ている蓄積手段、 を含んでなるコンピュータ・システムにおける並列的な
    実行のための一連の命令を処理する装置。