JPS6389932A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、オペランドに対するアドレス修飾方法を示
すオペランド指定子を１つの命令内に複数個もつ命令を
パイプライン処理するデータ処理装置に関するものであ
る。

〔従来の技術〕

第３図は、従来のパイプライン処理機構を備えた計算機
におけるデータの流れを示す。図において、１はデコー
ドステージ１．２はアドレス計算ステージ１．３はオペ
ランドフェッチステージ１．４は実行ステージ１である
。第４図は、従来の計算機における命令フォーマットを
示す図である。

図において、（ａ）はオペランドの一方がメモリで他方
がレジスタのフォーマット（第１フオーマツト）であり
、Φ）はオペランドの両方がメモリのフォーマット（第
２フオーマツト）である。ここで、５はオペレーション
コード指定フィールド、６はソ″−−スオペランド指定
フィールド、７はデスティネーションレジスタ指定フィ
ールド、８はデスティネーションオペランド指定フィー
ルドを示す。

第５図は、従来のパイプライン方式の計算機におけるパ
イプラインの流れを示す図であ、る。図において、９は
デコードステージ１を示す行、１０はアドレス計算ステ
ージ１を示す行、１１はオペランドフェッチステージ１
を示す行、１２は実行ステージ１を示す行である。Ｔｌ
、Ｔ２．・・・はパイプライン中を命令が流れる基本ク
ロックを示す。

１１、Ｉ２．・・・はパイプラインを流れる命令を示す
。

次に前記計算機の動作について説明する。計算機におい
て、１つの命令の処理がすべて完了した後に次の命令の
処理に取りかかるのでは効率が悪い。そこで、命令の処
理を４つのステージ（デコードステージ１（１）、アド
レス計算ステージ１（２）、オペランドフェッチステー
ジ１（３）、実行ステージ［４））に分け、命令が各ス
テージを順に流れてゆき各ステージで別の命令が並列に
処理されるようにする。これはパイプライン処理と呼ば
れており、計算機の実効的な速度を上げるのに役立って
いる。

第５図の（ａ）は第１フオーマツトの命令がパイプライ
ンを流れる様子を示している。第１フオーマツトの命令
は、オペランド指定フィールドが１つであるため、アド
レス計算が１回、メモリアクセスが１回、実行が１回と
なり各パイプラインステージにおける処理はすべて１基
本クロックで行われ、各ステージの均等性は保たれる。

第５図の（ｂ）は第２フオーマツトの命令がパイプライ
ンを流れる様子を示している。第２フオーマツトの命令
は、オペランド指定フィールドが２つであるため、アド
レス計算が２回、メモリアクセスが２回、実行が１回必
要である。また、命令長が第１フオーマツトに比べて長
いことによりデコードに時間がかかり、デコードステー
ジで２基本クロック、アドレス計算ステージで２基本ク
ロック、オペランドフェッチステージで２基本クロック
、実行ステージで１基本クロックが必要となる。

よって、第２フオーマツトの命令は処理されるのに７基
本クロックが必要となる。

ここで、第２フオーマツトの命令の処理を速く行えるよ
うにするため、デコードを１基本タロツクで行えるよう
にし、アドレス計算を２つ並列に行えるようなハードウ
ェアにして１基本クロックで行えるようにしてみる。こ
の場合、デコードステージ、アドレス計算ステージ、実
行ステージが１基本クロックで実行できてもオペランド
フェッチステージが２基本クロックかかるため、これが
ボトルネックとなってしまう。

〔発明が解決しようとする問題点〕

従来のパイプライン処理方式の計算機においては、２つ
あるオペランドの一方がレジスタであるフォーマットの
命令では、アドレス計算が１回、メモリアクセスが１回
、実行が１回であるのでパイプラインの各ステージが均
等に動作する。ところが、オペランドの両方がメモリで
あるフォーマットの命令では、アドレス計算が２回、メ
モリアクセスが２回、実行が１回必要となり、パイプラ
インの各ステージの均等性がくずれ効率が悪くなる。

この発明は、上記のような従来のものの問題点に鑑みて
なされたもので、複数オペランドの全てがメモリを示す
命令であっても各パイプラインステージの均等性がくず
れることのないデータ処理装置を得ることを目的として
いる。

〔問題点を解決するための手段〕

この発明におけるデータ処理装置は、１命令を１つ以上
の処理単位に分割してパイプラインに流すことを特徴と
する。以後、このパイプラインを流れる処理単位をステ
ップコードとよぶことにすると、パイプラインの各ステ
ージは１つのステップコードに対する処理を行うように
したものである。

〔作用〕

この発明においては、デコードステージにおいて１つの
命令を１つ以上のステップコードに分割し、以後のステ
ージでは処理が１ス、テップコードに対して行われる。

各ステップコードは１つまたはゼロ個のオペランドに関
する情報をもつように構成されているので、アドレス計
算、メモリアクセスが高々１回でよくなり、パイプライ
ンの各ステージの均等性が保たれ計算機の実効速度が速
くなる。

〔実施例〕

以下この発明の実施例を図について説明する。

第１図は、本発明の一実施例によるデータ処理装置を示
し、本発明のパイプライン処理を備えた計算機における
データの流れを示す。図において、１３は命令デコード
処理手段としてのデコードステージ２．１４．１５はオ
ペランド処理手段としてのアドレス計算ステージ２．オ
ペランドフェッチステージ２．１６は命令処理手段とし
ての実行ステージ２である。

デコードステージ２　ａＳは１つの命令を１つ以上のス
テップコードに分割する操作を行う。他のステージは従
来の計算機では１つの命令に対する処理を行っていたが
、本発明の計算機では１つのステップコードに対する処
理を行う。

第２図は、本発明におけるパイプラインをそなえた計算
機におけるパイプラインの流れを示す図である。図にお
いて、ＩＳ、２Ｓ、・・・はソースオペランドの情報を
含むステップコードであり、ＩＤ、２Ｄ、・・・はデス
ティネーションオペランドの情報を含むステップコード
である。

デコードステージ２（１３）において１つの命令がＳス
テップコードとＤステップコードとに分割される。

次に、ソースオペランドがペースアドレスを示すレジス
タ１と変位１との和から求まるアドレスにあり、デステ
ィネーションオペランドがベースアドレスを示すレジス
タ２と変位２との和から求まるアドレスにある加算命令
を例にして本発明におけるパイプラインの流れを示す。

この命令がデコードステージ２　Ｑ３１に入ってくると
オペレーションコードとソースオペランド指定フィール
ドからＳステップコード（第１の内部コード）が作成さ
れ、オペレーションコードとデスティネーションオペラ
ンド指定フィールドからＤステップコード（第１の内部
コード）が作成される。

Ｓステップコードがアドレス計算ステージ２　（１４）
に入るとレジスタ１の値と変位１とが加算されオペラン
ドをフェッチするためのアドレスが求められ第２の内部
コードとなってオペランドフェッチステージ２（５）に
送られる。オペランドフェッチステージ２αつではソー
スオペランドの値がメモリから取り込まれる。実行ステ
ージ２（２）では、メモリからフェッチされたソースオ
ペランドの値がワーキングレジスタに退避される。Ｄス
テップコードはＳステップコードに続いて各ステージを
流れる。

Ｄステップコードがアドレス計算ステージ２　（１４）
に入るとレジスタ２の値と変位２とが加算されオペラン
ドをフェッチするためのアドレスが求められ第２の内部
コードとなってオペランドフェッチステージ２　ａ’Ｊ
に送られる。オペランドフェッチステージ２　（１５１
ではデスティネーションオペランドの値がメモリから取
り込まれる。Ｄステップコードが実行ステージ２（至）
に入ると、前もってワーキングレジスタに退避されてい
たソースオペランドの値とデスティネーションオペラン
ドの値とが加算されその結果がデスティネーションで指
定された場所にストアされる。１つの命令は各ステージ
において２基本クロックで処理されることになる。

本発明では第２フオーマツトの命令はすべて５基本タロ
ツクで処理される。

また、ペースレジスタとインデックスレジスタと変位と
を加えて１つのオペランドアドレスを指定するような複
雑なアドレス指定を行うものとして、米国特許第４２３
６２０６号で述べられているように、オペランド指定フ
ィールドを２つ使って一方のフィールドでペースレジス
タ番号を指定し他方のフィールドでインデックスレジス
タを指定するようなアドレス指定方法がある。このよう
な命令を本実施例が処理する場合、デコードステージ２
α■においてはペースレジスタの番号を含むオペランド
指定フィールドから１つのステップコードを作成し、イ
ンデックスレジスタ番号と変位とを含むオペランド指定
フィールドから１つのステップコードを作成する。即ち
、１つのオペランドに関する情報を複数の第１のステッ
プコードに分割する。アドレス計算ステージ２　Ｑａで
はこの２つのステップコードのうちの第１番目のステッ
プコードに対してはオペランドフェッチステージ２０つ
に送るステップコードを作成せず、続く２番目のステッ
プコードが入ってきた時に最終的なオペランドアドレス
を求めてオペランドフェッチステージ２α９に第２のス
テップコードを１つ送る。このような場合、１つのパイ
プラインステージにおいて、複数のステップコードから
１つのステップコードを作成することになる。

なお、オペランドを３つ以上もつ命令フォーマットがあ
る場合には、各ステップコードが１つのオペランドフェ
ッチステージに関する情報をもつように命令を分割すれ
ば、パイプラインの均等性は保たれる。

また上記実施例では第１の内部コードを複数個作成する
場合のみを示したが、オペランド指定子が全てレジスタ
を示す場合には第１の内部コードは１つ作成すればよく
、上記実施例と同様の効果を奏する。

〔発明の効果〕

以上のように、本発明に係るデータ処理装置によれば、
１つの命令を１つまたは複数個のステップコードに分割
し１つのステップコードが１つまたはゼロ個のオペラン
ドに関する情報を持つようにしたので、各ステップコー
ドはアドレス計算が１回、メモリアクセスが１回となっ
てパイプラインの均等性が保たれ、計算機の実効速度は
速くなる。また、パイプラインの各ステージでは１つの
ステージに対してアドレス計算やメモリアクセスを複数
回する必要がなくなり、各ステージの制御が簡単になる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ処理装置におけ
るデータの流れを示す図、第２図は零発明におけるパイ
プラインをそなえた計算機におけるパイプラインの流れ
を示す図、第３図は従来のパイプライン処理を備えた計
算機におけるデータの流れを示す図、第４図は従来の計
算機における命令フォーマットを示す図、第５図は従来
のパイプライン処理を備えた計算機におけるパイプライ
ンの流れを示す図である。 図において、１はデコードステージ１．２はアドレス計
算ステージ１．３はオペランドフェッチステージ１．４
は実行ステージ１．５はオペレーションコード指定フィ
ールド、６．７．８はソースオペレーションコード指定
フィールド、デスティネーションレジスタ指定フィール
ド、デスティネーションオペランド指定フィールド（オ
ペランド指定子）、９はデコードステージ１を示す行、
１０はアドレス計算ステージ１を示す行、１１はオペラ
ンドフェッチステージ１を示す行、１２は実行ステージ
１を示す行、１３はデコードステージ２（命令デコード
処理手段）、１４．１５はアドレス計算ステージ２．オ
ペランドフェッチステージ２（オペランド処理手段）、
１６は実行ステージ２（命令実行手段）、１７はデコー
ドステージ２を示す行、１８はアドレス計算ステージ２
を示す行、１９はオペランドフェッチステージ２を示す
行、２０は実行ステージ２を示す行である。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）演算対象となるオペランドのアドレス修飾方法を
   一定規則に従って示すオペランド指定子を２つ以上もつ
   複数オペランド命令を含む命令群を処理するデータ処理
   装置において、 注目複数オペランド命令を、１つまたはゼロ個のオペラ
   ンド指定子に対する処理結果を含む第１の内部コード１
   つまたは複数個に分解して出力する命令デコード処理手
   段と、 注目複数オペランド命令より生成された１つまたは複数
   個の上記第１の内部コードに従ってオペランドに関する
   処理を行い該第１の内部コードの全てまたは一部に対し
   第２の内部コード１つを出力するオペランド処理手段と
   、 上記注目複数オペランド命令に対応する１つまたは複数
   個の上記第２の内部コードの処理を行って当該注目複数
   オペランド命令に対する処理を完結する命令実行手段と
   を備えたことを特徴とするデータ処理装置。
2. （２）上記命令デコード手段と上記オペランド処理手段
   と上記命令実行手段とをパイプライン動作させ上記複数
   オペランド命令の処理を行わせるパイプライン制御手段
   を備えたことを特徴とする特許請求の範囲第１項記載の
   データ処理装置。