JPH0254335A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、可変長命令セットを処理するデータ処理装
置に係り、特にパイプライン処理機構により並列的にデ
ータ処理を行う装置に関するものである。

〔従来の技術〕

第２５図は従来のデータ処理装置におけるバイブライン
処理を説明する機能ブロック図であり、５１は命令フェ
ッチステージ（ＩＦステージ）で、メモリより命令コー
ドを取り込み命令デコードステージ（Ｄステージ）５２
に出力する。５３はオペランドアドレス計算ステージ（
Ａステージ）で、オペランドの実行アドレスを計算する
。

５４はオペランドフェッチステージ（Ｆステージ）で、
計算されたオペランドアドレスに従うオペランドをメモ
リカラ取り込む。５５は命令実行ステージ（Ｅステージ
）で、オペランドに対して所定の演算を実行する。

次に動作について説明する。

１Ｆステージ５１はメモリから命令コードを取り込みＤ
ステージ５２へ出力する。Ｄステージ５２は、ＩＦステ
ージ５１から人力される命令コードを解析して、解析結
果をＡステージ５３へ出力する。Ａステージ５３は命令
コード中で指定されたオペランドの実行アドレス計算を
行い、計算したオペランドアドレスをＦステージ５４へ
出力する。Ｆステージ５４はＡステージ５３から入力さ
れたオペランドアドレスに従いメモリよりオペランドを
取り込む。取り込んだオペランドはＥステージ５５へ出
力する。Ｅステージ５５はＦステージ５４から入力され
たオペランドに対して命令コード中で指定された演算を
実行する。さらに、必要ならその演算結果をメモリへ書
き込む。

前記のようにパイプライン化されたデータ処理装置では
、各命令で指定される処理は、例えば５つに分解され、
５つの処理を順番に実行することにより、指定された処
理を完了する。

各々５つの処理は異なる命令に対しては並列動作させる
ことが可能であり、理想的には上記の５段のパイプライ
ン処理機構により５つの命令を同時に並列処理し、パイ
プライン処理を行わない場合に比べて、最大で５倍の処
理能力を発揮させることができるように構成されている
。

そして、上記のようなパイプライン処理を行うデータ処
理装置において、例えばサブルーチンヘジャンブする命
令を実行する場合、サブルーチンからリターンする命令
で参照することを目的としてサブルーチンヘジャンブす
る命令の次の命令の番地であるアブルーチンからの戻り
先番地をスタックに積む操作が必要となる。

この場合、一般にサブルーチンヘジャンプする命令をパ
イプライン処理する場合、Ｅステージ５５で戻り先番地
をスタックに積む操作が可能なように、プログラムカウ
ンタ（ｐｃ）計算部において、サブルーチンヘジャンブ
する命令の先頭番地とこの命令の命令長を加算してサブ
ルーチンからの戻り先命令の番地を算出し、Ｅステージ
５５で操作可能なレジスタに格納しておくか、またはサ
ブルーチンヘジャンブする命令の番地とこの命令の命令
長をＥステージ５５で操作可能なレジスタに格納してお
き、Ｅステージ５５において両者を加算し戻り先番地を
得る処理を行う。

また、制御レジスタに値をロードする命令を実行する場
合、制御レジスタに新たな値が書き込まれた時点でそれ
以後に実行される命令を処理する条件が変化する。従っ
て、この制御レジスタに値をロードする命令をＥステー
ジ５５で実行した際、後続のパイプライン内に取り込ま
れている命令は、この制御レジスタに値をロードする命
令が実行される以前の制御値によって行われたものであ
り、正しい処理であるかどうかが保証されない。

従って、Ｅステージ５５で制御レジスタに値をロードし
た後、パイプライン内で処理されている後続の命令をキ
ャンセルする処理を行う。

（発明が解決しようとする課題） このように従来のパイプライン処理を行うデータ処理装
置においては、以上のようにサブルーチンヘジャンブす
る命令を処理する際、下記（１）。

（２）の何れかを設けなければならない特有の問題点が
あった。

（１）　　サブルーチンからの戻り先番地の計算をプロ
グラムカウンタ計算部（ＰＣ計算部）に行わゼた場合、
命令実行ステージ５５でこの戻り先番地が処理されるま
でこの戻り先番地を保持するラッチを設ける。

（２）　　サブルーチンヘジャンブする命令の先頭番地
とこの命令の命令長をこの命令が実行される時点まで保
持し、命令実行ステージ５５で戻り先番地を計算する場
合、この命令が命令実行ステージ５５へ到達するまでこ
の戻り先番地と命令長を保持し、命令実行ステージ５５
で操作可能なラッチを設ける。

この発明は、上記の問題点を解決するためになされたも
ので、特定の命令を処理する際、その命令を複数のパイ
プライン処理単位にデコードして順次後段の処理ステー
ジに転送することにより、命令フェッチに並行して特定
命令に処理に必要なアドレスをパイプライン内に効率的
に転送できるデータ処理装置を得ることを目的とする。

（課題を解決するための手段〕 この発明に係るデータ処理装置は、１つの命令を第２の
パイプラインステージに対する１つまたは複数の単位処
理コードに分解してデコードする分解デコード手段と、
この分解デコード手段によりデコードされた各単位処理
コードに基づいて前記命令に対する複数のアドレス演算
を実行するアドレス演算手段と、このアドレス演算手段
により演算された命令アドレスを前記単位処理コードと
して後段の第２のパイプラインステージに転送する転送
手段とを設けたものである。

〔作用〕

この発明においては、命令フェッチが実行されて、１つ
の命令が第１のパイプラインステージに出力されると、
分解デコード手段が１つの命令を第２のパイプラインス
テージに対する１つまたは複数の単位処理コードに分解
してデコードし、アドレス演算手段が１つまたは複数の
単位処理コードに分解された各単位処理コードに基づい
て命令に対する複数のアドレス演算を実行する。そして
、転送手段が演算された命令アドレスを単位処理コード
として後段の第２のパイプラインステージに順次転送す
る。

〔実施例〕

第１図はこの発明の一実施例を示すデータ処理装置の構
成を説明するブロック図であり、１は命令フェッチ部で
、ブランチバッファ、命令キュ、制御部等から構成され
、次にフェッチすべき命令のアドレスを決定してブラン
チバッファやＣＰＵ外部のメモリから命令をフェッチす
る。また、ブランチバッファへの命令登録も行う。

ブランチバッファは小規模であるため、セレクティブキ
ャッシュとして動作する。フランチバッファの動作の詳
細は特願昭６１−２０２０４１号に詳しく述べられてい
る。

次に、フェッチすべき命令のアドレスは命令キューに入
力すべき命令のアドレスとして専用のカウンタで計算さ
れる。分岐やジャンプが起ぎたときには、新な命令のア
ドレスが後述するＰＣ計算部３やデータ演算部６より転
送されてくる。

また、ＣＰＵ外部のメモリから命令をフェッチするとき
は、外部バスインタフェース部７を通して、フェッチす
べき命令のアドレスをアドレス出力回路８からＣＰＵ外
部に出力し、データ入出力回路９から命令コードをフェ
ッチする。バッファリングした命令コードのうち、命令
デコード部２で次にデコードすべき命令コードを命令デ
コード部２に出力する。

命令デコード部２では、基本的に１６ビツト（ハーフワ
ード）単位に命令コードをデコードする。このブロック
には第１ハーフワードに含まれるオペコードをデコード
するＦＨＷデコーダ、第２、第３ハーフワードに含まれ
るオペコードをデコードするＮＦＨＷデコーダ、アドレ
ッシングモードをデコードするアドレッシングモードデ
コーダが含まれる。

さらに、ＦＨＷデコーダ、ＮＦＨＷデコーダの出力をさ
らにデコードして、マイクロＲＯＭのエントリアドレス
を計算するデコーダ、条件分岐命令の分岐予測を行う分
岐予測機構、オペランドアドレス計算のときのパイプラ
インコンフリクトをチエツクするアドレス計算コンフリ
クトチエツク機構も具備されている。

なお、命令デコード部２は、命令フェッチ部１より入力
された命令コードを２クロツクにつき０〜６バイトデコ
ードする。デコード結果のうち、データ演算部６での演
算に関する情報がマイクロＲＯＭ部５に、オペランドア
ドレス計算に関係する情報がアベランドアドレス計算部
４に、プログラムカウンタ計算に関係する情報がＰＣ計
算部３にそれぞれ出力される。

ｐｃ計算部３は、命令デコード部２から出力されるＰＣ
計算に関係する情報でハードワイヤードに制御され、目
側のＰＣ値を計算する。なお、この実施例におけるデー
タ処理装置においては、後述する可変長命令セットをも
っており、命令をデコードしてみないとその命令の長さ
が分からない。そこで、ＰＣ計算部３は、命令デコード
部２から出力される命令長をデコード中の命令のＰＣ値
に加算することにより、次の命令のＰＣ値を作り出す。

また、命令デコード部２が、分岐命令をデコードしてデ
コード段階での分岐を指示したときは、命令長の代わり
に分岐変位を分岐命令のＰＣ値に加算することにより、
分岐先命令のＰＣ値を計算する。分岐命令に対して命令
デコード段階で分岐を行うことをブリブランチという。

なお、このプリブランチ時 １２０４５００号、特願昭６１−２００５５７号等に詳
しく記載されているので説明は省略する。

ＰＣ計算部３の計算結果は、各命令のｐｃ値として命令
のデコード結果とともに出力されるほか、プリブランチ
時には、次にデコードすべき命令のアドレスとして命令
フェッチ部１に出力される。

また、次に命令デコード部２でデコードされる命令の分
岐予測のためのアドレスにも使用される。なお、上記分
岐予測処理については特願昭６２−８３９４号等の詳細
に説明されている。

オペランドアドレス計算部４は、命令コード部２のアド
レスデコーダなどから出力されたオペランドアドレス計
算に関係する情報によりハードワイヤード制御される。

このブロックではオペランドのアドレス計算に関する殆
どの処理が行われる。アドレス計算結果は、外部バスイ
ンタフェース７に送られる。アドレス計算に必要な汎用
レジスタやプログラムの値はデータ演算部６より入力さ
れる。なお、メモリ間接アドレッシングを行うときは、
外部バスインタフェース部７を通してアドレス出力回路
８からＣＰＵ外部に参照すべきメモリアドレスを出力し
、データ入出力部回路９から入力された間接アドレス値
を命令デコード部２を通してフェッチする・ マイクロＲＯＭ部５には、主にデータ演算部６を制御す
るマイクロプログラムが格納されているマイクロＲＯＭ
、マイクロシーケンサ、マイクロ命令デコーダ等が設け
られており、マイクロ命令はマイクロＲＯＭから２クロ
ツクに１度読み出される。また、マイクロＲＯＭ部５は
ストアバッファの管理も行う。マイクロＲＯＭ部５には
命令コードに依存しない割込みや演算実行結果によるフ
ラッグ情報と、デコーダの出力など命令デコード部２の
出力が入力される。マイクロデコーダの出力は主にデー
タ演算部６に対して出力されるが、ジャンプ命令の実行
による他の先行処理中止情報環一部の情報は他のブロッ
クへも出力される。

データ演算部６はマイクロプログラムにより制御され、
マイクロＲＯＭ部５の出力情報に従い、各命令の機能を
実現するのに必要な演算をレジスタと演算器で実行する
。オペランドアドレス計算部４で計算されたアドレスを
外部バスインタフェース部７を通して得る場合や、その
アドレスでフェッチを行ったオペランドをデータ入出力
回路９から得る場合もある。

演算器としては、ＡＬＵ、バレルシフタ、プライオリテ
ィエンコーダやカウンタ、シフトレジスタ等がある。レ
ジスタと主な演算器の間は３バスで結合されており、１
つのレジスタ間演算を指示する１マイクロ命令を２クロ
ツクサイクルで処理する。

データ演算のとき、ＣＰＵ外部のメモリをアクセスする
必要がある時は、マイクロプログラムの指示により外部
バスインタフェース部７を通してアドレス出力回路８か
らアドレスをＣＰＵ外部に出力し、データ入出力回路１
９を通して目的のデータをフェッチする０ ＣＰＵ外部のメモリにデータをストアするときは、外部
バスインタフェース部７を通してアドレス出力回路８よ
りアドレスを出力すると同時に、データ入出力回路９か
らデータをＣＰＵ外部に出力する。オペランドストアを
効率的に行うためデータ演算部６には４バイトのストア
バッファがある。なお、ジャンプ命令の処理や例外処理
等を行って新たな命令アドレスをデータ演算部６が得た
ときは、これを命令フェッチ部１とＰＣ計算部３に出力
する。

外部バスインタフェース部７は、外部バスでの通信を制
御し、特にメモリアクセスはすべてクロック同期で行わ
れ、最小２クロックサイクルで行うことができる。

メモリに対するアクセス要求は命令フェッチ部１、オペ
ランドアドレス計算部４．データ演算部６から独立に発
生し、外部バスインタフェース部７は、これらのメモリ
アクセス要求を調停する。

さらに、メモリとＣＰＵを結ぶデータバスサイズである
３２ビツト（ワード）の整置境界をまたぐメモリ番地に
あるデータのアクセスは、このブロック内で自動的にワ
ード境界をまたぐことを検知して、２回のメモリアクセ
スに分解して行う。

ブリフェッチするオペランドとストアするオペランドが
重なる場合の、コンフリクト防止処理やストアオペラン
ドからフェッチオペランドへのバイパス処理も行う。

なお、命令フェッチ部１に命令がフェッチされて、１つ
の命令が後述する第２図（ａ）に示すＤステージ１２（
第１のパイプラインステージ）に出力されると、分解デ
コード手段となる命令デコード部２が１つの命令を第２
のパイプラインステージとなるＡステージ１３に対する
１つまたは複数の単位処理コードに分解してデコードし
、アドレス演算手段となるＰＣ計算部３が１つまたは複
数の単位処理コードに分解された各単位処理コードに基
づいて命令に対する複数のアドレス演算を実行する。そ
して、転送手段を兼ねるオペランドアドレス計算部４が
演算された、例えばサブルーチンジャンプ命令の飛び先
アドレス、戻り先アドレスまたは複数のロード命令によ
る次命令の先頭アドレス等のアドレス情報を単位処理コ
ードとして後段の第２のパイプラインステージに順次内
部バスを介して転送する（詳細は後述する）。

第２図（ａ）は、第１図に示したデータ処理装置のパイ
プライン処理を説明する構成ブロック図であり、１１は
命令フェッチステージ（ＩＦステージ）で、命令のブリ
フェッチを行い、命令コード２１を後段のステージに出
力する。１２はデコードステージ（Ｄステージ）で、命
令コード２１をデコードし、オペランドアドレス計算を
実行し、オペコードの中間デコード結果となるＤコード
２２．アドレス計算情報となるＡコード２３を後段のス
テージに出力する。１３はオペランドアドレス計算ステ
ージ（Ａステージ）で、レジスタやメモリの書込み予約
およびマイクロプログラムのエントリ番地とマイクロプ
ログラムに対するパラメニタ等からなるＲコード２４お
よびアドレス計算結果となるＦコード２５を出力する。

１４はオペランドフェッチステージ（Ｆステージ）で、
マイクロＲＯＭアクセスを行うＲステージ１６゜オペラ
ンドのブリフェッチを行うＯＦステージ１７から構成さ
れ、Ｒステージ１６は、実行制御コードとなるＥコード
２６を生成し、ＯＦステージ１７はフェッチしたオペラ
ンドとなるＳコード２７をそれぞれ実行ステージ（Ｅス
テージ）１５へ出力するといった、例えば５段構成のパ
イプライン処理を実行する。なお、Ｅステージ１５では
、１段のストアバッファがあるほか、高機能命令の一部
は命令実行自体をパイプライン化するため、実際には５
段以上のパイプライン処理と同等の処理を行える。

また、各ステージは、他のステージとは独立に動作し、
理論上は５つのステージが完全に独立動作する。各ステ
ージは１回の処理を最小２クロックで実行可能となって
いる。さらに、この実施例におけるデータ処理装置にお
いては、メモリーメモリ間演算や、メモリ間接アドレッ
シング等、基本パイプライン処理１回だけでは処理が行
えない命令があるが、これらの処理に対してもなるべく
均衡したパイプライン処理が行えるように設計されてい
る。複数のメモリオペランドをもつ命令に対してはメモ
リオペランドの数をもとに、デコード段階で複数のパイ
プライン処理単位（ステップコード）に分解してパイプ
ライン処理を行うのである。特にパイプライン処理単位
の分解方法については、特願昭６１−２３６４５６号に
詳しく記載されており、ここでの説明は省略する。

次に第２図（ｂ）を参照しながらこの発明におけるパイ
プライン処理単位について説明する。

第２図（ｂ）は基本的命令フォーマットを説明する模式
図であり、この実施例における各命令は、例えば２バイ
トの命令基本部、Ｏ〜４バイトのアドレッシング拡張部
を１〜３回繰り返すことにより構成される。

パイプライン処理単位は、命令セットのフォーマットの
特徴を利用して決定され、この実施例における命令は、
２バイト車位の可変長命令であり、第２図（ｂ）に示す
ように基本的には２バイトの命令基本部＋０〜４バイト
のアドレッシング拡張部を１〜３回繰り返すことにより
、１命令が構成されていて、命令基本部には多くの場合
オペコード部とアドレッシングモード指定部があり、命
令により２または４バイトの命令固有の拡張部が最後に
付く。

命令基本部には命令のオペコード、基本アドレッシング
モード、リテラル等が含まれ、アドレッシング拡張部は
、ディスプレイスメント、絶対アドレス、即値１分岐命
令の変位の何れかである。

また、命令固有の拡張部には、レジスタマツプ。

Ｉ−ｆ　ｏ　ｒｒｙｘａ　を命令の即値指定等がある。

次に第２図（ａ）における各ステージの動作について説
明する。

Ｄステージ１２では、２バイトの命令基本部子〇〜４バ
イトのアドレッシング拡張部または命令固有の拡張部を
１つのデコード単位として処理する。そして、各回のデ
コード結果をステップコードと呼び、Ａステージ１３以
降ではこのステップコードをパイプライン処理の単位と
している。なお、ステップコードの数は命令毎に固有で
あり、１つの命令は最小１個、最大３個のステップコー
ドに分かれる。そして、パイプライン上に存在するステ
ップコードはすべて別命令に対するものである可能性が
あり、プログラムカウンタの値はステップコード毎に管
理する。すべてのステップコードはそのステップコード
のもとになった命令のプログラムカウンタ値を持つ。ス
テップコードに付属してパイプラインの各ステージを流
れるプログラムカウンタ値はステッププログラムカウン
タ（ｓｐｃ）と呼ばれ、このステッププログラムカウン
タは、パイプラインステージを次々と受は渡されて行く
。

各パイプラインステージの入出カステップコードには第
２図（ａ）に示したようなコード名が付記されるが、ス
テップコードは、オペコードに関する処理を行って、マ
イクロＲＯＭのエントリ番地やＥステージ１５に対する
パラメータ等になる系列と、Ｅステージ１５のマイクロ
命令に対するオペランドになる系列の２系列に分かれる
。

ＩＦステージ１１は、命令を外部メモリやブランチバッ
ファからフェッチし、命令キューに入力して、Ｄステー
ジ１２に対して命令コード２１を出力する。命令キュー
の入力は整置された４バイト単位で行う。メモリから命
令をフェッチするときは整置された４バイトにつき最小
２クロックを要する。ブランチバッファがヒツトした時
は、整置された４バイトにつき１クロツクでフェッチ可
能となる。命令キューの出力単位は２バイト毎に可変で
あり、２クロツクの間に最大６バイトまで出力できる。

また、分岐の直後には命令キューをバイパスして命令基
本部に２バイトを直接命令デコーダに転送することもで
きる。

ブランチバッファへの命令の登録やクリア等の制御、ブ
リフェッチ先命令アドレスの管理や命令キューの制御も
ＩＦステージ１１で行う９次にフェッチすべき命令のア
ドレスは、命令キューに入力すべき命令のアドレスとし
て専用のカウンタで計算される。分岐やジャンプが発生
した時には、新たな命令のアドレスが、第１図に示した
ＰＣ計算部３．データ演算部６から内部バスを介して転
送されてくる。

命令コード２１がＤステージ１２に入力されると、Ｄス
テージ１２は命令シード２１を、第１図に示した命令デ
コード部２のＦＨデコーダ、ＮＦＨＷデコーダ、アドレ
ッシングモードデコーダ等を使用し、２クロック単位に
１度デコードする。

１回のデコード処理で、０〜６バイトの命令コードを消
費し、１回のデコードでＡステージ１３に対してアドレ
ス計算情報となるＡコード２３（約３５ビツトの制御コ
ードと最大３２ビツトアドレス修飾情報）と、オペコー
ドの中間デコード結果となるＤコード２２を約５０ビツ
トの制御コードと８ビツトのリテラル情報とをＡステー
ジ１３に出力する。

なお、Ｄステージ１２では、各命令のＰＣ計算部３の制
御１分岐予測処理、ブリブランチ命令に対するブリブラ
ンチ処理、命令キューからの命令コード出力制御も行う
。

Ａステージ１３に対してＡコード２３（約３５ビツトの
制御コード、最大３２ビツトアドレス修飾情報）と、オ
ペコードの中間デコード結果となるＤコード２２が入力
されると、Ａステージ１３は大別して２つの処理を行う
。

一方は、命令デコード部２のデコーダを使用してオペコ
ードの後段デコードを行う処理で、他方はオペランドア
ドレス計算部４でオペランドアドレスの計算を行う処理
である。

オペコードの後段デコード処理は、Ｄコード２２を入力
とし、レジスタやメモリの書込み予約およびマイクロプ
ログラムのエントリ番地とマイクロプログラムに対する
パラメータ等を含むＲコード２４の出力を行う。なお、
レジスタやメモリの書込み予約は、アドレス計算で参照
したレジスタやメモリの内容が、パイプライン上を先行
する命令で書き換えられ、誤りたアドレス計算が行われ
るのを防ぐためのものである。レジスタやメモリの書込
み予約は、デッドロックを避けるため、ステップコード
毎に行うのではなく命令毎に行う。

なお、レジスタやメモリの書込み予約については、特願
昭６２−１４４３９４号等に詳しく記載されている。

一方、オペランドアドレス計算処理については、Ａコー
ド２３を入力とし、Ａコード２３に従いオペランドアド
レス計算部４で加算やメモリ間接参照を組み合わせてア
ドレス計算を行い、その計算結果をＦコード２５として
出力する。この際、アドレス計算に伴うレジスタやメモ
リの読出し時にコンフリクトチエツクを行い、先行命令
がレジスタやメモリに書き込み処理を終了していないた
めコンフリクトが指示されれば、先行命令がＥステージ
１５で書き込み処理を終了するまで待つ。また、オペラ
ンドアドレスやメモリ間接参照のアドレスがメモリにマ
ツプされたＩ１０領域に入るかどうかのチエツクも行う
。

また、Ａステージ１３では、スタックからのポツプ操作
、スタックへのブツシュ操作等によるスタックポインタ
（ｓｐ）のコンフリクトを防ぐためＥステージ１５のス
タックポインタ（ｓｐ）に先行するＡステージスタック
ポインタ（ＡＳＰ）を備えており、ポツプ、ブツシュ操
作に伴うＡステージスタックポインタ（ＡＳＰ）の更新
はこのステージで行われる。従って、通常のホップ、ブ
ツシュ操作に伴うＡステージスタックポインタ（ＡＳＰ
）の更新は、このステージで行われる。

従って、通常のホップ、ブツシュ操作直後でもＡステー
ジスタックポインタ（ＡＳＰ）を参照することにより、
スタックポインタ（ｓｐ）のコンフリクトでステップコ
ードの処理を遅らせることなく処理を進めることができ
る。なお、スタックポインタ（ｓｐ）の管理方法につい
ては、特願昭６２−１４５８５２号に詳細に記載されて
いる。

Ａステージ１３の後段ステージとなるＦステージ１４も
、上記のようにコード処理が大きく２つに分かれ、マイ
クロＲＯＭのアクセス処理を行うＲステージ１６と、オ
ペランドプリフェッチ処理を行うＯＦステージ１７とか
ら構成されている。

なお、Ｒステージ１６とＯＦステージ１７とが必ずしも
同時に動作するわけではなく、メモリ・アクセス権が獲
得できるかどうかなどに依存して、独立に動作する。

Ｒステージ１６の処理となるマイクロＲＯＭアクセス処
理は、Ｒコード２４に対して次のＥステージ１５での実
行に使用する実行制御コードであるＥコード２６を作り
出すためのマイクロＲＯＭアクセスとマイクロ命令デコ
ード処理である。

１つのＲコードに対する処理が２つ以上のマイクロプロ
グラムに分解される場合、マイクロＲＯＭはＥステージ
１５で使用され、次のＲコード２４はマイクロＲＯＭア
クセス待ちになる。Ｒコード２４に対するマイクロＲＯ
Ｍアクセスが行われるのは、その前のＥステージ１５で
の最後のマイクロ命令実行の時である。なお、この実施
例におけるデータ処理装置においては、殆どの基本命令
は１マイクロプログラムステツプで行われるため、実際
にはＲコード２４に対するマイクロＲＯＭ７クセスが次
々と行われることが多い。

一方、ＯＦステージ１７では、Ｆステージ１４で行う２
つの処理のうち、オペランドプリフェッチ処理を行う。

オペランドブリフェッチはＦコード２５を入力とし、フ
ェッチしたオペランドとそのアドレスをＳコード２７と
して出力する。１つのＦコード２５では、ワード境界を
またいでもよいが４バイト以下のオペランドフェッチを
指定する。Ｆコード２５にはオペランドのアクセスを行
うかどうかの指定も含まれており、Ａステージ１３で計
算したオペランドアドレス自体や即値をＥステージ１５
に転送する場合にはオペランドフェッチを行わず、Ｆコ
ード２５の内容をＳコード２７として転送する。また、
プリフェッチしようとするオペランドとＥステージ１５
が書き込み処理を行おうとするオペランドが包含関係を
満たすときには、オペランドプリフェッチに関してメモ
リアクセスは行わず、Ｅステージ１５が書き込もうとす
る値をバイパスする。

また、Ｉ１０領域に対してはオペランドブリフェッチを
遅延させ、先行命令がすべて完了するまで待ってオペラ
ンドフェッチを行う。

Ｆステージ１４よりＥコード２６．Ｓコード２７がＥス
テージ１５に入力されると、各種演算器を用いたデータ
の処理、データのリード、ライト等の処理を実行する。

演算器としてはＡＬＵ。

バレルシフタ、プライオリティエンコーダ、カウンタ、
シフトレジスタ等がある。このＥステージ１５が命令を
実行するステージであり、Ｆステージ１４以前のステー
ジで行われた処理は、すべてＥステージ１５のための前
処理である。Ｅステージ１５でジャンプ命令が実行され
たときは、ＩＦステージ１１〜Ｆステージ１４までの処
理はすべて無効化され、飛び先番地が命令フェッチ部１
とＰＣ計算部３に出力される。Ｅステージ１５は、マイ
クロプログラムにより制御され、Ｒコード２４に示され
たマイクロプログラムのエントリ番地からの一連のマイ
クロプログラムを実行することにより命令を実行する。

マイクロＲＯＭの読み出しとマイクロ命令の実行は、パ
イプライン化されて行われる。従って、マイクロプログ
ラムで分岐が起きたときは、１マイクロステツプの空き
ができる。

また、Ｅステージ１５はデータ演算部６にあるストアバ
ッファを利用して、４バイト以内のオペランドストアと
次のマイクロ命令実行をパイプライン処理することもで
きる。

Ｅステージ１５ではＡステージ１３で行ったレジスタや
メモリに対する書き込み予約をオペランドの書き込みの
後解除する。

パイプラインの各ステージは、人力ラッチと出力ラッチ
を持ち、他のステージとは独立に動作することを基本と
する。各ステージは１つ前に行った処理が終り、その処
理結果を出力ラッチから次のステージの入力ラッチに転
送し、自分のステージの入力ラッチに次の処理に必要な
入力信号がすべて揃えば次の処理を開始する機構になっ
ており、各ステージは、１つ前段のステージから出方さ
れてくる次の処理に対する入力信号がすべて有効となり
、今の処理結果を後段のステージの入力ラッチに転送し
て出力ラッチが空になると、次の処理を開始する。

各ステージが動作する１つ前のクロックタイミングで人
力信号がすべて揃っている必要がある。

人力信舟が揃っていないと、そのステージは待ち状態（
人力待ち）になる。出力ラッチから次のステージの人力
ラッチへの転送を行うときは、次のステージの人力ラッ
チが空き状態になっている必要があり、次のステージの
入力ラッチが空きでない場合も、パイプラインステージ
は待ち状態（出力待ち）になる。必要なメモリアクセス
権が獲得できなかったり、処理しているメモリアクセス
にウェイトが挿入されたり、その他のパイプラインコン
フリクトが生じると、各ステージの処理自体が遅延する
。

次に第３図を参照しながら第１図の処理機能について詳
細に説明する。

第３図は、第１図に示したデータ処理装置の詳細ブロッ
ク図であり、以下、特にサブルーチンジャンブ命令（Ｊ
ＳＲ命令）および制御レジスタへの値のロード命令（Ｌ
ＤＣ命令）に基づくデータ処理を構成とともに説明する
。

命令デコード部２とｐｃ加算器３ｂの入力端。

アドレス加算器４ｄの入力端は、ディスプレースメント
値９分岐命令の変位値を転送するＤＩＳＰバス３０で結
ばれている。命令デコード部２とアドレス加算器４ｄの
入力側はステップコード生成に使用した命令コード長、
スタックブツシュモードの時のブリデクトメント値等を
転送する補正値バス３２で結ばれている。また、命令デ
コード部２とＰＣ加算器３ｂの入力端はステップコード
の生成に使用した命令コード長を転送する命令長バス３
１で結ばれている。レジスタファイル６ｄとアドレス加
算器４ｄの入力側はレジスタファイル６ｄに蓄えられて
いるアドレス値を転送するＡバス３３で結ばれている。

命令長バス３１の値とＤＩＳＰバス３０の値のどちらか
を選択して人力する被加算値選択回路３ａの出力と、Ｄ
ステージ１２でデコードした命令のＰＣ値を保持するＤ
ＰＣラッチ３ｄまたはステップコードの切れ回毎の作業
用ＰＣ値を保持するＴＰＯラッチ３ｄの何れかとは、Ｐ
Ｃ加算器３ｂに人力される。ｐｃ加算器３ｂの出力は、
ＰＣ加算器出力ラッチ３ｃを通してＣＡババス６やＰｏ
バス３７に出力される。Ｐｏバス３７は、Ｔｐｃラッチ
３ｄ、ＤＰＣラッチ３ｅおよびＡステージ１３で処理中
の命令のＰＣ値を保持するＡＰＣラッチ３ｆに結合して
いる。ＴＰＣラッチ３ｄにはＥステージ１５で分岐やジ
ャンプが生じたときに新たな命令番地を入力するため、
ＣＡババス６からの人力経路もある、 補正値バス３２の値とＤＩＳＰバス３０の値は、ディス
プレースメント選択回路４ｂに人力され、どちらか一方
がアドレス加算器４ｄに入力される。ＤＩＳＰバス３０
の値とＡバス３３の値はベースアドレス選択回路４ｃに
人力され、どちらか一方がアドレス加算器４ｄに入力さ
れる。アドレス加算器４ｄは、ディスプレースメント選
択回路４ｂの出力、ベースアドレス選択回路４Ｃの出力
およびＡバス３３より入力された値をシフトすることに
より、１倍、２倍、４倍、８倍の値とするインデックス
値生成回路４ａの出力の計３つの値を入力として、３値
加算を行う。アドレス加算器４ｄの出力値は、アドレス
加算器出力ラッチ４ｅを通してＡＯババス４に出力され
る。ＡＯババス４は、Ｆステージ１４でのオペランドフ
ェッチ時にＡＡババス５を通してアドレス出力回路８か
らＣＰＵ外部に出力するオペランドアドレス値を保持す
るＦＡラッチ７ａに接続されている。

ＦＡラッチ７ａは、アドレス加算器４ｄで計算されたオ
ペランドアドレスをＥステージ１５で使用するためにオ
ペランドアドレスを保持するＳＡラッチ７ｂへの出力経
路を持つ。ＳＡラッチ７ｂはデータ演算部６の汎用デー
タバスであるＳ１バス３８への出力経路を持つ。命令の
アドレスを転送するＣＡババス６は、アドレス加算器出
力ラッチ４ｅと、ＴＰＣラッチ３ｄ、命令フェッチ部１
がブリフェッチする命令コードの番地を管理するＱＩＮ
ＰＣカウンタ１ｂからＣＰＵ外部に出力するときその値
を保持するＣＡＡラッチ７ｃと、Ｅステージ１５で分岐
やジャンプが起きたときに、新たな命令番地を３２バス
３９から人力するＥＢクラッチＣとに結合している。Ａ
ＰＣラッチ３ｅは、Ａバス３３と、Ｆステージ１４で処
理中のＰＣ値を保持するラッチＦＰＣ３ｆとに出力経路
がある。ＦＰＣラッチ３ｇはＥステージ１５で処理中の
命令のＰＣ値を保持するＣＰＣラッチ３ｈへの出力経路
を持つ。また、ＣＰＣラッチ３ｈは、Ｓ１バス３８との
間で入出力経路を持つ。レジスタファイル６ｄは、汎用
レジスタや作業用レジスタ等からなり、Ｓ１バス３８．
Ｓ２バス３９およびＡパス３３への出力経路を持ち、Ｄ
○ババス０からの入力経路を持つ。データ演算器６の演
算機構であるデータ演算部６ｅは、Ｓ１バス３８．Ｓ２
バス３９からの人力経路を持ち、ＤＯババス０への出力
経路を持つ。

データ処理装置のステータス情報が格納されているＰＳ
Ｗレジスタ、コンテキストブロックのベースアドレスが
格納されているレジスタ、デバッフサポート機構の動作
モード情報を格納するレジスタやブランチバッファのモ
ード情報を格納するレジスタ等からなる制御レジスタ群
６ｂは、ＤＯババス０からの入力経路を持ち、Ｓ２バス
３９への出力経路を持つ。Ｅステージ１５が用いるデー
タのフェッチおよびストアアドレスを格納するＡＡレジ
スタ７ｄはＳ１バス３８からの入力経路を持ち、ＡＡバ
バス５への出力経路を持つ。Ｅステージ１５が処理する
フェッチデータおよびストアデータを格納するＤＤレジ
スタ６ｆはＤＯババス０からの人力経路を持ち、Ｓ１バ
ス３８．Ｓ２バス３９への出力経路を持つとともに、Ｄ
Ｄババス１への入出力経路を持つ。Ｆステージ１４でＦ
Ａラッチ７ａに格納されたオペランドアドレスによって
外部メモリよりフェッチされたオペランドデータを保持
するＳＤクラッチｇは、ＤＤババス１からの入力経路と
Ｓ１バス３８．Ｓ２バス３９への出力経路を持つ。４ｆ
はスタックポインタ（Ａｓｐ）で、Ａステージ１３によ
り管理され、Ｄ。

バス４０からの入力経路を持ち、Ａバス３３およびＦス
テージ１４が管理するスタックポインタ（ＦＳＰ）４ｇ
への出力経路を持つ。

スタックポインタ（ＦＳＰ）４ｇは、スタックポインタ
（ＡＳＰ）４ｆからの入力経路を持ち、Ｅステージ１５
が管理するスタックポインタ（ＣＳＰ）６ａへの出力経
路を持つ。スタックポインタ（ＣＳＰ）６ａは、Ｄｏバ
バス０とスタックポインタ（ＦＳＰ）４ｇからの入力経
路を持ち、Ｓ１バス３８．Ｓ２バス３９への出力経路を
持つ。

次にサブルーチンジャンプ命令（ＪＳＲ命令）および制
御レジスタへの値のロード命令（ＬＤＣ命令）に基づく
パイプライン処理を説明するために、特にｐｃ計算部３
の詳細動作について説明する。

ＰＣ計算部３はＤステージ１２で命令コードがデコード
されるとき、１つ前にデコードされた命令コードの長さ
情報とその１つ前にデコードされた命令コードの先頭番
地とからデコード中の命令コードの先頭番地を計算する
。ＰＣ計算部３ではＤＰＣラッチ３ｅに命令の切れ目の
アドレスである命令のＰＣ値を保持し、ＴＰＯラッチ３
ｄにステップコードの切れ目のアドレスを保持させる。

このとき、ＤＰＣラッチ３ｅは命令の切れ目のアドレス
が計算された場合に限って更新され、ＴＰＯラッチ３ｄ
はステップコードの切れ目のアドレスが計算される毎に
更新される。パイプライン上で処理されるステップコー
ドのＰＣ値は、そのステップコードの元になった命令の
ＰＣ値が必要であるため、ＤＰＣラッチ３ｅの値がＡＰ
Ｃラッチ３ｆ、ＦＰＣラッチ３ｇ、ＣＰＣラッチｈと転
送されて行く。

なお、命令コード処理は、上述したようにステップコー
ド単位に行われ、１回のデコード処理で０〜６バイトの
命令が消費される。そして、命令デコード処理毎に判明
したそのときに使用した命令コードの長さが命令デコー
ド部２から命令長バス３１に出力される。

次に第４図（ａ）に示すサブルーチンジャンプ命令（Ｊ
ＳＲ命令）によるパイプライン処理を第５図に示すフロ
ーチャートを参照しながら説明する。

なお、サブルーチンジャンプ命令（以下車にＪＳＲ命令
という）は、Ｄステージ１２で２つのステップコードに
分解されて処理される。

第４図（ａ）はサブルーチンジャンプ命令（ＪＳＲ命令
）のフォーマットを示す模式図であり、この図において
、４５ａは命令基本部を示し、４５ｂは才へランド指定
部（ｎｅｗｐｃ）で、このオペランド指定部４５ｂの実
行アドレスにサブルーチンジャンプする命令の場合に相
当する。

４５ｃは拡張部で、飛び先番地のアドレス計算に絶対ア
ドレスや変位等が定義される。

第５図はこの発明によるサブルーチンジャンプ命令処理
手順を説明するフローチャートである。

なお、（１）〜（１６）は各ステップを示し、図中の縦
ラインは各ステージ処理区域を示し、横ラインは各ステ
ップコード処理順位を示す。

先ず、第１のステップコード処理について説明する。

先ずＩＦステージ１１でＪＳＲ命令を取り込む（１）。

次いで、Ｄステージ１２にてＪＳＲ命令をデコードし、
ＪＳＲ命令の第１ステツプコードを示すＤコード２２と
飛び先アドレスの実行アドレスを計算するためのＡコー
ド２３を生成する（２）。もし、飛び先番地のアドレス
計算に絶対アドレス変位等の拡張部４５ｃを必要とする
場合には、そのデータも命令キュー１ａから同時に取り
込む。被加算値選択回路３ａにはそのデータも命令キュ
ー１ａから命令デコード部２に取り込まれた命令長が出
力される。そこで、ＰＣ演算部３は、Ｄステージ１２が
ＪＳＲ命令の処理を開始したステップに同期して、ＪＳ
Ｒ命令の１つ前の命令に関するアドレス値を保持してい
るＴＰＣラッチ３ｄの値とＪＳＲ命令の１つ前の命令の
最終ステップでＤステージ１２から出力された命令長を
保持する被加算値選択回路３ａの値がＰＣ加算器３ｂで
加算され、加算結果であるＪＳＲ命令の先頭アドレスが
ＴＰＣラッチ３ｄとＤＰＣラッチ３ｅに書き込む（３）
。

次いで、Ａステージ１３では、Ａコード２３の指示に従
ってオペランドアドレス計算部４において、飛び先のア
ドレスの計算を行い、計算された飛び先のアドレスをＤ
Ｏババス４を介してＦＡレジスタ７ａに転送する（４）
。

次いで、Ｆステージ１４では、ＦＡレジスタ７ａの値を
ＳＡレジスタ７ｂに転送する（５）。次いで、Ｅステー
ジ１５では、飛び先アドレスが格納されているＳＡレジ
スタ７ａの値が５１バス３８を介してＥＢレジスタ６Ｃ
に転送する（６）次に、第２のステップコードに関する
処理について説明する。

Ｄステージ１２ではＪＳＲ命令の第２ステツプコードを
示すり、コード２２と戻り先の実行アドレスに関する処
理を指示するためのＡコード２３を生成する（７）。な
お、このステップコードの処理に関しては命令キュー１
ａから命令データは取り込まれない。

次いで、ＰＣＣ計算部子は、Ｄステージ１２のＪＳＲ命
令処理のステップ（２）の処理に同期してＪＳＲ命令の
先頭アドレスが格納されているＴＰＣラッチ３ｄの値と
被加算値選択回路３ａの出力値である命令長がｐｃ加算
器３ｂで加算されてＴＰＯラッチ３ｄに書き込まれる（
８）。

Ａステージ１３では、ＪＳＲ命令の第１ステツプコード
の処理のために消費された命令長がＰＣＣ計算部子加算
されてＪＳＲ命令の次の命令番地が格納されているＴＰ
Ｃラッチ３ｄの値がＤＩＳＰバス３０を介してベースア
ドレス選択回路４ｃに入力され、アドレス加算器４ｄに
出力される。

また、インデックス値生成回路４ａとディスプレースメ
ント選択回路４ｂの出力がクリアされる。インデックス
値生成回路４ａとディスプレースメント選択回路４ｂと
ベースアドレス選択回路４Ｃの出力がアドレス加算器４
ｄで３値加算され、アドレス加算器４ｄの出力、すなわ
ち、戻り先アドレスがＡＯババス４を介してＦＡレジス
タ７ａに転送される（９）。

また、Ａステージ１３では、ＡＰＣラッチ３ｆの値がデ
ィクリメントされ、ＦＳＰラッチ４ｇに転送される（１
０）。

Ｆステージ１４では、ＦＡレジスタ７ａの値がＳＡレジ
スタ７ｂに転送されるとともに（１１）、ＦＳＰラッチ
４ｇの値がＣＳＰラッチ６ａに転送される（１２）。

Ｅステージ１５では、スタックのアドレスが格納されて
いるＣ３Ｐラツチ６ａの値を５１バス３８を介してＡＡ
レジスタ７ｄに転送しく１３）、戻り先アドレスが格納
されているＳＡレジスタ７ｂの値を８１バス３８．デー
タ演算器６ｅ、Ｄｏババス０を介してＤＤレジスタ６ｆ
に転送する（１４）。

次いで、ＡＡレジスタ７ｄの示すアドレスにＤＤレジス
タ６ｆの内容をストアした後（１５）、ＥＢレジスタ６
Ｃの示すアドレスへのジャンプを指示する信号を全ステ
ージに対して出力する（１６）。

次に第４図（ｂ）、（ｃ）および第６図を参照しながら
制御レジスタに値をロードする（ＬＤＣ命令）に基づく
パイプライン処理について説明する。

第４図（ｂ）、（Ｃ）はこの発明におけるＬＤＣ命令の
ビット割付けを説明する模式図であり、。

同図（ｂ）は一般形フオーマット（Ｇフォーマット）を
示し、４６ａ、４６ｅは命令基本部を示し、４６ｂは指
定フィールド（ＲＲ）で、ソースオペランドサイズを指
定する。４６ｃはオペランド指定フィールドで、値ｓｒ
ｃがセットされる。

４６ｄは拡張部を示す。４６ｆは指定フィールドで、デ
ィスティネーションアドレス（ＷＷ）がセットされる。

４６ｇはオペランド指定フィールドで、制御レジスタを
指定する値ｄｅｓｔがセットされる。

同図（Ｃ）はＥフォーマットを示し、第１オペランドが
８ビツトの即値である場合に相当し、４７ａ、４７ｃは
命令基本部を示し、４７ｂは即値指定フィルードを示し
、４７ｄは指定フィールドで、ディスティネーションア
ドレス（ＷＷ）がセットされる。４７ｅは拡張部を示す
。

第６図はこの発明による制御レジスタに値をロードする
ロード命令処理手順を説明するフローチャートである。

なお、（１）〜（１７）は各ステップを示し、図中の縦
ラインは各ステージ処理区域を示し、横ラインは各ステ
ップコード処理順位を示す。また、ＬＤＣ命令フォーマ
ットは、上記第４図（ｂ）に示したＧフォーマットによ
るＬＤＣ命令を例として説明する。

先ず、第１のステップコード処理について説明する。

先ずＩＦステージ１１でＬＤＣ命令を取り込む（１）。

次いで、Ｄステージ１２にてＬＤＣ命令が第１ステツプ
コードを示すＤコード２２と値ｓｒＣのアドレスを計算
するためのＡコード２３が生成される（２）。もし、値
ｓｒｃのアドレスの計算に第４図（ｂ）に示した拡張部
４６ｄを必要とする場合にはそのデータも命令キュー１
ａ（第３図参照）から同時に命令デコード部２に取り込
む。

ここでは、Ｇフォーマットを採用するため、値ｓｒｃが
イミーディエット値として処理されるので、アドレス計
算は必要はない。

被加算値選択回路３ａにはそのステップで命令キュー１
ａから命令デコード部２に取り込まれた命令長が出力さ
れる。ＰＣ演算部３では、Ｄステージ１２がＬＤＣ命令
の処理を開始したステップに同期して、ＬＤＣ命令の１
つ前の命令に関するアドレス値を保持しているＴＰＣラ
ッチ３ｄの値とＬＤＣ命令の１つ前の命令の最終ステッ
プでＤステージ１２から出力された命令長を保持する被
加算値選択回路３ａの値がｐｃ加算器３ｂで加算されて
、加算結果であるＬＤＣ命令の先頭アドレスがＴＰＣラ
ッチ３ｄとＤＰＣラッチ３ｅに書き込まれる（３） Ａステージ１３では、Ａコード２３の指示に従ってイミ
ーディエット値となる値ｓｒｃがオペランドアドレス計
算部４内を転送され、ざらにＡＯババス４を介してＦＡ
レジスタ７ａに転送される（４）。

Ｆステージ１４では、ＦＡレジスタ７ａの値がＳＡレジ
スタ７ｂに転送される（５） Ｅステージ１５ではＳｒＣを示すＳＡレジスタ７ｂの値
が３１バス３８．データ演算器６ｅ、ＤＯババス０を介
してレジスタファイル６ｄ内に存在するワーキングレジ
スタに転送される（６）。

第２のステップコードに関する処理は、先ず、Ｄステー
ジ１２で、ＬＤＣ命令の第２の命令基本部が命令キュー
１ａから命令デコード部２に取り込まれ、命令デコード
部２でデコードされると、ＬＤＣ命令の第２ステツプコ
ードを示すＤコード２２と制御レジスタのアドレスを計
算するためのＡコード２３が生成される（７）　　もし
、制御レジスタのアドレス計算に拡張部４７ｆが必要な
らそのデータも命令キュー１ａから同時に取り込む。

被加算選択回路３ａにはそのステップで命令キュー１ａ
から命令デコード部２に取り込まれた命令長が出力され
る。ｐｃ演算部３では、ＬＤＣ命令の先頭アドレスを保
持するＴＰＯラッチ３ｄの値と、ステップ（１）で命令
デコード部２から転送された命令長を保持する被加算値
選択回路３ａの出力値がＰＣ加算器３ｂで加算されてＴ
ＰＣラッチ３ｄに書込まれる（８） Ａステージ１３では、Ａコード２３の指示に従ってオペ
ランドアドレス計算部４において、指定された制御レジ
スタのアドレス計算を行い、計算された制御レジスタの
アドレスは、ＡＯババス４を介してＦＡレジスタ７ａに
転送される（９）。

Ｆステージ１４では、ＦＡレジスタ７ａの値がＳＡレジ
スタ７ｂに転送される（１０）。

Ｅステージ１５では、第１のステップコードでロードす
べき値を格納したワーキングレジスタの内容がＳＡレジ
スタ７ｂ内のアドレスで示される制御レジスタに転送さ
れて格納される（１１）。

さらに第３のステップコードに関する処理は、先ず、Ｄ
ステージ１２ではＬＤＣ命令の第３ステツプコードの処
理に関しては命令キュー１ａから命令データは取り込ま
れない。このとき、第３ステツプコードであるＤコード
２２．Ａコード２３が生成され（１２）、ＰＣＣ計算部
子は、Ｄステージ１２のステップ（３）の処理に同期し
てＴＰＯラッチ３ｄの値と被加算値選択回路３ａの値が
ｐｃ加算器３ｂで加算され、次の命令の先頭アドレスを
ＴＰＯラッチ３ｄに書込まれる（１３）。

Ａステージ１３では、Ａコード２３の指示に従ってＬＤ
Ｃ命令の次の命令番地が格納されているＴＰＣラッチ３
ｄの値がＤＩＳＰバス３０を介してベースアドレス選択
回路４Ｃに入力され、アドレス加算器４ｄに出力される
。また、インデックス値生成回路４ａとディスプレース
メント選択回路４ｂの出力がクリアされる。インデック
ス値生成回路４ａとディスプレースメント選択回路４ｂ
とベースアドレス選択回路４ｃの出力がアドレス加算器
４ｄで３値加算（「０」加算）され、アドレス加算器４
ｄの出力、すなわちＬＤＣ命令の次の命令アドレスがＡ
Ｏババス４を介してＦＡレジスタ７ａに転送される（１
４）。

Ｆステージ１４ではＦＡレジスタ７ａの値がＳＡレジス
タ７ｂに転送される（１５）。

Ｅステージ１５では、ＬＤＣ命令の次の命令のアドレス
が格納されているＳＡレジスタ７ｂの値をＳ１バス３Ｂ
を介してＥＢレジスタ６ｃに転送した後（１６）、ＥＢ
レジスタ６ｃの示すアドレスへのジャンプを指示しく１
７）、制御レジスタに値をロードするためのパイプライ
ン処理を終了する。

次に第７図〜第１７図を参照しながらこの発明における
命令フォーマットについて説明する。

なお、この実施例におけるデータ処理装置は、２オへラ
ンド命令に対して基本的に４バイト＋拡張部の構成を持
ち、すべてのアドレッシングモードが利用できる一般形
のフォーマットと頻度の高い命令とアドレッシングモー
ドのみを使用できる短縮形フォーマットの２つのフォー
マットが定義されている。

第７図〜第１６図は使用命令フォマットの割付はビット
を説明する模式図であり、各図中の−はオペコードエリ
アを示し、＃はリテラルまたは即値の割付はエリアを示
し、Ｅａは８ビツトの一般形のアドレッシングモードで
オペランドを指定するエリアを示し、ｓｈは６ビツトの
短縮形のアドレッシングモードでオペランドを指定する
エリアを示し、Ｒｎはレジスタ上のオペランドをレジス
タ番号で指定するエリアを示す。

なお、フォーマットは第７図に示すように右側がＬＳＢ
側で、かつ高いアドレスになっている。

アドレスＮとアドレスＮ＋１の２バイトを見ないと、命
令フォーマットが判別できないようになっているが、こ
れは命令が必ず１６ビツト（２バイト）単位でフェッチ
、デコードされることを前提としているからである。

また、いずれのフォーマットの場合も、各オペランドの
エリアＥａまたはエリアｓｈの拡張部は、必ずエリアＥ
ａまたはエリアｓｈの基本部を含むハーフワードの直後
におかれる。これは、命令により暗黙に指定される即値
データや命令の拡張部に優先する。従って、４バイト以
上の命令では、エリアＥａの拡張部によって命令のオペ
コードが分断される場合がある。

次に第８図〜第１１図を参照しながら短縮形２オペラン
ド命令のフォーマットについて説明する。

第８図はメモリレジスタ間演算命令のフォーマットを示
し、ソースオペランド側がメモリとなるＬ−ｆｏｒｍａ
ｔとディスティネーションオペランド側がメモリとなる
Ｓ−ｆｏｒｍａｔがある。

特に、Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペランド
の指定フィールドを示し、Ｒｎは前記指定フィールドｓ
ｈのオペランドサイズの指定を示し、レジスタ上に置か
れたディスティネーションオペランドのサイズは、３２
ビツトに固定されている。レジスタ側とメモリ側のサイ
ズが異なり、ソース側のサイズが小さい場合に符号拡張
が行われる。

Ｓ−ｆｏｒｍａｔでは、ｓｈはディスティネーションオ
ペランドの指定フィールドを示し、Ｒｎは前記指定フィ
ールドｓｈのオペランドサイズの指定を示す。レジスタ
側とメモリ側のサイズが異なり、ソース側のサイズが大
きい場合に溢れた部分の切り捨てとオーバーフローチエ
ツクが行われる。

第９図はレジスターレジスタ間演算命令のフォーマット
（Ｒ−ｆ　ｏ　ｒｍａ　ｔ）を示し、Ｒｎはディスティ
ネーションレジスタの指定フィールドを示し、Ｆｔｍは
ソースレジスタの指定フィールドを示し、オペランドサ
イズは３２ビツトのみである。

第１０図はリテラル−メモリ間演算命令のフォーマット
（Ｑ−ｆ　ｏ　ｒｍａ　ｔ）を示し、ＭＭはディスティ
ネーションオペランドサイズの指定フィールドを示し、
ｓｈはディスティネーションオペランドの指定フィール
ドを示す。

第１１図は即値−メモリ間演算命令のフォーマット（Ｉ
−ｆｏｒｍａｔ）を示し、ＭＭはオペランドサイズの指
定フィールド（ソース、ディスティネーションで共通）
を示し、ｓｈはディスティネーションオペランドの指定
フィールドを示し、Ｉ−ｆ　ｏ　ｒｍａ　ｔの即値のサ
イズは、ディスティネーション側のオペランドのサイズ
と共通に８．１６．３２ビツトとなり、ゼロ拡張、符号
拡張は行われない。

第１２図は１オペランド命令の一般形フオーマット（Ｇ
ｌ−ｆ　ｏ　ｒｍａ　ｔ）を示し、ＭＭはオペランドサ
イズの指定フィールドを示す。なお、部のＧｌ−ｆｏｒ
ｍａｔ命令では、エリアＥａの外にも拡張部がある。ま
た、指定フィールドＭＭを使用しない命令もある。

第１３図〜第１６図は２オペランド命令の一般形フオー
マットを示し、８ビツトで指定する一般形アドレッシン
グモードのオペランドが最大２つ存在する命令であり、
オペランドの総数自体は３つ以上になる場合がある。

第１３図は第１オペランドがメモリ読出しを必要とする
命令フォーマット（Ｇ−ｆｏｒｍａｔ）を示し、ＥａＭ
はディスティネーションオペランドの指定フィールドを
示し、ＭＭはディスティネーションオペランドサイズの
指定フィールドを示し、ＥａＲはソースオペランド指定
フィールドを示し、ＲＲはソースオペランドサイズの指
定フィールドを示す。

第１４図は第１オペランドが８ビツト即値の命令のフォ
ーマット（Ｅ−ｆｏｒｍａｔ）を示し、ＥａＭはディス
ティネーションオペランドの指定フィールドを示し、Ｍ
Ｍはディスティネーションオペランドサイズの指定フィ
ールドを示し、＃はソースオペランド値を示す。

第１５図は第１オペランドがアドレス計算のみの命令フ
ォーマット（ＧＡ−ｆｏｒｍａｔ）を示し、ＥａＷはデ
ィスティネーションオペランドの指定フィールドを示し
、ＷＷはディスティネーションオペランドの指定フィー
ルドを示し、ＥａＡはソースオペランドの指定フィール
ドを示し、ソースオペランドとしては実行アドレスの計
算結果自体が使用される。

第１６図はショートブランチ命令のフォーマットを示し
、ＣＣＣＣはブランチ条件指定フィールドを示し、ｄｉ
ｓｐ：８はジャンプ先との変位指定フィールドを示し、
この実施例において、８ビツトで変位を指定する場合に
は、ビットパターンでの指定値を２倍して変位値とする
。

次に第１７図〜第２４図を参照しながらこの実施例にお
けるアドレッシングモードについて説明する。

なお、この実施例におけるデータ処理装置のアドレッシ
ングモード指定方法には、レジスタを含めて６ビツトで
指定する短縮形と、８ビツトで指定する一般形とがあり
、未定義のアドレツシングモードを指定した場合や、意
味的に考えて明らかにおかしなアドレッシングモードの
組み合わせを指定した場合には、未定義命令を実行した
場合と同じく予約命令例外を発生し、例外処理を起動す
る。

これに該当するのは、ディスティネーションが即値モー
ドの場合、アドレス計算を伴うべきアドレッシングモー
ド指定フィールドで即値モードを指定した場合等がある
。

なお、第１７図〜第２４図に示すフォーマット中におい
て、Ｒｎはレジスタ指定フィールドを示し、ｍｅｍ　［
ＥＡ］はＦ、Ａで示されるアドレスのメモリ内容を示し
、（ｓｈ）は６ビツトの短縮形アドレッシングモードで
の指定方法を示し、（Ｅａ）は８ビツトの一般形アドレ
ッシングモードでの指定方法を示し、図中の点線部は拡
張部を示す。

また、この実施例においては、下記に示す基本アドレッ
シングモード、レジスタ直接モード、レジスタ間接モー
ド、レジスタ相対間接モード、即値モード、絶対モード
、ＰＣ相対間接モード、スタックポツプモード、スタッ
クブツシュモード等の各モードをサポートする。

第１７図はレジスタ直接モードのフォーマットを示し、
レジスタの内容をそのままオペランドとするモードであ
り、Ｒｎは汎用レジスタの番号を示す。

第１８図はレジスタ間接モードのフォーマットを示し、
レジスタの内容をアドレスとするメモリの内容をオペラ
ンドとするモードであり、Ｒｎは汎用レジスタの番号を
示す。

第１９図はレジスタ相対間接モードのフォーマットを示
し、ディスプレースメント値が１６ビツトか３２ビツト
かにより２種類に分かれ、それぞれレジスタの内容に１
６ビツトまたは３２ビツトのディスプレースメント値を
加えたアドレスとするメモリの内容をオペランドとする
モードであり、Ｒｎは汎用レジスタ番号を示し、ｄｉｓ
ｐ：１Ｂ　。

ｄｉｓｐ：３２はそれぞれ１６ビツト、３２ビツトのデ
ィスプレースメント値を示し、ディスプレースメント値
は符号付きとして扱う。

第２０図は即値モードのフォーマットを示し、命令コー
ド中で指定されるビットパターンをそのまま２進数と１
做してオペランドとするモードであり、ｉｍｍ　ｄａｔ
ａは即値を示す。ｉ＋ｎｍ　ｄａｔａのサイズはオペラ
ンドサイズとして命令中で指定される。

第２１図は絶対モードのフォーマットを示し、アドレス
値が１６ビツトで示されるか３２ビツトで示されるかに
より２１ｉｎ頚に分かれ、それぞれ命令コード中で指定
される１６ビツトまたは３２ビツトのビットパターンを
アドレスとしたメモリの内容をオペランドとするモード
であり、ａｂｓ：１６゜ａｂｓ：３２はそれぞれ１６ビ
ツト、３２ビツトのアドレス値を示し、ａｂｓ：１６で
アドレスが示されるときは指定されたアドレス値を３２
ビツトに符号拡張する。

第２２図はＰＣ相対間接モードのフォーマットを示し、
ディスプレースメント値が１６ビツトか３２ビツトによ
り２種類に分かれ、それぞれプログラムカウンタの内容
に１６ビツトまたは３２ビツトのディスプレースメント
値を加えた値をアドレスとするメモリの内容をオペラン
ドとするモードであり、ｄｌｓｐ：１６　、　ｄｉｓｐ
：３２はそれぞれ１６ビツト、３２ビツトのディスプレ
ースメント値を示し、ディスプレースメント値は符号付
きとして扱う。

なお、ＰＣ相対間接モードにおいて参照されるプログラ
ムカウンタの値は、そのオペランドを含む命令の先頭ア
ドレスであり、多段間接アドレッシングモードにおいて
、プログラムカウンタの値が参照される場合にも、同じ
ように命令先頭のドレスをＰＣ相対の基準値として使用
する。

第２３図はスタックポツプモードのフォーマットを示し
、スタックポインタ（ｓｐ）の内容をアドレスとするメ
モリの内容をオペランドとするモードであり、オペラン
ドアクセス後、スタックポインタＳＰをオペランドサイ
ズだけインクリメントする０例えば３２ビツトデータを
扱う場合には、オペランドアクセス後、スタックポイン
タＳＰを＋４だけ更新される。Ｂ、Ｈのサイズのオベラ
ンドに対するスタックポツプモードの指定も可能であり
、それぞれスタックポインタＳＰが＋１、＋２だけ更新
される。なお、オペランドに対しスタックポツプモード
が意味を持たないものに対しては、予約命令例外を発生
する。具体的に予約命令例外となるのは、ｗｒｉｔｅオ
ペランド。

ｒｅａｄ−ｍｏｄ　ｉ　ｆｙ−ｗｒ　ｉ　ｔｅオペラン
ドに対するスタックポツプモード指定である。

第２４図はスタックブツシュモードのフォーマットを示
し、スタックポインタ（ｓｐ）の内容をオペランドサイ
ズだけディクリメントした内容をアドレスとするメモリ
の内容をオペランドとするモードであり、スタックブツ
シュモードではオペランドアクセス前にスタックポイン
タ（ｓｐ）がディクリメントされる。例えば３２とット
データを扱う場合には、オペランドアクセス前にスタッ
クポインタ（ｓｐ）が「−４」だけ更新される。

Ｂ、Ｈのサイズのオペランドに対するスタックブツシュ
モードの指定も可能であり、それぞれスタックポインタ
（ｓｐ）がそれぞれ−１，−２だけ更新される。なお、
オペランドに対しスタックブツシュモードが意味を持た
ないものに対しては、予約命令例外を発生する。具体的
に予約命令例外となるのは、ｗｒｉｔｅオペランド、ｒ
ｅａｄ−ｍｏｄ　ｉ　ｆｙ−ｗｒ　ｉ　ｔｅオペランド
に対するスタックブツシュモード指定である。

（発明の効果） 以上説明したように、この発明は１つの命令を第２のパ
イプラインステージに対する１つまたは複数の単位処理
コードに分解してデコードする分解デコード手段と、こ
の分解デコード手段によりデコードされた各単位処理コ
ードに基づいて命令に対する複数のアドレス演算を実行
するアドレス演算手段と、このアドレス演算手段により
演算された命令アドレスを単位処理コードとして後段の
第２のパイプラインステージに転送する転送手段とを設
けたので、例えばサブルーチンジャンプ命令を処理する
場合、２つのステップコードに分割してパイプライン中
を流し、第１のステップコードでサブルーチンへの飛び
先アドレスに関する処理を実行させるとともに、第２の
ステップコードでサブルーチンからの戻り先アドレスに
関する処理を実行させることが可能となり、従来のよう
アドレス情報を保持するラッチ手段を設けることなくパ
イプライン処理を効率よく行える。

また、制御レジスタへのロード命令を処理する場合、３
つのステップコードに分割してパイプライン中を流すこ
とにより、第１のステップコードでソースオペランドに
関する処理を、第２のステップコードで制御レジスタへ
のロードに関する処理を、第３のステップコードで次の
命令へのジャンプに関する処理を行わせることができる
。従って、２種類の命令の次の命令の先頭番地をステッ
プコードに伴うオペランドアドレスとしてパイプライン
中を流すことかでき、次の命令のプログラムカウンタ値
処理のため特別の転送経路を排除でき、効率よくパイプ
ライン処理が可能となる。

さらに、制御レジスタへのロード命令をパイプライン処
理する場合、命令実行ステージで値を制御レジスタにロ
ードした後、レジスタにロードされている次の命令の先
頭番地へジャンプ処理でき、この命令で値がロードされ
る以前の値を持った制御レジスタで取り込まれたパイプ
ライン内の命令をすべてキャンセルでき、正しい制御レ
ジスタの制御の下でこの制御レジスタに値をロードする
命令の次の命令を新たにフェッチすることができる等の
優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すデータ処理装置の構
成を説明するブロック図、第２図（ａ）は、第１図に示
したデータ処理装置のバイブライン処理を説明する構成
ブロック図、第２図（ｂ）は基本的命令フォーマットを
説明する模式図、第３図は、第１図に示したデータ処理
装置の詳細ブロック図、第４図（ａ）はサブルーチンジ
ャンプ命令のフォーマットを示す模式図、第４図（ｂ）
、（Ｃ）はこの発明におけるロード命令のビット割付け
を説明する模式図、第５図はこの発明によるサブルーチ
ンジャンプ命令処理手順を説明するフローチャート、第
６図はこの発明による制御レジスタに値をロードするロ
ード命令処理手順を説明するフローチャート、第７図〜
第工６図は使用命令フオマットの割付゛けビットを説明
する模式図、１７図〜第２４図はこの発明におけるアド
レッシンモードを説明する模式図、第２５図従来のデー
タ処理装置におけるパイプライン処理を説明する機能ブ
ロック図である。 図において、１は命令フェッチ部、２は命令デコード部
、３はＰＣ計算部、４はオペランドアドレス計算部、５
はマイクロＲＯＭ部、６はデータ演算部、７は外部イン
タフェース部、８はアドレス出力回路、９はデータ入出
力回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人　大　岩　増　雄　　　　（外２名）（２バイト
） （θ〜４Ａイト） （ａ）ＪＳＲ 第 図 くアドレス〉 Ｎ◆ｌ Ｎ＋２ Ｎ＋３ 第 図 ｂｙｔｅ： Ｎ＋２−１ 第 図 ｂｙｔｅ： Ｎ　ｌｏ図 ｂｙｔｅ： Ｎ＋２−１ 第 図 ｂｙｔｅ： Ｎ＋２−１ ｂｙｔｅ二 Ｎ＋２ Ｎ中２◆Ｍ−１ 第１２図 ｂｙｔｅ： Ｎ＋２−１ 第 図 ｂｙｔｅ： Ｎ＋２−１ ｂｙｔｅ　： Ｎ＋２ ト２◆１ Ｎ＋２中２　・−・・・・ Ｎ争２十滅◆２−１ 第 図 ｂｙｔｅ： ｂｙｔｅ　： Ｎ中４−１ 第 図 ｂｙｔｅ： Ｎ◆２−１ ｂｙｔｅ： Ｎ◆２ ト２◆ｌ Ｎ◆２◆２　・・・・・・ Ｎ中２十ト２−１ 第 図 ｂｙｔｅ： 第 図 ツう 図 弔 図 ムラ 図 第 図 弔 図 力 図 果 図 第 図 Ｅ：命令実行ステージ １、事件の表示 ２１発明の名称 正　書（自発） 平成 着　　年　　月 特願昭 θ３−２０５５８４号 データ処理装置 ５、補正の対象 明細書全文および図面 ６、補正の内容 （１）明細書全文を別紙のように補正する。 （２）図面中、第３図、第４図（ｂ）、（Ｃ）第５図お
よび第６図を別紙のように補正する。 以上 ３、補正をする者 事件との関係

Claims (1)

【特許請求の範囲】
1. 命令のデコードを行う第１のパイプラインステージと、
   この第１のパイプラインステージより後段のパイプライ
   ンステージとなる複数の第２のパイプラインステージか
   らなるパイプライン処理機構を有するデータ処理装置に
   おいて、１つの命令を前記第２のパイプラインステージ
   に対する１つまたは複数の単位処理コードに分解してデ
   コードする分解デコード手段と、この分解デコード手段
   によりデコードされた各単位処理コードに基づいて前記
   命令に対する複数のアドレス演算を実行するアドレス演
   算手段と、このアドレス演算手段により演算された命令
   アドレスを前記単位処理コードとして後段の第２のパイ
   プラインステージに転送する転送手段とを具備したこと
   を特徴とするデータ処理装置。