JPH04109339A - レジスタ番地指定回路及びそれを備えたデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はレジスタ番地指定回路及びそれを備えたデータ
処理装置に関し、より詳しくは、複数のレジスタ内容を
転送する命令の実行時に、指定された番地のレジスタを
アクセスする他に、指定されたレジスタ番地とは１番地
異なるレジスタ番地のレジスタもアクセスし得るレジス
タ番地指定回路を倫えることにより、２つのレジスタ内
容を同時にアクセスするデータ処理装置に関するもので
ある。

Ｅ従来の技術］ 従来、データ処理装置では高頻度に使用するデータを高
速にかつ単純な機構でアクセスする目的で、１６本程度
の数の汎用レジスタにて構成されるレジスタファイルを
備え、頻繁にアクセスするデータ、演算の中間結果等を
レジスタファイルに保持するようにしている。

このようなレジスタファイルを使用するソフトウェアで
は、レジスタファイルの各レジスタに配置したデータを
一連の処理の区切り目で入れ換える手法を用いる。この
ため、レジスタ上に配置されたデータが一度に複数個ず
つ連続してメモリにストアされたり、メモリからロード
されたりする処理が頻繁に反復される。

ＣあるいはＰａ５ｃａｌなどの高級言語では高頻度に使
用する変数をプロシージャ毎にレジスタに再配置する手
法が用いられることが多く、これらの高級言語で設計さ
れたソフトウェアではレジスタから複数のデータをメモ
リにスト了したり、逆に複数のデータをメモリからレジ
スタにロードする鋲度が高い。

このため、１命令で複数のデータをレジスタからメモリ
に退避したりあるいは１命令で複数のデータをメモリか
らレジスタにロードする複数データ転送命令を有するデ
ータ処理装置が従来から提案されている。このような複
数データ転送命令では、データを転送すべき対象となる
レジスタを“０”と°１”とのビット列に対応させたレ
ジスタリストで示す手法が用いられている。従って、レ
ジスタリストをサーチして転送すべきレジスタ番号を高
速にエンコードする必要があり、この目的のためにプラ
イオリティエンコーダと称されるエンコード回路がハー
ドウェアとしてＩｚされている。

そして、複数データ転送命令を実行する際は、プライオ
リティエンコーダから出力されたレジスタ番号をデコー
ドしてレジスタを逐次的にアクセスすることによりデー
タを転送し７ていた。このため、複数の連続したレジス
タ番号のレジスタ内容を転送する場合にもレジスタ番号
のデコードは１対ｌで行われ、レジスタをアクセスする
レジスタ番地指定回路が入力されたレジスタ番号の次の
番号のレジスタをアクセスするようには構成されていな
い。

［発明が解決しようとする課題〕 従来のレジスタ番地指定回路では、人力されたレジスタ
番号とこれによりアクセスされるレジスタとが１対１の
対応をするため、入力されたレジスタ番号とそれに隣接
するレジスタ番号のレジスタとをアクセスする場合は、
レジスタ番地指定回路に入力するレジスタ番地をインク
リメントあるいはデクリメントする必要があった。また
、このインクリメント及びデクリメントはたとえばカウ
ンタ等のハードウェアで行う必要があり、入力されたレ
ジスタ番号とそれに隣接するレジスタとを同時にアクセ
スする場合は遅延時間が大きくなる。

また従来のデータ処理装置では、複数データ転送命令の
実行に際に、プライオリティエンコーダを用いてレジス
タリストをサーチして“ｌ”（または“Ｏ”）のビット
位置を２進数にエンコードして得たＩ／ジスタ番号に従
ってレジスタを１つずつ逐次的にアクセスしてデータを
転送していた。このため、最低でも転送すべきデータ数
と等しい数の転送動作を反復する必要がある。

［課題を解決するだめの手段］ 本発明のレジスタ番地指定回路はこのような課題を解決
するためなされたものであり、２進数で表現されたレジ
スタの番地を第１のビット列にデコードするデコーダと
、このデコーダのデコード結果である第１のビット列と
、デコーダのデコード結果をｌビットシフトした第２の
ビット列とを入力し、いずれかのビット列を選択的に出
力するセレクタを備えている。

また本発明の第１の発明のデータ処理装置は、命令をデ
コードする命令デコード手段と、２ｎビットのデータを
保持するデータレジスタと、ｎビットのデータを保持す
る第１のＩ／ジスタ番地の第１のレジスタと、ｎビット
のデータを保持する第２のレジスタ番地の第２のレジス
タと、ｎビットの第１のデータを第１のレジスタからデ
ータレジスタへ転送する第１のバスと、ｎビットの第２
のデータを第２のレジスタからデータレジスタへ転送す
る第２のバスと、第１のバスに接続されるべきレジスタ
の番地をデコードするアドレスデコーダと、第２のバス
に接続されるべきレジスタの番地をデコードするレジス
タ番地指定回路とを有していて命令デコード手段の出力
に従って命令を実行する命令実行手段とを備えている。

更に本発明の第２の発明のデータ処理装置は、命令をデ
コードする命令デコード手段と、２０バイトのデータを
保持するデータレジスタと、ｎビットのデータを保持す
る第１のレジスタ番地の第１のレジスタと、ｎビットの
データを保持する第２のレジスタ番地の第２のレジスタ
と、データレジスタからｎビットの第１のデータを第１
のレジスタへ転送する第１のバスと、データレジスタか
ら残りのｎビットの第２のデータを上記第２のレジスタ
へ転送する第２のバスと、第１のハスに接続されるべき
レジスタの番地をデコードするアドレスデコーダと、第
２のバスに接続されるべきレジスタの番地をデコードす
るレジスタ番地指定回路とを有していて命令デコード手
段の出力に従って命令を実行する命令実行手段とを備え
ている。

［作用］ 本発明のレジスタ番地指定回路では、セレクタの選択動
作に応じて、ｎ番地のレジスタがアクセスされるか、ま
たはｎ千１番地とｎ−１番地とのいずれかの番地のレジ
スタがアクセスされる。

また本発明の第１の発明のデータ処理装置では、命令デ
コード手段が基本演算命令（第１の命令）をデコードし
た場合は、第２のレジスタ番地に従ってレジスタ番地指
定回路が第２のレジスタをアクセスすることにより第２
のレジスタからデータレジスタへｎビットのデータが転
送され、命令デコード手段が複数データ転送命令（第２
の命令）をデコードした場合は、第１のレジスタ番地が
アドレスデコーダでデコードされて第１のレジスタをア
クセスされるので第１のデータが第１のレジスタからデ
ータレジスタへ転送されると共に、第１のレジスタ番地
に従ってレジスタ番地指定回路が第２のレジスタをアク
セスするので第２のブタが第２のレジスタからデータレ
ジスタへ転送され、最後に第１のデータと第２のデータ
とが連結される。

更に本発明の第２の発明のデータ処理装置では、命令デ
コード手段が基本演算命令（第１の命令）をデコードし
た場合は、第２のレジスタ番地に従っテレシスタ番地指
定回路が第２のレジスタをアクセスするのでデータレジ
スタから第２のレジスタへｎビットのデータが転送され
、命令デコード手段が複数データ転送命令（第２の命令
）をデコードした場合は、第１のレジスタ番地がアドレ
スデコーダでデコードされて第１のレジスタがアクセス
されるので第１のデータがデータレジスタがら第１のレ
ジスタへ転送されると共に、第１のレジスタ番地に従っ
てレジスタ番地指定回路が第２のレジスタをアクセスす
るので第２のデータがデータレジスタから第２のレジス
タへ転送される。

［発明の実施例〕 以下、本発明をその実施例を示す図面を参照して詳述す
る。

（１）「本発明のデータ処理装置を用いたシステムの構
成」 第６図は本発明のデータ処理装置を用いたシステムの構
成例を示すブロック図である。

この例では、本発明のデータ処理装置１００．　　命令
キャッシュ１０６．　　データキナ／シュ１０７及び１
０８主メモ１月０９がアドレスバス１０１．　　データ
バス＋０２命令バス１０３．　　メモリアドレスバス１
０４．　　メモリデータバス１０５で結合されている。

アドレスバス１０１は本発明のデータ処理装置１００か
ら出力されるアドレスを命令キャッシュ１０６とデータ
キャッシュ１０７．１．０８とに入力する。命令バス１
０３は命令キャッシュ１０６から出力される命令コード
を本発明のデータ処理装置１００へ転送する。

データバス１０２は本発明のデータ処理袋３１００がら
出力されたデータをデータキャッシュ１０７　１０８へ
転送したりあるいはデータキャッシュ１０７．１０８か
ら出力されたデータを本発明のデータ処理装置１００へ
転送したりする。メモリアドレスバス１０４は命令キャ
ッシュ１０６またはデータキャッシュ１０７１０８から
出力されるアドレスを主メモリ１０９へ転送する。メモ
リデータバス１０５は主メモリ１０９と命令キャッシュ
１０６またはデータキャッジ、ＩＱマとの間で命令また
はデータを転送する。

命令キャッシュ１０６．データキャッシュ１０７．１０
８がミスした場合はそれぞれのキャッシュがメモリアド
レスバス１０４　とメモリデータバス１０５トのバス権
を調停して主メモ１月０９をアクセスする。

データキャッシュ１０７．１０８は本発明のデータ処理
装置１００の側では６４ビツトのバスに結合するため、
２つのチップが協調して動作する。各６４ビツトデータ
のデータの上位３２ビツトのデータをデータキャッシュ
１０７が、下位３２ビツトのデータをデータキャッシュ
１０８がそれぞれ分担して受持つ。

以下、本発明のデータ処理装置１００の命令体系及び処
理機構について最初に説明し、次に複数個のレジスタ中
のデータを転送する命令であるＬ［ｌ？１命令とＳＴＭ
命令とを実行した場合のプライオリティエンコーダとデ
ータ演算部との動作を詳細に説明する。

（２）［本発明のデータ処理装置の命令フォーマットｊ
本発明のデータ処理装置の命令は１６ビノトｉｐ−位で
可変長となっており、奇数バイト長の命令はない。

本発明のデータ処理装置では高頻度に使用される命令を
短いフォーマ、トとするために特に工夫された命令フォ
ーマット体系を有する。例えば、２オペランド命令に対
して、基本的に１４）＼イＩ・」＋「拡張部Ｊの構成を
有し、全てのア）・レッシングモードが利用可能な一般
形フオーマ７）と、ｔμ度の高い命令とアドレッシング
モードとのみを使用可能な短縮形フォーマットとの２つ
のフォーマｙ　ｌ・がある。

第９図乃至第１３図に示す本発明のデータ処理装置の命
令フォーマット中に現われる記号の意味は以下の如くで
ある。

：オペレーションコードが入る部分 Ｅａ：８ミニ８ビツト形の７ドレソシングモードでオペ
ランドを指定する部分 Ｓｈ：６ビツトの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎニレジスタフアイル上のオペランドをレジスタ番号
で指定する部分 フォーマットは、第９図に示す如く、右側がＬＳＢ側で
且つ高いアドレスになっている。アドレスＮとアドレス
Ｎｉ１との２バイトを見ないと命令フォーマットが判別
できないようになっているが、これは、命令が必ず１６
ビツト（ハーフワード）単位でフェフヂ、デコードされ
ることを前提としているためである。

本発明のデータ処理装置の命令では、いずれのフォーマ
、トの場合も、各オペランドのＥａまたはｓｈの拡張部
は必ずそのＥａまたはｓｈの基本部を含む１６ビツト　
（ハーフワード）の直後に配置される。

これは、命令により暗黙に指定される即値データあるい
は命令の拡張部に優先する。従って、４バイト以上の命
令では、Ｅａの拡張部により命令のオペレーションコー
ドが分断される場合がある。

また、後述するように、多段間接モードにおいてＥａの
拡張部に更に拡張部が付加される場合にも次の命令オペ
レーションコードよりもそちらの方が優先される。例え
ば、第１ハーフワードにＥａｌを含み、第２ハーフワー
ドにＥａ２を含み、第３ハーフワードまである６バイ］
・命令の場合について考える。なおここでは、Ｅａｌに
多段間接モードを使用したため、普通の拡張部の他に多
段間１妾モードの拡張部も付加されるものとする。この
場合、実際の命令ビットパターンは、命令の第１ハーフ
ワード（Ｅａ　１の基本部を含む）、　　Ｐａｌの拡張
部Ｅａｌの多段間接モード拡張部、命令の第２ハーフワ
ード（Ｅａ　２の基本部を含む）、　　Ｅａ２の拡張部
命令の第３ハーフワードの順となる。

（２，１）　　ｒ短縮形２オペランド命令」第１０図は
２オペランド命令の短縮形フォーマットを示す模式図で
ある。

このフォーマントにはソースオペランド側がメモリとな
るＬ−ｆｏｒｍａｔとテ゛スティネーションオベランド
側がメモリとなるＳ−ｆｏｒｍａｔとがある。

Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペランドの指定
フィールドを、Ｒｎはデスティネーションオペランドの
レジスタの指定フィールドを、ＲＲはｓｈのオペランド
サイズの指定フィール］・をそれぞれ表す。レジスタ上
に置かれたデスティネーションオペランドのサイズは３
２ビットに固定されている。レジスタ側とメモリ側との
サイズが異なり、且つソース側のサイズが小さい場合に
符号拡張が行われる。

５−ｆｏｒｖ＋ａｔでは、Ｓｔ＋はデスティネーション
オペランドの指定フィールドを、Ｒｎはソースオペラン
ドのレジスタ指定フィールドを、ＩＩＲはｓｈのオペラ
ンドサイズの指定フィールドをそれぞれ表す。レジスタ
上に置かれたソースオペラン１′のサイズは３２ビツト
に固定されている。レジスタ側とメモリ側とのサイズが
異なり且つソース側のサイズが大きい場合に、オーバフ
ローした部分の切捨てとオーハーフローチエツクとが行
われる。

（２，２）　　ｒ−船形Ｉオペランド命令」第１１図は
１オペランド命令の一般形フオーマノド（ＧＩ４ｏｒｍ
ａｔ）を示す模式図テアル。

このフォーマットでは、問はオペランドサイズの指定フ
ィールドを表している。一部のＧｌ−ｆｏｒｍａｔ命令
ではＥａの拡張部以外にも拡張部かを有する。

また、■フィールドを使用しない命令もある。

（２，３）　　ｒ−船形２オペランド命令」第１２図は
２オペランド命令の一般形フオーマノドを示す模式図で
ある。

このフォーマットに含まれるのは、８ビ／［・で指定さ
れる一般形アドレッシングモートのオペランドが最大２
つ存在する命令である。オペラン１の総数自体は３つ以
上になる場合もある。

このフォーマントにおいて、ＥａＭはデスティネーショ
ンオペランドの指定フィールドを、旧はデスティ不一シ
ョンオベランドサイズの指定フィルドを、ＥａＲはソー
スオペランド指定フィールドを、ＲＲはソースオペラン
ドサイズの指定フィールドをそれぞれ表している。

一部の一般型フオーマノド命令では、ＥａＭ及びＥａＲ
の拡張部以外にも拡張部がある。

第１３図はショートブランチ命令のフォーマットを示す
模式図である。

このフォーマントでは、ｃｃｃｃは分岐条件指定フィー
ルドを、ｄｉｓｐ：８はジャンプ先との変位指定フィー
ルドをそれぞれ表している。本発明のデータ処理装置で
は、８ビツトで変位を指定する場合にはビットパターン
での指定値を２倍して変位値とする （２．４）　　ｒアドレッシングモード」本発明のデー
タ処理装置の命令のアドレッシングモード指定方法には
、レジスタを含めて６ビソトで指定する短縮形と、８ビ
ツトで指定する一般形とがある。

未定義のアドレッシングモードを指定した場合、あるい
は意味的に考えて明らかに不合理なアドレッシングモー
ドの組合わせが指定された場合には、未定義命令を実行
した場合と同様に予約命令例外が発生して例外処理が起
動される。これに該当するのは、デスティネーションが
即値モードである場合、アドレス計算を伴うべきアドレ
ッシングモード指定フィールドで即値モードが使用され
た場合などである。

第１４図乃至第２４図に示すフォーマットの模式図にお
いて使用されている記号の意味は以下の如（である。

Ｒｎ＝レジスタ指定 （Ｓｈ）　：　Ｇ　ヒツトの短縮形アトレッシングモー
ドでの指定方法 （Ｅ−ａ）　：　８ビツトの一般形アドレッシングモー
ドでの指定方法 なお、各フォーマントの模式図において破線にて表され
ている部分は拡張部を示す。

（２，４，１）　　ｒ基本アドレッシングモード」本発
明のデータ処理装置の命令は種々のアドレッシングモー
ドをサポートする。それらの内、本発明のデータ処理装
置でサポートする基本アドレッシングモードには、レジ
スタ直接モード、レジスタ間接モード、レジスタ相対間
接モード、即値モード、絶対モード、ＰＣ相対間接モー
ド、スタックポツプモード、スタックブツシュモードが
ある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとするアドレッシングモードである。フォーマッ
トの模式図を第１４図に示す。図中、Ｒｎは汎用レジス
タまたはＦＰＩＩレジスタの番号を示す。

レジスタ間接モードは、汎用レジスタの内容をアドレス
とするメモリの内容をオペランドとするアドレッシング
モードである。フォーマ、トの模式図を第１５図に示す
。図中、Ｉｌｎは汎用レジスタの番号を示す。

レジスタ相対間接は、ディスプレースメント値が１６ビ
ツトであるか３２ビットであるかにより２種類に分かれ
る。いずれも、汎用レジスタの内容に１６ビソトまたは
３２ビツトのディスプレースメント値を加えた値をアド
レスとするメモリの内容をオペランドとするアドレッシ
ングモードである。フォーマットの模式図を第１６図に
示す。図中、Ｒｎは汎用レジスタの番号を示す。ｄｉｓ
ｐ　：　１６とｄｉｓｐ　：　３２とは、それぞれ１６
ビツトのディスプレースメント値、３２ビットのディス
プレースメント値を示す。

ここでのディスプレースメント値は符号付きとして扱わ
れる。

即値モードは、命令コード中で指定されるビ。

ドパターンをそのまま２進数と見なしてオペランドとす
るアドレッシングモードである。フォーマノ！・の模式
図を第１７図に示す。図中、　ｉｍｍ　　ｄａｔａは即
値を示す。　ｉｍｍ　　ｄａｔａのサイズは、オペラン
ドサイズとして命令中で指定される。

絶対モードは、アドレス値が１６ビノトで示されるか３
２ビツトで示されるかにより２種類に分かねる。いずれ
も、命令コード中で指定される１６ビ。

トまたは３２ビツトのビットパターンをアドレスとした
メモリの内容をオペランドとするアドレッシングモード
である。フォーマットの模式図を第１８図に示す。口中
、ａｂｓ：１６とａｂｓ：３２とは、それぞれ１６ビノ
ト、３２ビツトのアドレスイ１へを示す。ａｂｓ　：１
６にてアドレスが示される場合はｉ：’ｊ定されたアド
レス値が３２ビツトに符号拡張される。

ＰＣ相対間接モードは、ディスブルースメンＨａが１６
ビツトであるか３２ビットであるかにより２種類に分か
れる。いずれも、プログラムカウンタの内容に１６ビソ
トまたは３２ビツトのディスプレースメント値を加えた
値をアドレスとするメモリの内容をオペランドとするア
ドレッシングモードである。フォーマントの模式図を第
１９図に示す。図中、ｄｉｓｐ　：　１６とｄｉｓｐ　
：　３２とは、それぞれ、１６ビノトのデイスフブレー
スメントイ直、３２ヒ゛ノドのディスツブ１／−スメン
ト値を示す。ここではディスプレースメント値は符号付
きとして扱われる。ＰＣ相対間接モードにおいて参照さ
れるプログラムカウンタの値は、そのオペランドを含む
命令の先頭アドレスである。多段間接アドレシングモー
ドにおいてプログラムカウンタの値が参照される場合に
も、同様に命令先頭のアドレスがＰＣ札対の基準値とし
て使用される。

スタックポツプモードはスタックポインタ（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとするア
ドレッシングモードである。オペランドアクセス後にＳ
Ｐがオペランドサイズだけインクリメントされる。例え
ば、３２ビツトデータが扱われる場合には、オペランド
アクセス後にＳＰが＋４だけ更新される。８．１６．６
４ビツトのサイズのオペランドに対するスタックポツプ
モードの指定も可能であり、それぞれＳＰが＋１．＋２
．＋８だけ更新される。

フォーマｙｌ−の模式図を第２０図に示す。オペランド
に対してスタックポツプモードが意味を持たない場合に
は予約命令例外が発生ずる。具体的に予約命令例外とな
るのは、Ｗｒｉｔｅオペランｌ’、　ｒｅａｄｎｏｄｉ
ｆｙ−ｗｒｉｔｅオペランドに対するスクノクポ、ブモ
ード指定である。

スタックブツシュモードは、ＳＰの内容をオペランドサ
イズだけデクリメントシた内容をアドレスとするメモリ
の内容をオペランドとするアドレッシングモードである
。スタックブツシュモードではオペランドアクセス前に
ＳＰがデクリノンＩ・される。例えば、３２ビツトデー
タが扱われる場合には、オペランドアクセス前にＳＰが
−４だけ更新される。

８、１６．６４ビツトのサイズのオペランドに対するス
タックブツシュモードの指定も可能であり、それぞれＳ
Ｐが−１，−２，−８だけ更新される。フォーマフトの
模式図を第２１図に示す。オペランドに対してスタック
ブツシュモードが意味を持たない場合には予約命令例外
が発生される。具体的にＹ約命令例外となるのは、ｒｅ
ａｄオペランド、　ｒｅａｄ−ｍｏｄｉｆｙｗｒｉｔｅ
オペランドに幻ずスタックブツシュモード指定である。

（２，４，２）　　ｒ多段間接アドレッシングモード」
複雑なアドレッシングも基本的には加算と間接参照との
組合わせに分解することが可能である。

従って、加算と間接参照とのオペレーションをアドレッ
シングのプリミティブとしで与えておき、それらを任意
に組合わせることができれば、どのような複雑なアドレ
ッシングモードをも実現可能になる。

本発明のデータ処理装置の命令の多段間接アドレッシン
グモードは上述のような考え方に基づいたアトレンジン
グモードである。複雑なアドレッシングモードは、モジ
ュール間のデータ参照あるいは＾Ｉ（人工知能）言語の
処理系に特に有用である。

多段間接アドレッシングモードを指定する場合、基本ア
ドレッシングモー１゛指定フイールドではレジスタヘー
ス多段間接モート’、ｐｃベース多段間接モード、絶対
ベース多段間接モードの３種類の指定方法の内のいずれ
か１つを指定する。

レジスタヘース多段間接モートは汎用レジスタの値を拡
張する多段間接アドレッシングのベース値とするアトレ
ンジングモードである。フメーマソ１−の模式図を第２
２図に示す。図中、Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードはブログラノ、カウンタの値
を拡張する多段間接アドレッシングのベース値とするア
ドレッシングモードである。フォーマントの模式図を第
２３図に示す。

絶対ベース多段間接モードはゼロを拡張される多段間接
アドレッシングのベース値とするアトレンジングモード
である。フォーマットの模式図を第２４図に示す。

拡張される多段間接モード指定フィールドは１６ビツト
を単位としており、これを任意回反復して付加される。

１段の多段間接アト′し・ノシングモードにより、ディ
スプレースメントの加算、インデクスレジスタのスケー
リング（Ｘｌ、、　　×２．Ｘ４×８）と加算、メモリ
の間接参照を行う。多段間接モードのフォーマットの模
式図を第２５１に示す。

各フィールドは以下に示す意味を有する。

Ｅ・０−、多段間接モード′ｍ続 ε・１　ニアドレス計算終了 ｔｍｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒ、
ａｎｄ■・０　：メモリ間接参照なし ｔｍｐ　＋　ｄｉｓｐ÷Ｒｘ　＊　５ｃａｌｅ　＝＝＞
　ｔｍｐｌ・１　；メモリ間接参照あり ｍｅｍ　［ｔｍｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃ
ａｌｅｌ＝＝＞　　ｔｍｐ ｈ・０　　：　　＜Ｒｘ＞をインデクスとして使用ｈ−
１：特殊なインデクス ＜Ｒｘ＞＝Ｏインデクス値を加算しな い０１ｘ＝ｏ） ＜Ｒｘ＞＝１　　　プログラムカウンタをインデクス値
として使用 （Ｒｘ＝ＰＣ） ＜Ｒｘ＞＝２〜　　ｒｅｓｅｒｖｅｄ ｏ＝０　　：多段間接モード中の４ビツトのフィーｌレ
ドｄ４のイ直を４イ合してディスブレースメント値とし
、これを加算する。ｄ４は符号付きとして扱われ、オペ
ランドの サイズとは関係なく必ず４倍して使用 する。

Ｄ−１１多段間接モードの拡張部で１旨定されたｄｉｓ
ｐｘ（１６／３２ビット）をディスプレースメント埴と
し、これを加算する。

拡張部のサイズはｄ４フィールドで指定する。

ｄ４＝ｏｏｏ１　　　ｄｉｓｐｘは１６ビソトｄ４＝ｏ
ｏ１０　　　ｄｉｓｐｘは３２ビットｘＸ；インデクス
のスケール （ｓｃａｌｅ　＝　１／２／４／８） プログラムカウンタに対して×２．×４．、×８のスケ
ーリングを行った場合には、その段の処理終了後の中間
値（ｔｌＩｌｐ＞として不定値が入る。この多段間接モ
ードによって得られる実効アドレスは予測できない埴と
なるが、例外は発生しない。ブＬ】グラムカウンクに列
するスケーリングの指定は禁しられている。

多段間接ア［ルソンングモードによる命令フォーマット
のバリエーションを第２６図、第２７し１の模式図に示
す。第２６図は多段間接モードが継続するか終了するか
のバリエーションを、第２７図はディスプレースメント
のサイズのバリエーションをそれぞれ示す。

任意段数の多段間接アドレッシングモードが利用できれ
ばコンパイラの中で段数による場合分けが不要になるの
で、コンパイラの負担が軽減されるというメリットがあ
る。多段の間接参照の顧度がシ１：常に少ないとしても
、コンパイラとしては必ず正しいコードを発生できなけ
ればならないからである。このため、フォーマット上、
任意の段数が可能になっている。

（２，５）　　ｒレジスタの退避命令と復帰命令」本発
明のデータ処理装置１００は複数のレジスタの内容をス
タック領域等のメモリ領域に退避させる命令である３７
Ｍ命令と、スタック領域等のメモリ領域に退避されてい
る複数のレジスタの内容を復帰させるＬＤ？ｌ命令とを
什えている。

１０Ｍ命令のフォーマットは第２Ｋ］の模式図に示され
ている。Ｌｒ１Ｍ命令では５ｒｃｓフイールドで示され
ているアドレッシングモードに従って計算されたアドレ
スのメモリからｒｅｇｌｉｓｔフィールｌでボされたレ
ジスタヘデータが転送さるる。転送さ才するべきデータ
を格納するレジスタはｒｃｇｌｉｓＬフィールドにより
ビットバタンで示される。各し・ジスタに転送されるデ
ータはそれぞれ４ハイドである。

ｓＴＭ１Ｍ命令ォーマットは第２９図の模式図に示され
ている。ＳＴ？＋命令では、ｒｅｇｌｉｓｔフィールド
で示されているレジスタ中のデータがｄｅｓ　ｔｓフィ
ールドで示されたアドレッシングモー１′に従って計算
されたアドレスのメモリへ転送される。転送すべきデー
タを格納しているレジスタはｒｅｇｌｉｓＬフィールド
によりビットバタンで示される。第２９図に示す如く、
３７Ｍ命令のｒｅｇｌｉｓｔフィールドの意味はｄｅｓ
　ｉｓフィールドで示されるアドレッシングモードによ
り異なる。これは複数個のレジスタ内容がメモリに格納
される場合に、大きな番号のレジスタが常に大きな番地
に格納されるように統一するためである。各レジスタか
ら転送されるデータはそれぞれ４ハイドである。

（以　（１）・・牟１：　白） ×２．−ン′ （３）「本発明のデータ処理装置の機能ブロックの構成
」 第４図は本発明のデータ処理装置１００の構成を示すブ
ロック図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令入力部１１０．　　命令フェッチ部１１１命令
デコード部１１２．　　第１マイクロＲＯＭ部１１３第
２マイクロｌ’ｌＯＭ部ＩＩ４．　　オペランドアドレ
ス計算部１．１５．　　ＰＣ計算部１１６．　　整数演
算部１１７．　　浮動小数点演算部１１８．　　アドレ
ス入出力部１１９．　　オペランドアクセス部１２０．
　　データ入出力部１２１に分かれる。

アドレス入出力部１１９をアドレスバス１０１　に結合
し、データ入出力部１２１をデータバス１０２に結合し
、命令入力部１１０を命令バス＋０３に結合することに
より第６図に示すシステム構成をとることができる。

（３，１）　　ｒ命令入力部」 命令入力部１１０は外部の命令バス１０３から３２ビフ
ト単位で命令コードを本発明のデータ処理装置＋００に
入力する。命令キャッシュ＋０６のアクセス方法には、
１つのアドレスに対して３２ビツトの命令コードをアク
セスする標準アクセスモードと、１つのアドレスに対し
て４回連続で３２ビツトの命令コードをアクセスするク
ワッドアクセスモートとがあり、いずれの場合も命令人
力部１１０は入力した命令コートを命令フェッチ部ｉｌ
ｌへ出力する。

（３，２）　　ｒ命令フェッチ部」 命令フェッチ部Ｉｌｌには、命令アドレスのアドレス変
換機構、内蔵命令キヤツシユ１命令用ＴＬＢ命令キュー
及びそれらの制御部等が備えられている。

命令フェッチ部１１１は、次にフェッチすべき命令のｔ
’ｃ値を物理アドレスに変換し、内蔵命令キャッシュか
ら命令コードをフェッチして命令デコド部１１２へ出力
する。内蔵命令キャッシュがミスした場合にはアドレス
人出力部１１９へ物理アドレスを出力し、外部への命令
アクセスを要求し、命令入力部１１０を通して入力され
た命令コードを内蔵命令キヤツシユに登録する。

次にフェッチすべき命令のｒＣ値は命令キューに入力す
べき命令のｐ　ｃ　４１６として専用のカウンタで計算
される。ジャンプが発生した場合は、新たな命令のＰＣ
値がオペランドアドレス計算部１１５．　　Ｐ（４＋算
部１１６．　　整数演算部１１７等から転送されて来る
。

命令用ＴＬＢがミスした場合のページングによるアドレ
ス変換及び命令用ＴＬＢの更新も命令フェッチ部１１１
の内部にある制御回路により行われる。

また、本発明のデータ処理装置１１０がハスウォッチモ
ードである場合は、アドレス入出力部１１９を通して入
力された物理アドレスがヒツトした内蔵命令キャッシュ
のエンｌ−りが無効化される。

（３，３）　　ｒ命令デコード部」 命令デコード部１１２では基本的に１６ビツト　（ハー
フワード）＋４４位で命令コードをデコードする。

このブロックには第１ハーフワードに含まれるオペレー
ションコードをデコードするＦ）ＩＷ（Ｆｉｒｓｔ　１
ｌａｌｆＷｏｅｄ）デコーダ、第２及び第３ハーフワー
ドに含まれるオペレーションコードをデコードするＮ　
Ｆ　ＨＷ（Ｎｏｔ　Ｆｉｒｓｔ　Ｈａｌｆ　Ｗｏｒｄ）
デコーダ、アドレッシングモードをデコードするアドレ
ッシングモードデコーダが含まれる。

また、ＦＨＷデコーダ、　ＮＦＩＩ−デコーダの出力を
更にデコードしてマイクロＲＯ１１のエントリアドレス
を計算する第２デコーダ１条件分岐命令の分岐予測を行
う分岐予測機構、オペランドアドレス計算の際のパイプ
ラインコンフリクトをチエツクするアドレス計算コンフ
リクＩ・チエツクＦｌ横も備えられている。

命令フェッチ部１１１から出力された命令コードは１ク
ロツクにつきＯ〜６バイトがデコードされる。

デコード結果の内、整数演算部１．１７での演算に関係
する情報が第１マイクロＲＯＭ部１１３へ、浮動小数点
演算部１１８での演算に関係する情報が第２マイクロＲ
ＯＭ部１１４へ、オペランドアドレス計算に関係する情
報がオペランドアドレス計算部１１５へ、ｐｃ計算に関
係する情報がＰＣ計算部１１６へ、それぞれ出力される
。

（３，４）　　ｒ第１マイクロＲＯＭ部」第１マイクロ
ＲＯＭ部１１３には、整数演算部１１７の制御を行う種
々のマイクロプログラムルーチンが格納されているマイ
クロＲＯ？ｌ、　　マイクロシーケンサ、マイクロ命令
デコーダ等が備えられている。

マイクロ命令はマイクロＲＯＭから１クロツク当たり１
度読出される。マイクロシーケンサは命令実行に関する
マイクロプログラム実行のためのンー／、ンス処理の他
に、例外１割込及びトラップ（この３つを併せてＥＩＴ
　と称す）の受付けと各ＢＩＴに対応するマイクロプロ
グラムのシーケンス処理も行う。

第１マイクロＲＯＭ部１１３には命令コードに依存しな
い外部割込み及び整数演算実行結果によるマイクロプロ
グラムの分岐条件も人力される。

マイクロデコーダの出力は主に整数演算部１１７へ出力
されるが、ジャンプ命令の実行時１例外受付時には一部
の情報を他の機能ブロックへも出力する。

（３，５）　　ｒ第２マイクロＲＯｈ部」第２マイクロ
ＲＯＭ部１１４には、浮動小数点演算部１１８の制御を
行う種々のマイクロプログラムルーチンが格納されてい
るマイクロＲＯＭ、　　マイクロシーケンサ、マイクロ
命令デコーダ等が備えられている。マイクロ命令はマイ
クロ１７０）Ｉから１クロツクに１度読み出される。マ
イクロシーケンサはマイクロプログラムで示されるシー
ケンス処理の他に、浮動小数点演算に関係する例外の処
理も行い、マスクされていない浮動小数点例外が検出さ
れた場合には第１マイクロＲＯＭ部１．１３へ例外処理
を要求する。第２マイクロＲＯＭ部１１４のマイクロシ
ーケンサは第１マイクロＲＯＰ部１１３のマイクロシー
ケンサと並列に動作し、整数演算部１１７　と並列に浮
動小数点演算部１１８をｆｉ制御する。

第２マイクロＲＯＭ部１１３には浮動小数点演算の実行
結果によるフラッグ情報も人力される。

マイクロデコーダの出力は主に浮動小数点演算部１１．
８に対して出力されるが、浮動小数点演算に関係する例
外の検出等の一部の情報は他の機能ブロックへも出力さ
れる。

（３，６）　　ｒオペランドアドレス計算部」オペラン
ド′アトルス計算部１１５は、命令デコード部１１２の
ア１゛レッシングモードデコーダ等から出力されたオペ
ランドアドレス旧算に関係する情報によりハードワイヤ
ードに制御される。このオペランドアドレス計算部１１
５でばメモリ間接゛ｒじレッシングのためのメモリアク
セス以外のオペラン）・のアドレス９１算とジャンプ命
令のジャンプ先アｌルスの計算とが行われる。

オペランドアドレスの計算結果は整数演算部１１７へ出
力される。オペランドアドレス計算終了段階での先行ジ
ャンプ処理ではジャンプ先ア［レスの計算結果が命令フ
ェッチ部１１１　とＰＣ計算部１１６とへ出力される。

即値オペランドは整数演算部１１７及び浮動小数点演算
部１１８へ出力される。アドレス計算に必要な汎用レジ
スタ、プログラムカウンタの値は整数演算部１１７．　
　ＰＣ計算部１１６がら入力される。

（３，７）　　ｒＰＣ計算部」 ＰＣ，ｉ１′算部１１６は命令デコード部１１２がら出
力されるＰＣ計算に関係する情報でハードワイヤードに
制御され、命令のｐｃ値を計算する。本発明のデータ処
理装置１００の命令は可変長命令であり、命令をデコー
ドした後でなければ命令の長さが判明しない。ＰＣ計算
部１１６は、命令デコード部１１２から出力された命令
長をデコート中の命令のｐｃ値に加算することにより次
に実行すべき命令のＰＣ値を計算する。

ｐｃ計算部１１６の計算結果は各命令のｐｃ値として命
令のデコード結果と共に出力される。

命令デコードステージでの先行ブランチ処理では、命令
デコード部１１から出力されるブランチ幅をＰＣ値に加
算することによりブランチ先命令のアドレスが計算され
る。

また、ＰＣ計算部１１６にはサブルーチンへのジャンプ
命令の実行時にスタックにブツシュされているサブルー
チンからの戻り先ＰＣ値のコピーを保持したＰＣスタッ
クが備えられており、サブルーチンからのリターン命令
に対してはＰＣスタックから戻り先ＰＣを読出すことに
より、ブリリターン先命令のアドレスを生成する処理も
行う。

（３，８）　　ｒ整数演算部」 整数演算部＋１７は第１マイクロＲＯＭ部１１３ノマイ
クロＲＯＭに格納されたマイクロプログラムにより制１
１１１され、各整数演算命令の機能を実現するために必
要な演算を整数演算部１１．７の内部にあるレジスタフ
ァイルと演算器とで実行する。レジスタファイルには汎
用レジスタと作業用レジスタとが含まれる。

また、整数演算部１１７は演ゴγ器としてはＡＬｔｌブ
ライオリティユンコーダニー備えている。整数演算部１
１７には整数演算の結果により変化するフラグ、外部割
込みのマスクレベルを定めるビット等ヲ含むプロセッサ
状態語（１’ｓＷ）　、　　バッファメモリ制御レジス
タ等が含まれる。

命令の演算対象となるオペランドがアドレスまたは即値
である場合は、オペランドアドレス計算部１１５から即
値または計算されたアドレスが入カサレル。また、命令
の演算対象となるオペランドがメモリ上のデータである
場合は、アドレス計算部１１５で計算されたアドレスが
オペランドアクセス部１２０へ出力され、内蔵データキ
ヤノンユまたは外部からフェッチしたオペランドが整数
演算部１１７へ入力される。

演算に際して、内蔵デークキャソソユ、外部のデータキ
ャッシュ１０７．　＋０８あるいは主メモリ１０９をリ
ードする必要がある場合は、マイクロプログラムの指示
によりオペランドアクセス部１２０ヘアドレスを出力す
ることにより、目的のデータをフェッチする。

演算結果を内蔵データキャッシュ、外部のデータキャッ
シュ１０７．１．０８あるいは主メモリ１０９ヘスドア
する必要がある場合には、マイクロプログラムの指示に
よりオペランドアクセス部１２０ヘアドレスとデータと
を出力する。この際、ＰＣ計算部１１６からはそのスト
ア動作を行った命令のＰＣ値がオペランドアクセス部１
２０へ出力される。

外部割込み２例外の処理等が行われて新たな命令アドレ
スを整数演算部１１７が得た場合は、これが命令フェッ
チ部１１１　とｐｃε１算部１１６とへ出力される。

（３，９）　　ｒｉ’７動小数点演算部ｊ）７動小数点
演算部１１８は第２マイクロＲＯＭ部１１４のマイクロ
ＲＯＭに格納されたマイクロプログラムにより制１ｆｆ
Ｕされ、各浮動小数点演算命令の機能を実現するために
必要な演算を浮動小数点演算部１１１１の内部にあるレ
ジスタファイルと演算器とで実行する。浮動小数点演算
部１１８には浮動小数点演算の丸め処理方法及び浮動小
数点演算例外の検出許可のモードを設定する浮動小数点
演算モード制御コＤレジスタ（ＦＭＣ）と、浮動小数点
演算結果に対するフラグ１浮動小数点例外の発生状態を
示すステタスビソトからなる浮動小数点演算状態語（Ｆ
ＳＷ）とがある。

命令の演算対象となるオペランドが即値である場合は、
オペランドアドレス計算部１１５から即イ１へが入力さ
れる。また、命令の演算対象となるオペランドがメモリ
上のデータである場合は、アドレス計算部１１５で計算
されたアドレスがオペランドアクセス部１２０へ出力さ
れ、内蔵データキャッシュまたは外部からフェッチした
オペランドが浮動小数点演算部１１８に入力される・ オペランドを内蔵データキャッシュ、外部のデクキャノ
ソユ１０７．１０ｆ＋あるいは主メモ１月０９ヘスドア
する必要がある場合には、マイクロプログラムの指示に
よりオペランドアクセス部１．２０ヘプタを出力する。

ストア動作では浮動小数点演算部１１８と整数演算部１
１７とが協調して動作し、オペランドアクセス部１２０
に対して整数演算部１１７からオペランドのアドレスが
出力され、浮動小数点演算部１１８からオペランドが出
力される。この際、ｐｃ計算部１１６からはそのストア
動作を行った命令のＰＣ値がオペランドアクセス部１．
２０へ出力される。

（３，１０）　ｒオペランドアクセス部」オペラン１′
アクセス部１２０には、オペランドアドレスのアドレス
変換機構、データバッファ、データ用Ｔ１．Ｂ、　　ス
トアバッファ、オペランドブレイクポイントレジスタ及
びそれらの制御部がある。

データバッファはモード切替えにより内蔵データキャッ
シュまたはコンテキスト退避用メモリとして動作する。

データバッファを内蔵データキヤノンユとして動作させ
る場合、データのロード動作ではオペランドアドレス計
算部１１５または整数演算部１１７から出力されたロー
ドすべきデータの論理アドレスが物理アドレスに変換さ
れ、内蔵データキャッシュからデータがフェッチされて
整数（１４算部１１７あるいは浮動小数点演算部１１８
に入力される。

内蔵データキャッシュがミスした場合には、アドレス入
出力部１１９へ物理アドレスが出力されて外部へのデー
タアクセスが要求され、データ入出力部１２２を通して
入力されたデータが内蔵データキャッシュに登録される
。

データのストア動作においては、整数演算部１１７から
出力されたストアすべきデータの論理アドレスが物理ア
ドレスに変換され、整数演算部１１７あるいは浮動小数
点演算部１１Ｂから出力されたデータが内蔵データキャ
ッシュにストアされると共に、ストアバッファを通して
アドレス入出力部１１９へ物理アドレスが出力され、デ
ータ入出力部１２２を通してデータが外部へ出力される
。

ストア動作でミスが発生した場合にはデータの更新は行
われない。ストアバッファではストアずべきデータとそ
のアドレス、更にそのストア動作を行った命令のＰＣ値
とが１紐として管理される。

ストアバソファでのストア動作は先入れ先だし制御方式
で管理される。

データ用ＴＬＢがミスした場合のベージングによるアド
レス変換及びデータ用ＴＬＢの更新もオペランドアクセ
ス部１２０の内部の制御回路により行われる。また、メ
モリアクセスアドレスがメモリ空間にマツピングされて
いるＩ１０領域に入るか否かのチエツクも行われる。

また、データハソファを内蔵データキャッシュとして動
作させる場合、本発明のデータ処理装置がバスウォッチ
モードであれば、アドレス入出力部１１９を通じて入力
された物理アドレスがヒツトする内蔵データキャッシュ
のエントリは無効化される。

（３，１１）　ｒアドレス入出力部」 アドレス入出力部１１９は命令フェッチ部１１１　とオ
ペランドアクセス部１２０とから出力されたアドレスを
本発明のデータ処理袋Ｔ１００の外部へ出力する。アド
レスの出力は本発明のデータ処理装置１００で定められ
たバスプロトフルに従って行われる。ハスプロ］・フル
の制御はアｌ゛レス入出力部１＋９内にある外部バス制
御回路が行う。外部ハス制御ｎ回路ではページ不在例外
またはハスアクセス例り１外部割込みの受付も行う。

また、本発明のデータ処理装置１００以外の外部デバイ
スがバスマスクになっており、本発明のデータ処理装置
１００がハスウォッチモードであれば外部デバイスがデ
ータライトサイクルを実行した場合にアドレスバス１０
１上へ出力されたアドレスを取込んで命令フェッチ部１
．　］、　１　とオペランドアクセス部１２０とへ転送
する。

（３，１２）　ｒデータ入出力部」 データ入出力部１２１はオペランドのロード動作の際に
データバス１０２からデータを取込んでオペランドアク
セス部１２０へ転送し、またオペランドのストア動作の
際にオペランドアクセス部１２０から出力されたオペラ
ンドをデータバス１０２へ出力する。データキャッシュ
１０７．１０８のアクセス方法には、１つのアドレスに
対して６４ビツトのデータをアクセスする標準アクセス
モードと、１つのアドレスに対して４回連続で６４ビッ
トのデータをアクセスするクワッドアクセスモードとが
あり、いずれの場合もデータ入出力部１２１はオペラン
ドアクセス部１２０と外部のメモリとで送受されるデー
タの入出力を制御する。

（以　下、７余″１白） ・、７メ （４）「パイプライン処理」 本発明のデータ処理装置１００は各種のバッファ記憶装
置と、命令バス１０３及びデータバス１０２を使用した
メモリの効率的アクセスとにより、命令をパイプライン
処理して高性能に動作する。ここでは、本発明のデータ
処理′３Ａｒｌｏｏのパイプライン処理方法について説
明する。

（４，１）　　ｒパイプライン機構」 本発明のデータ処理装置１００のパイプライン処理機構
を第５図の模式図に示す。

本発明のデータ処理袋７ｉｌｏＯのパイプライン処理ｉ
ｔＮは、命令のブリフェッチを行う命令フェノデステー
ジ（ＩＰステージ）３１．　　命令のデコードを行うデ
コードステージ（Ｄステージ）３２．　　オペランドの
アドレス計算を行うオペランドアドレスｊＩ算ステージ
（Ａステージ）３３．　　マイクロＲＯＭアクセス（特
にＲステージ３７と称す）とオペランドのプリフェッチ
（特にＯＦステージ３８と称す）とを行うオペランドフ
ェッチステージ（Ｆステージ）３４命令の実行を行う実
行ステージ（Ｅステージ）３５メモリオペランドのスト
アを行うス［・アステージ（Ｓステージ）３６の６段構
成でパイプライン処理を行う。なお、Ｓステージ３６に
は３段のスｉ・アハノブァがある。

各ステージは他のステージとは独立に動作し、環８＾上
は６つのステージが完全に独立動作する。

Ｓステージ３６以外の各ステージは１回の処理を最小Ｉ
クロックで行うことができる。Ｓステージ３６は１回の
オペランドストア処理を最小２クロックで行うことがで
きる。従って、メモリオペランドのストア処理が行われ
ない場合、理想的には１クロツクごとに次々とパイプラ
イン処理が進行する。

本発明のデータ処理装置１００にはメモリーメモリ間演
算あるいはメモリ間接アドレッシング等、基本バイブラ
イン処理１回だけでは処理が行えない命令があるが、こ
れらの処理に対してもなるべく均衡したパイプライン処
理が行えるように設計されている。複数のメモリオペラ
ンドを有する命令に対してはメモリオペランドの数に基
づいてデコード段階で複数のパイプライン処理単位（ス
テップコード）に分解してパイプライン処理を行う。

ＩＦステージ３１からＤステージ３２へ渡される情報は
命令コードそのものである。

Ｄステージ３２からＡステージ３３へ渡される情ｔＩｉ
は命令で指定された演算に関する情報（Ｄコート４１と
称す）と、オペランドのアドレス１算に関係する情報（
Ａコード４２と称す）と、処理中の命令のプログラムカ
ウンタ値（ＰＣ）との３つである。

Ａステージ３３からＦステージ３４へ渡される情ｆｉｉ
はマイクロプログラムルーチンのエン）・り番地マイク
ロプログラムへのパラメータなどを含むＲコード４３と
、オペランドのアドレス、アクセス方法指示情報等を含
むＦコード４４と、処理中の命令のプログラムカウンタ
値（ＰＣ）との３つである。

Ｆステージ３４からＥステージ３５へ渡される情報は演
算制御情報、リテラル等を含むＥコード４５と、オペラ
ンド、オペランドアドレス等を含むＳコード４６ａ、　
４６ｂと、処理中命令のプログラムカウンタ値（ＰＣ）
との３つである。Ｓコード４６ａ、　４６ｂはアドレス
４６ａ　とデータ４６ｂとからなる。

Ｅステージ３５からＳステージ３６へ渡される情報はス
トアずべき演算結果であるＷニーＦ４７ａ、　４７ｂと
その演算結果を出力した命令のプログラムカウンタ値（
ＰＣ）との２つである。Ｗコード４７ａ、　４７ｂはア
ドレス４７ａ　とデータ４７ｂ）とからなる。

ｌ・レース動作中はオペランドストアが行われなくても
、実行した命令のＰＣ値がＥステージ３５からＳステー
ジ３６へ渡される。

Ｅステージ３５以前のステージで検出されたＢＩＴはそ
のコードがＥステージ３５に到達するまでＨＩＴ処理を
起動しない。Ｅステージ３５で処理されている命令のみ
が実行段階の命令であり、ＩＰステージ３１〜Ｆステー
ジ３４で処理されている命令は未だ実行段階に至ってい
ないからである。従って、Ｅステージ３５以前で検出さ
れたＥＩＴはそれが検出されたことがステップコード中
に記録されて次のステージに伝えられるのみである。Ｓ
ステージ３６で検出されたＢＩＴはＥステージ３５で処
理中の命令の処理が完了した時点またはその命令の処理
がキャンセルされた場合に受付けられ、Ｅステージ３５
に戻って処理される。

（４，２）　　ｒ各パイプラインステージの処理」各バ
イブラインステージの人出カステップコードには第４図
に示したように便宜上名前が付与されている。またステ
ップコードはオペレーションコードに関する処理を行い
、マイクロＲＯＭのエントリ番地、Ｅステージ３５に対
するパラメータなどになる系列と、Ｅステージ３５の処
理対象のオペランドになる系列との２系列がある。また
、Ｄステージ３２からＳステージ３６までの間では処理
中の命令のプログラムカウンタ値が受渡される。

（４，２，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＦステージ３１）では命令フェッチ部
１１１が動作する。内蔵命令キャッシュからあるいは外
部メモリから命令をフｊ−’７チし、命令キューに入力
して、Ｄステージ３２に対して２〜６バイト単位で命令
コードを出力する。命令キューの入力は整置された４バ
イト単位で行われる。

標準アクセスモードで外部から命令をフェッチする場合
は整置された４バイトにつき最小２クロツクを要する。

クワッドアクセスモードでは１６ハイトにつき最小５ク
ロツクを要する。内蔵白金キャ、シュがヒツトした場合
は整置された８ハイ）・につき１クロツクでフェッチ可
能である。命令キューの出力単位は２ハイドごとに可変
であり、１クロツクの間に最大６ハイトまで出力可能で
ある。

またジャンプの直後には命令−１−ニーをバイパスして
命令コード２ハイドを直接命令デコーダに転送すること
も可能である。

命令の論理アドレスの物理アドレスへの変換内蔵命令キ
ャッシュ及び白金用ＴＬＢの制御２プリフエフチ先命令
アドレスの管理、命令キューの制御もＩＰステージ３Ｉ
で行われる。

（４，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ３２）はＩＦステージ３１か
ら入力された命令コートをデニーＬする。命令コードの
デコードは命令デコード部１１２のＦＨ−デコーダ、　
ＮＰｌｌ−デコーダ及びアドレッシングモードデコーダ
を使用してｌクロックに１度の割合で行われ、１回のデ
コード処理でＯ〜６バイトの命令コードを消費する　（
リターンサブルーチン命令の復す９先アドレスを含むス
テップコードの出力処理等では命令ニーＦ′を消費しな
い）。Ｉ〕ステージ３２は１回のデコードでＡステージ
３３に対してアドレス計算情報であるＡニート４２とオ
ペレジョンコ−１・の中間デコード結果であるしコード
４１とを出力する。

Ｄステージ３２ではｐｃ計算部１１６の制御ｎ及び命令
キューからの命令コードの出力処理も行う。Ｄステージ
３２ではブランチ命令及びサブルーチンからのリターン
命令に対して先行ジャンプ処理を行う。

先行ジャンプを行った無条件ブランチ命令に対してはＤ
コード４１もＡコード４２も出力せず、■）ステージ３
２で命令の処理を終了する。

（４，２，３）　　ｒオペランドアドレス言１算ステー
ジ」オペランドアドレス計算ステージ（Ａステージ）３
３での処理は大きく２つに分かれる。第１は、命令デコ
ード部１１２の第２デコーダを使用してオペレーション
コードの後段デコードを行う処理で、第２はオペランド
アドレス計算部５４でオペランドアドレスの計算を行う
処理である。

オペレーションコードの後段デコード処理はＤコード４
１を入力とし、レジスタ及びメモリの書込み予約及びマ
イクロプログラムルーチンのエントリ番地及びマイクロ
プログラムに対するパラメータ等を含むＲコード４３の
出力を行う。なお、レジスタ及びメモリの書込み予約は
、アドレス計算で参照したレジスタ及びメモリの内容が
、パイプライン上を先行する命令で書換えられてしまっ
て誤ったアドレス計算が行われることを防止するための
ものである。

オペランドアドレス計算処理はＡコード４２を入力とし
、Ａコード４２に従ってオペランドアドレス計算部５４
でオペランドのアドレス計算を行い、その計算結果をＦ
コード４４として出力する。またジャンプ命令に対して
はジャンプ先アドレスの計算を行って先行ジャンプ処理
を行う。この際、アドレス計算に伴うレジスタの読出し
時に書込み予約のチエツクが行われ、先行命令がレジス
タまたはメモリに対して書込み処理を終了していないた
めに予約があることが指示されれば、先行命令のＥステ
ージ３５での書込み処理が終了するまで待機状態になる
。

Ａステージ３３では、Ｄステージ３２で先行ジャンプを
行わなかったジャンプ命令に対して先行ジャンプ処理を
行う。絶対値アドレスへのジャンプあるいはレジスタ間
接アドレッシングのジャンプ等に対してはΔステージ３
３で先行ジャンプが行われる。先行ジャンプを行った無
茶（’Ｉジャンプ命令に対してはＲコード４３やＦコー
ド４４は出力されず、Δステージ３３で命令の処理を終
了する。

（４，２，４）　　ｒマイクロＲＯＭアクセスステージ
」オペランドフェッチステージ（Ｆステージ）３４での
処理も大きく２つに分かれる。第１はマイクロＲＯＭの
アクセス処理であり、特にＲステージ３７と称す。第２
はオペランドプリフェッチ処理であり、特にＯＦステー
ジ３８と称す。Ｒステージ３７とＯＦステージ３８とは
必ずしも同時に動作するわけではな（、データキャッシ
ュのミス、ヒツト、データＴＬＢのミス、ヒツト等に依
存して、動作タイミングが異なる。

１’？ステージ３７の処理であるマイクロｌｌ０Ｍアク
セス処理はＲコード４３に対して次のＥステージ３５で
の実行に使用される実行制御コードであるＥコード４５
を作り出すためのマイクロＲＯＭアクセスとマイクロ命
令デコード処理とである。

１つのＲコードに対する処理が２つ以」−のマイクロプ
ログラムステップに分解される場合、第１マイクロＲＯ
ｈ部１．１３及び第２マイクロＲＯＩ部１１４がＥステ
ージ３５で使用され、次のＲコード４３がマイクロｌ１
Ｏｒｆアクセス待ちになる場合がある。Ｒコード４３に
対するマイク０１７０Ｍアクセスが行われるのは、Ｅス
テージ３５でのマイクロＲＯＭアクセスが行われない場
合である。本発明のデータ処理装置１００では多くの整
数演算命令が１マイクロプログラムステノブで行われ、
多くの浮動小数点演算命令が２マイクロプログラムステ
ツブで行われるため、実際にはＲコード４３に対するマ
イクロＲＯＭアクセスが次々と行われる可能性が高い。

（４，２，５）　　ｒオペランドフェノデステージ」オ
ペランドフェッチステージ（ＯＦステージ）３８はＦス
テージ３４が行う」二辺の２つの処理の内のオペランド
プリフェッチ処理を行う。

叶ステージ３８では、Ｆコード４４の論理アドレスをデ
ータＴＬＢで物理アドレスに変換してその物理アドレス
で内蔵データキャッシュあるいは外部のメモリをアクセ
スしてオペランドをフェッチし、そのオペランドとＦコ
ード４４として転送されてきたその論理アドレスとを組
合わセでＳニー）”４６ａ４６ｂとして出力する。

１つのＦコード４４では８ハイド境界をクロスしてもよ
いが、８バイト以下のオペランドフェッチを指定する。

Ｆコード４４にはオペランドをアクセスするか否かの指
定も含まれており、Ａステージ３３が計算したオペラン
ドアドレス自体あるいは即値をＥステージ３５へ転送す
る場合にはオペラントプリフェッチは行われず、Ｆコー
ド４４の内容をＳコード４６ａ、　４６ｂとして転送す
る。プリフェッチしようとするオペランドとＥステージ
３５が書込み処理を行おうとするオペランドとが一致す
る場合は、オペランドプリフェッチは内蔵データキャッ
シュからも外部からも行われず、バイパスして行われる
。

（，１，２，６）　　ｒ実行ステージ」実行ステージ（
Ｅステージ）３５はＥコード４５とＳコード４６ａ、　
４６ｂとを入力として動作する。このＥステージ３５が
命令を実行するステージであり、Ｆステージ３４以前の
ステージで行われた処理は全てＥステージ３５のための
前処理である。Ｅステージ３５でジャンプが実行された
り、ＢＩＴ処理が起動されたりした場合は、ＩＰステー
ジ３１〜Ｆステージ３４までの処理はすべて無効化され
る。Ｅステージ３５はマイクロプログラムにより制御さ
れ、Ｒニド４５にて示されたマイクロプログラムルーチ
ンのエントリ番地からの一連のマイクロ命令を実行する
ことにより命令を実行する。

Ｅコード４５には整数演算部１１７を制御するコード（
特にＥｌコードと称す）と浮動小数点演算部１１８を制
御するコード（特にＥＦコニーと称す）とがある。Ｅｌ
コードとＥＦコニーとは独立に出力されることも可能で
あり、両コードが独立して出力された場合には、Ｅステ
ージ３５では整数演算部１１７と浮動小数点演算部１１
Ｂとが並列に動作する。例えば浮動小数点演算部１１８
でメモリオペランドを持たない浮動小数点演算命令を実
行する場合、この動作は整数演算部１１７の動作と並行
して実行される。

整数演算であっても浮動小数点演算であっても、マイク
ロＲＯ？Ｉの読出しとマイクロ命令の実行とはパイプラ
イン化されて行われる。従って、マイクロプログラムで
分岐が発生した場合は１マイクロステツプの空きが生じ
る。Ｅステージ３５ではＡステージ３３が行ったレジス
タまたはメモリに対する書込み予約をオペランドの書込
みの後に解除する。

各種の割込は命令の切目のタイミングにおいてＥステー
ジ３５が直接受付け、マイクロプログラムにより必要な
処理が実行される。その他の各種ＢＩＴの処理もＥステ
ージ３５でマイクロプログラムにより行われる。

演算の結果をメモリにストアする必要がある場合は、Ｅ
ステージ３５はＳステージ３６へＷコード４７ａ４７１
）とス［・子処理を行う命令のプログラムカウンタ値と
の両方を出力する。また、トレース動作中はオペランド
のストア動作とは関係なしに、実行した命令のプログラ
ムカウンタ値がＥステージ３５からＳステージ３６へ出
力される。

（４，２，７）　　ｒオペランドストアステージ」オペ
ランドストアステージ（Ｓステージ）３６はＷコードの
論理アドレス４７ａをデータＴＬＢで物理アドレスに変
換し、そのアドレスでＷコードのデータ４７ｂを内蔵デ
ータキャソンユにストアする。

同時にＷコード４１ａ、　４７ｂとプログラムカウンタ
値とをストアバッファに人力し、データＴＬＢから出力
された物理アドレスを用いて外部のメモリへＷコードの
データ４１ｂをストアする処理が行われる。

Ｓステージ３６の動作はオペランドアクセス部１２０で
行われ、データＴＬＢまたは内蔵データキャッシュがミ
スした場合のアドレス変換処理及び内蔵データキャッシ
ュの入替え処理も行う。

オペランドのストア処理でＢＩＴが検出された場合は、
ストアバッファにＷコード４７ａ、　４７ｂとプログラ
ムカウンタ値とが保持されたままの状態で、Ｅステージ
３５にＥＩＴの検出が通知される。

（４，３）　　ｒ各パイプラインステージの状態制御ｌ
」パイプラインの各ステージは大カラソチと出力ラッチ
とを有し、他のステージとは独立に動作することを基本
とする。各ステージは１つ前に行った処理が終了し、そ
の処理結果を出力ラッチから次のステージの入力ラノチ
ヘ転送し、自ステージの大カラソチに次の処理に必要な
入力信号が全て揃えば次の処理を開始する。

つまり、各ステージは、１つ前段のステージから出力さ
れてくる次の処理に対する人力信号が全て有効となり、
現在の処理結果を後段のステージの入力ラッチへ転送し
て出力ラッチが空になった場合に次の処理を開始する。

各ステージが動作を開始する直前のタイミングで人力信
号が全て揃っている必要がある。人力信号が揃っていな
い場合には、そのステージは待ち状態（入力待ち）にな
る。出力ラッチから次のステージの入力ラッチへの転送
が行われる場合には次のステージの人カラノチが空き状
態になっている必要があり、次のステージの大ツノラッ
チが空き状態でない場合もパイプラインステージは待ち
状態（出力待ち）になる。また、キャッシュ、　ＴＬＲ
がミスしたり、パイプラインで処理中の命令相互間にデ
ータ干渉が生じたような場合には、１つのステージの処
理に複数クロックが必要となり、パイブライン処理が遅
延する。

（以　下　余）白） 、／ （５）［データ／ｊｉｒ１部の動作の詳細な説明Ｊ第３
図は本発明のデータ処理装置１００の整数演算部！＋７
の詳細なブロック図であり、オペランドアドレス計算部
１１５．　　浮動小数点演算部１１８．　　オペランド
アクセス部１２０も共に示されている。

ＳＡレジスタ２１０はオペランドアドレス計算部１１５
から整数演算部１１７へ出力されるオペランドアドレス
及び即値を保持するレジスタである。

ＡＡレジスタ２１１は整数演算部１１７からオペランド
アクセス部１２０ヘアドレスを出力するためのレジスタ
であり、保持内容に対する１、　２．４．８のインクリ
メント／デクリメント機能を有する。８をインクリメン
ト／デクリメントする機能は、８ハイド浮動小数点数を
浮動小数点レジスタとメモリとの間で転送する際に４バ
イトの２つの整数を汎用レジスタとメモリとの間で同時
に転送する場合に有意義な機能である。

レジスタファイル２１３は整数演算部１１７内の種々の
データを保持する。またレジスタファイル２１３は主Ａ
ＬＵ２１５と補助ＡＬＵ２１２とにそれぞれ３木の４バ
イトのバスで結合されており、２つのレジスタ上のオペ
ランドを対象として加算１比較等の演算を主ＡＬＵ２＋
５または補助ＡＬＩＩ２１２に行わセることが可能であ
る。

ＤＤレンスタ２１３は整数演算部１１７とオペランドア
クセス部１２０との間でデータを人出力するためのイン
タフェイスレジスタであり、８ハイドのＤＤババス２３
でオペランドアクセス部と結合している。

ＦＦレジスタ２１７は整数演算部１１７　と浮動小数点
演算部１１８とのインタフェイスレジスタである。

プライオリティエンコーダ部２１４　は、ビット列中の
先頭の“１″または“Ｏ”の位置をサーチしたり、ｉ！
！続した２ビツトが“げまたは”０”であるフィールド
の先頭の位置をサーチする。

レジスタ番地指定回路２１８は、第１マイクロＲＯＭ部
１１．３の指示に従って第１マイクロＲＯＭ部１１３が
指定したレジスタ番地またはプライオリティエンコーダ
部２１４が指定したレジスタ番地に従ってレジスタファ
イル２１３に対するデータの読み書きを制御する。

以下プライオリティエンコーダ部２＋４　とレジスタ番
地指定回路２１８との詳細構成及びＬＤＭ命令と５７Ｍ
命令との動作を述べる。

（５，１）　　ｒプライオリティエンコーダの詳細構成
」第１図はプライオリティエンコーダ部２１４の詳細な
ブ【−７ノク図である。

プライオリティエンコーダ部２１４　はビット列生成回
路１．オフセット値指定回路２，２つのプライオリティ
エンコード回路３及び４．エンコード結果判定回路７等
にて構成されている。

ビット列生成回路１はＳ１ハス２２１から入力された１
６ビツトまたは３２ビットのビット列を保持する機能、
“Ｏ”と”１”とを反転する機能、ビット順序を逆転す
る機能、隣接ビット間の論理積をとる機能を有し、これ
らの変換が加えられたビット列を第１エンコード回路３
及び第２エンコード回路４へ出力する。

第２図はビット列生成回路１の詳細な構成を示すブロッ
ク図である。

Ｓ１ハス２２１から人力された値はそのままセレクタ１
０に入力される他、インバータにより反転されたビット
列としてもセレクタ１０に入力される。セレクタ１０は
反転されたピッ［・列または反転されていないビット列
のいずれかを選択して出力し、入カラソチ１１に保持さ
せる。

入カラノチ１１の出力は必要に応してビット正順逆順指
定回路１２でビット順序を逆転して第１エンコーＦ゛回
路３に入力される。ビット正順逆順指定回路１２の出力
はまた、論理積回路１３により各ビットについてそれぞ
れの上位側に隣接するビットとの論理積がとられて第２
エンコード回路４に入力される。

オフセット値指定回路２はＳ２バス２２２から入力され
た５ビツトのオフセット値を保持し、その値を第１エン
コード回路３及び第２エンコード回路４へ出力する。ま
た命令デコード部２は、エンコード結果判定回路７から
出力されるオフセント値を入力し、その値にビまたは”
２″を加算する加算機能がある。

第１エンコード回路３と第２エンコード回路４とは同一
に回路構成されたプライオリテイエンコ−１’回路であ
り、ビット列生成回路１から入力されたビット列を対象
としてオフセット指定回路２で指定されたビット位置以
降でサーチして最初の“１”のビット位置を出力する組
合せ論理回路である。

エンコード結果判定回路７は第１エンコード回路３と第
２エンコード回路４とから出力されるエンコード値とＡ
Ａババス２２の下位３ビツトとを入力とし、オフセント
値指定回路２ヘエンコード結果と加算すべき値とを出力
し、レジスタ番地指定回路２１８へレジスタ番号と２つ
のレジスタとを同時アクセスすべきか否かを示す並列ア
クセス１３号８を出力する他、第１エンコード回路３か
ら出力されたエンコード値を０１バス２２５へ出力する
こともできる。また、エンコード結果判定回路７は第１
エンコード回路３の出力の“げと“０′とを反転した値
をレジスタ番地指定回路２１８へ出力することもできる
。

並列アクセス信号８はＡＡババス２２の下位３ビフトが
すべて“０”で且つ第１エンコード回路３と第２エンコ
ード回路４とのエンコード結果が同し値である場合にア
サートされる。

（５，２）　　ｒレジスタ番地指定回８ｊ第８図はレジ
スタ番地指定回路２１８の詳細な構成を示すブロック図
である。

レジスタ番地指定回路２１８は、第１マイクロＲＡＭ部
１１３で指定されたレジスタ番地またはプライオリティ
エンコーダ部２１４で指定されたレジスタ番号をデコー
ドし、ｓｌハス２２１．　　Ｓ２バス２２２．　　Ｄｌ
ハス２２５．　　Ｄ３ハス２２６に対スるレジスタファ
イル２１３の入出力を制御する。

第１マイクロＲＯＭ部１１３からは汎用レジスタと作業
用レジスタとのアクセスが可能で各ハスについて５ビツ
トで入力または出力するレジスタ番地が指定される。プ
ライオリティエンコーダ部２１４からはレジスタファイ
ル２１３中の入力または出力を行う汎用レジスタ番号が
４ビツトで指定され、レジスタ番地指定回路２１８のセ
レクタ（１７，１８，１９２０）への入力段階で上位に
“０”を拡張してレジスタ番地とされる。

第１マイクロＲＯＭ部１１３で各ハス毎に指定されたレ
ジスタ番地とプライオリティエンコーダ部２１４で指定
されたレジスタ番号とはセレクタ１７．１８１！］、　
２０によりいずれかが選を尺されてそれぞれのハス用の
デコード回路＋７’、　＋８’、　１９’、　２０’へ
入力される。

本発明のデータ処理装置１００では、転送命令あるいは
加算命令等のｊｊ’＋純な命令では第１マイクロＲＯＭ
部１１３から出力されたレジスタ番地に従って各バスに
入出力するレジスタを制御するため、レジスタ番地が各
バス毎のデコード回路＋７’、　１８１９”、２０′で
デコードされ、その出力信号に従ってレジスタファイル
２１６をアクセスするが、一部の高機能命令ではデコー
ド回路＋７’、　１８”、１９’２０から出力された制
御信号をシフトすることにより、本来のデコード結果と
は異なるデコード結果にてレジスタファイル２１３をア
クセスする。

Ｓ２バス２２２とＤ３バス２２６とは高機能命令の実行
に際して２つのレジスタを並列アクセスする場合に、プ
ライオリティエンコーダ部２１４により指定されたレジ
スタ番号より１つ大きなレジスタ番号のレジスタをアク
セスするためにデコード結果を１ビツト上位側ヘシフト
してレジスタファイル２１３へ出力する。この機能はデ
コーダ１８“　と２０゛　　とがデコード結果のビ・７
ト列を出力する制御信号線群と、そのビット列を１ビツ
ト上位側にシフトしたビット列を出力する制御信号線群
とをセレクタ１５゜１６でそれぞれ１ビノトシフトシた
ビット列を出力する制御（８号線群を選択することによ
り実現される。

またＳ１バス２２１は高機能命令の実行に際して２つの
レジスタを並列アクセスする場合、プライオリティエン
コーダ部２１４により指定されたレジスタ番号より１つ
小さなレジスタ番号のレジスタをアクセスするためにデ
コーダ１７′のデコード結果を１ビツト下位側ヘシフト
してレジスタファイル２１３へ出力する。この機能はデ
コーダ１７’　がデコード結果のビット列を出力する制
御信号線群とそのビット列を１ビツト下位側にシフトし
たビット列を出力する制御信号線群とをセレクタＩ４で
それぞれ１ビツトシフトしたビット列を出力する制御信
号線群を選択することにより実現される。

（５，３）　　ｒＬＤＭ命令の動作」 第３０図は１０Ｍ命令のオペレーンシンコードの一例を
示す模式図、第３２図はＬＭＤ命令を実行する場合の整
数演算部１１７の動作手順を示すフローチャートである
。

このＬ？ｌＤ命令は６個の汎用レジスタＲ１，Ｒ４，Ｒ
５Ｒ６，Ｒ７，Ｒ８にスタック領域から６個の４バイト
データをロードする命令である。本発明のデータ処理装
置１００でこの命令を実行する場合、第１マイクロＲＯ
Ｍ部１１３の制御により第３２図に示すフローチャート
に従って整数演算部１１７が動作する。

この例ではビット列生成回路１でレジスクリスビ０１０
０１１１１１０００００００”が変換され、第１エンコ
ード回路３がエンコードするビット列は“０１００１１
１１１００００００００００００００００００００００
０”となり、第２エンコード回路４がエンコードするビ
ット列は“００００１１１１００００００００００００
００００００００００００″となる。これらのビット列
をサーチすると、レジスタ番号「４５，７」で２つのサ
ーチ結果が一致するが、レジスタ番号「４」の場合はＡ
Ａババス２２の下位３ビツトが”０”ではないため、レ
ジスタＲ１とＦ？４とには１回の操作で４バイトずつデ
ータがロードされ、レジスタＲ５と１１１６．　Ｒ７と
Ｒ８にはそれぞれ並列にデータがロードされることとな
る。

レジスタＲ５とＲ６，Ｒ７とＲ８を同時にアクセスする
場合、エンコード結果判定回路７から出力される並列ア
クセス信号８がアサートされる。この並列アクセス信号
８に従って、デコード結果のピノ［・列を１ビット上位
側へンフトシたビット列が転送される制御線をセレクタ
１６が選択することにより、エンコード結果判定回路７
から出力されたレジスタ番号より１つ大きな番号のレジ
スタに値がロードされる。

（５，４）　　ｒＳＴＭ命令の動作」 デスティネーションのアドレッシングモー１′が１ｉ−
ｓｐモード以外の３７Ｍ命令を実行する場合、１０Ｍ命
令と同しフォーマットレジスタリストを処理するだめに
プライオリティエンコーダ部２１４の動作ハＬＤＭ命令
の場合と同様である。また、レジスタ番地指定回路２＋
８ではＳ２バス２２２へ出力するレジスタ番地として、
入力されたレジスタ番地よりも１つ大きな番地のレジス
タをアクセスするため、デコード結果のビット列を１ビ
ツト上位側ヘシフトしたビット列が転送される制御線を
セレクタ１５が選択する。

デスティネーションのア（・レッシングモー１゛がａ−
ｓｐモードである３７Ｍ命令を実行する場合、１．０Ｍ
命令と異なるフォーマットレジスタリストを処理するの
で、プライオリティエンコーダ部２１４の動作が一部異
なる。この場合、エンコード結果判定回路７からオフセ
ット値指定回路２へは第１エンコード回Ｂ３から出力さ
れた値がそのまま転送されるが、レジスタ番地指定回路
２１８へは第１エンコード回路３から出力された値の“
０”と“１″とを反転した値が出力される。つまり、オ
フセット値指定回路２にはサーチしてエンコードしたビ
ット番号そのものが転送されるが、レジスタ番地指定回
路２１日へは捜査してエンコードしたピッｊ・番号に対
応するレジスタ番号が出力されることになる。

またこの場合、レジスタ番地指定回路２１８では、並列
アクセス信号８がアサートされた場合、Ｓ２バス２２２
へは入力されたレジスタ番地のレジスタから値が出力さ
れ、Ｓ１バス２２１へは入力されたレジスタ番地より１
つレジスタ番地が小さいレジスタから値が出力される。

この機能はデコード結果のビット列を１ビツト下位側へ
シフトシたビット列を転送する制御線をセレクタ１４が
選択することにより行われる。

例えば、第３１図に示した５Ｔ）ｌ命令の例では第１エ
ンコード回路３のサーチ対象となるビット列は“０００
００００１１１１１００１０００００００００００００
００００”であり、第２エンコード回路４のサーチ対象
となるビット列は“０００００００１１１１０００００
００００００００００００００００″である。最初のエ
ンコード動作では、エンコード結果判定回路７へは第１
エンコード回路３と第２エンコード回路４とからは共に
値「７」が入力され、Ａ＾ババス２２からは出力される
アドレス“）ｌ’　０ＯＯＯＩＰＦ８’の下位３ビット
の”０”が入力される。エンコード結果判定回路７はこ
れらの人力に基づいてオフセット指定回路には値ｒ７Ｊ
と加算値「２」とを出力し、レジスタ番地指定回路２１
８へは「７」を２進数表現した値“０１１ドの反転であ
る“１０００”に対応するレジスタ番号「８」を出力し
、並列アクセス信号８をアサートする。

レジスタ番地指定回路２１８では人力されたレジスタ番
号「８」をデコードし、Ｓ２バス２２２へはレジスタＲ
８からデータを読出し、Ｓ１バス２２１へはデコード結
果を１ビツト下位側へシフトしたビット列を転送する制
御線をセレクタ１４で選択することによりレジスタＲ７
からデータを読出す。Ｓ１バス２２１とＳ２バス２２２
とへ読出された２つのデータはＤＤレジスタ２１６で連
結され、１つの８バイトデータとしてＤＤババス通して
オペランドアクセス部１２０へ転送され、内蔵データキ
ャソソユあるいは外部メモリにストアされる。

（６）「外部アクセス動作」 （６，１）　　ｒ入出力信号線」 第７図は本発明のデータ処理装置１００の入出力信号を
示す模式図である。

本発明のデータ処理装置１００は電源ＶＣＣと接地ＧＮ
Ｄ、　　６４本のデータピンと３２木のアドレスピンと
３２本の命令ビン、入力クロックＣＬＫの他に種々の制
御信号を入出力する。

命令アクセスの場合もデータアクセスの場合も、アドレ
スピンには物理アドレスが出力される。

ＣＬＫは外部入力クロックであり、本発明のデータ処理
装置１００の動作クロックと同一周波数のクロックであ
る。

データアドレスストローブＤＡＳ＃はアドレスピンへ出
力されたデータアドレスが有効であることを示す。

リードライｌ−Ｒ／Ｗｌｌはデータピンでのバスサイク
ルが人力であるか出力であるかを区別する。

データストローブＤＳＩは本発明のデータ処理装置１０
０がデータ入力準備を完了したことまたは本発明のデー
タ処理装置ｌｏｏからデータが出力されたことを示す。

ＤＣＩＩは本発明のデータ処理装置１００にデータアク
セスサイクルを終了してもよいことを通知する信号であ
る。

ＢＡＴ（０：２）は第２８図に示す如く、アドレスピン
とデータピンとの値の意味を示す。

命令アドレスストローブＩＡＳＩＩはアドレスピンへ出
力された命令アドレスが有効であることを示す。

命令ストローブ■ＳＩは本発明のデータ処理装置１００
が命令人力ｉ！Ｐ−備を完了したことを示す。

ＩｃＩは本発明のデータ処理装置１００に命令アクセス
サイクルを終了してもよいことを通知する信号である。

ホールドリクエストＨＩ？ＥＱＩは本発明のデータ処理
装置１００にバス権を要求する信号である。

ＨＡＣＫＩＩは本発明のデータ処理装置１００がＨＲＥ
ＩＩｍを受付けてバス権を他のデバイスに渡したことを
示す信号である。

ＩＲＥＱ（０：２）は外部割込み要求信号である。

ＩＡＣＫＩＩは本発明のデータ処理装置１００が外部割
込みを受付け、割込みベクトルアクセスサイクルを行っ
ていることを示す信号である。

（６，２）　　ｒ外１デバイスのアクセスコ本発明のデ
ータ処理装置１００を用いた第６図に示すシステム構成
例では、本発明のデータ処理装置１００とデータキャッ
シュ１０７．１０８とはデータピンに接続されているデ
ータバス＋０２．　　アドレスピンに接続されているア
ドレスバス１０１の他、ＢＡＴ（０：２）、　ＤＡＳＩ
、　Ｉ？／Ｗ１．　ＤＳＷ、　ＤＣＩ　とでも接続され
ている。本発明のデータ処理装置１００と命令キャッシ
ュ１．０６とは命令ビンに接続されている命令バスＩ０
３．　　アドレスバス１０１の他、ＢＡＴ（０：２）、
　ＩＡＳａＩ３１１．　ＩＣＩとでも接続されている。

クロックＣＬＫはシステム全体に供給されシステムの基
本タイミングを決定する。

本発明のデータ処理装置１００は、標準アクセスモード
でのバスアクセスではデータバス１０２を用いたデータ
アクセスと命令バス１０３を用いた命令アクセスとを、
それぞれ十分高速な外部メモリに対して外部入力クロソ
クＣ１，にの２サイクルに１度の割合で行える。

また本発明のデータ処理装置１００は、クワッドアクセ
スモードでのバスアクセスではデータバス１０２を用い
たデータアクセスと命令バス１０３を用いた命令アクセ
スとを、それぞれ十分高速な外部のメモリに対して外部
入力クロックＣＬＫの５サイクルに４度の割合で行える
。

アドレスバス１０１　はデータキャッシュ１０７．１０
８のアクセスと命令キャッシュ１０６のアクセスとの（
７）「本発明の他の実施例」 上記実施例では、人力されたレジスタ番地をデコードｌ
、た結果を１ビットシフトすることにより入力されたレ
ジスタ番地に隣接するレジスタ番地のレジスタをアクセ
スするレジスタ番地指定回路の例を示したが、デコード
した結果を複数ビットシフトすることにより入力された
レジスタ番地と複数番地部れたレジスタ番地のレジスタ
をアクセスするレジスタ番地指定回路も同様に構成する
ことが可能である。

また、入力されたレジスタ番地をデコードした結果のビ
ット列とそれを数ビ・７トだけシフトしたビ・２ト列と
を２組以上の制御線群により転送してセレクタでセレク
トすることにより、入力されたレジスタ番地と異なる２
種類以上の番地のレジスタをアクセスするレジスタ番地
指定回路を構成することも、セレクタを多入力にするこ
とにより同様に実現可能である。

また、上記実施例ではレジスタリストで“ｌ”のビット
に対応するレジスタが操作対象となるレジスタである命
令の例について説明したが、レジスタリストで“０”の
ピノ］・に対応するレジスタが操作対象となるレジスタ
である命令でもプライオリティエンコーダにサーチ対象
となるビット列を反転して入力することにより、同様に
処理可能である。

また、上記実施例では複数データ転送命令としてＬＭＤ
命令と３７Ｍ命令とを例として説明したが、プロジーツ
ヤの入口で複数のレジスタ中のデータの退避を行うと共
にスタックフレームの形成を行う命令あるいはプロシー
ジャの出Ｌ」で複数のレジスタへのデータの復％ｔとス
タックフレームの解消とを行う命令等、レジスタリスト
を用いて転送すべきレジスタを指定する命令であれば」
二記実施例と同様の処理が可能である。

［発明の効果］ 以上に詳述した如く本発明レジスタ番地指定回路は、２
進数で表現されたレジスタの番地を第１のビット列にデ
コードするデコーダと、このデコーダに接続しデコード
結果である第１のどノド列と、第１のビット列を１ビツ
トシフトした第２のビット列とのいずれかを選択的に出
力するセレクタとを備え、セレクタの選択結果に応して
、ｎ番地のレジスタをアクセスするか、またはｎ＋１番
地とｎ−１番地とのどちらか一方の番地のレジスタをア
クセスするため、入力されたレジスタ番地と同しレジス
タ番地のレジスタと、そのレジスタに隣接する番地のレ
ジスタとが共に高速にアクセスされる。

また、本発明のレジスタ番地指定回路を備えたデータ処
理装置の第１の発明では、命令をデコードする命令デコ
ード手段と、２０ビツトのデータを保持するデータレジ
スタと、ｎビットのデータを保持する第１のレジスタ番
地の第１のレジスタと、ｎビットのデータを保持する第
２のレジスタ番地の第２のレジスタと、ｎビットの第１
のデータを第１のレジスタからデータレジスタへ転送す
る第１のバスと、ｎビットの第２のデータを第２のレジ
スタからデータレジスタへ転送する第２のバスと、第１
のバスに接続されるべきレジスタの番地をデコードする
第１のデコーダと、第２のバスに接続されるべきレジス
タの番地をデコードする」−述のレジスタ番地指定回路
とを有していて命令デコード手段の出力信号に従って命
令を実行する命令実行１段とを備え、命令デコード機構
で基本演算命令（第１の命令）をデコードした場合は、
第２のレジスタ番地に従ってレジスタ番地指定回路が第
２のレジスタをアクセスして第２のレジスタからデータ
レジスタへｎビットのデータを転送し、命令デコード手
段が複数データ転送命令（第２の命令）をデコードした
場合は、第１のレジスタ番地を第１のデコーダでデコー
ドして第１のレジスタをアクセスすることにより第１の
データを第１のレジスタからデータレジスタへ転送する
と共に第１のレジスタ番地に従ってレジスタ番地指定回
路が第２のレジスタをアクセスして第２のデータを第２
のレジスタから上記データレジスタへ転送し、第１のデ
ータと第２のデータとを連結する。

このため、連続したレジスタ番号の複数のレジスタを含
む複数のレジスタの内容をメモリ間へ退避する場合に連
続したレジスタ番号の２つのレジスタの内容が同時にア
クセスされるので２つのデータを並列に転送することが
可能になる。従って、コンパイラではプロシージャの入
口で退避を行うべきデータは連続した番号のレジスタに
割振る場合が多いので、従来のデータ処理ｇＷに比べ本
発明のデータ処理装置は最大で２倍の速度でデータをレ
ジスタからメモリへ退避することが可能になる。

また、本発明のレジスタ番地指定回路を偏えたデータ処
理装置の第２の発明では、命令をデコドする命令デコー
ド手段と、２０ビツトのデータを保持するデータレジス
タと、ｎピノ］・のデータを保持する第１のレジスタ番
地の第１のレジスタと、ｎビットのデータを保持する第
２のレジスタ番地の第２のレジスタと、データレジスタ
がらｎビットの第１のデータを第１のレジスタへ転送す
る第１のバスと、データレジスタから残りのｎビットの
第２のデータを第２のレジスタへ転送する第２のバスと
、第１のバスに接続されるべきレジスタの番地をデコー
ドする第１のデコーダと、第２のハスに接続されるべき
レジスタの番地をデコードする上述のレジスタ番地指定
回路とを有していて命令デコード手段の出力信号に従っ
て命令を実行する命令実行手段とを備え、命令デコード
手段で基本演算命令（第１の命令）をデコードした場合
は、第２のレジスタ番地に従ってレジスタ番地指定回路
が第２のレジスタをアクセスしてデータレジスタから第
２のレジスタへｎビットのデータを転送し、命令デコー
ド手段が複数データ転送命令（第２の命令）をデコード
した場合は、第１のレジスタ番地を第１のデコーダでデ
コードして第１のレジスタをアクセスすることにより第
１のデータをデータレジスタから第１のレジスタへ転送
すると共に第１のレジスタ番地に従ってレジスタ番地指
定回路が第２のレジスタをアクセスして第２のデータを
データレジスタから第２のレジスタへ転送する。このた
めたとえば連続したレジスタ番号の複数のレジスタを含
む複数のレジスタへメモリからデータを転送する場合、
連続したレジスタ番号の２つのレジスタへ転送すべき２
つのデータを一括してメモリからフェッチし、２つのデ
ータを並列にレジスタへ転送することが可能になる。

従って、コンパイラではプロシージャの出口で連続した
レジスタへ復帰を行う場合が多いので、従来のデータ処
理装置に比べ本発明のデータ処理装置は最大で２倍の速
度でデータをメモリからレジスタへ復帰することが可能
になる。

【図面の簡単な説明】

第１回は本発明のデータ処理装置のプライオリティエン
コーダ部の詳細な構成を示すブロック図、第２図は本発
明のデータ処理装置のプライオリティエンコーダ部の構
成要素であるビット列生成回路の詳細な構成を示すブロ
ック図、 第３図は本発明のデータ処理装置の整数演算部の構成を
示すブロック図、 第４図は本発明のデータ処理装置の全体構成を示すブロ
ック図、 第５図は本発明のデータ処理装置のパイプライン処理ス
テージの説明のための模式図、第６図は本発明のデータ
処理装置を用いたデータ処理システムの構成例を示すブ
ロック図、第７図は本発明のデータ処理装置の入出力信
号ピンを示す模式図、 第８図は本発明のデータ処理装置のレジスタ番地指定回
路の詳細な構成を示すブロック図、第９図、第１０図、
第１１図、第１２図及び第１３図は本発明のデータ処理
装置の命令のフォーマントを示す模式図、 第１４図、第１５図、第１６図、第１７図、第１８図、
第１９図、第２０図、第２１図、第２２図、第２３図、
第２４図。 第２５図、第２６図及び第２７図は本発明のデータ処理
装置の命令中のアドレッシングモード指定部のフォーマ
ントを示す模式図、 第２８図は本発明のデータ処理装置の複数データロード
命令であるＬＤＭ命令のフォーマットを示す模式図、 第２９図は本発明のデータ処理装置の複数データストア
命令である５７Ｍ命令のフォーマントを示す模式図、 第３０図は本発明のデータ処理装置の複数データロード
命令である１０Ｍ命令の具体的オペレーションコードの
構成例を示す模式図、 第３１図は本発明のデータ処理装置の複数データストア
命令であるＳＴ？ｌ命令の具体的オペレーションコート
の構成例を示す模式図、 第３２図＋ａ＋、　ｆｈｌ及び（Ｃ１は第３０図に示さ
れている１０Ｍ命令の具体例を実行した場合に本発明の
データ処理装置の命令実行部が行う処理のアルゴリズム
を示すフローチャートである。 １・・・ビット列生成回路　　２・・・オフセット値指
定回路　　３・・・第１エンコード回路　　４・・・第
２エンコード回路　　７・・・エンコード結果判定回路
１７、１８　１９．２０・・・セレクタ　１４．１５．
１６・・・セレクタ　１７”、１８“、　１９’、　２
０ゝ・・・テコ−１′回路　１０９・・・主メモリ　　
１０７，１０８・・・データキャッシュ　　１１２・・
・命令デコード部　１１７・・・整数演算部　１１Ｂ・
・・浮動小数点演算部　２１２・・・レジスタファイル
　２１４・・・プライオリティエンコーダ部　２１５・
・・主ＡＬＵ　　２１８・・・レジスタ番地指定回路　
２１６・・・ＤＤレジスタなお、図中、同一符号は同一
、又は相当部分を示す。 第 図 第 図 く通しのビット番号〉 （バイト毎のビット番号→ 〈アドレス〉 ｍ＝命令を読む方向−一 第 図 第 図 第 図 第 図 第 図 第 図 ＢＹＴＥ： Ｎ＋２ ＢＹＴＥ　： Ｎ＋２ Ｎ＋２＋ Ｎ＋２＋２ Ｎ＋２＋Ｍ＋２ 第 図 ＹＴＥ 第 図 第 図 第 図 第 図 （Ｓｈ） （Ｅａ） ロロコ 第 図 ＋５ｈ） （Ｅａ） ロ工ロ 口下コ 第 図 第 図 −ｍ可Ｆコ ロＷ房■田 ｄｉｓ＋＋ｘ：１６　　　１ ＱＪ−Ｌ＋Ｊ−ＬＪ−ＬＪ−ＬＪＬＪ−Ｊｄｉｓｏｘ：
３２ ＬＪ−ＬＪ−ＬニーＬＪ−ＬＪ−Ｌ＋Ｉ−Ｌ＋Ｉ−ＬＪ
図 命令 レジスタリスト ＳＰ初期値 命令 レジスタリスト ＳＰ初期値 ＬＤＭ　　１ｉｌｓＰ＋、　　（Ｒ１，Ｒ４Ｈ’０００
０１０００ Ｒ５，Ｒ６，Ｒ７，Ｒ８） 第 図 ＳＴＭ　　（Ｒ１，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８）、
　＠−３ＰＨ’０Ｏ００２０００ 第 図 図（ａ） 第 図（ｂ） 手 続 補 正 書（自発） 千庁長官殿 明の名称 レジスタ番地指定回路及びそれを備えたデータ処理装置
上をする者 代表者　志 岐 守 哉 埋入 住所 東京都千代口１区丸の陶工丁目２番３号第 図（ｃ） ５、　補正の対象 明細書の「特許請求の範囲」及び「発明の詳細な説明」
の欄、並びに図面 ６、補正の内容 ６−１明細書の「特許請求の範囲」の種別紙の通り ６−２明細書の「発明の詳細な説明」の欄（１）明細書
の第９頁４行目に「実行に」とあるのを、［実行の」と
訂正する。 （２）明細書の第１０頁１６行目から１７７行目ｒ２ｎ
バイト」とあるのを、ｒ２ｎビット」と訂正する。 （３）明細書の第１５頁６行目に「キャッシュ１０７」
とあるのを、「キャッシュ１０７．１０８Ｊ　と訂正す
る。 （４）明細書の第２０頁４行目に「拡張部かを」とある
のを、「拡張部を」と訂正する。 （５）明細書の第３２頁９行目に「転送さるる。」とあ
るのを、「転送される。Ｊと訂正する。 （６）明細書の第３８頁１５行目にｒマイクロデコーダ
」とあるのを、［第１マイクロＲＯＭ部１１３のマイク
ロデコーダ」と訂正する。 （７）明細書の第３９頁１４行目にｒｌ１３　Ｊとある
のを、　ｒｌ１４」　と訂正する。 （８）　　明細書の第３９頁１６行目に「マイクロデコ
ーダ」とあるのを、［第２マイクロＲＯＭ部１１４のマ
イクロデコーダ」と訂正する。 （９）明細書の第４１頁１１行目に「１１」　とあるの
を、ｒｌ１２　Ｊ　と訂正する。 α０）　明細書の第４７頁２行目に「データの」とある
のを、［内蔵データキャッシュの」ど訂正する。 ０υ　明細書の第５３頁６行目から８行目に［トレース
・・・（中略）・・・渡される。」とあるのを削除する
。 ０２　　明細書の第５４頁４行目に「第４図」とあるの
を、「第５図」と訂正する。 αＪ　明細書の第５６頁２０行目に「５４」　とあるの
を、ｒｌ１５」と訂正する。 Ｏａ　　明細書の第５７頁１４行目に「５４」　とある
のを、ｒｌ１５　Ｊ　と訂正する。 ０９　　明細書の第６１頁１３行目から１４４行目［Ｒ
コードＪとあるのを、「Ｅコード」と訂正する。 ａＱ　　明細書の第６３頁２行目から５行目に「また、
・・・（中略）・・・される。ノとあるのを削除する。 ０７）明細書の第６７頁５行目にｒ２１３　Ｊとあるの
を、ｒ２１６　Ｊと訂正する。 ａｅ　　明細書の第６７頁８行目に［オペランドアクセ
ス部」とあるのを、「オペランドアクセス部１２０」　
と訂正する。 ａＱ　明細書の第６９頁１６行目に「命令デコード部２
」とあるのを、［オフセット値指定回路２」と訂正する
。 （２）明細書の第７０頁１２行目に［レジスタとを同時
Ｊとあるのを、「レジスタを同時に」と訂正する。 （２１）明細書の第７０頁１３行目に「信号８」とある
のを、「信号８と」と訂正する。 （２２）明細書の第８０頁４行目に［第２８図」とある
のを、　「第７図」と訂正する。 （２３）明細書の第８０頁１８行目にｒｌＲＢＱ（０：
２）　Ｊ　とあるのを、ｒ［ＲＬ＃（０：２）　Ｊ　と
訂正する。 ６−３図面 第５図を別紙の通り訂正する。 ７、添付書類の目録 （１）補正後の特許請求の範囲の全文を記載した書面　
　　　　　　　　　　　　　１通（２）訂正図面　　　
　　　　　　　　　　１通補正後の特許請求の範囲の全
文を記載した書面２、特許請求の範囲 （１）２進数で表現されたレジスタの番地ｎを第１のビ
ット列にデコードするデコーダと、前記第１のビット列
と、前記第１のビット列をｍビットシフトした第２のビ
ット列とを入力とし、前記第１のビット列または前記第
２のビット列のいずれかを選択的に出力するセレクタと を備え、 ｎ番地のレジスタをアクセスするか、またはｎ＋ｍ番地
とｎ−ｍ番地とのいずれか一方のレジスタをアクセスす
べ（なしであることを特徴とするレジスタ番地指定回路
。 （２）命令をデコードする命令デコード手段と、２０ビ
ツトのデータを保持するデータレジスタと、 ｎビットのデータを保持する第１のレジスタ番地の第１
のレジスタと、 ｎビットのデータを保持する第２のレジスタ番地の第２
のレジスタと、 ｎビットの第１のデータを前記第１のレジスタから前記
データレジスタへ転送する第１のバスと、 ｎビットの第２のデータを前記第２のレジスタから前記
データレジスタへ転送する第２のバスと、 前記第１のバスに接続されるべきレジスタの番地をデコ
ードするアドレスデコーダと、 前記第２のバスに接続されるべきレジスタの番地を特徴
とする請求項１に記載のレジスタ番地指定回路とを有し
、 前記命令デコード手段の出力に従って命令を実行する命
令実行手段と を備え、 前記命令デコード手段が第１の命令をデコードした場合
には、前記第２のレジスタ番地に従って前記レジスタ番
地指定回路が前記第２のレジスタをアクセスして前記第
２のレジスタから前記データレジスタへｎビットのデー
タを転送し、 前記命令デコード手段が第２の命令をデコードした場合
には、前記アドレスデコーダが前記第１のレジスタ番地
をデコード出力することにより前記第１のレジスタをア
クセスして前記第１のデータを前記第１のレジスタから
前記データレジスタへ転送すると共に、前記レジスタ番
地指定回路が前記第２のレジスタをアクセスして前記第
２のデータを前記第２のレジスタから前記データレジス
タへ転送し、前記第１のデータと前記第２のデータとを
連結して出力すべ（なしである ことを特徴とする請求項１に記載のデータ処理装置。 （３）命令をデコードする命令デコード手段と、２０ビ
ツトのデータを保持するデータレジスタと、 ｎビットのデータを保持する第１のレジスタ番地の第１
のレジスタと、 ｎビットのデータを保持する第２のレジスタ番地の第２
のレジスタと、 ｎビットの第１のデータを前記データし・ジスタから前
記第１のレジスタへ転送する第１のバスと、 ｎビットの第２のデータを前記データレジスタから前記
第２のレジスタへ転送する第２のバスと、 前記第１のバスに接続されるべきレジスタの番地をデコ
ードするアドレスデコーダと、 前記第２のバスに接続されるべきレジスタの番地を特徴
とする請求項１に記載のレジスタ番地指定回路とを有し
、 前記命令デコード手段の出力に従って命令を実行する命
令実行手段と を備え、 前記命令デコード手段が第１の命令をデコードした場合
には、前記レジスタ番地指定回路が前記第２のレジスタ
をアクセスして前記データレジスタから前記第２のレジ
スタへｎビットのデータを転送し、 前記命令デコード手段が第２の命令をデコードした場合
には、前記アドレスデコーダが前記第１のレジスタ番地
をデコード出力することにより前記第１のレジスタをア
クセスして前記第１のデータを前記データレジスタから
前記第１のレジスタへ転送すると共に、前記レジスタ番
地指定回路が前記第２のレジスタをアクセスして前記第
２のデータを前記データレジスタから前記第２のレジス
タへ転送すべ（なしである ことを特徴とする請求項１に記載のデータ処理装置。

Claims (3)

【特許請求の範囲】
1. （１）２進数で表現されたレジスタの番地ｎを第１のビ
   ット列にデコードするデコーダと、 前記第１のビット列と、前記第１のビット 列をｍビットシフトした第２のビット列とを入力とし、
   前記第１のビット列または前記第２のビット列のいずれ
   かを選択的に出力するセレクタと を備え、 ｎ番地のレジスタをアクセスするか、また はｎ＋ｍ番地とｎ−ｍ番地とのいずれか一方のレジスタ
   をアクセスすべくなしてあることを特徴とするレジスタ
   番地指定回路。
2. （２）命令をデコードする命令デコード手段と、２ｎビ
   ットのデータを保持するデータレジ スタと、 ｎビットのデータを保持する第１のレジ スタ番地の第１のレジスタと、 ｎビットのデータを保持する第２のレジ スタ番地の第２のレジスタと、 ｎビットの第１のデータを前記第１のレ ジスタから前記データレジスタへ転送する 第１のバスと、 ｎビットの第２のデータを前記第２のレ ジスタから前記データレジスタへ転送する 第２のバスと、 前記第１のバスに接続されるべきレジス タの番地をデコードするアドレスデコーダ と、 前記第２のバスに接続されるべきレジス タの番地をデコードする前記レジスタ番地 指定回路とを有し、 前記命令デコード手段の出力に従って命令 を実行する命令実行手段と を備え、 前記命令デコード手段が第１の命令をデコ ードした場合には、前記第２のレジスタ番地に従って前
   記レジスタ番地指定回路が前記第２のレジスタをアクセ
   スして前記第２のレジスタから前記データレジスタへｎ
   ビットのデータを転送し、 前記命令デコード手段が第２の命令をデコ ードした場合には、前記アドレスデコーダが前記第１の
   レジスタ番地をデコード出力することにより前記第１の
   レジスタをアクセスして前記第１のデータを前記第１の
   レジスタから前記データレジスタへ転送すると共に、前
   記レジスタ番地指定回路が前記第２のレジスタをアクセ
   スして前記第２のデータを前記第２のレジスタから前記
   データレジスタへ転送し、前記第１のデータと前記第２
   のデータとを連結して出力すべくなしてある ことを特徴とする請求項１に記載のデータ 処理装置。
3. （３）命令をデコードする命令デコード手段と、２ｎビ
   ットのデータを保持するデータレジ スタと、 ｎビットのデータを保持する第１のレジ スタ番地の第１のレジスタと、 ｎビットのデータを保持する第２のレジ スタ番地の第２のレジスタと、 ｎビットの第１のデータを前記データレ ジスタから前記第１のレジスタへ転送する 第１のバスと、 ｎビットの第２のデータを前記データレ ジスタから前記第２のレジスタへ転送する 第２のバスと、 前記第１のバスに接続されるべきレジス タの番地をデコードするアドレスデコーダ と、 前記第２のバスに接続されるべきレジス タの番地をデコードする前記レジスタ番地 指定回路とを有し、 前記命令デコード手段の出力に従って命令 を実行する命令実行手段と を備え、 前記命令デコード手段が第１の命令をデコ ードした場合には、前記レジスタ番地指定回路が前記第
   ２のレジスタをアクセスして前記データレジスタから前
   記第２のレジスタへｎビットのデータを転送し、 前記命令デコード手段が第２の命令をデコ ードした場合には、前記アドレスデコーダが前記第１の
   レジスタ番地をデコード出力することにより前記第１の
   レジスタをアクセスして前記第１のデータを前記データ
   レジスタから前記第１のレジスタへ転送すると共に、前
   記レジスタ番地指定回路が前記第２のレジスタをアクセ
   スして前記第２のデータを前記データレジスタから前記
   第２のレジスタへ転送すべくなしてある ことを特徴とする請求項１に記載のデータ 処理装置。