JPH07152559A - パイプ制御及びレジスタ変換機能を増強したスーパースカラーパイプライン式のプロセッサ - Google Patents

パイプ制御及びレジスタ変換機能を増強したスーパースカラーパイプライン式のプロセッサ

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JPH07152559A JP6251990A JP25199094A JPH07152559A JP H07152559 A JPH07152559 A JP H07152559A JP 6251990 A JP6251990 A JP 6251990A JP 25199094 A JP25199094 A JP 25199094A JP H07152559 A JPH07152559 A JP H07152559A
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Abstract

(57)【要約】 【目的】 複数の命令パイプラインを備え、その各々
が、パイプラインへと発生された命令を処理する複数の
段を有しているスーパースカラー、スーパーパイプライ
ン式プロセッサを提供する。 【構成】 プロセッサは、発生される命令間のデータ依
存性に係わりなく多数のパイプラインへ命令を同時に発
生する。パイプコントロール手段は、パイプラインにお
ける命令間の依存性を検出し、パイプラインの段を通る
命令の流れを制御し、１つのパイプラインの現在段にお
ける第１命令を適切に処理するために別のパイプライン
の第２命令におけるデータ依存性を解明しなければなら
ないことがない限り、上記現在段の第１命令が上記デー
タ依存性によって遅延されないようにする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、マイクロプロ
セッサに係り、より詳細には、パイプライン式スーパー
スカラーのマイクロプロセッサアーキテクチャに係る。
【０００２】
【従来の技術】マイクロプロセッサの設計においては、
命令スループット、即ち１秒当たりに実行される命令の
数が第１に重要なものである。１秒当たりに実行される
命令の数は、種々の手段によって増加することができ
る。命令スループットを増加するための最も簡単な技術
は、マイクロプロセッサが動作する周波数を増加するこ
とである。しかしながら、作動周波数の増加は、製造技
術によって制限されると共に、過剰な発熱を招く。
【０００３】従って、近代のマイクロプロセッサ設計
は、クロックサイクル周期当たりに実行される命令の平
均数を増加する設計技術を用いることにより命令スルー
プットを増加することに集中している。命令スループッ
トを増加するこのような１つの技術が「パイプライン」
である。パイプライン技術は、マイクロプロセッサを通
して流れる各命令を多数の部分にセグメント化し、その
各々をパイプラインの個別の段により取り扱うことがで
きる。パイプライン動作は、実行中に多数の命令をオー
バーラップすることによってマイクロプロセッサの速度
を増加する。例えば、各命令を６つの段階で実行するこ
とができそして各段階がその機能を実行するのに１つの
クロックサイクルを必要とする場合には、６つの個別の
命令を同時に実行し（各々がパイプラインの個別の段階
で実行される）、各クロックサイクルに１つの命令を完
了することができる。この考え方によれば、パイプライ
ン式アーキテクチャは、６個のクロックサイクルごとに
１つの命令を完了する非パイプライン式アーキテクチャ
よりも６倍も大きな命令スループットをもつことにな
る。
【０００４】マイクロプロセッサの速度を高めるための
第２の技術は、マイクロプロセッサを「スーパースカラ
ー」として構成することである。スーパースカラーアー
キテクチャにおいては、クロックサイクル当たりに２つ
以上の命令が発行される。流れの中の他の命令に依存す
る命令がなければ、命令スループットの増加は、スカラ
ー性の程度に比例する。従って、アーキテクチャがレベ
ル２までスーパースカラーである（各クロックサイクル
に２つの命令が発行されることを意味する）場合には、
マシンの命令スループットが２倍となる。
【０００５】マイクロプロセッサは、高い命令スループ
ットを得るためには、スーパーパイプライン式（多数の
段をもつ命令パイプラインを「スーパーパイプライン」
と称する）であると共にスーパースカラーとすることが
できる。しかしながら、このようなシステムの動作は、
実際には、各々の命令を所与の数のパイプ段で手際よく
実行でき且つ命令の実行が相互依存しないような理想的
な状態からかけ離れている。実際の動作においては、命
令は変化するリソース要求を有し、従って、パイプライ
ンを通る命令の流れに割り込みを生じる。更に、命令は
典型的に相互依存的であり、例えば、レジスタの値を読
み取る命令は、その同じレジスタに値を書き込む手前の
命令に依存し、第１の命令がレジスタへの書き込みを完
了するまで第２の命令を実行できない。
【０００６】
【発明が解決しようとする課題】従って、スーパーパイ
プライン及びスーパースカラー技術は、マイクロプロセ
ッサのスループットを高めることはできるが、命令のス
ループットは、スーパーパイプライン式スーパースカラ
ーアーキテクチャの実施によって大きく左右される。１
つの特定の問題は、パイプラインにおける命令の流れを
制御することにより、マイクロプロセッサの周波数を増
加せずに命令スループットが高められることである。マ
イクロプロセッサの動作中に依存性又は他のファクタに
よって種々の段が不作動にされるので、スーパーパイプ
ライン式スーパースカラーマシンの効率が低下される。
【０００７】それ故、命令の流れを効率的に制御できる
マイクロプロセッサアーキテクチャの必要性が生じてい
る。
【０００８】
【課題を解決するための手段】本発明は、複数の命令パ
イプラインを備え、各パイプラインは、パイプラインへ
発生された命令を処理する複数の段を有しているような
スーパースカラー、パイプライン式のプロセッサに関す
る。
【０００９】本発明の１つの特徴において、プロセッサ
は、発生される命令間のデータ依存性に係わりなく多数
のパイプラインへ命令を同時に発生する。パイプ制御手
段はパイプラインにおける命令間の依存性を検出し、そ
して１つのパイプラインの現在段における第１命令を適
切に処理するために別のパイプラインの第２命令におけ
るデータ依存性を解決しなければならないことがない限
り、上記現在段における第１命令が上記データ依存性に
よって遅延されないように、上記パイプラインの段を通
る命令の流れを制御する。
【００１０】本発明の別の特徴においては、パイプ制御
手段は、所与の段に対し、シニア命令がもはや例外を生
じることがなくなる後までジュニア命令がシニア命令の
前にプロセッサ状態を変更できないように、パイプライ
ンにおける命令の流れを制御する。
【００１１】本発明の別の特徴においては、パイプスイ
ッチ手段は、パイプラインにおける命令をあるシーケン
スで順序付けして命令間の依存性を減少するように、パ
イプライン間で命令を選択的に切り換えられるようにす
る。
【００１２】本発明の別の特徴においては、パイプライ
ンの少なくとも２つが実行段を備えており、マイクロコ
ントローラ手段は、各実行段に独立したマイクロ命令の
流れを与え、選択的命令に対して、実行段が独立して制
御されて単一の命令を処理するように、各マイクロ命令
の流れを選択的に制御する。
【００１３】本発明の別の特徴においては、パイプ制御
手段は、各段の状態情報を監視し、そしてパイプライン
における命令が他のパイプラインにおける命令流とは独
立してある段から別の段へ進み得るように、状態情報に
応答して段間の命令の流れを制御する。
【００１４】本発明の別の特徴においては、パイプ制御
手段は、第１命令と第２命令との間の依存性を、その一
方の命令に対するオペランドソースを変更することによ
って排除する。
【００１５】本発明の別の特徴においては、レジスタ変
換手段は、論理レジスタへの書き込みに応答してこれら
論理レジスタの各々に最も最近割り当てられている１組
の物理レジスタを定めるプロセッサ状態情報を維持す
る。パイプラインの各段において命令が例外を生じるか
どうかを決定する前にパイプラインに命令が発生された
ときに、その段において命令に対する状態情報がチェッ
クポイント処理され、命令が例外を生じる場合には、そ
れに対応するチェックポイント処理された状態情報が検
索されて、プロセッサ状態を、その命令を発生した点へ
と復帰させる。更に、パイプラインへ分岐又は浮動小数
点命令が発生され、そしてその後の命令がこのような分
岐又は浮動小数点命令の後で推論的に発生されるもので
ある場合には、このような分岐又は浮動小数点命令に対
する状態情報がチェックポイント処理されて、分岐の予
想を誤るか又は浮動小数点命令が失敗に終わった場合
に、それに対応するチェックポイント処理された状態情
報が検索されて、プロセッサ状態を、その分岐又は浮動
小数点命令を発生した点へと復帰させる。
【００１６】本発明の別の特徴においては、定められた
１組の論理レジスタは、命令のためのオペランドのソー
ス及び行き先として多数のアドレス可能なサイズを有し
ている。レジスタ変換手段は、上記定められた１組の論
理レジスタの１つへ書き込む命令及びその論理レジスタ
に関連したサイズに応答して、その１つの論理レジスタ
へ物理レジスタを割り当てる。
【００１７】本発明の別の特徴においては、レジスタ変
換手段は、各物理レジスタに対して現在指示及び論理Ｉ
Ｄコードを記憶し、これは、その物理レジスタがこのよ
うな論理ＩＤコードによって識別された論理レジスタに
対する現在値を含んでいるかどうかを指示するものであ
る。論理レジスタへの各アクセスに対し、それに対応す
る論理ＩＤコードが、物理レジスタと共に記憶された各
論理ＩＤコードと比較され、そして対応する物理ＩＤコ
ードが、その関連する論理レジスタの現在値を含む物理
レジスタに対して出力される。更に、レジスタ変換ユニ
ットは、各物理レジスタに対し、それに関連する論理レ
ジスタにデータ依存性が存在するかどうかを指示する状
態情報を記憶することができる。
【００１８】本発明の別の特徴においては、少なくとも
１つの実行パイプラインは、マイクロコントローラ手段
によって制御される実行ユニットを備えている。選択さ
れた命令に対し、レジスタ変換ユニットも、マイクロコ
ントローラ手段によって制御される。
【００１９】本発明の実施例は、次の技術的硬化の１つ
以上を実現するように実施される。命令は、それらの間
の依存性に係わりなく発生され、パイプラインに不必要
にバブルが入り込まないようにされる。というのは、依
存性は、通常の命令の流れによるか、又は依存性を解決
すためのパイプラインにおけるメカニズムにより、スト
ールを生じることなく、それ自体解決できるからであ
る。命令は、それらがもはや欠陥を生じることがなくな
った後に順序から外れて完了することができる。これ
は、完了のために多数のクロックサイクルを必要とする
マルチボックス命令の場合に特に効果的であり、さもな
くば、命令の流れを著しくストールすることになる。依
存性は、パイプライン間で命令を切り換えることによっ
て減少することができる。個別のパイプラインにおける
２つの実行ユニットは、２つの個別のマイクロ命令流を
用いて単一の命令を処理するよう個々に制御することが
でき、実行段又はマイクロシーケンサの複雑さを著しく
増加することもない。命令は、各実行パイプラインを経
て独立して進むことができ、依存性により生じるバブル
を命令の処理中に除去することができ、特に、リード・
アフタ・ライト（書き込み後の読み取り）依存性は、命
令の順序を変更するようにソースコードを再コンパイル
することなく排除される。これら全ての特徴及び効果
は、パイプラインの実行性能を最大にするよう働く。
【００２０】本発明の実施例が次の技術的効果の１つ以
上を実現するように実施される他の領域は、次の通りで
ある。物理レジスタの各々への書き込み保留状態を維持
することにより、レジスタを割り当てそして状態情報を
与える制御が簡単にされる。物理レジスタに関する状態
情報をチェックポイント処理することにより、マイクロ
プロセッサは、例外、誤った予想分岐、浮動小数点エラ
ー又は他の命令エラーを生じた命令の後のプロセッサ状
態を単一クロックサイクル内に回復することができ、こ
れにより、このようなエラーからの回復におけるペナル
ティを相当に軽減することができる。多サイズの論理レ
ジスタに対しては、幾つかのデータ依存性を排除する一
方、多サイズレジスタを使用する既存の命令セットとの
適合性を維持するために、レジスタ再ネーミングがサポ
ートされる。物理レジスタは、最小限のハードウェアを
使用して論理レジスタの要求に応答して迅速に識別する
ことができる。物理レジスタに関連した状態情報を維持
することにより、データ依存性を容易に検出することが
できる。これらの特徴及び効果を得るのに使用されるレ
ジスタ変換ユニットは、選択された命令に対し、このよ
うな命令を処理する実行ユニットを制御するマイクロコ
ントローラにより（ハードウェア制御信号を用いる通常
の方法によるのではなく）直接制御することができる。
【００２１】
【実施例】本発明及びその効果を完全に理解するため
に、添付図面を参照して以下に詳細に説明する。本発明
のマイクロプロセッサの模範的実施例の詳細な説明は、
次のように構成される。 １．模範的プロセッサシステム １．１ マイクロプロセッサ １．２ システム ２．一般化されたパイプラインの流れ ３．パイプライン制御 ３．１ 一般化されたストール制御 ３．２ パイプの切り換え ３．３ マルチボックス命令 ３．４ 排他的命令 ４．順序通りの命令通過／順序を外れた命令の完了 ５．パイプの切り換え ６．依存性に関わりにない命令の発生 ７．マルチスレッドのＥＸ動作 ８．レジスタ変換ユニット ８．１ レジスタ変換の概要 ８．２ 変換制御レジスタ ８．３ レジスタ割り当て ８．４ ２つの行き先をもつ命令 ８．５ 推論的分岐実行のためのチェックポイントレジ
スタ ８．６ 例外からの回復 ８．７ レジスタ変換ユニットのマイクロコントロール ８．８ レジスタＩＤ変換及びハザード検出 ９．送り １０． 結論
【００２２】この構成テーブル及びこの詳細な説明で使
用する対応する見出しは、参照の便宜上設けられている
ものに過ぎない。マイクロプロセッサの従来又は既知の
観点の説明は、これを不必要に詳細にすることにより本
発明の説明を不明瞭にしない程度に省略する。
【００２３】１．模範的プロセッサシステム 模範的プロセッサシステムが図１、２及び３に示されて
いる。図１及び２は、各々、模範的なスーパースカラ
ー、スーパーパイプライン型マイクロプロセッサと、２
つの実行パイプラインのパイプ段階との基本的な機能ブ
ロックを示している。図３は、マイクロプロセッサを使
用する模範的プロセッサシステム（マザーボード）設計
を示している。
【００２４】１．１ マイクロプロセッサ 図１を参照すれば、マイクロプロセッサ１０の主たるサ
ブブロックは、次のものを含む。（ａ）ＣＰＵコア２
０；（ｂ）プリフェッチバッファ３０；（ｃ）プリフェ
ッチャ３５；（ｄ）ＢＰＵ（分岐処理ユニット）４０；
（ｅ）ＡＴＵ（アドレス変換ユニット）５０；及び
（ｆ）ＴＡＧ ＲＡＭ６２を含む単一化した１６Ｋバイ
トのコード／データキャッシュ６０。２５６バイトの命
令ラインキャッシュ６５は、単一化キャッシュへの命令
フェッチを減少するための一次命令キャッシュを構成
し、単一化キャッシュは、二次命令キャッシュとして働
く。オンボード浮動小数点ユニット（ＦＰＵ）７０は、
ＣＰＵコア２０によってこれに発せられた浮動小数点命
令を実行する。
【００２５】マイクロプロセッサは、内部３２ビットア
ドレス及び６４ビットデータバスＡＤＳ及びＤＡＴＡを
使用している。単一化キャッシュ６０及び命令ラインキ
ャッシュ６５の３２バイトラインサイズに対応する２５
６ビット（３２バイト）プリフェッチバス（ＰＦＢ）
は、３２命令バイトの全ラインを単一のクロックにおい
て命令ラインキャッシュへ転送できるようにする。外部
３２ビットアドレス及び６４ビットデータバスへのイン
ターフェイスは、バスインターフェイスユニット（ＢＩ
Ｕ）を経て行われる。
【００２６】ＣＰＵコア２０は、２つの実行パイプＸ及
びＹを有するスーパースカラー設計のものである。これ
は、命令デコーダ２１と、アドレス計算ユニット２２Ｘ
及び２２Ｙと、実行ユニット２３Ｘ及び２３Ｙと、３２
個の３２ビットレジスタをもつレジスタファイル２４と
を備えている。ＡＣコントロールユニット２５は、レジ
スタスコアボード及びレジスタ再ネーミングハードウェ
アをもつレジスタ変換ユニット２５ａを備えている。マ
イクロシーケンサ及びマイクロＲＯＭを含むマイクロコ
ントロールユニット２６は、実行制御を与える。
【００２７】ＣＰＵコア２０からの書き込みは、１２個
の３２ビット書き込みバッファ２９へ待ち行列され、書
き込みバッファの割り当ては、ＡＣコントロールユニッ
ト２５によって実行される。これらの書き込みバッファ
は、単一化キャッシュ６０へ書き込むためのインターフ
ェイスを形成し、非キャッシュ処理書き込みは、書き込
みバッファから外部メモリへ直接送られる。書き込みバ
ッファロジックは、オプションの読み取りソース作用及
び書き込み集合作用をサポートする。
【００２８】パイプコントロールユニット２８は、実行
パイプを通る命令の流れを制御し、これは、命令が例外
を生じないことが決定されるまで命令の順序を保持し、
命令流におけるバブルを押しつぶし、そして誤って予想
された分岐及び例外を生じる命令の後に実行パイプをフ
ラッシュすることを含む。各段階に対し、パイプコント
ロールユニットは、どの実行パイプが最も初期の命令を
含むかを追跡し、「ストール」出力を与え、そして「遅
延」入力を受け取る。
【００２９】ＢＰＵ４０は、分岐（行われる又は行われ
ない）の方向を予想し、そしてその予想された行われる
分岐及び流れ命令の無条件変更（ジャンプ、コール、リ
ターン）に対するターゲットアドレスを与える。更に、
このＢＰＵは、分岐及び浮動小数点命令の場合には推論
的実行を監視し、即ち予想を誤ることのある分岐後に推
論的に発生される命令の実行、及びＦＰＵ７０へ発生さ
れる浮動小数点命令であって推論的に発生された命令が
実行を完了した後に失敗となることのある浮動小数点命
令の実行を監視する。浮動小数点命令が失敗に終わった
場合、又は分岐が誤って予想された（これは、分岐に対
するＥＸ又はＷＢ段階まで分からない）場合には、実行
パイプラインは、その失敗となった又は予想を誤った命
令の点まで修理され（即ち、その命令の後に実行パイプ
ラインがフラッシュされ）、そして命令のフェッチが再
開されねばならない。
【００３０】パイプラインの修理は、各パイプ段におい
て浮動小数点又は予想分岐命令がその段に入るときにプ
ロセッサ状態のチェックポイントを形成することにより
行われる。これらのチェックポイント検査される命令に
対し、その後の推論的に発生される命令によって変更さ
れ得る全てのリソース（プログラマが見ることのできる
レジスタ、命令ポインタ、条件コードレジスタ）がチェ
ックポイント検査される。チェックポイント検査される
浮動小数点命令が失敗に終わるか又はチェックポイント
検査される分岐が誤って予想された場合は、そのチェッ
クポイント検査された命令の後に実行パイプラインがフ
ラッシュされ、浮動小数点命令の場合には、これは、典
型的に、実行パイプライン全体をフラッシュすることを
意味し、一方、誤って予想された分岐の場合には、完了
することが許されたＥＸの対命令及びＷＢの２つの命令
があることを意味する。
【００３１】模範的なマイクロプロセッサ１０の場合
に、推論の程度についての主たる制約は、次の通りであ
る。（ａ）一度に４つまでの浮動小数点又は分岐命令に
対してのみ推論的実行が許される（即ち、推論レベルは
最大４である）。（ｂ）書き込み又は浮動小数点の記憶
は、それに関連した分岐又は浮動小数点命令が解決する
（即ち、予想が正しいか又は浮動小数点命令が失敗に終
わらない）までキャッシュ又は外部メモリに対して完了
しない。
【００３２】単一化キャッシュ６０は、４方セット連想
（４ｋセットサイズをもつ）のもので、擬似ＬＲＵ置換
アルゴリズムを使用し、ライトスルー及びライトバック
モードを有している。これは、クロック当たり２つのメ
モリアクセス（データ読み取り、命令フェッチ又はデー
タ書き込み）を許すためにデュアルポート式（バンク構
成による）にされている。命令ラインキャッシュは、完
全連想、ルックアサイド実施（単一化キャッシュに対し
て）のもので、ＬＲＵ置換アルゴリズムを使用する。
【００３３】ＦＰＵ７０は、４深さロード及び記憶待ち
行列をもつロード／記憶段と、変換段（３２ビットない
し８０ビットの拡張フォーマット）と、実行段とを備え
ている。ロードは、ＣＰＵコア２０により制御され、そ
してキャッシュ処理記憶は、書き込みバッファ２９によ
り指示される（即ち、各浮動小数点記憶動作に対して書
き込みバッファが割り当てられる）。図２を参照すれ
ば、マイクロプロセッサは、７段のＸ及びＹ実行パイプ
ラインを有し、即ち、命令フェッチ段ＩＦ、２つの命令
デコード段ＩＤ１、ＩＤ２、２つのアドレス計算段ＡＣ
１、ＡＣ２、実行段ＥＸ、及びライトバック段ＷＢを有
している。複合命令デコードＩＤ及びアドレス計算ＡＣ
パイプ段は、スーパーパイプラインであることに注意さ
れたい。
【００３４】ＩＦ段は、ＣＰＵコア２０に連続的なコー
ド流を与える。プリフェッチャ３５は、（一次）命令ラ
インキャッシュ６５或いは（二次）単一化キャッシュ６
０のいずれかからプリフェッチバッファ３０へ１６バイ
トの命令データをフェッチする。ＢＰＵ４０は、プリフ
ェットアドレスでアクセスされ、そして予想される流れ
の変更に対してプリフェッチャへターゲットアドレスを
供給し、プリフェッチャが１つのクロック内に新たなコ
ード流へシフトできるようにする。
【００３５】デコード段ＩＤ１及びＩＤ２は、可変長さ
のＸ８６命令セットをデコードする。命令デコーダ２１
は、各クロックごとにプリフェッチバッファ３０から１
６バイトの命令データを検索する。ＩＤ１において、２
つの命令の長さがデコードされて（Ｘ及びＹの実行パイ
プに対して各々１つづつ）、Ｘ及びＹ命令ポインタを
得、それに対応するＸ及びＹバイト使用信号がプリフェ
ッチバッファへ返送される（これは、次いで、次の１６
バイト転送のために増加する）。又、ＩＤ２において
も、流れの変更のような幾つかの命令形式が決定され、
即座及び／又は変位オペランドが分離される。ＩＤ２段
は、Ｘ及びＹ命令のデコード、マイクロＲＯＭに対する
エントリポイントの発生、及びアドレスモード及びレジ
スタフィールドのデコードを完了する。
【００３６】ＩＤ段の間に、命令を実行するための最適
なパイプが決定され、命令がそのパイプへ発生される。
パイプの切り換えにより、ＩＤ２ＸからＡＣ１Ｙへそし
てＩＤ２ＹからＡＣ１Ｘへ命令を切り換えることができ
る。模範的な実施例については、流れ変更命令、浮動小
数点命令及び排他的命令のような幾つかの命令がＸパイ
プラインのみへ発生される。排他的命令は、ＥＸパイプ
段において失敗となることのある命令、及びある形式の
命令、例えば、保護モードセグメントロード、ストリン
グ命令、特殊なレジスタアクセス（制御、デバッグ、テ
スト）、乗算／除算、入力／出力、ＰＵＳＨＡ／ＰＯＰ
Ａ（プッシュオール／ポップオール）、及びタスクスイ
ッチを含む。排他的命令は、両パイプのリソースを使用
することができる。というのは、これらは、ＩＤ段のみ
から発生される（即ちこれらは他の命令と対にされな
い）からである。これらの発生制約を除くと、いかなる
命令も対にして、Ｘ又はＹのいずれのパイプへ発生する
こともできる。
【００３７】アドレス計算段ＡＣ１及びＡＣ２は、メモ
リ参照のためのアドレスを計算し、そしてメモリオペラ
ンドを供給する。ＡＣ１段は、クロックごとに２つの３
２ビットリニア（３オペランド）アドレスを計算する
（比較的稀である４つのオペランドアドレスは、２つの
クロックを必要とする）。このパイプ段の間に、データ
依存性もチェックされそしてレジスタ変換ユニット２５
ａ（レジスタスコアボード及びレジスタ再ネーミングハ
ードウェア）を用いて分析され、３２個の物理レジスタ
２４は、Ｘ８６アーキテクチャで定められた８個の汎用
のプログラマから見える論理レジスタをマップするのに
使用される（ＥＡＸ、ＥＢＸ、ＥＣＸ、ＥＤＸ、ＥＤ
Ｉ、ＥＳＩ、ＥＢＰ、ＥＳＰ）。ＡＣ２段の間に、レジ
スタファイル２６及び単一化キャッシュ７０は、物理ア
ドレスでアクセスされ（キャッシュヒットの場合には、
デュアルポート式の単一化キャッシュのためのキャッシ
ュアクセス時間は、レジスタのアクセス時間と同じであ
り、レジスタセットを効果的に拡張する）、物理アドレ
スは、リニアアドレスであるか、或いはアドレス変換が
イネーブルされた場合には、ＴＬＢ６０によって発生さ
れた変換されたアドレスである。
【００３８】ＡＣユニットは、８個のアーキテクチャ
（論理）レジスタ（Ｘ８６で定められたレジスタセット
を表す）を備えており、これらは、アドレス変換のため
のレジスタオペランドをアクセスする前にレジスタ変換
ユニットＡＣ１のアクセスに必要な遅延を回避するよう
にＡＣユニットによって使用される。アドレス変換を必
要とする命令については、ＡＣ１は、アーキテクチャレ
ジスタをアクセスする前にこれらアーキテクチャレジス
タの所要データが有効になる（リード・アフタ・ライト
の依存性がない）まで待機する。ＡＣ２段の間に、レジ
スタファイル２４及び単一化キャッシュ６０を物理アド
レスでアクセスすることによりソースオペランドが得ら
れ（キャッシュヒットの場合には、デュアルポート式の
単一化キャッシュのためのキャッシュアクセス時間は、
レジスタのアクセス時間と同じであり、レジスタセット
を効果的に拡張する）、物理アドレスは、リニアアドレ
スであるか、或いはアドレス変換がイネーブルされた場
合には、ＡＴＵ５０によって発生された変換されたアド
レスである。
【００３９】変換されたアドレスは、メモリのページテ
ーブル及びチップ上のワークスペース制御レジスタから
の情報を用いてリニアアドレスからＡＴＵ（ＴＬＢ又は
変換ルックアサイドバッファを用いた）によって発生さ
れる。単一化キャッシュは、仮想インデックスされると
共に物理的にタグが付けられていて、アドレス変換がイ
ネーブルされたときには、変換されていないアドレス
（ＡＣ１の終わりに得られる）でセットの選択を行うこ
とができ、そして各セットに対し、ＡＴＵからの変換さ
れたアドレス（ＡＣ２において初期に得られる）でタグ
の比較を行うことができる。セグメント化及び／又はア
ドレス変換違反のチェックも、ＡＣ２で行われる。
【００４０】命令は、それらが例外を生じないと決定さ
れるまではプログラム順序に保たれる。ほとんどの命令
に対し、この決定は、ＡＣ２の間又はその前に行われ、
浮動小数点命令及びある排他的命令は、実行中に例外を
生じることがある。命令は、ＡＣ２からＥＸへ順次に通
され（又は浮動小数点命令の場合はＦＰＵ７０へ）、Ｅ
Ｘにおいて依然として例外を生じることのある整数命令
は、排他的と示され、それ故、単独で両方の実行パイプ
へ発生されるので、しかるべき順序での例外の取り扱い
が確保される。
【００４１】実行段ＥＸｘ及びＥＸｙは、命令により定
められた動作を実行する。命令は、ＥＸにおいて可変数
のクロックを消費し、即ち順序がずれて実行することが
許される（順序ずれ完了）。両方のＥＸ段は、加算、論
理及びシフト機能ユニットを備え、そして更に、ＥＸｘ
段は、乗算／除算ハードウェアを含む。
【００４２】ライトバック段ＷＢは、レジスタファイル
２４、条件コード、及びマシン状態の他の部分を既に実
行された命令の結果で更新する。レジスタファイルは、
ＷＢのフェーズ１（ＰＨ１）に書き込まれ、そしてＡＣ
２のフェーズ２（ＰＨ２）に読み取られる。
【００４３】書き込みバッファ２７、推論的実行及びマ
イクロシーケンサについての付加的な開示は、本発明と
同日に出願されたガリベイ氏等の「書き込みバッファを
もつマイクロプロセッサにおける推論的実行及び例外処
理のためのデータの制御(Control of Data for Specula
tive Execution and Exception Handling in a Micropr
ocessor with Write Buffer)」と題する米国特許出願；
本発明と同日に出願されたマクマホン氏の「分岐処理ユ
ニット(Branch Processing Unit)」と題する米国特許出
願；本発明と同日に出願されたブラハム氏の「パイプラ
イン式プロセッサにおける推論的実行(Speculative Exe
cution in a Pipelined Processor)」と題する米国特許
出願；及び本発明と同日に出願されたハービン氏等の
「単一クロック命令デコードアーキテクチャを有するマ
イクロプロセッサ(MicroprocessorHaving Single Clock
Instruction Decode Architecture)」と題する米国特
許出願に見ることができ、これらは全て参考としてここ
に取り上げる。
【００４４】１．２ システム 図３を参照すれば、模範的な実施例として、マイクロプ
ロセッサ１０は、単一チップのメモリ及びバスコントロ
ーラ８２を含むプロセッサシステムに使用される。メモ
リ／バスコントローラ８２は、マイクロプロセッサと外
部メモリサブシステム−−レベル２キャッシュ８４及び
メインメモリ８６−−との間のインターフェイスを形成
し、６４ビットプロセッサデータバス（ＰＤ）上でのデ
ータの移動を制御する（データ路はコントローラの外部
であり、ピンの本数及びコストを低減する）。
【００４５】コントローラ８２は、３２ビットアドレス
バスＰＡＤＤＲに直接インターフェイスし、コントロー
ラ内のレジスタを読み取ったり書き込んだりするための
１ビット巾のデータポート（図示せず）を備えている。
両方向性の分離バッファ８８は、マイクロプロセッサ１
０と、ＶＬ及びＩＳＡバスとの間のアドレスインターフ
ェイスを形成する。
【００４６】コントローラ８２は、ＶＬ及びＩＳＡバス
インターフェイスの制御を行う。ＶＬ／ＩＳＡインター
フェイスチップ９１（ＨＴ３２１のような）は、３２ビ
ットＶＬバス及び１６ビットＩＳＡバスへの標準インタ
ーフェイスを形成する。ＩＳＡバスは、ＢＩＯＳ９２、
キーボードコントローラ９３、Ｉ／Ｏチップ９４及び標
準ＩＳＡスロット９５へインターフェイスする。インタ
ーフェイスチップ９１は、二重の高／低ワード〔３１：
１６〕／〔１５：０〕分離バッファにより形成された両
方向性３２／１６マルチプレクサ９６を経て３２ビット
ＶＬバスへインターフェイスする。ＶＬバスは、標準Ｖ
Ｌスロット９７へインターフェイスし、そして両方向性
分離バッファ９８を経て６４ビットプロセッサデータバ
スの下位ダブルワード〔３１：０〕へインターフェイス
する。
【００４７】２．一般化されたパイプラインの流れ 図４は、パイプラインを通る８個の命令の流れを示すも
ので、２パイプラインアーキテクチャに対するオーバー
ラップした命令実行を示している。付加的なパイプライ
ンと、各パイプラインに対する付加的な段とを設けるこ
とができる。好ましい実施例において、マイクロプロセ
ッサ１０は、システムクロック信号１２４の倍数である
内部クロック１２２を使用している。図４において、内
部クロックはシステムクロックの周波数の２倍で動作す
るものとして示されている。
【００４８】第１内部クロックサイクル１２６の間に、
ＩＤ１は、各命令Ｘ０及びＹ０に基づいて動作する。内
部クロックサイクル１２８の間に、命令Ｘ０及びＹ０は
ＩＤ２段にあり（Ｘ０はＩＤ２ｘそしてＹ０はＩＤ２ｙ
にあり）、ＩＤ１段には命令Ｘ１及びＹ１がある。内部
クロックサイクル１３０の間には、ＩＤ１に命令Ｘ２及
びＹ２があり、ＩＤ２に命令Ｘ１及びＹ１があり（Ｘ１
はＩＤ２ｘにそしてＹ１はＩＤ２ｙにあり）、そしてＡ
Ｃ１段に命令Ｘ０及びＹ０がある（Ｘ０はＡＣ１ｘにそ
してＹ０はＡＣ１ｙにある）。内部クロックサイクル１
３２の間には、ＩＤ１段に命令Ｘ３及びＹ３があり、Ｉ
Ｄ２段に命令Ｘ２及びＹ２があり、ＡＣ１段に命令Ｘ１
及びＹ１があり、そしてＡＣ２段に命令Ｘ０及びＹ０が
ある。これらの命令は、Ｘ及びＹパイプラインの段を経
て順次流れ続ける。
【００４９】クロック１３４ないし１４０に示されたよ
うに、各命令の実行部分は、順次クロックサイクルにお
いて実行される。これは、パイプライン式アーキテクチ
ャの主たる利点であり、個々の命令の実行時間を減少せ
ずに、クロック当たりに完了される命令の数が増加され
る。従って、ハードウェアの速度に対する大きな需要と
共に大きな命令スループットが達成される。
【００５０】図４に示す命令の流れは、最適な場合であ
る。図示されたように、２つ以上のクロックサイクルを
必要とする段はない。しかしながら、実際のマシンで
は、１つ以上の段が完了のために付加的なクロックサイ
クルを必要とし、他のパイプ段を通る命令の流れを変更
する。更に、一方のパイプラインを通る命令の流れは、
他方のパイプラインを通る命令の流れによって左右され
る。
【００５１】多数のファクタにより１つ又は全てのパイ
プラインの種々の段に遅延が生じることがある。例え
ば、メモリへのアクセスがメモリキャッシュにおいて失
敗し、１クロックで命令を処理するに必要な時間にデー
タをアクセスするのを妨げることがある。これは、デー
タがメインメモリから検索されるまでＥＸ段の片側又は
両側が遅れることを必要とする。ある命令は、ここに示
す実施例では１つの実行段（Ｘ実行パイプのＥＸＸ）に
しかない乗算器のようなハードウェアリソースを必要と
する。この場合には、リソースが使用できるまでその段
が遅れることになる。データ依存性も遅延を生じること
がある。ある命令が加算のような手前の命令の結果を必
要とする場合には、その命令が実行ユニットによって処
理されるまで待機しなければならない。
【００５２】「マルチボックス」命令、即ち多数のマイ
クロ命令を用いて実行され、従って完了するのにＥＸパ
イプ段に２つ以上のクロックサイクルを必要とする命
令、によって他の遅延が生じる。これらの命令は、ＩＤ
２段の出力においてパイプラインを通るその後の命令の
流れを停止する。
【００５３】パイプラインを通る命令の流れは、パイプ
コントロールユニット２８によって制御される。好まし
い実施例では、両方（又は全て）のパイプを通る命令の
流れを制御するのに単一のパイプコントロールユニット
２８が使用される。パイプを通る命令の流れを制御する
ために、パイプコントロールユニット２８は、パイプラ
イン１０２及び１０４を含む種々のユニットからの「遅
延」信号を受け取り、そして種々のユニットへ「ストー
ル」信号を発行する。
【００５４】Ｘ及びＹの両パイプラインに対して単一の
パイプコントロールユニット２８が使用されるので、パ
イプライン自体は互いに独立して制御される。換言すれ
ば、Ｘパイプラインのストールが必ずしもＹパイプライ
ンのストールを生じることはない。
【００５５】３．パイプライン制御 図５は、パイプライン段間における段間通信を示してい
る。これらの段は、段Ｎ−１、段Ｎ、及び段Ｎ＋１と任
意に示されている。各段は、パイプコントロールユニッ
ト（パイプコントローラ）２８からの独特の入力ＳＴＡ
ＬＬと、出力ＤＥＬＡＹとを有する。ＤＥＬＡＹ出力
は、その段がそこに含まれた命令を完了するのに少なく
とももう１つのクロックを必要とする場合にイネーブル
される。各パイプラインに対し、パイプコントロールユ
ニット２８は、パイプ段が「終了」であるかどうかをＤ
ＥＬＡＹ信号に基づいて決定する。段は、その命令を後
続段へ通す準備ができた場合に「終了」である。段への
ＳＴＡＬＬ入力は、その段が命令を後続パイプ段へ転送
できない場合にパイプコントロールユニット２８によっ
てイネーブルされる。というのは、その後続段が遅延又
はストールされるからである。好ましい実施例では、パ
イプライン段は、それが遅延されない（即ち、ＤＥＬＡ
Ｙ信号が偽である）場合にのみストールされる。
【００５６】「有効」パイプ段は、進行中又は完了した
命令を含んでいる段である。無効パイプ段は、命令を含
まない。無効パイプ段は、「バブル」を含むと言える。
「バブル」は、ＩＤ１及びＩＤ２段が、ＡＣ１及びＡＣ
２段１１２及び１１４を完全に空にするに充分なほど命
令をデコードできないときに、パイプライン１００の前
端において形成される。又、バブルは、パイプ段がその
命令を後続段へ転送しそしてその手前の段が遅れるとき
にも形成される。パイプ段が段の有効性を指示するビッ
トを入力も出力もしない間に、その段のバブルがパイプ
ラインコントロールユニット２８によって追跡される。
【００５７】ある場合には、パイプ段におけるバブルが
手前の段からの命令によってオーバーライトされ、これ
は「スリップ」と称される。又、パイプ段は、後続パイ
プ段に例外状態があるために完了すべきでない命令を含
む場合には、「フラッシュ」することもできる。信号Ｆ
ＬＵＳＨは各パイプ段への入力である。パイプ段は、そ
の命令がエラー状態のために完了できずそして現在段を
越えて転送してはならない場合に「例外」を発生する。
例外は、全ての命令に対し、ＩＦ段１０６、ＩＤ１及び
ＩＤ２段、並びにＡＣ１及びＡＣ２段に生じ得る。「排
他的」命令と示される幾つかの命令は、実行段１１６に
例外を生じることがある。更に、浮動小数点命令につい
ても、例外が生じ得る。
【００５８】３．１ 一般化されたストール制御 一般的な場合において、パイプコントローラは、パイプ
ラインの段が有効であって遅れがないが次の段が遅れる
か又はストールされる場合に、その段をストールする。
これは、段Ｎについて論理的に表すと、次のようにな
る。 ＳＴＡＬＬN ＝ｖN ・！ｄN ・（ｄN+1 ＋ＳＴＡＬＬN+1 ） 但し、ｖN は、段Ｎが有効である場合に真であり、ｄN
は、段Ｎに対するＤＥＬＡＹが真である場合に真であ
り、そして！は、後続項が否定されることを表す。
【００５９】６段のパイプラインについては、次のよう
に表すことができる。 ＳＴＡＬＬ6 ＝偽 ＳＴＡＬＬ5 ＝ｖ5 ・！ｄ5 ・ｄ6 ＳＴＡＬＬ4 ＝ｖ4 ・！ｄ4 ・（ｄ5 ＋ｖ5 ・！ｄ5 ・ｄ6 ） ＳＴＡＬＬ3 ＝ｖ3 ・！ｄ3 ・（ｄ4 ＋ｖ4 ・！ｄ4 ・ （ｄ5 ＋ｖ5 ・！ｄ5 ・ｄ6 ）） ＳＴＡＬＬ2 ＝ｖ2 ・！ｄ2 ・（ｄ3 ＋ｖ3 ・！ｄ3 ・ （ｄ4 ＋ｖ4 ・！ｄ4 ・（ｄ5 ＋ｖ5 ・！ｄ5 ・ｄ6 ））） ＳＴＡＬＬ1 ＝ｖ1 ・！ｄ1 ・（ｄ2 ＋ｖ2 ・！ｄ2 ・（ｄ3 ＋ｖ3 ・！ｄ3 ・（ｄ4 ＋ｖ4 ・！ｄ4 ・（ｄ5 ＋ｖ5 ・！ｄ5 ・ｄ6 ））））
【００６０】パイプコントロールユニット２８は、パイ
プラインの段をストールするときには、他のパイプライ
ンの対応段は必ずしもストールしない。他の段がストー
ルされるかどうかは、以下に述べるように、命令のシー
ケンス及び他のファクタによって左右される。
【００６１】３．２ パイプの切り換え 上記の一般的なモデルは、命令が入るパイプに命令が流
れるようなアーキテクチャに対して機能するが、図３に
示すようにパイプ間で命令を切り換えることができると
きには、更に複雑な制御構造が必要とされる。切り換え
が生じるかどうかを判断するメカニズムを以下に詳細に
説明する。
【００６２】好ましい実施例では、パイプコントロール
ユニット２８は、命令がＡＣ２段からＥＸ段へ送られる
まで命令を「プログラム順序」に（或いは「順序通り」
に）保持する。「順序通り」とは、「ジュニア」命令が
パイプライン段において「シニア」命令を越えることが
できない（マイクロプロセッサによって受け取られた命
令のシーケンスにおけるジュニア命令の位置はシニア命
令の後である）ことを意味するが、ジュニア命令がシニ
ア命令と同じ段にあってもよい。従って、命令Ｉ
T+1 （ジュニア命令）がＡＣ１X にある間に、命令ＩT
（シニア命令）がＡＣ１y に存在することはあるが、Ｉ
T がＡＣ２y に進むまでＩT+1 はＡＣ２x に進むことは
できない。しかし、ＩT は、ＩT+1 の進むのを待機せず
に進むことができる。
【００６３】ＩＦ段及びＩＤ１段の逐次性により、命令
は、これら２つの段内では順序が狂うことはない。しか
しながら、ＩＤ２、ＡＣ１及びＡＣ２段を通る命令の流
れは一般的なストールメカニズムに対して変更を必須と
する。この状態における命令流の制御を助けるために、
パイプコントロールユニット２８は、各パイプ段に対し
て制御信号ＸＦＩＲＳＴを維持する。特定の段に対しＸ
ＦＩＲＳＴが真であれば、Ｘパイプラインのこの段にお
ける命令は、Ｙパイプラインの対応段における命令に対
してシニアである。２つのパイプラインをもつここに示
す実施例では、ＸＦＩＲＳＴは、特定段の２つの命令に
ついてどちらのパイプラインがシニアであるかを指示
し、３つ以上のパイプラインをもつ実施例では、ＸＦＩ
ＲＳＴは、各段の各命令について相対的にシニアである
ことを指示する。
【００６４】ＩＤ２ユニットの出力において、パイプコ
ントロールユニットは、命令をＡＣ１x 又はＡＣ１y の
いずれかへ進めることができるかどうかを判断しなけれ
ばならない。シニア命令は、（それが有効であって遅れ
がないと仮定すれば）いずれかのパイプラインの後続段
に遅れがなく又はストールされなければ、進めることが
できる。ジュニア命令は、（それが有効であって遅れが
ないと仮定すれば）他方のパイプラインの対応段におけ
るシニア命令に遅れもストールもない場合にのみ進める
ことができる。これは、論理的に、次のように表され
る。 ｓｔ3X＝ｖ3X・（ｄ3X＋ｄ4X＋ＳＴＡＬＬ4X） ｓｔ3Y＝ｖ3Y・（ｄ3Y＋ｄ4Y＋ＳＴＡＬＬ4Y） 但し、ｓｔ3 は、対応するパイプラインがＩＤ２段又は
それ以降においてストール又は遅延するかどうかを指定
するものである。 ＳＴＡＬＬ3X＝ｖ3X・！ｄ3X・（ｄ4X＋ＳＴＡＬＬ4X）＋！ＸＦＩＲＳＴ3 ・ ｓｔ3Y ＳＴＡＬＬ3Y＝ｖ3Y・！ｄ3Y・（ｄ4Y＋ＳＴＡＬＬ4Y）＋！ＸＦＩＲＳＴ3 ・ ｓｔ3X
【００６５】３．３ マルチボックス命令 各パイプラインのＥＸ段は、マイクロＲＯＭからのマイ
クロ命令によって他のＥＸ段とは独立して制御される。
多数の命令が単一のマイクロ命令で実施され、ひいて
は、単一のクロックサイクル中にＥＸ段に通されるが、
ある命令は、それらの実行に多数のマイクロ命令を必要
とし、ひいては、それを完了するのに２つ以上のクロッ
クサイクルを必要とする。これらの命令を「マルチボッ
クス」命令と称する。
【００６６】マイクロＲＯＭは、マルチボックス命令の
実行中に同じパイプラインの別の命令によってアクセス
できないので、マルチボックス命令に対する最後のマイ
クロＲＯＭアクセスの後まで、パイプのＩＤ２段からパ
イプのＡＣ１段まで新たな命令を通すことができない。
これは、ＡＣ１中にマイクロＲＯＭがアクセスされるこ
とによるものである。マルチボックス命令がその最後の
マイクロ命令を読み取るときに、その後の命令がマイク
ロＲＯＭをアクセスしてＡＣ１に入ることが許され、従
って、バブルが生じることはない。
【００６７】パイプラインのＩＤ２段がＩＤ１段から命
令を受け取るときには、命令がマルチボックス命令であ
るかどうかをデコードする。パイプコントロールユニッ
ト２８は、マルチボックス命令がマイクロＲＯＭで終了
されるまでＩＤ２段をストールする。ＥＸ段は、ＵＤＯ
ＮＥ信号によりマルチボックス命令の終わりを知らせ
る。マルチボックス命令をサポートするのに必要な制御
は、次の通りである。 ｓｔ3X＝！ｄ3x・ｖ3X・（ｄ4X＋ＳＴＡＬＬ4X＋ＭＵＬＴＩＢＯＸ4X・ ！ＵＤＯＮＥ4X） ｓｔ3Y＝！ｄ3Y・ｖ3Y・（ｄ4Y＋ＳＴＡＬＬ4Y＋ＭＵＬＴＩＢＯＸ4Y・ ！ＵＤＯＮＥ4Y） ＳＴＡＬＬ3X＝ｓｔ3X＋！ＸＦＩＲＳＴ3 ・ｓｔ3Y ＳＴＡＬＬ3Y＝ｓｔ3Y＋！ＸＦＩＲＳＴ3 ・ｓｔ3X
【００６８】マルチボックス命令は、ＡＣ１、ＡＣ２及
びＥＸのリソースを使用することができる。マルチボッ
クス命令に関する付加的なパイプ制御は、図２６ないし
２７について説明する。図２６において、Ｉ0 は、Ｘパ
イプラインのＥＸ段にあり、そしてマルチボックス命令
Ｉ1 は、ＡＣ２（Ｉ1a）とＡＣ１（Ｉ1b）段にある。パ
イプコントロールユニットの観点から、マルチボックス
命令Ｉ1 は単一命令として処理され、そしてマルチボッ
クス命令により占有された段に遅延があると、マルチボ
ックス命令に関連した全ての段をストールさせる。従っ
て、たとえパイプラインにおいてＩ1aがＩ1bの前にあっ
ても、Ｉ1bの遅延はＩ1aをストールさせる。これは、１
つの段における遅延がその後続段にストールを生じさせ
る唯一の状態である。
【００６９】パイプコントロールユニット２８は、各マ
イクロ命令に関連したヘッドビットを使用することによ
り命令間の境界を追跡する。ヘッドビットは、たとえ命
令が１ボックス命令であっても、マイクロ命令がその命
令の第１マイクロ命令であるかどうかを指示する。ヘッ
ドビットが所与のマイクロ命令に対して真でない場合に
は、それが第１のマイクロ命令ではない。パイプライン
内の各マイクロ命令に対してヘッドビットをチェックす
ることにより、パイプコントロールユニットは命令間の
境界を決定して、それに応じて段をストールすることが
できる。
【００７０】３．４ 排他的命令 好ましい実施例に使用される別の形式の命令は、「排他
的」命令である。ＥＸ段において実行される間に例外を
生じるおそれのある命令は、排他的と称する。例外につ
いては以下で詳細に述べる。多数のメモリアクセスを要
求する命令は、このようなアクセス中に例外を生じるこ
とがあるので、排他的と表される。他の命令も、制御レ
ジスタ又はメモリマネージメントレジスタを変更したり
又は１つの実行パイプにしか使用できない乗算ハードウ
ェアのようなリソースを使用するので、排他的と表され
る。排他的命令は、単一ボックス又はマルチボックスの
いずれでもよい。排他的命令は、マシンの状態に対する
排他的命令の影響によるか又は両ＥＸユニットの使用が
この命令にとって有益であることから、単独で実行され
ねばならない（即ち、他のパイプの対応段には他の命令
が使用されない）。ＥＸ段に例外を生じることのある排
他的命令は、例えば、０で除算するエラーを生じること
のあるＤＩＶ（除算）や、ＰＵＳＨＡのようにＥＸ段の
間にメモリアクセスを実行しなければならない命令であ
る。４８６個の命令セットの中からの排他的命令の他の
例は、次の通りである。ＡＲＰＬ、ＢＯＵＮＤ、ＣＡＬ
Ｌ、ＣＬＣ、ＣＬＤ、ＣＬＩ、ＣＬＴＳ、ＣＭＣ、ＣＭ
ＰＳ、ＤＩＶ、ＥＮＴＥＲ、ＨＬＴ、ＩＤＩＶ、ＩＭＵ
Ｌ、ＩＮ、ＩＮＳ、ＩＮＴ、ＩＮＴＯ、ＩＮＶＤ、ＩＮ
ＶＬＰＧ、ＩＲＥＴ、ＬＡＨＦ、ＬＡＲ、ＬＥＡＶＥ、
ＬＧＤＴ、ＬＩＤＴ、ＬＧＳ（ＰＭ）、ＬＳＳ（Ｐ
Ｍ）、ＬＤＳ（ＰＭ）、ＬＥＳ（ＰＭ）、ＬＦＳ（Ｐ
Ｍ）、ＬＬＤＴ、ＬＭＳＷ、ＬＯＤＳ、ＬＳＬ、ＬＴ
Ｒ、ＭＯＶ（ＳＲ）、ＭＯＶＳ、ＭＵＬ、ＯＵＴ、ＯＵ
ＴＳ、ＰＯＰＡ、ＰＯＰＦ、ＰＯＰ ＭＥＭ、ＰＵＳＨ
Ａ、ＰＵＳＨＦ、ＰＵＳＨ ＭＥＭ、ＲＥＴ、ＳＡＨ
Ｆ、ＳＣＡＳ、ＳＧＤＴ、ＳＩＤＴ、ＳＬＤＴ、ＳＭＳ
Ｗ、ＳＴＣ、ＳＴＤ、ＳＴＩ、ＳＴＯＳ、ＳＴＲ、ＶＥ
ＲＲ、ＶＥＲＷ、ＷＡＩＴ及びＷＢＩＮＶＤ。但し、
「ＰＭ」は、保護モード命令を表し、そして「ＳＲ」
は、特殊なレジスタ又は制御レジスタを用いた命令を表
している。
【００７１】ＩＤ１段は、どの命令が排他的であるかを
デコードする。パイプコントロールユニット２８は、Ａ
Ｃ１x 及びＡＣ１y の両方の段が使用できるまでＩＤ２
段において排他的命令をストールする。
【００７２】図２７は、排他的マルチボックス命令の遅
延の影響を示している。排他的マルチボックス命令は、
Ｘ及びＹの両パイプラインに対し、ＥＸ、ＡＣ２及びＡ
Ｃ１段を占有する。排他的マルチボックス命令により占
有されたいずれかの段が遅延する場合には、反対のパイ
プラインの対応段も遅延し、マルチボックス命令に関連
した他の段は、マルチボックス命令を一緒に保持するた
めにパイプコントロールユニットによってストールされ
る。従って、命令Ｉxbが遅延する場合は、Ｉybも遅延
し、そしてＩxa、Ｉya、Ｉxc及びＩycはストールされ
る。排他的マルチボックス命令では、各パイプラインご
とに１つづつ２つのヘッドビットを用いて、命令の開始
が指示される。
【００７３】４．順序通りの命令通過／順序を外れた命
令の完了 図１及び２を参照すれば、上記したように、命令は、Ａ
Ｃ２段からＥＸ段へと通過するまでパイプコントロール
ユニット２８によって順序通りに維持される。命令は、
その命令に対して実行がいったん開始すると、ＥＸ段へ
「通過」されると考えられる。というのは、命令に対す
るポインタを変更するといった次の段へ進むことに関連
した幾つかの予備的な手順が、全ての例外が報告される
前に行われるからである。
【００７４】命令がＡＣ２段からＥＸ段へ通過すると、
命令が順序づれして実行されるのを防止するリソース又
はデータ依存性がない限り、順序づれして実行を完了す
ることができる（即ち、シニア命令の前にジュニア命令
をライトバック段へと継続することができる）。例え
ば、リード・アフタ・ライト（ＲＡＷ）依存性は、この
依存性がクリアされるまで命令がそのＥＸ段を完了する
のに防止する。従って、ＡＤＤ ＡＸ，ＢＸのような命
令は、手前のＡＤＤ ＢＸ，ＣＸの実行が完了するまで
そのＥＸ段を完了できない。というのは、オペランドＢ
Ｘが手前の命令に基づいているからである。
【００７５】しかしながら、シニア命令に依存性をもつ
ことなくＥＸ段へ通過するジュニア命令は、完了するこ
とができ、それ故、多くの命令は、反対のＥＸ段に多数
のクロック周期を必要とするシニア命令を通過すること
ができる。好ましい実施例のこの観点は、命令スループ
ットを大巾に増大する。
【００７６】好ましい実施例では、命令は、例外を生じ
ることがなくなるまで、順序通りに維持される。例外は
プログラムエラーによって生じ、その例外を生じた命令
が完了する前に報告される。命令の完了の前に例外を報
告することにより、プロセッサは、命令を再スタートで
きると共にその欠陥命令の影響を無効にすることのでき
る状態に保たれる。例外は、例えば、０で除算するエラ
ー、無効のＯＰコード及びページ欠陥を含む。デバッグ
例外も、データブレークポイント及び単一ステップ動作
を除いて、例外として処理される。例外サービスルーチ
ンの実行後に、命令ポインタは、その例外を生じた命令
を指し、典型的に、命令は再スタートされる。
【００７７】例外を生じることのある命令は、再スター
ト可能でなければならない。従って、例外が生じた場合
には、マシンの状態が、命令をスタートする前の状態に
回復されねばならない。従って、例外を生じた命令及び
その後の命令によってマシンの状態が変更されてはなら
ない。典型的に、命令の再スタートは、レジスタファイ
ルの状態をリセットし、そしてスタックポインタ、命令
ポインタ及びフラグを復帰することを伴う。ほとんどの
例外はＡＣ２段で生じるので、例外はＡＣ２段の出力に
おいてアサートされる（ＥＸ段で例外を生じる排他的命
令を除き）。命令は、ＩＤ１段で再スタートされる。
【００７８】例外を生じる命令が、対応するＡＣ２段の
命令（隣接命令）に対してジュニアである場合には、そ
の隣接命令がＥＸ段へと継続される。しかしながら、例
外を生じる命令がシニア命令である場合には、両方の命
令を再スタートしなければならない。換言すれば、マシ
ンの状態は、例外を生じる命令によって生じた変化の前
に存在した状態であってプログラムシーケンスにおいて
その手前にある命令をパイプラインに通し続けられる状
態へ回復しなければならない。
【００７９】好ましい実施例では、非排他的なマルチボ
ックス命令が一方のパイプラインにおいて実行される場
合に、そのマルチボックス命令の実行中に他方のパイプ
ラインに多数の命令が流れることがある。マルチボック
ス命令は、ＡＣ１、ＡＣ２及びＥＸ段を使用するので、
そのマルチボックス命令に対するヘッドビットを有する
マイクロ命令を処理する段のみが順序を保つ。従って、
ＡＣ１及びＡＣ２は、これらの段がヘッドビットをもつ
マイクロ命令を含まない場合は、ジュニア命令が進むの
を防止しない。命令が流れ続けることができるかどうか
を制御する２つのファクタは、（１）マルチボックス命
令がジュニア命令とのデータ依存性を生じるかどうか、
又は（２）マルチボックス命令がジュニア命令とのリソ
ース依存性を生じるかどうかである。
【００８０】リソース依存性は、シニア命令により使用
されているリソースをジュニア命令が必要とするときに
生じる。例えば、好ましい実施例では、ＥＸユニットに
対する面積を減少するために、ＸパイプのＥＸユニット
しか乗算器を有していない。マルチボックス命令がＸ側
のＥＸユニットで作用する場合には、乗算器を必要とす
るその後の命令は、シニア命令が完了するまで実行でき
ない。
【００８１】図６は、ＡＣ２段からＥＸ段への命令の通
過及びＥＸ段の完了に関するパイプコントロールユニッ
ト２８の一般的動作を示すフローチャートである。パイ
プコントローラは、命令がその現在段（又はそれを越え
て）例外を生じ得るかどうか判断する（２００）。もし
そうでなければ、命令は、シニア命令の前に完了するこ
とができる（２０２）（これらシニア命令がもはや例外
を生じることがない限りは）。命令がまだ例外を生じる
ことがある場合には、パイプコントローラは、全てのシ
ニア命令がマイクロプロセッサの状態に対してそれらの
変更を行ってしまうまで、その命令がマイクロプロセッ
サの状態を変更できないようにする（２０４）。換言す
れば、命令がもはや例外を生じなくなるまで、全ての状
態変更はプログラム順序でなされる。
【００８２】上記した更に特定の場合には、流れ図のブ
ロック２０４は、ＡＣ２段を通る命令のプログラム順序
を維持することによって実施される。Ｘ８６命令セット
のほとんどの命令については、命令がＡＣ２段により例
外を生じるかどうか判断することができる。ＥＸ段にお
いて例外を生じることが許される排他的命令は、ＥＸ段
においてのみ実行され、例外が生じた場合にはマシンの
状態が復帰される。
【００８３】上記の説明では、命令は、もはや例外を生
じることのない点を通して順序が保たれたが、より一般
的なパイプ制御方法は、命令がプロセッサの状態を変更
することがない限り、命令を順序づれして進められるよ
うにする。
【００８４】５．パイプの切り換え 図１及び２を参照すれば、パイプコントロールユニット
２８は、命令がＩＤ２段の後にパイプライン間で切り換
わるかどうかを制御する。従って、命令は、パイプコン
トロールユニット２８の制御のもとでパイプラインを経
てＩＤ２x からＡＣ１x 又はＡＣ１y のいずれかへそし
てＩＤ２y からＡＣ１x 又はＡＣ１y のいずれかへ進
む。
【００８５】好ましい実施例では、パイプコントロール
ユニット２８は、どちらのパイプＸ又はＹが命令を出す
かをある基準に基づいて判断する。第１の基準は、一方
のパイプラインが除去することのできるバブルを有する
かどうかである。もしそうであれば、パイプラインは、
ＩＤ２段における命令の最もシニアなものをそのパイプ
ラインへ移動するよう試みる。従って、ＡＣ１x が有効
で、ＡＣ１y が無効でそしてＩＤ２X における命令がＩ
Ｄ２段における２つの命令のシニアである場合には、パ
イプコントロールユニット２８は、その命令をＩＤ１x
からＡＣ１y へ転送する。
【００８６】第２の基準は、パイプラインにおける新た
なバブルの発生を防止することである。バブルの発生を
防止するために、パイプコントロールユニット２８は、
従属命令が遅延される場合にその命令の従属対が他の命
令に影響を及ぼさないように試みる。これを行うため
に、好ましい実施例では、パイプコントロールユニット
２８は、プログラム順序における隣接命令がパイプライ
ンにおいて互いに他の上に来ないように保つ。
【００８７】図７はこの問題を示している。時間Ｔ1 に
おいて、命令Ｉ1 はＥＸx にあり、命令Ｉ2 はＥＸy に
あり、命令Ｉ3 はＡＣ２y にありそして命令Ｉ4 はＡＣ
２xにある。Ｉ2 は、Ｉ1 においてリード・アフタ・ラ
イト依存性を有し、換言すれば、命令Ｉ2 がＥＸy 段に
おいて適切に処理されるためには、ＥＸx 段における命
令Ｉ1 の結果を待機しなければならない。例えば、Ｉ1
は、ＡＤＤ ＡＸ，ＢＸ命令であり、そしてＩ2 は、Ａ
ＤＤ ＡＸ，ＣＸ命令である。Ｉ2 は、Ｉ1 が完了する
までそのオペランドの一方が準備できないので完了し得
ない。時間Ｔ2に、Ｉ1 が完了し、ＥＸx にバブルを残
す。Ｉ2 はＥＸy において実行される。Ｉ3 は、Ｉ2 が
完了するまでＥＸ段へ進むことができない。Ｉ4 は、Ｉ
3 のジュニアであるからＥＸ段へ進むことができず、上
記のように、命令は、ＥＸ段に入るまではシニア命令を
越えて進むことができない。
【００８８】隣接命令がパイプラインにおいて互いに他
の上に来ないようにプログラム順序に維持する結果が図
８に示されている。この例では、パイプコントロールユ
ニット２８は、時間Ｔ1 においてＡＣ２の対を、Ｉ3 が
ＡＣ２x にありそしてＩ4 がＡＣ２y にあるように順序
付けする。命令をこのように順序付けする理由は、Ｙパ
イプラインにおいてＩ3 がＩ2 の上にならないよう防止
することである。従って、時間Ｔ2 に、Ｉ1 はＥＸ段を
完了し、そしてライトバック段へ移動する。ここで、Ｉ
3 がＥＸx へ移動することができ、従って、ＥＸx にバ
ブルが発生するのを防止する。同様に、Ｉ5 がＡＣ２x
へ移動できる。
【００８９】ある場合には、パイプコントロールユニッ
ト２８は、隣接命令をパイプラインにおいて互いに他の
上に置かねばならない。一般に、この状態は、Ｘのみの
命令によって生じ、これは、Ｘパイプラインに入れられ
ねばならないか、又はパイプコントロールユニット２８
がバブルを除去する必要があるために、所望の順序での
攪拌を必須とするものである。図９はこのような状態を
示している。時間Ｔ1に、Ｉ1 及びＩ2 は、各々ＥＸx
及びＥＸy にあり、Ｉ3 及びＩ4 は、各々ＡＣ２x 及び
ＡＣ２y にあり、Ｉ5 及びＩ6 は、各々ＡＣ１y 及びＡ
Ｃ１x にある。というのは、Ｉ6 はＸのみの命令だから
である。それ故、パイプコントロールユニット２８は、
Ｉ6 をＡＣ１x に入れるよう強制されるが、たとえその
ようにしても、ＹパイプラインにおいてＩ5 がＩ4 の上
に来るように強制される。Ｉ7 とＩ8 は各々ＩＤ２x と
ＩＤ２y にある。Ｉ4 は、Ｉ3 においてリード・アフタ
・ライト依存性を有し、Ｉ6 は、Ｉ5 においてリード・
アフタ・ライト依存性を有する。時間Ｔ2 に、Ｉ1 及び
Ｉ2 は、ＷＢ段へ移動され、Ｉ3 及びＩ4 は、ＥＸ段へ
移動されている。Ｉ6 は、ＡＣ２x へ移動され、そして
Ｉ5 は、ＡＣ２y へ移動されている。それ故、パイプコ
ントロールユニット２８は、Ｉ7 及びＩ8 がパイプライ
ンを切り換えて、Ｉ7 がＸパイプラインにおいてＩ6 の
上に来ないよう防止することができる。Ｉ9 及びＩ
10は、ＩＤ２へ移動される。
【００９０】時間Ｔ3 において、Ｉ3 は、ＥＸx で完了
して、ＥＸy へ移動し、そしてＩ4は、その動作を完了
するためにＥＸy に留まる。図７について上記したよう
に、Ｉ5 もＩ6 も、いずれのパイプラインも下流へ進む
ことができず、従って、命令Ｉ5 及びそれ以上は、それ
らの各段に保たれる。時間Ｔ4 に、Ｉ4 が完了し、そし
てＩ5 及びＩ6 は各々ＥＸy 及びＥＸx へ移動する。Ｉ
7 及びＩ8 は各々ＡＣ２y 及びＡＣ２x へ移動し、Ｉ9
及びＩ10は各々ＡＣ１y 及びＡＣ１x へ移動して、隣接
命令Ｉ9 及びＩ8 の両方がＸパイプラインへ行くのを防
止する。Ｉ11及びＩ12は、ＩＤ２段へ移動する。
【００９１】時間Ｔ5 において、Ｉ5 は完了し、Ｉ7 は
ＥＸy へ移動する。Ｉ6 は、リード・アフタ・ライト依
存性のために、ＥＸx に留まる。Ｉ9 はＡＣ２y へ移動
し、Ｉ11はＡＣ１y へ移動し、Ｉ3 はＩＤ２x へ移動す
る。明らかなように、ＥＸxに留まっているＩ6 により
形成される潜在的なバブルは、パイプコントロールユニ
ット２８により命令を適切にシーケンスすることによっ
て回避される。
【００９２】図７ないし９について命令の特定の順序付
けを説明したが、命令をシーケンスする他の方法を用い
て、パイプラインを通る命令の効率的な流れを促進する
ことができる。又、切り換え点は、ＩＤ２段である必要
はない。上記したように、パイプコントロールユニット
２８は、この切り換え点を使用し、バブルを生じること
のある命令間の依存性を減少するような命令シーケンス
を与える。
【００９３】パイプの切り換えに関するパイプ制御ユニ
ットの一般的な動作を示すフローチャートが図１０に示
されている。パイプコントローラは、Ｘのみの命令のよ
うに命令をあるパイプラインを下るように出さねばなら
ないかどうかを決定する（２１０）。もしそうであれ
ば、パイプコントロールユニット２８は、使用できるパ
イプラインに命令を出す（２１２）。命令をいずれのパ
イプにも出せる場合は、パイプコントロールユニット２
８は、いっぱいになるパイプラインのいずれかにバブル
が生じるかどうかを決定する（２１４）。もしそうであ
れば、パイプコントロールユニット２８は、バブルのあ
る段へ命令を移動する（２１６）。バブルがない（又は
両方のパイプラインが使用できる）場合には、パイプコ
ントロールユニット２８は、依存性を回避するための最
良のシーケンスの評価に基づいてＸ又はＹパイプライン
に命令を出す（２１８及び２２０）。上記したように、
１つの実施例においては、パイプコントローラは、隣接
する命令を同じパイプラインにおいて互いに他の上に出
すことを回避することにより、依存性を回避する。
【００９４】６．依存性に関わりのない命令の発生 命令は、２つの命令間に存在することのある依存性に係
わりなくＩＤ１からＩＤ２へ送られる。別の解決策は、
一対（又はそれ以上）の命令が依存性をもつかどうかを
決定し、もしそうであれば、他のパイプの対応段にバブ
ルをもつ第１の命令を発生して、バブルがパイプライン
を通る発生された命令と対を保つようにすることであ
る。従って、所与の時間周期にわたって処理される命令
の数が減少される。
【００９５】性能を改善するために、ここに開示するマ
イクロプロセッサは、依存性をもつ命令をパイプライン
に同時に発生する。依存性は、命令がそれに依存するデ
ータを使用する必要のある点でチェックされる。即ち、
依存性がパイプラインにストールを生じる点は、依存性
の性質に基づいており、依存性のデータがアドレスの計
算に必要とされる場合には、ＡＣ１にストールが生じる
が、そのデータが実行に必要とされる場合には、ストー
ルがＥＸに生じる。ストールのときまで、パイプ又は他
のメカニズムにおける命令の移動は、依存性を解決し、
従って、命令のより効率的な流れを与える。
【００９６】７．マルチスレッドのＥＸ動作 図１及び２を参照すれば、マイクロシーケンサ回路２３
は、ＥＸ段へのマイクロ命令の独立した流れを形成す
る。従って、ＥＸx 段の制御は、ＥＸy 段の制御とは独
立している。
【００９７】単一のマイクロ命令ワードを用いて両ＥＸ
段を制御するのではなく、２つの独立したマイクロ命令
の流れによって両ＥＸ段の実行を制御することにより、
命令の実行において相当の融通性が与えられ、性能が高
められる。更に、２つのＥＸ段を単一のマイクロ命令で
制御するのに必要な付加的なハードウェアが回避され
る。
【００９８】特に、ある排他的命令は、ＥＸx 及びＥＸ
y の両方の段を使用することにより有利になる。両方の
ＥＸ段を使用すると、排他的命令は、アドレス計算のた
めに両ＡＣ段へアクセスし、この場合、ＡＣは、又、マ
イクロ命令制御される。
【００９９】両ＥＸ（及びＡＣ）段は、単一の命令を実
行するのに使用されるが、各ＥＸ段は、マイクロシーケ
ンサからマイクロ命令の２つの独立した流れを受け取り
続ける。２つのＥＸユニットの動作は、マイクロ命令の
適切なコード化によって維持される。
【０１００】８．レジスタ変換ユニット ８．１ レジスタ変換の概要 図１及び２を参照すると、命令レベルデータハザードを
検出して分析するためにレジスタ変換ユニット２５ａが
使用される。ＥＸパイプ段における実行の完了前に、各
命令は、そのソースオペランドが有効になっていなけれ
ばならない。レジスタ変換ユニットは、各レジスタを追
跡して、アクティブな命令が未解決の書き込み（書き込
み保留）を有するかどうかを決定するのに使用される。
【０１０１】書き込み保留中のソースレジスタを命令が
有する場合には、その命令に関連した常駐制御ワード
（セクション９及び図１９ないし２２を参照）がＡＣ１
段に表示されて、ソースレジスタが書き込み保留を有す
ることを指示する。パイプラインを経て命令が進むにつ
れて、各段は、従属レジスタへの書き込みを検出するた
めにライトバックバスを「スヌープ(snoop) 」する。従
属レジスタへの書き込みが検出された場合は、ソースレ
ジスタに関連した残留制御ワードの書き込み保留フィー
ルドがクリアされる。
【０１０２】図１１は、レジスタ変換ユニット２５ａの
一般的なブロック図である。物理レジスタファイル（図
１の２４）は、Ｘ８６アーキテクチャの８個のローカル
レジスタに関連した情報を記憶するための３２個の物理
レジスタを備えている。物理レジスタへのアクセスは、
レジスタ変換ユニット２５ａにより制御される。物理及
びローカルレジスタに関連した状態情報は、変換制御レ
ジスタ２３６に記憶される。変換制御回路２３８は、状
態情報に基づいて物理レジスタへのアクセスを管理す
る。
【０１０３】真のデータ依存性は、命令の完了を妨げる
ＲＡＷハザードから生じる。又、ＷＡＲ（ライト・アフ
タ・リード）ハザードに対応する依存性、「反依存性」
と称する、及びＷＡＷ（ライト・アフタ・ライト）ハザ
ードに対応する依存性、「出力依存性」と称する、も存
在する。真のデータ依存性ではないこれらの反依存性及
び出力依存性は、レジスタ変換ユニット２５ａによって
制御されるレジスタ再ネーミングを使用することによっ
て移動し得る。レジスタ再ネーミングにおいては、アー
キテクチャが（論理的又は構造的に）定める以上の物理
レジスタが設けられる。論理レジスタが書き込まれるた
びに新たな物理レジスタを指定することにより（結果の
行き先）、レジスタは再ネーミングされ、両ＷＡＲ及び
ＷＡＷハザードを排除する。
【０１０４】Ｘ８６アーキテクチャは、プログラマから
見える８個の汎用レジスタを定める（ＥＡＸ、ＥＢＸ、
ＥＣＸ、ＥＤＸ、ＥＤＩ、ＥＳＩ、ＥＢＰ、ＥＳＰ）。
ここに示す実施例では、これら８個の汎用レジスタ（論
理レジスタ）をマップするのに使用される３２個の物理
レジスタがある。マイクロプロセッサは、条件分岐が実
行を完了する前に命令を予想し実行するので、レジスタ
変換ユニットは、誤って予想した分岐の結果を処理する
ことができねばならない。予想が間違いであった場合に
は、マイクロプロセッサは、状態を条件分岐点まで復帰
しなければならない。以下に述べるように、チェックポ
イント処理を用いて、推論的経路が得られる前に状態情
報をセーブする。間違って予想された条件分岐からの復
帰はチェックポイント処理した物理レジスタへ戻ること
を伴う。
【０１０５】各ＡＣ１パイプ段に対し、レジスタ変換及
び再ネーミングハードウェアによって次の動作が完了さ
れる。 １．ＡＣパイプ段における現在命令の行き先である２つ
までの新たなレジスタを割り当てる（再ネーミングす
る）。この割り当ては、両方の命令が同じレジスタを行
き先として指定する場合に依存性が形成されるためにプ
ログラム順序で行われる。 ２．ＡＣパイプ段における命令に対し、ＲＡＷ依存性を
チェックする。 ３．アドレス計算のためにＡＣ中に使用されるレジスタ
に対し、ライトバックバス上の物理レジスタＩＤをチェ
ックして、レジスタ変換ユニットにおける書き込み保留
中ビットをバイパス及びクリアできるようにする。 ４．４つまでのレジスタに対し論理−物理変換を行う。
【０１０６】８．２ 変換制御レジスタ 図１２は変換制御レジスタ２３６を示している。論理Ｉ
Ｄレジスタ２４０は、論理レジスタを物理レジスタに対
してマップする。サイズレジスタ２４２は、物理レジス
タが指定される論理レジスタのサイズに対応するコード
を記憶する。この特徴は、以下で説明する。現在レジス
タ２４４は、所与の論理レジスタに対して最も最近指定
されたレジスタを指示する。従って、新たな物理レジス
タが割り当てられるたびに、その対応する論理レジスタ
に対してそれまで現在レジスタであった物理レジスタに
対する現在ビットがオフにされ、そして新たに割り当て
られたレジスタに対する現在ビットがオンにされる。従
って、いつでも、現在レジスタ２４４は、８ビットがオ
ンでありそして２４ビットがオフである。各物理レジス
タに対し、保留レジスタ２４６は、その物理レジスタへ
の書き込みが保留中であるかどうかを指示するビットを
有している。
【０１０７】４つのチェックポイントレジスタ２４８、
Ｃｈｋｐｎｔ０−Ｃｈｋｐｎｔ３、は、チェックポイン
トが生じるたびに現在レジスタ２４４のコピーを記憶す
るのに用いられる。好ましい実施例において、チェック
ポイントは、条件分岐又は浮動小数点演算がＡＣ１に通
されるときに生じる。チェックポイントレジスタ２４８
は、回転ベースで書き込まれる。例外復帰レジスタ２５
０は、ＡＣ１、ＡＣ２及びＥＸにおける各命令に対する
現在ビットを記憶する。というのは、これらが命令に対
する割り当てがＡＣ１段で行われる前に存在するからで
ある。例外復帰レジスタの内容は、命令が段から段へ移
動するときに命令に従う。
【０１０８】８．３ レジスタ割り当て 論理レジスタへ結果を書き込む各命令に対し、新たな物
理レジスタがレジスタ変換ユニット２５ａによって割り
当てられる。レジスタ割り当てプロセスは、最初に、
「フリー」の物理レジスタ、即ち使用中でないレジスタ
を識別する。フリーレジスタの検出については、図１３
を参照して説明する。フリーレジスタが位置決めされる
と、論理レジスタ番号が物理レジスタのデータ構造体に
入れられ、現在と表示される。論理レジスタを表してい
た手前の物理レジスタは、その現在ビットがクリアされ
る。
【０１０９】フリーレジスタを識別する回路が図１２及
び１３に示されている。レジスタビジーレジスタ２５２
は、各物理レジスタに対して１ビット位置を有してい
る。レジスタビジーレジスタの各ビットは、保留、現
在、チェックポイント及び例外復帰レジスタにおける対
応位置に応答してセットされる。図１３に示すように、
レジスタビジーレジスタ２５２のビットｎは、保留、現
在、チェックポイント及び例外復帰レジスタの第ｎビッ
トに対する論理オア演算の結果である。レジスタは、レ
ジスタビジーレジスタの対応ビットが「０」にセットさ
れた場合にフリーであり、そしてその対応ビットが
「１」にセットされた場合に使用中である。
【０１１０】割り当ての際に、現在レジスタの対応ビッ
トは、物理レジスタを現在レジスタとして表示するため
に「１」にセットされる。物理レジスタが指定される論
理レジスタを指示するために論理ＩＤレジスタ２４０の
対応する３ビットにコードが入れられ、そしてサイズレ
ジスタの対応ビットが、割り当てられる論理レジスタの
サイズにセットされる（以下のテーブル１を参照）。物
理レジスタに対応する保留ビットもセットされる。割り
当てを生じる命令は、指定された物理レジスタへの書き
込みであり、そして論理レジスタからのその後の命令に
よる読み取りはこの新たな物理レジスタからの読み取り
を生じる。この再ネーミングは、ＡＣ１パイプ段の間に
生じ、プログラム順序で処理される。命令をプログラム
順序で処理することは、ＡＣ１x 及びＡＣ１y における
両命令が同じ論理レジスタをソース及び行き先として指
定する場合に生じる。一例として、これは、両命令がＡ
ＤＤ（加算）であって、ＡＸレジスタがソース及び行き
先の両方として定められる場合に生じる。レジスタの再
ネーミングにより、２つの新たな物理レジスタが論理Ａ
Ｘレジスタとして割り当てられ、最後の１つは現在レジ
スタとして表示される。以下の例は、各命令がいかに再
ネーミングされるかを示している。
【０１１１】第１の例：（ＡＤＤ ＡＸ，ＢＸ）。命令
ＡＤＤがＡＣ１に受け取られたときにＡＸ及びＢＸレジ
スタに対する物理レジスタＩＤが現在各々「１」及び
「２」であると仮定する。ＡＸレジスタは行き先でもあ
るから、新たな物理レジスタがＡＸに対して割り当てら
れる。この物理レジスタは、ＩＤが「３」である（物理
レジスタ「３」がフリーであると仮定すれば）。この加
算命令は、次いで、物理レジスタ「１」と「２」を加
え、その結果をレジスタ「３」に書き込む。ＡＸ（物理
レジスタ１）＋ＢＸ（物理レジスタ２）→ＡＸ（物理レ
ジスタ３）
【０１１２】第２の例：（ＡＤＤ ＡＸ，ＢＸ）。ＡＸ
レジスタは行き先であるから、新たな物理レジスタがＡ
Ｘに割り当てられる。これは、ＩＤが「４」である。手
前の命令でＡＸレジスタは物理「３」と再ネーミングさ
れているので、これがＡＤＤのためのＡＸソースとして
使用される。というのは、これは、割り当て時に現在と
表示されているからである。それ故、この第２のＡＤＤ
命令は、物理レジスタ「３」と「２」を加え、その結果
をレジスタ「４」へ書き込む。ＡＸ（物理レジスタ３）
＋ＢＸ（物理レジスタ２）→ＡＸ（物理レジスタ４）
【０１１３】Ｘ８６アーキテクチャは、幾つかのレジス
タをワード（例えば「ＡＸ」）、下位バイト（例えば
「ＡＬ」）、上位バイト（例えば「ＡＨ」）又はダブル
ワード（例えば「ＥＡＸ」）としてアドレスできるよう
にするので、レジスタが命令によっていかに指定される
かに基づいて各割り当てごとにサイズが指定される。レ
ジスタの割り当て可能と考えられる部分が、ＥＡＸレジ
スタについて図１４に示されている。各物理レジスタ
は、コードを記憶するサイズレジスタにサイズレジスタ
に対応する２ビットフィールドを有している。例示的な
コードをテーブル１に示す。 テーブル１ サイズレジスタに対するコード コード サイズ 例 ００ ワード ＡＸ ０１ 下位バイト ＡＬ １０ 上位バイト ＡＨ １１ ダブルワード ＥＡＸ
【０１１４】可変サイズのレジスタを用いてレジスタ変
換する方法が図１５に示されている。レジスタ変換ユニ
ット（図１の２５ａ）の変換制御回路は、割り当てられ
るべき論理レジスタのサイズを、その論理レジスタに対
する現在レジスタのサイズと比較し、そしてレジスタを
割り当てできるか又は命令をストールしなければならな
いかどうかを決定する。
【０１１５】割り当て要求が受け取られ（２５８）、割
り当てられるべきレジスタのサイズが、それに対応する
現在レジスタのサイズと比較される（２６０及び２６
２）。２つの命令が同じ論理行き先レジスタを異なるサ
イズ（即ち、ＡＨ及びＡＬ）として指定する場合であっ
て、プログラム順序における第２の命令の論理的行き先
が、第１の命令に割り当てられた論理レジスタの部分を
完全に含まない場合は、サイズに基づくＲＡＷ依存性が
形成される。従って、この依存性が解決されるまでレジ
スタを割り当てることができない（２６４）。
【０１１６】命令の保留中書き込みを伴う論理レジスタ
のサイズが、それより前の命令によって指定された論理
レジスタの部分を包囲する場合には（以下のテーブル２
に定められたように、例えば、ＥＡＸレジスタを用い
て）、新たなレジスタを割り当てることができる（２６
６）。 テーブル２ サイズ依存性をもつレジスタを割り当て できるようにするレジスタサイズ 保留書き込みを伴う 新たなレジスタを割り当てる レジスタのサイズ ための許容サイズ ＡＬ ＡＬ、ＡＸ、ＥＡＸ ＡＨ ＡＸ、ＥＡＸ ＡＸ ＡＸ、ＥＡＸ ＥＡＸ ＥＡＸ
【０１１７】８．４ ２つの行き先をもつ命令 Ｘ８６命令の大部分は、１つのレジスタ行き先のみを指
定する。２つのレジスタ行き先を指定する命令は僅かで
ある（例えば、ＸＣＨＧ ＡＸ，ＢＸ）。レジスタ変換
ユニットのハードウェアを複雑にしないように、各クロ
ックごとに命令に対して１つの行き先しか再ネーミング
できない。それ故、２つの行き先を指定する命令は、特
殊なケースに使用される。これらの命令は、ＡＣ１パイ
プ段にある間に、１クロック中、他の命令をレジスタ変
換ハードウェアを使用することからストールし、これに
より、第２の行き先を再ネーミングできるようにする。
【０１１８】８．５ 推論的分岐実行のためのチェック
ポイントレジスタ 図１２を参照すれば、マイクロプロセッサは、分岐の方
向（条件流れ変更）を予想し、そして分岐が実際に解明
される前に、その予想された方向において命令の実行を
開始する。分岐が誤った予想であった場合には、マイク
ロプロセッサはプロセッサの状態を分岐点まで復帰させ
ねばならない。
【０１１９】レジスタ変換ユニット（図１の２５ａ）
は、予想された分岐方向における命令を推論的に実行す
る前に、レジスタをチェックポイント処理し、即ち現在
レジスタ２４４をチェックポイントレジスタ２４８の１
つにコピーすることにより、マイクロプロセッサが分岐
の境界におけるプロセッサ状態をセーブできるようにす
る。チェックポイントレジスタ２４８は、回転する順序
で書き込まれる。
【０１２０】好ましい実施例では、浮動小数点演算に対
してもレジスタがチェックポイント処理される。
【０１２１】チェックポイント処理は、マイクロプロセ
ッサがチェックポイントレジスタによって定められた状
態へ復帰できるようにするので、各命令ごとに使用する
ことができる。しかしながら、各チェックポイントに対
してリソースを設けなければならず、従って、チェック
ポイント処理の機能と、チェックポイント処理に割り当
てるべきハードウェアリソースとの間で妥協をとらねば
ならない。ここに示す実施例では、４つのチェックポイ
ントレジスタが使用され、いつでも４つまでのチェック
ポイント処理を行うことができる。
【０１２２】間違って予想された分岐（又は浮動小数点
エラー）からの復帰は、チェックポイント処理された物
理レジスタへ戻ることを伴う。分岐がパイプラインのＡ
Ｃ段に入るときに、現在レジスタ２４４がチェックポイ
ントレジスタ２４８の１つにコピーされる。予想された
方向に命令を実行する間に、新たなレジスタが割り当て
られる。新たなレジスタが割り当てられると、現在と表
示された物理レジスタが、通常通りに、その現在ビット
をクリアする。予想された方向が誤りであった場合は、
その分岐に関連したチェックポイントレジスタ２４８が
現在レジスタへコピーされ、該現在レジスタは、物理レ
ジスタの状態を、その分岐の直前に存在した状態へ復帰
させる。従って、マイクロプロセッサは、誤って予想さ
れた分岐又は浮動小数点エラーから単一のクロックサイ
クルで復帰することができる。
【０１２３】８．６ 例外からの回復 図１２を参照すれば、例外からの回復は、誤って予想さ
れた分岐からの回復に類似している。例外が所与の段
（ＡＣ１x 、ＡＣ１y 、ＡＣ２x 、ＡＣ２y 、ＥＸx 、
ＥＸy ）で生じた場合には、その段に関連した例外レジ
スタ２５０が現在レジスタにコピーされる。所与の段の
例外レジスタは、その段における現在命令に対する割り
当て（ＡＣ１段で生じた）の前に存在したときの現在レ
ジスタ２４４のコピーを含んでいるので、関連する例外
レジスタ２５０を現在レジスタ２４４にコピーすること
は、物理レジスタと論理レジスタとの関連性を、その例
外を生じた命令がＡＣ１に入る前に存在した関連性へリ
セットする。従って、本発明では、たとえ状態を変更す
る命令が後で例外を生じたとしても、マシンの状態を変
更することができる。
【０１２４】現在レジスタ２４４の回復にどの例外レジ
スタを使用すべきかを決定するために、レジスタ変換ユ
ニット２５ａはパイプコントロールユニット（図１の２
８）からの情報を使用する。例外が生じたときには、パ
イプコントロールユニットはパイプラインの段をフラッ
シュする。どの段がフラッシュされたかを指示すると共
に、フラッシュ時にどの段が有効であったかを指示する
パイプコントロールユニットからの信号を、各段に対す
るＸＦＩＲＳＴビットと一緒に使用することにより、レ
ジスタ変換ユニットは、フラッシュされた最もシニアな
段を決定する。その段に対応する例外レジスタが現在レ
ジスタ２４４へコピーされる。
【０１２５】８．７ レジスタ変換ユニットのマイクロ
コントロール 図１を参照すれば、レジスタ変換ユニット２５ａは、通
常は、パイプラインハードウェアによって発生された信
号により制御される。しかしながら、ある状態において
は、マイクロコントローラ２６のマイクロシーケンサに
より命令の一部として発生されたマイクロコード信号を
介してレジスタ変換ユニット２５ａを制御するのが有用
である。例えば、排他的命令は、どの物理レジスタが論
理レジスタにマップされるかを決定するためにレジスタ
変換ユニットのハードウェアにアクセスすることが必要
である。ＰＵＳＨＡ（プッシュ・オール）のような命令
は、それらの実行中に８個全部の論理レジスタの論理−
物理変換を必要とする。
【０１２６】排他的命令によりレジスタ変換ユニットへ
アクセスする必要性を効率的に受け入れるために、制御
信号は、図１６に示すように、マイクロコードによって
制御されるマルチプレクサを介してレジスタ変換ユニッ
ト２５ａへマルチプレクスされる。ハードウェア及びマ
イクロコードによって（マイクロシーケンサを経て）発
生された制御信号は、マルチプレクサ２６０へ入力され
る。このマルチプレクサ２６０は、これを制御するマイ
クロコード選択信号の値に基づいて制御信号を通過させ
る。マイクロコード選択信号は、マイクロコードにより
発生される。従って、命令に関連したマイクロコードが
レジスタ変換ユニット２５ａを必要とする場合は、マイ
クロ命令ビットの１つがマルチプレクサ２６０をイネー
ブルし、パイプラインハードウェアからの信号ではなく
て、マイクロコード制御信号を通過させる。マイクロ命
令の他のビットは、所望の機能をイネーブルするための
レジスタ変換ユニット２５ａへの制御信号として働く。
実行にレジスタ変換ユニットを必要としない命令は、ハ
ードウェアにより発生された制御信号のみを通すように
マルチプレクサをイネーブルする。
【０１２７】８．８ レジスタＩＤ変換及びハザード検
出 論理レジスタの要求に応答して、レジスタ変換ユニット
（図１の２５ａ）は、その要求された論理レジスタへと
マップされた現在物理レジスタの識別を供給する。又、
レジスタ変換ユニットは、各倫理レジスタに対して１つ
づつ８個のビットを出力し、これは、その関連する論理
レジスタに対する現在物理レジスタが書き込み保留中で
あるかどうかを指示する。これらのビットは、ＲＡＷハ
ザードを検出するのに使用される。
【０１２８】好ましい実施例において、レジスタ変換ユ
ニットは、各々１つの物理レジスタを表す複数のセルで
形成される。図１７は、レジスタＩＤ変換及びハザード
検出に関連した１つのセル２７０を概略的に示してい
る。ｔｒａｎｓ ｉｄバスに出された８個の論理レジス
タの１つを表す３ビットコードに応答して、その指定の
論理レジスタに対する現在物理レジスタを表す５ビット
コードがｐｈｙ ｉｄバスに出される。各セル２７０
は、ｔｒａｎｓ ｉｄバスからコードを受け取る。ｔｒ
ａｎｓ ｉｄバスの３ビットコードは、そのセルに対応
する論理ＩＤレジスタのビットと比較される。好ましい
実施例においては、制御レジスタ２４０ないし２５２の
ビットがセル間で分割され、各セルがそれに関連した物
理レジスタに対応する各レジスタ２４０ないし２５２の
ビットを含むようにする。
【０１２９】論理ＩＤビットは、比較器２７２により３
ビットコードと比較される。３ビットコードが論理ＩＤ
ビットに等しい場合に、一致信号がイネーブルされる。
この一致信号と、セルに対する現在ビットがアンドゲー
ト２７４に入力される。従って、セルにより表された物
理レジスタが指定の論理レジスタに関連している場合及
び物理レジスタが指定の論理レジスタに対する現在レジ
スタとして表示された場合には、アンドゲート２７４の
出力が「１」となる。アンドゲート２７４の出力は、５
ビットの３状態バッファ２７６をイネーブルする。アン
ドゲートの出力が「１」の場合には、バッファは、セル
に関連した物理ＩＤをｐｈｙ ｉｄバスへ通す。所与の
論理レジスタＩＤに対し、１つの物理レジスタのみが現
在レジスタとなり、それ故、１つのセルだけがその３状
態バッファをイネーブルする。
【０１３０】論理ＩＤビットは、３−８デコーダ２７８
にも入力される。従って、このデコーダ２７８の８個の
出力の１つは、そのセルに対してマップされた論理レジ
スタに応答してイネーブルされる。デコーダ２７８の各
出力は、各アンドゲート２８０（個々にアンドゲート２
８０ａ−２８０ｇと示されている）の入力に接続され
る。各アンドゲート２８０は、そのセルに関連した物理
レジスタに対し現在ビット及び保留ビットも受け取る。
各アンドゲート２８０の出力は、各論理レジスタに関連
した各ハザードバスに接続される。例えば、アンドゲー
ト２８０ａは、ＥＡＸ論理レジスタに関連したハザード
ＥＡＸバスに接続される。アンドゲート２８０ｇは、Ｅ
ＳＰ論理レジスタに関連したハザードＥＳＰバスに接続
される。
【０１３１】所与のセルに対し、そのセルがそのセルに
より表された物理レジスタにマップされた論理レジスタ
を表す場合及び物理レジスタが書き込み保留の現在レジ
スタと表示された場合に、せいぜい１つのアンドゲート
２８０がイネーブルされる。図１８に示すように、ハザ
ードバスは、各セルの出力においてワイヤードオアを実
行する。各ハザードバスに対し、関連アンドゲート２８
０の１つのみがイネーブルされる。というのは、論理レ
ジスタに関連した１つの現在ビットしかイネーブルされ
ないからである。現在物理レジスタに関連した保留ビッ
トもイネーブルされた場合には、それに対応するアンド
ゲート２８０がイネーブルされ、ハザードバスは、その
論理レジスタに対して書き込み保留中であることを指示
する。この情報は、ＲＡＷハザードを検出するのに使用
される。
【０１３２】９．送り 上記したように、ＲＡＷ依存性は、マイクロプロセッサ
を依存命令においてストールさせる。好ましい実施例に
おいては、「送り（フォワーディング）」を用いて、あ
る状況でＲＡＷ依存性を排除し、命令のスループットを
高める。この送りは、両方が同時にＥＸ段にある２つの
命令間のＲＡＷ依存性を排除するように命令を変更す
る。
【０１３３】好ましい実施例では２つの形式の送りが使
用される。「オペランド送り」は、ある条件のもとで、
シニアＭＯＶ（又は同様の）命令のソースを、その命令
に対するソースデータとしてジュニア命令に送る。「結
果送り」は、ある条件のもとで、シニア命令の結果をそ
の後のＭＯＶ（又は同様の）命令の行き先へ送る。
【０１３４】次のコードは、オペランド送りを示してい
る。 １）ＭＯＶ ＡＸ，ＢＸ ２）ＡＤＤ ＡＸ，ＣＸ
【０１３５】図１９及び２０を参照すれば、オペランド
送りを用いると、ジュニアＡＤＤ命令は、ＢＸ＋ＣＸ→
ＡＸへと効果的に変更される。各命令は、残留制御ワー
ドに記憶された残留制御情報に組み合わされ、この残留
制御ワードは、他の制御情報（図示せず）の中でも、動
作に対するソース（各ソースに対する書き込み保留があ
るかどうかを指示するフィールドを伴う）及び行き先を
含むものである。従って、物理レジスタ「０」が論理レ
ジスタＢＸに割り当てられそして物理レジスタ「１」が
論理行き先レジスタＡＸに割り当てられると仮定すれ
ば、ＳＲＣ０（ソース０）フィールドには「０」が記憶
され、そしてＭＯＶ命令に関連した残留制御ワードのＤ
ＥＳ０（行き先０）フィールドには「１」が記憶され
る。同様に、物理レジスタ「２」が論理レジスタＣＸに
割り当てられると仮定すれば、送りは、ＡＤＤ命令に関
連した残留制御ワードのＳＲＣ０フィールドに「１」を
記憶できるようにし（ＭＯＶ命令の行き先レジスタは、
ＡＤＤ命令のソースの１つであるから）、ＳＲＣ２フィ
ールドには「２」が記憶され、そしてＤＥＳ０フィール
ドには「３」が記憶される（レジスタ再ネーミングによ
り、論理行き先ＡＸレジスタに対してフリーレジスタが
見つかるので）。
【０１３６】明らかなように、ＭＯＶ命令とＡＤＤ命令
との間にはＲＡＷ依存性が存在する。というのは、ＭＯ
Ｖ命令は、ＡＤＤ命令の実行の前に物理レジスタ「１」
に書き込まねばならないからである。しかしながら、オ
ペランド送りを用いると、この依存性を排除することが
できる。図２０に示すように、オペランド送りは、ＭＯ
Ｖコマンドに影響を及ぼさない。しかしながら、ＡＤＤ
命令の残留制御ワードは、ＳＲＣ０フィールドがＭＯＶ
に対する論リソースレジスタＢＸに関連した物理レジス
タを指すように変更される。
【０１３７】同様に、結果送りは、ジュニアＭＯＶ命令
の残留制御ワードをシニア命令の結果で変更する。結果
送りを説明するために、次のシーケンスを使用する。 １）ＡＤＤ ＡＸ，ＢＸ ２）ＭＯＶ ＣＸ，ＡＸ
【０１３８】図２１及び２２を参照すれば、結果送り
は、ＡＤＤ命令の結果として発生されたデータがＣＸレ
ジスタにロードされるようにＭＯＶコマンドを変更す
る。物理レジスタ「０」は論理ソースレジスタＢＸに割
り当てられ、物理レジスタ「１」は論理ソースレジスタ
ＡＸに割り当てられ、物理レジスタ「２」は論理行き先
レジスタＡＸに割り当てられ、そして物理レジスタ
「３」は論理行き先レジスタＣＸに割り当てられる。従
って、２つの命令間にはＲＡＷ依存性が存在する。とい
うのは、ＡＤＤ命令の行き先（物理レジスタ２）は、Ｍ
ＯＶ命令のソースだからである。
【０１３９】結果送りの後に（図２２）、ＡＤＤ命令は
不変のままであるが、ＭＯＶ命令に関連した残留制御ワ
ードは、行き先レジスタＣＸ（物理レジスタ３）が、Ａ
Ｘが書き込まれるのと同時に、ＡＤＤを実行するＥＸユ
ニットに関連したライトバックバス（図２２にＸ側のラ
イトバックバスとして示された）からそのデータを受け
取るように変更される。従って、ＲＡＷ依存性は排除さ
れ、ＡＤＤ及びＭＯＶの両命令が同時に実行される。
【０１４０】送りは、ある条件のもとでしか使用されな
い。シーケンスにおける命令の１つは、ＭＯＶ命令又は
同様の「非作用」命令でなければならない。この非作用
命令とは、オペランドデータをある位置から別の位置へ
転送するが、そのデータに対して実質的に動作を行わな
いような命令である。作用命令とは、オペランドデータ
に応答して新たなデータを発生するか又はオペランドデ
ータを変更するものである。Ｘ８６命令セットにおいて
は、非作用命令は、ＭＯＶ、ＬＥＡ、ＰＵＳＨ＜ｒｅｇ
＞及びＰＯＰ＜ｒｅｇ＞を含む。又、ＯＲ＜ｒｅｇ１
＞，＜ｒｅｇ１＞及びＡＮＤ＜ｒｅｇ１＞，＜ｒｅｇ１
＞（ソース及び行き先の両レジスタが同じである場合）
は、フラグをセットすることにしか使用されないので、
「非作用」命令と考えることができる。
【０１４１】更に、好ましい実施例では、送りは、シー
ケンスにおける両命令が同じクロックサイクルにそれら
の各ＥＸユニットにある場合にのみ使用される。送り
は、ＡＣ２段の命令に先行する３つまでの命令を（プロ
グラム順序で）サーチし、送りのケースが生じ得るかど
うかを判断する。たとえ送り命令が２命令先行していた
としても、ＡＣ２段の命令がＥＸ段へ移動するに充分な
長い時間、送り命令がＥＸ段において遅延する場合に
は、送りが生じ得る。
【０１４２】図２３に示すように、命令「１」及び
「２」が各々Ｘ及びＹ側のＥＸユニットにあり、そして
命令「３」及び「４」がＸ及びＹ側のＡＣ２ユニットに
ある状況においては、命令「４」が命令「３」及び
「１」を見て、オペランド又は結果送り状態が考えられ
るかどうかを判断する。命令「４」は、まだＡＣ２段に
あるから、命令「４」がＹ側のＥＸ段へ発生されるまで
命令「１」がＥＸ段において遅延しない限り、命令
「１」と共に送ることはできない。同様に、命令「３」
で送り状態が考えられる場合には、「３」及び「４」の
両方が各ＥＸ段へ発生された場合だけ送りが生じ、これ
ら命令が少なくとも１つのクロックサイクルに対してＥ
Ｘ段に同時に存在するようにされる。
【０１４３】命令「４」は、送り状態に対して命令
「２」を見ない。というのは、図示されたアーキテクチ
ャが与えられた場合に、両命令が同時にＥＸユニットに
存在することがないからである。命令「４」と「２」と
の間のＲＡＷ依存性の待ち時間を減少するためにバイパ
スを用いることができる。ＡＣ２／ＥＸ境界でパイプを
切り換えることのできるアーキテクチャのような別のパ
イプライン構成では、命令「４」と「２」との間で送り
を行うことができる。
【０１４４】図２４は、図２３に関連して述べた初期状
態が与えられた場合に命令「３」に関連した送りについ
て監視される状態を示している。この状態において、送
り状態に対して命令「２」のみが監視される。命令
「１」は、命令「３」では送ることができない。という
のは、これらが同時にＥＸ段に存在することはないから
である。命令「３」は命令「４」においてＲＡＷ依存性
をもつことはない。というのは、命令「４」は命令
「３」のジュニアだからである（が、図２３に示すよう
に、命令「４」は、命令「３」においてＲＡＷ依存性を
もつことはある）。
【０１４５】送り制御回路のブロック図が図２５に示さ
れている。送り制御段の回路には、ＡＣ２段が関連され
る。送り制御回路３００は、ＡＣ２パイプ段における命
令のソースオペランドと、ＥＸ段における命令のソース
及び行き先オペランドを監視し、そして残留制御情報を
上記したように変更するために、オペランド監視・制御
回路３０２を備えている。更に、送り状態の可能性が検
出されると、送り制御回路３００の命令移動監視回路３
０４が命令の移動を監視して、各ＥＸユニットにおける
両命令の存在を検出し、送りを実施する。制御回路３０
６は、オペランド監視・制御回路３０２と、命令移動監
視回路３０４とを整合する。
【０１４６】好ましい実施例では、送り回路は、物理レ
ジスタファイル（図１の２４）に見られるレジスタファ
イルコントロールの一部である。レジスタファイルコン
トロールも、残留制御ワードを維持する。
【０１４７】２つの命令パイプラインを用いるプロセッ
サについて送りを説明したが、いかなる数のパイプライ
ンにも同様に使用することができる。この場合は、送り
制御回路は、ＥＸ及びＡＣ２段において各パイプライン
のＥＸユニットの命令に関連した残留制御ワードを監視
する。
【０１４８】送り及びレジスタ変換は互いに独立してい
る。所与のマイクロプロセッサにおいて、そのいずれか
又は両方の技術を用いて命令スループットを高めること
ができる。
【０１４９】１０．結論 特定の段をもつ２つのパイプラインの特定の実施例につ
いて本発明を説明したが、特許請求の範囲に規定された
本発明は、３つ以上のパイプライン及び異なる段構成に
関連して使用できることに注意されたい。
【０１５０】ここに開示するパイプコントロールユニッ
トは、パイプラインを通る命令の効率的な流れを与え、
これにより、命令を処理する速度を高める。従って、高
い周波数に依存せずに高い命令スループットを得ること
ができる。更に、レジスタ変換ユニット及び送り構成
は、多数の依存性を排除し、命令をストールする必要性
を低減する。
【０１５１】幾つかの特定の実施例について本発明を詳
細に説明したが、当業者であれば、これら実施例の種々
の変更や、別の実施例が明らかとなろう。例えば、パイ
プライン制御のための種々の方法及び回路を互いに独立
して使用することに関連して説明したが、これら種々の
方法及び回路の１つ又はそれ以上が一般的に有用な結果
をもたらす。更に、本発明は、特許請求の範囲に包含さ
れるいかなる変更又は別の実施例も網羅するものとす
る。
【図面の簡単な説明】
【図１】スーパースカラー、スーパーパイプライン式マ
イクロプロセッサのブロック図である。
【図２】Ｘ及びＹ実行パイプを含むマイクロプロセッサ
の７つのパイプライン段を示す図である。
【図３】例示的コンピュータシステムのブロック図であ
る。
【図４】パイプラインユニットを通る命令の流れを示す
タイミング図である。
【図５】パイプラインユニットを通る命令の流れを制御
するための制御機構を示すブロック図である。
【図６】順序から外れた命令の完了を示す流れ図であ
る。
【図７】パイプ切り換えを用いたパイプラインを通る命
令の流れを示す図である。
【図８】パイプ切り換えを用いたパイプラインを通る命
令の流れを示す図である。
【図９】パイプ切り換えを用いたパイプラインを通る命
令の流れを示す図である。
【図１０】パイプ切り換え方法を説明する流れ図であ
る。
【図１１】レジスタ変換ユニットの機能ブロック図であ
る。
【図１２】レジスタ変換ユニットに使用される制御レジ
スタを示す図である。
【図１３】レジスタビジーレジスタのビットを発生する
回路を示す図である。
【図１４】Ｘ８６アーキテクチャのもとにある可変サイ
ズ拡張レジスタを示す図である。
【図１５】可変サイズの論理レジスタを割り当てるフロ
ーチャートである。
【図１６】レジスタ変換ユニットを選択可能に制御する
回路を示す図である。
【図１７】変換及びハザード検出を行うレジスタ変換ユ
ニットの部分を示す図である。
【図１８】変換及びハザード検出を行うレジスタ変換ユ
ニットの部分を示す図である。
【図１９】オペランド送りを説明する図である。
【図２０】オペランド送りを説明する図である。
【図２１】結果送りを説明する図である。
【図２２】結果送りを説明する図である。
【図２３】送り状態の検出を示す図である。
【図２４】送り状態の検出を示す図である。
【図２５】送り回路のブロック図である。
【図２６】マルチボックス命令のパイプ制御を示す図で
ある。
【図２７】マルチボックス命令のパイプ制御を示す図で
ある。
【符号の説明】
１０ マイクロプロセッサ ２０ ＣＰＵコア ２１ 命令デコーダ ２２ アドレス計算ユニット ２３ 実行ユニット ２４ レジスタファイル ２５ ＡＣコントロールユニット ２６ マイクロコントロールユニット ２９ 書き込みバッファ ３０ プリフェッチバッファ ３５ プリフェッチャ ４０ 分岐処理ユニット（ＢＰＵ） ５０ アドレス変換ユニット（ＡＴＵ） ６０ 単一化キャッシュ ６２ タグＲＡＭ ６５ 命令ラインキャッシュ ７０ 浮動小数点ユニット
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ０８／１３８２８１ (32)優先日 1993年10月18日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０８／１３８５７２ (32)優先日 1993年10月18日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０８／１３８５７３ (32)優先日 1993年10月18日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０８／１３８５７４ (32)優先日 1993年10月18日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０８／１３８６５５ (32)優先日 1993年10月18日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０８／１３８７８９ (32)優先日 1993年10月18日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０８／１３８９０１ (32)優先日 1993年10月18日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０８／１３８９０２ (32)優先日 1993年10月18日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０８／１３９５９７ (32)優先日 1993年10月18日 (33)優先権主張国 米国（ＵＳ） (72)発明者 スチーブン シー マクマハン アメリカ合衆国 テキサス州 75082 リ チャードソン ウインドメア ドライヴ 3311 (72)発明者 ダグラス ベアード アメリカ合衆国 テキサス州 75252 ダ ラスロイド サークル 18909 アパート メント 518 (72)発明者 マーク ダブリュー ハーヴィン アメリカ合衆国 テキサス州 75252 ダ ラス156 プレストン ロード 17601 (72)発明者 ジョン ケイ アイトリーム アメリカ合衆国 テキサス州 75093 ダ ラス1127 プレストン ロード 3700

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数の実行パイプラインを備え、各パイ
    プラインは、パイプラインへと発生された命令を処理し
    てプロセッサ状態を変更するような複数の段を有してい
    るスーパースカラーパイプライン式プロセッサにおい
    て、 発生される命令間のデータ依存性に係わりなく上記複数
    のパイプラインへ命令を発生するための命令発生手段
    と、 上記複数のパイプラインにおける命令間のデータ依存性
    を監視するためのパイプライン制御手段とを備え、 上記パイプライン制御手段は、１つのパイプラインの現
    在段における第１命令を適切に処理するために別のパイ
    プラインの第２命令におけるデータ依存性を解決しなけ
    ればならないことがない限り、上記現在段における第１
    命令が上記データ依存性によって遅延されないように、
    上記パイプラインの段を通る命令の流れを制御すること
    を特徴とするプロセッサ。
  2. 【請求項２】 解決されるべきデータ依存性は、第１パ
    イプラインの第１命令が結果をレジスタへ書き込んだ後
    に第２パイプラインの第２命令がその結果データをその
    レジスタから読み取るようにしなければならないリード
    ・アフタ・ライト（書き込み後の読み取り）依存性を含
    む請求項１に記載のプロセッサ。
  3. 【請求項３】 レジスタの再ネーミングを使用してライ
    ト・アフタ・ライト及びライト・アフタ・リードデータ
    依存性を排除するレジスタ再ネーミング手段を含むレジ
    スタ変換手段を更に備えた請求項１又は２に記載のプロ
    セッサ。
  4. 【請求項４】 選択された命令に対し、シニア命令から
    ジュニア命令へ直接オペランド又は結果を送ることによ
    りデータ依存性を排除するためのデータ送り手段を更に
    備えた請求項１ないし３に記載のプロセッサ。
  5. 【請求項５】 複数の実行パイプラインを備え、各パイ
    プラインは、パイプラインへと発生された命令を処理し
    てプロセッサ状態を変更するような複数の段を有してい
    るスーパースカラーパイプライン式プロセッサにおい
    て、 上記パイプラインへ命令を発生するための命令発生手段
    と、 上記パイプラインにおける命令の相対的なシーケンスを
    監視し、そして命令が例外を生じさせることのある各パ
    イプラインの各段に対し、命令の例外状態を監視するた
    めのパイプ制御手段とを備え、 上記パイプ制御手段は、所与の段に対し、シニア命令が
    もはや例外を生じることがなくなる後までジュニア命令
    がシニア命令の前にプロセッサ状態を変更できないよう
    に、パイプラインにおける命令の流れを制御することを
    特徴とするプロセッサ。
  6. 【請求項６】 複数の実行パイプラインを備え、各パイ
    プラインは、パイプラインへと発生された命令を処理し
    てプロセッサ状態を変更するような複数の段を有してい
    るスーパースカラーパイプライン式プロセッサにおい
    て、 上記パイプラインへ命令を発生するための命令発生手段
    と、 パイプライン間で命令を選択的に切り換えるためのパイ
    プスイッチ手段を含むパイプ制御手段とを備え、 上記パイプスイッチ手段は、命令間の依存性を減少する
    ようにパイプラインにおける命令を順序付けすることを
    特徴とするプロセッサ。
  7. 【請求項７】 複数の実行パイプラインを備え、各パイ
    プラインは、パイプラインへと発生された命令を処理し
    てプロセッサ状態を変更するような実行段を含む複数の
    段を有するスーパースカラーパイプライン式プロセッサ
    において、 上記パイプラインへ命令を発生するための命令発生手段
    を備え、 選択された命令に対し、上記命令発生手段は、少なくと
    も２つのパイプラインへ単一の命令を発生し、 更に、上記パイプラインの各実行段へ独立したマイクロ
    命令流を与えるためのマイクロコントロール手段を備
    え、 各々の選択された命令に対し、上記マイクロコントロー
    ル手段は、少なくとも２つのパイプラインの実行段が独
    立して制御されてその選択された命令を処理するよう
    に、これら実行段へのマイクロ命令の流れを選択的に制
    御することを特徴とするプロセッサ。
  8. 【請求項８】 複数の実行パイプラインを備え、各パイ
    プラインは、パイプラインへと発生された命令を処理し
    てプロセッサ状態を変更するような複数の段を有するス
    ーパースカラーパイプライン式プロセッサにおいて、 上記パイプラインへ命令を発生するための命令発生手段
    と、 各パイプラインに対し、各段の状態情報を監視するため
    のパイプ制御手段とを備え、 各パイプラインに対し、上記パイプ制御手段は、命令が
    １つの段から別の段へ他のパイプラインの対応段におけ
    る他の命令の移動とは独立して進むことができるよう
    に、プロセッサ状態情報に応答して上記段間の命令の流
    れを制御することを特徴とするプロセッサ。
  9. 【請求項９】 複数の実行パイプラインを備え、各パイ
    プラインは、パイプラインへと発生された命令を処理し
    てプロセッサ状態を変更するような複数の段を有するス
    ーパースカラースーパーパイプライン式プロセッサにお
    いて、 上記パイプラインへ第１及び第２の命令を含む命令を発
    生するための命令発生手段と、 上記第１と第２の命令間の依存性を検出するためのパイ
    プ制御手段と、 上記パイプ制御手段による命令依存性の検出に応答し
    て、これら第１及び第２の命令間の依存性を排除するよ
    うにこれら命令の一方のオペランドソースを変更するた
    めのレジスタ変換手段とを備えたことを特徴とするプロ
    セッサ。
  10. 【請求項１０】 実行パイプラインを備え、該パイプラ
    インは、パイプラインへと発生された命令を処理してプ
    ロセッサ状態を変更するような複数の段を有し、上記命
    令は、定められた１組の論理レジスタを参照するもので
    あるパイプライン式プロセッサにおいて、 上記論理レジスタの数を越える複数の物理レジスタを含
    んでいるレジスタファイルと、 上記物理レジスタを論理レジスタに割り当てると共に、
    各物理レジスタに対して、その物理レジスタがそれに対
    応する論理レジスタの現在値を保持するかどうかの指示
    を記憶するためのレジスタ変換手段とを備え、 行き先論理レジスタへ結果を書き込む命令に応答して、
    上記レジスタ変換手段は、新たな物理レジスタをその行
    き先論理レジスタに割り当て、そしてその新たな物理レ
    ジスタがその行き先論理レジスタに対する現在レジスタ
    であることを指示し、 更に、物理レジスタを割り当てる前に論理レジスタの各
    々に最も最近割り当てられた１組の物理レジスタを定め
    る状態情報をチェックポイント処理し、そしてこのよう
    にチェックポイント処理された状態情報を、割り当てを
    生じさせる命令に対する現在段に関連させるためのチェ
    ックポイント処理手段と、 上記割り当てを生じさせる命令によって生じた例外に応
    答して上記チェックポイント処理された状態情報を回復
    するために例外処理手段とを備えたことを特徴とするプ
    ロセッサ。
  11. 【請求項１１】 実行パイプラインを備え、該パイプラ
    インは、パイプラインへと発生された命令を処理してプ
    ロセッサ状態を変更するような複数の段を有し、上記命
    令は、その命令のためのオペランドのソース及び行き先
    として多数のアドレス可能なサイズを有する定められた
    １組の論理レジスタを参照するものであるパイプライン
    式プロセッサにおいて、 上記論理レジスタの数を越える複数の物理レジスタを含
    んでいるレジスタファイルと、 上記論理レジスタの１つに書き込むための命令及び上記
    論理レジスタに関連したサイズに応答して上記論理レジ
    スタの上記１つに上記物理レジスタの１つを選択的に割
    り当てるためのレジスタ変換手段とを備えたことを特徴
    とするプロセッサ。
  12. 【請求項１２】 実行パイプラインを備え、該パイプラ
    インは、パイプラインへと発生された命令を処理してプ
    ロセッサ状態を変更するような複数の段を有し、上記命
    令は、その命令のためのオペランドのソース及び行き先
    として多数のアドレス可能なサイズを有する定められた
    １組の論理レジスタを参照するものであるパイプライン
    式プロセッサにおいて、 上記論理レジスタの数を越える複数の物理レジスタを含
    んでいるレジスタファイルと、 各物理レジスタに、それが現在レジスタであるかどうか
    の指示と、物理レジスタが割り当てられる論理レジスタ
    を識別する論理ＩＤコードとを関連させるスコアボード
    手段と、 要求された論理レジスタに対する論理ＩＤコードを受け
    取り、そしてその受け取った論理ＩＤコードを第２メモ
    リに記憶された論理ＩＤコードと比較するためのレジス
    タ変換手段とを備え、 上記レジスタ変換手段は、上記受け取った論理ＩＤコー
    ドが上記第２メモリに記憶された論理ＩＤコードに対応
    する場合及び上記第１メモリが物理レジスタが現在レジ
    スタであることを指示する場合に物理ＩＤコードを出力
    することを特徴とするプロセッサ。
  13. 【請求項１３】 実行パイプラインを備え、該パイプラ
    インは、パイプラインへと発生された命令を処理してプ
    ロセッサ状態を変更するような複数の段を有し、上記命
    令は、その命令のためのオペランドのソース及び行き先
    として多数のアドレス可能なサイズを有する定められた
    １組の論理レジスタを参照するものであるパイプライン
    式プロセッサにおいて、 上記論理レジスタの数を越える複数の物理レジスタを含
    んでいるレジスタファイルと、 各々の論理レジスタに対し、その論理レジスタにデータ
    依存性が存在するかどうかを指示する信号を発生するた
    めのレジスタ変換手段とを備えたことを特徴とするプロ
    セッサ。
  14. 【請求項１４】 実行パイプラインを備え、該パイプラ
    インは、パイプラインへと発生された命令を処理してプ
    ロセッサ状態を変更するような複数の段を有し、上記命
    令は、その命令のためのオペランドのソース及び行き先
    として多数のアドレス可能なサイズを有する定められた
    １組の論理レジスタを参照するものであるパイプライン
    式プロセッサにおいて、 各命令に対し、上記実行パイプラインの実行段における
    命令の実行を制御する一連のマイクロ命令を与えるため
    のマイクロコントロール手段と、 論理レジスタに関連した情報を記憶するための複数の物
    理レジスタを備えたレジスタファイルと、 物理レジスタを論理レジスタに割り当てるためのレジス
    タ変換手段とを備え、 選択された命令に対し、上記レジスタ変換手段は、上記
    マイクロコントロール手段からのマイクロ命令によって
    制御されるようにイネーブルされることを特徴とするプ
    ロセッサ。
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