JP2000090003A - 主記憶メモリのプリフェッチ機構を備えたマイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 パケットデータ処理用のプロセッサに適した
主記憶メモリアクセス装置を提供する。 【解決手段】 被処理データであるパケットデータが連
続して入力される場合、入力パケットデータ列をパイプ
ライン処理し、後段の処理で必要なデータを前段の処理
の時点で主記憶メモリ（１１２）からプリフェッチして
おく。また、前段処理におけるプリフェッチと後段処理
における主記憶メモリ（１１２）への書き込みが混在し
ないよう動的優先管理を行い、プリフェッチ後の当該ア
ドレスへの書き込みを監視しプリフェッチデータの同時
更新を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

〔発明の名称〕 主記憶メモリのプリフェッチ機構を備
えたマイクロプロセッサ本発明は、マイクロプロセッサ
関し、特にパケットデータの処理等のトランザクション
処理を行う際に、必要な主記憶メモリ上のデータの必要
部分を予めマイクロプロセッサチップ内部に設けられた
高速アクセス可能なメモリ素子に予め格納して（以下、
この予め格納する動作をプリフェッチ（ｐｒｅ−ｆｅｔ
ｃｈ）という）おくことにより、主記憶メモリアクセス
のためのプログラム実行待ちの時間を大幅に減少させる
ことのできる主記憶メモリのプリフェッチ機構を備えた
マイクロプロセッサに関する。

【０００２】

【従来の技術】主記憶メモリ上のデータの必要と予測さ
れる部分をマイクロプロセッサチップ内部に設けられた
高速アクセス可能なメモリ素子に予め格納しておく主記
憶メモリアクセス装置として、従来キャッシュ（ｃａｃ
ｈｅ）メモリ機構が知られている。しかしながら従来の
キャッシュメモリ機構では、予めキャッシュメモリに格
納されているデータを読み出せばすむ場合は（すなわち
ヒットした場合は）主記憶メモリへのアクセスを省略す
ることが出来るが、読み出すべきアドレスのデータがキ
ャッシュメッモリに複写されてない時は（すなわちミス
ヒットした場合は）、主記憶メモリにアクセスして必要
なデータブロックの読み出し処理が必要となり、この
間、内部処理が滞る。

【０００３】このため汎用マイクロプロセッサではミス
ヒットの発生を前提として、平均処理性能の向上を図る
べくキャッシュヒット率を高める各種の工夫がなされて
いる

【０００４】

【発明が解決しようとする課題】トランザクション処理
においてもプロセッサの前段に十分大きなバッファメモ
リを用意することが出来れば、このようなキャッシュメ
モリ機構により平均処理性能の向上を図ることができる
が、例えばＡＴＭ（ＡｓｙｎｃｈｒｏｎｏｕｓＴｒａｎ
ｓｆｅｒ Ｍｏｄｅ）スイッチ等実時間性の厳しく要求
される処理においては、ハードウェア規模の問題の他デ
ータ遅延の問題もありバッファ規模が制限され、従っ
て、キャッシュのミスヒットが頻発した場合に処理性能
が大きく低下しシステムが破綻する危険性が存在する。
このため、このような実時間性の強い処理においては、
キャッシュメモリ機構を前提としてマイクロプロセッサ
に高負荷処理を行わせることができなかった。

【０００５】本発明の目的は、このような問題点を持つ
従来のキャッシュメモリ機構に代わる、もしくはこれと
併用し得る、パケットデータ処理等の実時間性の厳しく
要求されるトランザクション処理にも十分に対応し得る
効率的な主記憶メモリアクセス機能を備えたマイクロプ
ロセッサを提供することによって、このような処理にお
いても主記憶メモリへのアクセスの間、他の処理が処理
待ちとなることがないようにして、プロセッサの効率を
向上し、プロセッサ内における被処理データの処理時間
を総合的に短縮することを目的とする。

【０００６】また、主記憶メモリへのアクセスプロセス
をユーザが自由にプログラミングし得る汎用性の高いマ
イクロプロセッサを提供することを目的とする。

【０００７】また更に、キャッシュメモリ機構のヒッ
ト、ミスヒット等データ内容に大きく依存する処理にく
らべ、プログラミング時の処理内容に従って処理時間が
十分に正確に予想でき、実時間性の強い処理の設計に当
たって、容易に、また確実に適用し得るマイクロプロセ
ッサを提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明では、被処理デー
タ処理のためにパイプライン（ｐｉｐｅ ｌｉｎｅ）処
理機構を使用した。すなわち、被処理データが連続的に
到来する状態を想定し、任意数の被処理データ処理回路
の各被処理データ処理回路には４面のバッファメモリを
備え、到来する被処理データ列の単位被処理データをバ
ッファメモリに書き込み、バッファメモリは格納する単
位被処理データの処理の進捗に応じて階段的に状態を遷
移し、後段の状態における処理で必要となるデータを前
段の状態の時、主記憶メモリから読み出しておくように
した。

【０００９】すなわち、任意数の被処理データ処理回路
と、この任意数の被処理データ処理回路がメモリバスを
介して共通にアクセスする主記憶メモリへのアクセスリ
クェストに対するバス使用調停を行うバス制御部と、内
部メモリとを備えたマイクロプロセッサにおいて、本発
明に係る主記憶メモリのプリフェッチ機構を備えたマイ
クロプロセッサの前記任意数の被処理データ処理回路の
それぞれは、複数のバッファメモリと、当該被処理デー
タ処理回路に順次入力される被処理データをこの複数の
バッファメモリの接続された一つに書き込む入力制御回
路と、前記複数のバッファメモリの接続された一つに書
き込まれた被処理データから、当該被処理データの所要
処理に必要であると特定される前記主記憶メモリのデー
タを前記内部メモリにプリフェッチするプリフェッチ制
御部と、前記複数のバッファメモリの接続された一つに
書き込まれた被処理データについて、当該被処理データ
に関して前記プリフェッチ制御部により前記内部メモリ
にプリフェッチされた前記主記憶メモリのデータを用い
て前記所要処理を行うプロセッサコア部と、前記複数の
バッファメモリの接続された一つに書き込まれた被処理
データを出力ポートに出力する出力制御回路と、前記入
力制御回路、前記プリフェッチ制御部、前記プロセッサ
コア部及び前記出力制御回路のそれぞれに、非同期で行
われるそれぞれの処理状態を勘案して、前記複数のバッ
ファメモリのそれぞれを順次接続することにより、当該
被処理データ処理回路に順次入力される被処理データの
パイプライン処理を制御するバッファメモリ状態管理部
とを備えたことを特徴とする。

【００１０】また、前記バッファメモリ状態管理部は、
前記複数のバッファメモリについて、前記入力制御回路
への接続待ち状態を状態０とし、前記入力制御回路に接
続され被処理データが記入されている状態を状態１と
し、前記入力制御回路での被処理データの記入が終了し
前記プリフェッチ制御部への接続待ち状態を状態１．５
とし、前記プリフェッチ制御部に接続されている状態を
状態２とし、前記プロセッサコア部に接続されている状
態を状態３とし、前記出力制御回路に接続され被処理デ
ータが出力されている状態を状態４とするとき、先行す
るバッファメモリが状態１を終え、前記入力制御回路に
入力される被処理データが１単位以上となった場合に状
態０にあるバッファメモリの一つを状態１に遷移させ、
状態１を終了したバッファメモリを状態１．５にあるバ
ッファメモリの待ち行列の後尾に付け、先行するバッフ
ァメモリが状態２を終えた場合に、状態１．５にあるバ
ッファメモリの待ち行列の先頭を状態２に遷移させ、先
行するバッファメモリが状態３を終え、且つ前記特定さ
れる前記主記憶メモリのデータの前記内部メモリへのプ
リフェッチが完了したことを条件に状態２にあるバッフ
ァメモリを状態３に遷移させ、先行するバッファメモリ
が状態４を終え、且つ前記所要処理に伴い発生した前記
主記憶メモリへのデータ書き込みが完了したことを条件
に状態３にあるバッファメモリを状態４に遷移させ、状
態４を終了したバッファメモリを状態０に編入するよう
制御することを特徴とする。

【００１１】また、前記内部メモリは、Ａ面及びＢ面の
２面からなるプリフェッチメモリとキューイングバッフ
ァを有し、前記プリフェッチ制御部は接続されるバッフ
ァメモリのそれぞれの被処理データの前記所要処理に必
要であると特定される前記主記憶メモリのデータを前面
及びＢ面を交互に使用してプリフェッチし、前記プロセ
ッサコア部は、前記Ａ面及びＢ面の内前記プリフェッチ
制御部の使用していない面を参照して前記所要処理を行
い、これに伴い発生した前記主記憶メモリへの書き込み
データを前記キューイングバッファに蓄積しておくこと
により、前記所要処理の結果により初めて参照が必要と
なる前記主記憶メモリのデータの読み出しを除き、前記
メモリバスの使用状態に影響されることなく前記所要処
理を実行することを特徴とする。

【００１２】従って、前記プロセッサコア部における前
記所要処理を主記憶メモリへのアクセスと非同期に実行
することができ、パケットデータ処理等の実時間性の厳
しく要求されるトランザクション処理においても、主記
憶メモリへのアクセスの間、他の主記憶メモリへのアク
セスを必要としないその他の処理が処理待ちとなること
がなくなり、プロセッサ内における被処理データの処理
時間を総合的に短縮することができる。

【００１３】また、アクセス時間やレイテンシの大きい
メモリ素子を使用してもプログラム実行待ち時間の増加
に直接つながらないので主記憶メモリ用に安価なメモリ
素子を使用することが可能になる。

【００１４】また、本発明に係る主記憶メモリのプリフ
ェッチ機構を備えたマイクロプロセッサの前記プリフェ
ッチ制御部は、ＣＡＭにより構成されるプリフェッチア
ドレスメモリを有し、当該被処理データの前記所要処理
に必要であると特定される前記主記憶メモリのデータの
読み出し先であるプリフェッチアドレスと、このデータ
を格納すべき前記プリフェッチメモリの格納先アドレス
を算出して、このプリフェッチアドレスメモリの同一ア
ドレスに格納するプリプロセッサ部と、当該被処理デー
タに関する前記プリプロセッサ部の前記プリフェッチア
ドレス及び前記格納先アドレスの算出の終了を待って、
前記バス制御部にプリフェッチリクェストを発出し前記
メモリバスの使用許可を得て前記プリフェッチアドレス
から前記主記憶メモリのデータを読み出し、前記プリフ
ェッチメモリの前記格納先アドレスに格納する処理を、
前記プリフェッチアドレスメモリに格納された全てのプ
リフェッチアドレスについて実行するメモりアクセス部
とを備え、前記プロセッサコア部は、当該被処理データ
に関する前記所要処理が、前記プリプロセッサ部の実行
するこの当該被処理データの次の被処理データの前記プ
リフェッチアドレスの算出の終了に先行して終了した場
合には、前記バス制御部に優先書き込みリクェストを発
出し前記メモリバスの使用許可を得て前記キューイング
バッファに蓄積された主記憶メモリへの書き込みデータ
を主記憶メモリに書き込む処理を前記キューイングバッ
ファに蓄積された全てのデータについて実行し、前記次
の被処理データの前記プリフェッチアドレスの算出の終
了が前記所要処理に先行して終了した場合には、前記所
要処理終了までの間は前記バス制御部に非優先書き込み
リクェストを発出し、また前記所要処理終了後は前記バ
ス制御部に優先書き込みリクェストを発出し、前記メモ
リバスの使用許可を得て前記キューイングバッファに蓄
積された主記憶メモリへの書き込みデータを前記主記憶
メモリに書き込むと同時に、前記メモりアクセス部を介
して前記プリフェッチアドレスメモリを検索し、当該主
記憶メモリへの書き込みアドレスと一致するアドレスの
データがプリフェッチされていた場合には検索結果から
得られる前記格納先アドレスを用いて前記主記憶メモリ
への書き込みデータで前記プリフェッチメモリを更新す
る処理を前記キューイングバッファに蓄積された全ての
データについて実行するキューイングバッファ制御部を
備え、前記バス制御部は、前記プロセッサコア部の当該
被処理データに関する前記所要処理が、前記次の被処理
データの前記プリフェッチアドレスの算出の終了に先行
して終了した場合には前記プリフェッチリクェストより
優先して前記優先書き込みリクェストにバス使用許可を
与え、前記次の被処理データの前記プリフェッチアドレ
スの算出の終了が前記プロセッサコア部の当該被処理デ
ータに関する前記所要処理に先行して終了した場合には
前記優先書き込みリクェストより優先して前記プリフェ
ッチリクェストにバス使用許可を与えるバス使用調停を
行うことを特徴とする。

【００１５】従って、前記所要処理が主記憶メモリへの
アクセスと非同期に行われても、主記憶メモリのデータ
の一貫性を保持することができる。

【００１６】また、本発明に係る主記憶メモリのプリフ
ェッチ機構を備えたマイクロプロセッサの前記プロセッ
サコア部は命令メモリを有し前記所要処理は、ユーザに
より外部ＣＰＵバスを介してこの命令メモリに格納され
たプログラムに従って実行され、前記プリフェッチ制御
部は命令メモリを有し前記所要処理に必要であると特定
される前記主記憶メモリのデータのプリフェッチアドレ
スは、ユーザにより外部ＣＰＵバスを介してこの命令メ
モリに格納されたプログラムに従って算出されることを
特徴とする。

【００１７】従って、主記憶メモリへのアクセスプロセ
スをユーザが自由にプログラミングすることができ、汎
用性の高いマイクロプロセッサを提供することができ
る。また、キャッシュメモリ機構のヒット、ミスヒット
等データ内容に大きく依存する処理にくらべ、プログラ
ミング時の処理内容に従って処理時間が十分に正確に予
想でき、実時間性の強い処理の設計に当たって、容易
に、また確実に適用し得るマイクロプロセッサを提供す
ることができる。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は本発明の主記憶メモ
リアクセス装置の全体構成を示すブロック図である。こ
の主記憶メモリアクセス装置は任意数の被処理データ処
理回路１０８と、任意数の被処理データ処理回路１０８
が被処理データを処理する上でワークメモリとして共用
する主記憶メモリ１１２と、任意数の被処理データ処理
回路１０８からの主記憶メモリ１１２アクセス要求の調
停や主記憶メモリとのインタフェースを行うバス制御部
１１１とを備えている。被処理ータ処理回路１０８はパ
ケットデータに代表される任意長の被処理データを処理
する回路で、任意数の被処理ータ処理回路１０８の各回
路は互いに同一の構成であるので、図面の左端の被処理
ータ処理回路１０８の構成だけを図示してある。

【００１９】被処理ータ処理回路１０８は被処理データ
列を受信する入力ポート１０１、処理された被処理デー
タを出力する出力ポート１０２、それぞれ１個の被処理
データを格納するバッファメモリ１０５が４面、各バッ
ファメモリ１０５の状態管理を行うバッファメモリ状態
管理部１０７、入力ポート１０１からの被処理データを
状態１（後節で説明する）のバッファメモリ１０５に書
き込むための入力制御回路１０４、処理済みのデータが
格納されている状態４（後節で説明する）のバッファメ
モリ１０５を読み出す出力制御回路１０６、被処理デー
タの処理を行うプロセッサコア部１１０、プロセッサコ
ア部１１０が被処理データを処理する上で必要となる主
記憶メモリ上のデータを事前に特定して読み出すプリフ
ェッチ（ｐｒｅ−ｆｅｔｃｈ）制御部１０９から構成さ
れている。４面のバッファメモリ１０５とバッファメモ
リ状態制御部１０７とを併せて入出力バッファメモリ回
路１０３という。本主記憶メモリアクセス装置には、外
部ＣＰＵバス１２９を経由して外部から、予め定められ
たプログラムによる動作指示情報、すなわち、プロセッ
サコア部１１０に対しては被処理データの処理プログラ
ム、プリフェッチ制御部１０９に対してはプリフェッチ
アドレス計算のためのプログラムが設定される。

【００２０】次に、４面のバッファメモリ１０５の状態
変遷を中心に図１の構成における各部の動作概要につい
て説明する。任意数の被処理データ処理回路１０８は主
記憶メモリ１１２を共有する。被処理データは入力ポー
ト１０１から入力され、処理済みデータが出力ポート１
０２から出力される。入力ポート１０１に順次到着する
被処理データは、入力制御回路１０４により４面存在す
るバッファメモリ１０５のいずれか１つに書き込まれ
る。

【００２１】図２は図１のバッファメモリ１０５の状態
遷移を示す説明図である。以下、図１と図２を参照して
入出力バッファメモリ回路１０３について説明する。入
出力バッファメモリ回路１０３の中にはバッファメモリ
１０５が４面存在し、これらはバッファメモリ状態管理
部１０７により状態管理される。各バッファモリ１０５
は図２に示すように６種類の状態を遷移する。図２に示
すように状態遷移の順は一定で、どのバッファメモリ１
０５も状態０→状態１→状態１．５→状態２→状態３→
状態４→状態０の順に状態遷移する。バッファメモリ１
０５は状態遷移ごとにチップ内の異なる回路に接続が切
り替えられ、状態０から再び状態０に戻るまでの間に１
単位の被処理データが処理される。

【００２２】本発明の主記憶メモリアクセス装置の初期
化直後、バッファメモリ１０５は４面共に未使用状態で
ある状態０をとり、待ち行列を形成している。入力ポー
ト１０１が受信したデータが１単位以上になると、バッ
ファメモリ状態制御部１０７は、待ち行列先頭のバッフ
ァメモリ１０５を入力制御回路１０４に接続する。この
状態が図２の状態１に相当する。バッファメモリ１０５
が状態１に遷移すると、入力制御回路１０４は１単位の
受信データを状態１のバッファメモリ１０５に書き込
み、書き込み終了後、当該バッファメモリ１０５は直ち
に状態１．５に遷移する。状態１．５では先着のバッフ
ァメモリ１０５が全て状態２の処理を終了するまで当該
バッファメモリ１０５は状態１．５に留まる。

【００２３】この時、連続して被処理データが到着した
場合、未使用状態（すなわち、状態０）のバッファメモ
リ１０５が存在する間、新たなバッファメモリ１０５を
状態１に遷移させ、次の被処理データをバッファメモリ
１０５に書き込む。従って、複数のバッファメモリ１０
５が状態１．５をとることがあり、その時は待ち行列が
形成される。先着のバッファメモリ１０５が状態２を終
了すると、バッファメモリ状態制御部１０７は、状態
１．５の待ち行列先頭のバッファメモリ１０５をプリフ
ェッチ制御部１０９に接続する。この状態が図２の状態
２に相当する。状態２ではプリフェッチ制御部１０９か
らバッファメモリ１０５の値が読み出される。状態２で
は当該バッファメモリ１０５自身の状態２の終了と、先
着バッファメモリ１０５の状態３終了の条件が揃うと、
バッファメモリ状態制御部１０７は当該バッファメモリ
１０５をプロセッサコア部１１０に接続する。この状態
が図２の状態３に相当する。

【００２４】状態３ではプロセッサコア部１１０からの
バッファメモリ１０５の被処理データ参照／更新が可能
となる。状態３も状態２と同様に、当該バッファメモリ
１０５自身の状態３での処理終了と先着バッファメモリ
１０５の状態４終了の条件が揃うと、バッファメモリ状
態制御部１０７は当該バッファメモリ１０５を出力制御
回路１０６に接続する。この状態が図２の状態４に相当
する。状態４ではバッファメモリ１０５の内容が出力制
御回路１０６に転送される。状態４は処理終了と同時に
状態０に遷移し、当該バッファメモリ１０５は状態０の
待ち行列の最後尾につく。

【００２５】４面存在するバッファメモリ１０５は各々
がこのように状態遷移を行い、入出力バッファメモリ回
路１０３全体として被処理データのパイプライン（ｐｉ
ｐｅｌｉｎｅ）処理機構として機能する。このようなパ
イプライン処理機構は、例えば本願出願人と同一出願人
の出願に係る特開平１０−１０６２５３号公報で開示さ
れた「入出力バッファメモリ回路」に詳述されており、
以上説明した入出力バッファメモリ回路１０３は、上記
発明において、バッファメモリを４面とした場合に相当
する。本願発明では、この被処理データのパイプライン
処理機構を応用して、プロセッサコア部１１０での処理
（状態３）に必要であることが被処理データの内容等か
ら特定できるデータを状態２において主記憶メモリ１１
２からプリフェッチしておくことにより、主記憶メモリ
１１２へのアクセス待ち時間の全体の処理時間への影響
を極力軽減している。

【００２６】以下、主記憶メモリ１１２へのアクセスを
中心にプリフェッチ制御部１０９とプロセッサコア部１
１０の機能分担とそれぞれの動作概要について説明す
る。プリフェッチ制御部１０９の目的は、プロセッサコ
ア部１１０が状態３のバッファメモリ１０５に格納され
た被処理データを処理するのに必要な主記憶メモリ１１
２上のデータの多くを、当該被処理データが状態２にあ
る時点で特定し、読み出しを行うことにある。読み出し
アドレスの特定方法には２つの方法がある。第１の方法
はデータ線１２０を介して状態２のバッファメモリ１０
５の内容を読み出すことにより、到着した被処理データ
のタイプを判断し、例えばＡＴＭ通信方式におけるセル
処理では当該パケットのＶＰＩ（Ｖｅｒｔｕａｌ Ｐａ
ｔｈ識別子）、ＶＣＩ（Ｖｅｒｔｕａｌ Ｃｈａｎｎｅ
ｌ 識別子）、セル種別等のヘッダ情報から所要データ
の読み出しアドレスを特定する方法であり、第２の方法
は、例えば障害監視用セルの周期到着監視等、一定周期
間隔で起動されるタスクの処理で用いられるデータのよ
うに、プリフェッチ制御部１０９内にタイマ機能を持
ち、時刻計測により処理内容と所要データの読出しアド
レスを特定して主記憶メモリ１１２を読み出す方法であ
る。

【００２７】図８は図１のプリフェッチ制御部１０９の
詳細構成を示すブロック図である。以下、図１及び図８
を参照してプリフェッチ制御部１０９の構成と動作の概
要について説明する。図８に示すように、プリフェッチ
制御部１０９はプリプロセッサ部５００と、メモリアク
セス部５０１の２つの部分から構成される。プリプロセ
ッサ部５００はそれ自身が専用目的に設計されたマイク
ロプロセッサであり、プリフェッチ処理の実現に必要な
最小限の命令セット、記憶資源を持つ。命令メモリ５９
０がプリプロセッサ部５００に内蔵されており、外部Ｃ
ＰＵバス１２９を経由して、この命令メモリ５９０にプ
ログラムが設定される。プリフェッチすべき主記憶メモ
リ１１２のアドレス、すなわちプリフェッチアドレス
は、命令メモリ５９０に設定されたプログラムの実行に
よって計算され、計算結果であるプリフェッチアドレス
がプリフェッチアドレスメモリ５９５に格納される。こ
のプリフェッチアドレスメモリ５９５はＣＡＭ（連想記
憶メモリ：Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ
Ｍｅｍｏｒｙ）により構成される。

【００２８】メモリアクセス部５０１は、プリプロセッ
サ部５００が計算したプリフェッチアドレスに従い、主
記憶メモリ１１２を読み出す。主記憶メモリ１１２への
アクセス開始は、プリプロセッサ部５００からのプリフ
ェッチアドレスの計算終了を意味する専用命令ａｆｉｎ
によって開始される。専用命令ａｆｉｎが実行される
と、リクェスト信号が制御バス１２８を介してバス制御
部１１１に送られる。これを受けたバス制御部１１１は
プロセッサコア部１１０からの読み出し／書き込み要求
との調停を行い、メモリアクセス部５０１に制御バス１
２８を介してバス使用許可信号を返信する。バス使用許
可信号を受信したメモリアクセス部５０１が、アドレス
バス１２７に読み出しアドレスを送出し、制御バス１２
８を介して読み出し指示信号をバス制御部１１１に送る
ことにより、バス制御部１１１が主記憶メモリ１１２を
読み出す。

【００２９】読み出されたデータはデータバス１２６を
介してメモリアクセス部５０１のプリフェッチメモリ５
９７、５９８の何れか一方に格納される。リクェスト信
号の送出は、プリプロセッサ部５００で計算した総ての
プリフェッチアドレスに対する読み出し要求が許可され
るまで続けられ、総てのプリフェッチアドレスの読み出
しが完了するまで同様な読み出し処理が続けられる。

【００３０】プリプロセッサ部５００で計算した総ての
プリフェッチアドレスに対する読み出しが完了すると、
プリフェッチ制御部１０９は信号線５４３、１２２を介
し、バッファメモリ状態制御部１０７へ状態２の終了を
通知する。その後、先着のバッファメモリ１０５が既に
状態３を終了していれば直ちに、そうでなければ、先着
のバッファメモリ１０５が状態３を終了するのを待っ
て、状態２の当該バッファメモリ１０５は状態３へ遷移
する。当該バッファメモリ１０５の状態３への遷移と同
期して、プロセッサコア部１１０にはバッファメモリ状
態制御部１０７から信号線１２３を介して被処理データ
の到着が通知される。

【００３１】プロセッサコア部１１０のプログラムは、
被処理データの到着をトリガに処理実行を開始し、処理
の際にプリフェッチ制御部１０９で予めプリフェッチさ
れているデータはデータ線１２５を介して即時に参照さ
れる。従って、予め特定できプリフェッチされるデータ
については、当該データの主記憶メモリ１１２読み出し
待ちのために次命令が処理待ち状態になることはなくな
る。

【００３２】次に、プリフェッチ制御部でプリフェッチ
できないデータの読み出しについて説明する。プロセッ
サコア部１１０での処理結果によってはじめて主記憶メ
モリ１１２のどのアドレスを読み出すかが決定される場
合には、プリフェッチ制御部１０９において予めプリフ
ェッチアドレスを特定することは出来ない。このため、
プロセッサコア部１１０の命令セットには主記憶メモリ
１１２読み出し命令が定義されてあり、プロセッサコア
部１１０からも必要なデータの読み出しが可能になって
いる。このプロセッサコア部１１０からの主記憶メモリ
１１２読み出し動作の概要について説明する。

【００３３】まず、読み出し命令発行によって、プロセ
ッサコア部１１０からバス制御部１１１に向けて主記憶
メモリ１１２の読み出しを要求するリクェストが発出さ
れる。バス制御部１１１は制御バス１２８を介してプロ
セッサコア部からの読み出し要求を受けると、同一の被
処理データ処理回路１０８内のプリフェッチ制御回路１
０９からの読み出し及び、後述するプロセッサコア部１
１０からの書き込みよりも優先してバス使用許可を与え
る。プロセッサコア部１１０はバス制御部１１１からの
バス使用許可を受信すると、アドレスバス１２７に読み
出しアドレス、制御バス１２８に読み出し指示を乗せて
バス制御部１１１に送り、バス制御部１１１は主記憶メ
モリ１１２を読み出す。読み出されたデータは、データ
バス１２６を介してプロセッサコア部１１０が受け取
る。なお、この方法による読み出しにおいては主記憶メ
モリ１１２からデータを読み出すまでの間、プロセッサ
コア部１１０の次命令は処理待ち状態になり、性能低下
を引き起こす。このため上記のようにプロセッサコア部
１１０からの主記憶メモリ１１２の読出しリクェストに
対しては、プリフェッチ制御回路１０９からの読み出し
及びプロセッサコア部１１０からの書き込みに優先して
バス使用許可が与えられる。

【００３４】次にプロセッサコア部１１０が主記憶メモ
リ１１２へデータを書き込む書き込み動作の概要につい
て説明する。書き込みデータに対しプロセッサコア部１
１０はプログラム命令により書き込み指示を行う。書き
込み指示は一旦プロセッサコア部１１０内のキューイン
グバッファに登録され、以下の２つの場合のいずれかの
状態になった時キューイングバッファに登録されたデー
タの書き込み処理リクェスト信号が送出される。第１に
プリフェッチ制御部１０９でプリフェッチアドレス計算
終了を意味する専用命令ａｆｉｎが発行されたとき。第
２に状態３のバッファメモリ１０５に対するプロセッサ
コア部１１０での処理終了を意味する専用命令ｆｉｎが
発行されたとき。上記２つのいずれかの状態になった時
点でキューイングバッファの書き込みリクェストが発出
される。バス制御部１１１はバス調停を行い、プロセッ
サコア部１１０は制御バス１２８を介してバス使用許可
を受信すると、アドレスバス１２７に書き込みアドレ
ス、データバス１２６に書き込みデータを出力し、バス
制御部１１１が主記憶メモリ１１２にこれを書き込む。

【００３５】以下、主として図８を参照しプリフェッチ
制御部１０９の詳細について説明する。さきに説明した
通りプリフェッチ制御部１０９はプリプロセッサ部５０
０と、メモリアクセス部５０１とから構成される。プリ
プロセッサ部５００は命令メモリ５９０、命令デコーダ
５９１、演算処理／実行制御部５９２、ワークメモリ５
９３、ＣＡＭ５９４、プリフェッチアドレスメモリ５９
５、共通バス５２２を備える。命令メモリ５９０には外
部ＣＰＵバス１２９からプリフェッチのためのプログラ
ムがダウンロードされて格納される。命令デコーダ５９
１は命令メモリから読出された命令を解釈して、周辺の
構成要素に対して命令に応じた制御信号を出力する。演
算処理／実行制御部５９２は、命令デコーダ５９１から
の指示により、内部の演算器を使用して、内部のレジス
タ（図示せず）、ワークメモリ５９３、ＣＡＭ５９４等
各種の記憶装置に格納されたデータ間の算術論理演算処
理を行い、これを再び前記各種の記憶装置に格納するこ
と及びプログラム分岐処理等を実行する。

【００３６】プログラム処理の際には、汎用的に使用さ
れるワークメモリ５９３に加えＣＡＭ５９４が使用され
る。ＣＡＭ５９４は通常のメモリの機能である読み出し
機能と書き込み機能の他に検索機能を備えており、検索
キーを与えて、メモリ素子中に検索キーと一致するデー
タが書き込まれているかどうかを調べ、また更に、一致
するデータが書き込まれていた場合、そのデータが書き
込まれているアドレスも同時に出力する機能を備えてい
るメモリ素子である。演算処理／実行制御部５９２で計
算されたプリフェッチアドレスは、ＣＡＭ構成のプリフ
ェッチアドレスメモリ５９５に書き込まれるが、プリフ
ェッチ制御部１０９のプログラム命令から検索機能は使
用出来ず書き込み専用メモリとして使用される。

【００３７】メモリアクセス部５０１は、プリフェッチ
アクセス制御部５９６、プリフェッチメモリ（Ａ面）５
９７、プリフェッチメモリ（Ｂ面）５９８を備え、プリ
フェッチメモリのＡ面とＢ面は、状態２にあるバッファ
メモリ１０５の被処理データに関するプリフェッチデー
タが書き込まれる書き込みモードと、書き込まれている
データが状態３に移行したバッファメモリ１０５の被処
理データの処理のためプロセッサコア部１１０から参照
される参照モードとを交互に繰り返す。このモードの遷
移管理はプリフェッチアクセス制御部５９６が行う。プ
リフェッチアクセス制御部５９６は、プリフェッチアド
レスメモリ５９５を読み出してバス制御部１１１へ主記
憶メモリ読み出し要求と読み出しアドレスの発出を行
い、読み出されたデータをプリフェッチメモリのＡ面５
９７、あるいはＢ面５９８への書き込みを制御する。

【００３８】以下、プリフェッチ制御部１０９の動作の
詳細について説明する。被処理データが状態２に遷移す
るまでの間プリプロセッサ部５００は動作停止してい
る。バッファメモリ状態制御部１０７から信号線５２４
（＝信号線１２２）を介して、バッファメモリ１０５に
格納された被処理データが状態２に遷移したことの通知
を受けると、演算処理／実行制御部５９２はプリフェッ
チアドレス計算プログラムの実行を開始する。プリフェ
ッチアドレス計算の際には、外部ＣＰＵバス１２９から
ダウンロードされたプログラムに従って様々な記憶資源
（状態２のバッファメモリ１０５、演算処理／実行制御
部５９２内のレジスタ、ワークメモリ５９３、ＣＡＭ５
９４）を使いながらプリフェッチアドレス計算を行う。
計算結果のプリフェッチアドレスメモリ５９５への書き
込みは、プリフェッチアドレスメモリ５９５への書き込
み命令を実行することによって行われる。この命令によ
り、命令デコーダ５９１からプリフェッチアドレスメモ
リ５９５書き込み指示が出力され（信号線５２５）、プ
リフェッチアドレス制御部５９６から信号線５３４を介
してプリフェッチアドレスメモリ５９５に格納される。
更に、この書き込み命令のオペランドには、プリフェッ
チアドレスすなわち主記憶メモリ１１２の読出し先アド
レスと格納先メモリ（プリフェッチメモリＡ面５９７又
はプリフェッチメモリＢ面５９８）への書き込みアドレ
スが即値で指定されており、図１０の６０２（読出し先
アドレス）、６０１（格納先アドレス）のようにプリフ
ェッチアドレスメモリ５９５の同一ワード上に２つの情
報が書き込まれる。

【００３９】プリフェッチアドレスの計算は前述のよう
にマイクロプロセッサの使用目的に応じて命令メモリ５
９０に格納されるユーザー設定のプログラムにより任意
に設定できる。以下、ＡＴＭのセル処理を例にとり計算
例３方法を説明する。

【００４０】第１の方法は被処理データ中の情報を基に
主記憶メモリ１１２に設けられたテーブルを参照する場
合のプリフェッチアドレスの計算方法例であり、図１１
の摸式図を参照して説明する。ＡＴＭ通信に代表される
固定長パケットデータ（ＡＴＭ通信ではＡＴＭセル）に
はデータ中にコネクションＩＤ（識別子）（ＡＴＭセル
ではＶＰＩ、ＶＣＩ）情報フィールドが存在する。図１
１の例では、主記憶メモリ１１２に設けられたテーブル
に、ＩＤ番号毎の所要情報が２のｎ乗ワードの固定長エ
ントリとしてテーブル全体の先頭アドレスからＩＤ番号
順に固定的に割り当てられている。

【００４１】被処理データが状態２に遷移すると、プロ
グラムの実行が開始される。まず状態２のバッファメモ
リ１０５の中のＩＤ情報フィールドが含まれるワードを
読み出す命令が実行される（図１１、矢印７ａ０５）。
読み出されたワード７ａ００をｎビット左へシフトする
（矢印７ａ０６）。更に予め外部ＣＰＵバス１２９より
ワークメモリ５９３に格納済みのテーブル先頭アドレス
７ａ０１を算術加算する命令を実行する（矢印７ａ０
７）。ここまでの計算で求めた７ａ０２がテーブルの当
該ＩＤのエントリの先頭アドレスとなる。その後１づつ
インクリメントする算術加算命令を実行しながら、７ａ
０２から（７ａ０２＋各ＩＤのテーブルサイズ−１）ま
での値をプリフェッチアドレスメモリ５９５に書き込む
命令を実行する（矢印７ａ０８〜７ａ０９）。尚、図１
１に示す例ではテーブルのＩＤ番号毎のエントリサイズ
を２のｎ乗と限定したが、これはプリプロセッサ部５０
０の回路規模を抑制するためで、プリプロセッサ部に乗
算器を持てば、ＩＤ番号と各ＩＤ毎のエントリサイズの
積を計算することで２のｎ乗以外のエントリサイズであ
っても、各エントリの先頭アドレスを計算することがで
きる。

【００４２】次に、図１２を参照して第２の方法につい
て説明する。第２の方法も第１の方法と同じく被処理デ
ータ中の情報を基にプリフェッチアドレスを計算する方
法であるが、第１の方法との相違点は、テーブルエント
リが使用中のＩＤのみにダイナミックに割り当てられて
いる、すなわち少数のテーブル領域をテーブル使用時に
動的に任意のコネクションＩＤに割り当て、未使用時は
テーブル領域を開放して他のコネクションＩＤが使用で
きるようなメモリマッピングの時のプリフェッチアドレ
スの計算方法例である。この場合も各ＩＤのテーブルエ
ントリサイズは２のｎ乗とし、割り当てられたエントリ
番号（順位）に該当するＣＡＭ５９４のアドレスにコネ
クションＩＤが記録されているものとする。被処理デー
タが状態２に遷移するとプログラムが実行開始する。ま
ず状態２のバッファメモリ１０５中のＩＤ情報フィール
ドが含まれるワードを読み出す命令を実行する（図１
２、矢印７ｂ１０）。読み出した７ｂ００中のＩＤ情報
フィールドを検索キーとしてＣＡＭ５９４の検索を行わ
せる命令を実行する。検索によりヒットしたアドレス７
ｂ０１をｎビット左シフトする命令を実行する（矢印７
ｂ１２）。これ以降は第１の方法と同様である。すなわ
ち、予め外部ＣＰＵバス１２９よりワークメモリ５９３
に格納済みのテーブル先頭アドレスと７ｂ０２を算術加
算する命令を実行し（矢印７ｂ１３）、１つづつインク
リメンする算術加算命令を実行（矢印７ｂ１４から７ｂ
１５）、加算値７ｂ０３から、７ｂ０３＋各ＩＤのテー
ブルサイズ−１までの値をプリフェッチアドレスメモリ
５９５に書き込む命令を実行する。

【００４３】第３の方法はタイマーを使用した周期的な
プリフェッチアドレスの計算例である。すなわち、前述
の障害監視用セルの周期到着監視等、処理実行間隔に周
期性を持つ処理におけるプリフェッチアドレス計算で
は、プリプロセッサ部５００にタイマーを内蔵すること
で、一定周期毎に特定のアドレス計算プログラムを実行
することによりプリフェッチアドレスを求め、プリフェ
ッチアドレスメモリ５９５に書き込む。

【００４４】次にメモリアクセス部５０１の動作の詳細
について説明する。メモリアクセス部５０１の主な機能
は、プリプロセッサ部５００が算出したプリフェッチア
ドレスに従い、主記憶メモリ１１２を読み出してプリフ
ェッチメモリＡ面５９７又はプリフェッチメモリＢ面５
９８に格納することである。プリプロセッサ部５００の
プログラム記述上の規則として、状態２のバッファメモ
リ１０５に格納された被処理データをプロセッサコア部
１１０が処理する際に必要な主記憶メモリ１１２のプリ
フェッチアドレスを総て計算し終わった後には必ずプリ
フェッチアドレス計算終了を意味する専用命令ａｆｉｎ
を実行しなければならないこととしている。この専用命
令ａｆｉｎの実行により、メモリアクセス部５０１やプ
ロセッサコア部１１０に対して、プリフェッチアドレス
計算終了を知らせる信号、プリフェッチアドレス計算完
了通知が信号線５２６に出力される。これによりメモリ
アクセス部５０１のプリフェッチアクセス制御部５９６
は主記憶メモリ１１２読み出しのための処理を開始す
る。

【００４５】プリフェッチアクセス制御部５９６は、信
号線５２６よりプリフェッチアドレス計算完了通知を受
信すると、制御バス１２８を介して、主記憶メモリ１１
２読み出しリクェストをバス制御部１１１に通知する。
バス制御部１１１はプロセッサコア部１１０からの読み
出し／書き込みリクェスト、及び、他の被処理データ処
理部１０８からのリクェストとの調停を行う。プリフェ
ッチアクセス制御部５９６は、バス制御部１１１からの
バス使用許可を受信するまでリクェスト信号を発出し続
ける。制御バス１２８を介してバス使用許可を受信する
と、プリフェッチアクセス制御部５９６は、アドレスバ
ス１２７に読み出しアドレス、制御バス１２８に読み出
し指示信号を乗せてバス制御部１１１に送り、バス制御
部１１１が主記憶メモリ１１２を読み出す。

【００４６】読み出されたデータは、データバス１２６
を介してプリフェッチメモリＡ面５９７、又はプリフェ
ッチメモリＢ面５９８に書き込まれる。図１０を用いて
プリフェッチアドレスメモリ５９５、主記憶メモリ１１
２、プリフェッチメモリＡ／Ｂ面５９７／５９８間のデ
ータの相関を説明する。プリフェッチアドレスメモリ５
９５の１ワード（例えば図１０、プリフェッチアドレス
メモリ５９５のＮ−３番地）を読み出し、プリフェッチ
アドレス６０２（内容１Ｆ００）を主記憶メモリ１１２
の読み出しアドレスとし（矢印５７３）所要データ’１
０ＦＦ０Ｃ２４’を読出し、プリフェッチメモリ格納ア
ドレス６０１（内容１３）をプリフェッチメモリ書き込
みアドレスとして（矢印５３２）主記憶装置から読み出
したデータを例えばプリフェッチメモリＡ面５９７の１
３番地に書き込む（矢印５８３）。リクェスト信号は、
プリプロセッサ部５００で計算した総てのプリフェッチ
アドレスに対する読み出し要求が許可されるまで続けて
送出され、総てのプリフェッチアドレスの読み出しが完
了するまで、バス制御部１１１からのバス使用許可を得
て同様の読み出し処理が続けられる。プリフェッチメモ
リのＡ面５９７とＢ面５９８は、片方がプリフェッチし
たデータを格納している時は他方はプロセッサコア部１
１０から値の参照が可能な状態になっている。この格納
状態と参照状態の切り換えはプリフェッチアクセス制御
部５９６を介してバッファメモリ状態管理部１０７が管
理しており、バッファメモリ状態管理部１０７は状態２
のバッファメモリ１０５が状態２から状態３に遷移する
タイミングに合わせて格納状態と参照状態を切り換える
ようプリフェッチアクセス制御部５９６を制御する。

【００４７】次にプロセッサコア部１１０の構成を示す
図９のブロック図を参照してプロセッサコア部１１０の
詳細について説明する。プロセッサコア部１１０は命令
メモリ５１０、命令デコーダ５１１、演算処理／実行制
御部５１２、キューイングバッファ制御部５１３、キュ
ーイングバッファ５１４、ワークメモリ５１５を備えて
いる。状態３のバッファメモリ１０５に格納されている
被処理データに関するアプリケーション処理内容及び処
理手順は外部ＣＰＵバス１２９から命令メモリ５１０に
ダウンロードされ、命令デコーダ５１１は命令メモリ５
１０の命令に応じた制御信号を出力し、演算処理／実行
制御部５１２は、命令デコーダ５１１からの指示によ
り、各種記憶資源に格納されているデータに対する算術
論理演算処理、分岐処理等のプログラム実行処理を行
い、処理途中のデータ等がワークメモリ５１５に一時的
に記憶される。主記憶メモリ１１２に処理結果を書き込
む際に実際のメモリアクセスまでの間、一時的に書き込
みアドレスと書き込みデータとはキューイングバッファ
５１４に格納される。キューイングバッファ５１４の読
み出し／書き込みはファーストイン・ファーストアウト
（ＦＩＦＯ）方式で行われるが、キューイングバッファ
制御部５１３はこの制御を行う。

【００４８】被処理データが状態３に遷移するまでの
間、プロセッサコア部１１０のプログラム処理は実行停
止状態にある。バッファメモリ状態制御部１０７から信
号線１２３〜５７８を介してバッファメモリ１０５が状
態３に遷移したことの通知を受けると、プロセッサコア
部１１０は、状態３に遷移したバッファメモリ１０５上
に格納されている被処理データに対してアプリケーショ
ン処理の実行を開始する。プロセッサコア部１１０での
アプリケーション処理プログラム実行の際には、プリフ
ェッチ制御部１０９が予め主記憶メモリ１１２の内容を
読み出した値が以下に説明する機構により参照される。

【００４９】命令メモリ５１０から読み出した命令を解
読した結果、予めプリフェッチしたデータを参照する命
令であることが判ると、命令デコーダ５１１は信号線５
６５〜１３０を介してプリフェッチ制御部１０９のプリ
フェッチアクセス制御部５９６にプリフェッチメモリ読
み出しアドレス及び読み出し指示を出力する。プリフェ
ッチアクセス制御部５９６は、この信号を受信すること
によりプリフェッチメモリアドレスを信号線５３７上に
出力する。このとき信号線５３３上のプリフェッチアド
レスメモリ検索ヒット通知の信号は、プリフェッチアド
レスメモリが検索処理を実行していないため論理「０」
となっており、信号線５３７はスイッチ５９９で信号線
５３１に接続され、プリフェッチメモリＡ／Ｂ面５９７
／５９８に入力される。また、プリフェッチメモリの参
照／設定の状態はプリフェッチアクセス制御部５９６に
より管理されており、プリフェッチメモリ読み出し指示
の信号線５３５／５３６のうち参照状態の方にだけ読み
出し指示信号が出力される。これによりプリフェッチメ
モリの内の参照状態にあるメモリが読み出され、データ
がデータ線５４１、又は５４２から出力される。信号線
５４４上の信号により２入力セレクタ５９９では参照状
態のメモリの出力を選択し、読み出されたデータは信号
線１２５を経由しプロセッサコア部内のデータバス５６
４を介して参照される。

【００５０】次に、プロセッサコア部１１０での主記憶
メモリ１１２へのデータを書き込む書き込み動作につい
て説明する。主記憶メモリへの書き込みは、プロセッサ
コア部１１０のプログラム命令に従って実行される。主
記憶メモリ１１２への書き込み命令が命令メモリ５１０
から読み出され、命令デコーダ５１１によって解読さ
れ、命令の内容が演算処理／実行制御部５１２に伝えら
れると、演算処理／実行制御部５１２は信号線５６３に
主記憶メモリ１１２の書き込みアドレス、部内データバ
ス５６４に書き込みデータ、信号線５６２に書き込み指
示を出力する。キューイングバッファ制御部５１３はキ
ューイングバッファ５１４の書き込み制御を行い、信号
線５７９を介してキューイングバッファ５１４の書き込
みアドレス及び書き込み指示を出力する。これらによ
り、演算処理／実行制御部５１２から出力された主記憶
メモリ１１２書き込みアドレスと書き込みデータがキュ
ーイングバッファ５１４に書き込まれる。キューイング
バッファ制御部５１３のアドレス管理はＦＩＦＯ方式で
あり、前回の主記憶メモリ書き込み命令によって書き込
まれたアドレスの次アドレスに次の主記憶メモリ１１２
書き込み命令の情報を書き込む。

【００５１】キューイングバッファ５１３に書き込まれ
た主記憶メモリ１１２の書き込みアドレス及び書き込み
データは、書き込み処理開始のトリガが掛かるまではキ
ューイングバッファ５１３に保持され、主記憶メモリ１
１２への書き込み処理は保留されている。主記憶メモリ
１１２への書き込み処理は以下に説明する２種類のトリ
ガのいずれかが発生したときに開始される。第１はプリ
フェッチアドレス計算終了を意味する専用命令ａｆｉｎ
の発行である。この命令の発行によりプリフェッチ制御
部１０９の命令デコーダ５９１が専用命令ａｆｉｎをデ
コードし、信号線５２６〜１２４上にプリフェッチアド
レス計算完了通知を乗せてキューイングバッファ制御部
５１３に通知した時、キューイングバッファ制御部５１
３は信号線５６７〜制御バス１２８を介してバス制御部
１１１に対し非優先書き込みリクェストを発出する。第
２はプロセッサコア部１１０でのプログラム処理終了を
通知する専用命令ｆｉｎの発行である。この命令の発行
により命令デコーダ５１１が専用命令ｆｉｎをデコード
し、信号線５７０に被処理データ処理終了通知を発出す
る。信号線５７０から被処理データ処理終了通知を受信
したキューイングバッファ制御部５１３は、信号線５６
７〜制御バス１２８を介してバス制御部１１１に対し優
先書き込みリクェストを発出する。書き込みリクェスト
における優先／非優先に関しては後節で説明する。

【００５２】これら２つの書き込み処理の開始トリガの
うちのどれかが発生すると、キューイングバッファ制御
部５１３は信号線５６７を介しバス制御部１１１に対し
主記憶メモリ１１２書き込みリクェストを通知する。バ
ス制御部１１１はこのリクェストに対し、プリフェッチ
制御部１０９からの読み出しリクェスト、プロセッサコ
ア部１１０からの読み出しリクェスト、及び他の被処理
データ処理回路１０８からの各リクェストとの調停を行
う。キューイングバッファ制御部５１３は、バス制御部
１１１からのバス使用許可を受信するまでリクェスト信
号を発出し続ける。制御バス１２８を介しバス使用許可
を受信したキューイングバッファ制御部５１３は、キュ
ーイングバッファ５１４を読み出して、以前プロセッサ
コア部１１０のプログラム命令によって書き込まれ、実
行が留保されていた書き込みアドレス及び書き込みデー
タの１組をＦＩＦＯ方式で読み出す。読み出された情報
に従ってデータバス１２６に書き込みデータ、アドレス
バス１２７に書き込みアドレス、制御バス１２８に書き
込み指示信号が出力される。バス制御部１１１はデータ
バス１２６上のデータを主記憶メモリ１１２のアドレス
バス上のアドレスで示されるアドレス位置へ書き込む。
主記憶メモリ書き込みリクェストは、キューイングバッ
ファ５１４上の書き込み保留データがなくなるまで発出
され、制御バス１２８を介してバス使用許可を得ながら
同様の処理が繰り返される。

【００５３】次にプロセッサコア部１１０のプログラム
命令による主記憶メモリの読み出しについて説明する。
本発明の装置では、主記憶メモリ１１２の読み出しの多
くは、プリフェッチ制御部１０９によるプリフェッチ動
作により状態２において行われるが、プロセッサコア部
１１０でのプログラム処理結果からでないと読み出すべ
きデータのアドレスが特定できない場合も存在する。従
って、プロセッサコア部１１０からのプログラム命令に
よる主記憶メモリ１１２の読み出しが必要になる。主記
憶メモリ１１２への読み出し命令が命令メモリ５１０か
ら読み出され、それを命令デコーダ５１１が解読する
と、信号線５６７〜制御バス１２８を介してバス制御部
１１１にプログラム命令による主記憶メモリ読み出しリ
クェストが送出される。バス制御部１１１はこのリクェ
ストに対し調停を行う。制御バス１２８を介しバス使用
許可が出力されると、命令デコーダ５１１は信号線５６
６に読み出しアドレスを、信号線５６７に読み出し指示
を出力し、バス制御部１１１は主記憶メモリを読み出
す。読み出されたデータはデータバス１２６からデータ
線５８２を介してプロセッサコア部１１０の部内のデー
タバス５６４に出力され各種プログラム命令により参照
される。

【００５４】以上説明したように被処理データ処理回路
１０８から主記憶メモリ１１２に対しては、次の３箇所
からアクセス要求が発出される。第１はプリフェッチ制
御部１０９からのプリフェッチアクセス要求、第２はプ
ロセッサコア部１１０からの書き込み要求、第３はプロ
セッサコア部１１０からの読み出し要求である。バス制
御部１１１は被処理データ処理回路１０８のそれぞれに
ついて、これら３箇所からの要求の調停を行う。以下
に、バス制御部１１１におけるこれら３箇所からのアク
セスの調停の詳細について図３〜図６の各タイミングチ
ャート及び図７のフローチャートを参照して説明する。

【００５５】上記の３箇所からのアクセスはいずれもプ
ロセッサコア部１１０でのプログラム処理において必要
となるデータに対する読み書きである。これら３箇所か
らの主記憶メモリ１１２へのアクセスタイミングは、プ
ロセッサコア部１１０からの読み出しを除いて、プロセ
ッサコア部１１０のプログラム処理とタイミングが同期
していない。一般に、読み出し命令によって直ちにメモ
リを読み出し、書き込み命令によって直ちに書き込みが
行われるメモリ制御方法では、プログラムで指定した手
順通りに読み書きが行われるため、誤って古いデータを
読んだり、新しいデータの上に古いデータを上書きする
心配はない。しかし、プリフェッチ制御部１０９が主記
憶メモリ１１２の読み出しを行ったり、プロセッサコア
部１１０での主記憶メモリ１１２への書き込みが一旦キ
ューイグバッファ５１４に格納されてから書き込まれる
ような本発明が採用しているアクセス方法では、誤って
古いデータを読んだり、古いデータを書き込むことがな
いように、何らかの方法により保証する必要が生じる。
このことを以後データの一貫性保証ということにする。
以下、図１及び図３を用いて、一貫性保証の考慮をしな
いで３箇所からのアクセスが行われた場合に生じる３つ
の不都合について説明する。

【００５６】図３は被処理データａ及びｂの処理におけ
るプリフェッチ制御部１０９及びプロセッサコア部１１
０からの主記憶メモリ１１２アクセスの競合の一例を示
すタイミングチャートである。図３の例では、時刻Ｔ１
においてプリフェッチ制御部１０９が後にプロセッサコ
ア部１１０が被処理データａを処理するのに必要となる
３ワードのプリフェッチアドレスａｐｆ１〜ａｐｆ３の
計算が終了した時点で命令デコーダ５９１がプリフェッ
チアドレス計算終了を通知する専用命令ａｆｉｎを解読
している。この専用命令がプリフェッチのトリガとな
り、プリフェッチ制御部１０９はリクェスト信号を制御
バス１２８を介してバス制御部１１１に送る。バス制御
部１１１はバス使用の調停を行い、プリフェッチ制御部
１０９は制御バス１２８を介してバス使用許可を受信す
ると、アドレスバス１２７に読み出しアドレス、制御バ
ス１２８に読み出し指示信号を送出し、バス制御部１１
１が主記憶メモリ１１２を読み出す。以上の手続きによ
り時刻Ｔ１直後から主記憶メモリ１１２のプリフェッチ
アドレスａｐｆ１〜ａｐｆ３を読み出している。図３に
おいてアドレスａｐｆ１とａｐｆ２の間が空いているの
は、他の被処理データ処理回路１０８からのアクセスが
優先されて、アドレスａｐｆ２へのアクセスが待ち状態
になっていることを意味する。

【００５７】ここで、図３の様に、時刻Ｔ２において、
プリフェッチ制御部１０９が被処理データａに対する処
理終了を意味する専用命令ｐｆｉｎを実行して、状態３
への遷移待ちであることを、バッファメモリ状態制御部
１０７に通知したとする。バッファメモリ状態制御部１
０７は直ちに被処理データａが格納されているバッファ
メモリ１０５を状態２から状態３に遷移させ、プロセッ
サコア部１１０が被処理データａの処理を開始し、図３
の例では時刻Ｔ３においてプロセッサコア部１１０で
は、プリフェッチ制御部１０９がプリフェッチするアド
レスａｐｆ３の内容を参照する命令ａｐｆ３ｒｅａｄが
実行されている。しかしこの時プリフェッチ制御部１０
９では、アドレスａｐｆ３の読み出しが完了していな
い。従ってプロセッサコア部１１０がこのまま構わずプ
リフェッチメモリＡ面５９７／Ｂ面５９８を読んでしま
うと誤った値を読んでしまい、主記憶メモリ上のデータ
の一貫性が取れなくなる。

【００５８】引き続き図３を参照し、第２の不都合の点
に関して説明する。時刻Ｔ４、Ｔ５においてプロセッサ
コア部１１０は、被処理データａに関し書き込み命令ａ
ｗ１、ａｗ２を実行している。また、時刻Ｔ６において
プリフェッチ制御部１０９は後にプロセッサコア部１１
０が被処理データｂを処理するのに必要となる３ワード
のプリフェッチアドレスｂｐｆ１〜ｂｐｆ３の計算が終
了したことを通知する専用命令ａｆｉｎを実行してい
る。この専用命令がプリフェッチのトリガとなり、リク
ェスト信号を制御バス１２８を介してバス制御部１１１
に送る。バス制御部１１１はバス使用の調停を行い、プ
リフェッチ制御部１０９は制御バス１２８を介してバス
使用許可を受信すると、アドレスバス１２７に読み出し
アドレスｂｐｆ１〜３、制御バス１２８に読み出し指示
信号を送出し、バス制御部１１１が主記憶メモリ１１２
のプリフェッチアドレスｂｐｆ１、ｂｐｆ２を読み出
す。さらに時刻Ｔ７においてプロセッサコア部１１０が
被処理データａに関し書き込み命令ａｗ３を実行し、図
３の例では、アドレスｂｐｆ３へのアクセスより、プロ
セッサコア部１１０からアドレスａｗ３への書き込みの
ためのアクセスが優先され実行されている。このように
プリフェッチ制御部１０９からの読み出しのためのアク
セスと平行して、プロセッサコア部１１０では被処理デ
ータａに対する処理が行われており、時刻Ｔ４、Ｔ５、
Ｔ７、Ｔ８及びＴ９においてａｗ１、ａｗ２、ａｗ３、
ａｗ４及びａｗ５への書き込み命令が発行され、バス制
御部１１１におけるバス調停でバスが獲得されて主記憶
メモリ１１２への書き込みが行われている。

【００５９】ここで、主記憶メモリ１１２上のデータの
一貫性を考えたとき、被処理データｂの処理のためにプ
リフェッチしたアドレスｂｐｆ１〜３のデータは、常に
被処理データｂの１つ前の被処理データである被処理デ
ータａに対する処理結果を反映したデータを読み出して
いる必要がある。だが、もし仮に、プリフェッチするア
ドレスと同じアドレスに対して、プリフェッチアクセス
より後に書き込みが実行された場合、例えば図３のｂｐ
ｆ３とａｗ４が同一アドレスである場合、プロセッサコ
ア部１１０で被処理データを処理する際、１つ前の被処
理データの処理結果が反映されたデータを使うことが出
来なくなり、主記憶メモリ１１２上のデータの一貫性が
取れなくなる。

【００６０】更に続いて図３を参照し、第３の不都合に
就いて説明する。図３の時刻Ｔ１０において被処理デー
タａに対するプロセッサコア部１１０でのプログラム処
理が終了し、専用命令ｆｉｎを実行することで、被処理
データａに対する処理終了が信号線５７８〜１２３を介
してバッファメモリ状態制御部１０７に通知されたとす
る。バッファメモリ状態制御部１０７は直ちに被処理デ
ータａが格納されているバッファメモリ１０５を状態３
から状態４に遷移させ、出力制御回路１０６で処理済み
データａの出力処理を行う。その直後に被処理データｂ
が格納されているバッファメモリ１０５が状態２から状
態３へ遷移し、プロセッサコア部１１０は被処理データ
ｂに対する処理を開始し、図３の例では時刻Ｔ１１で被
処理データｂに関してアドレスａｗ５のデータがプロセ
ッサコア部１１０のプログラム命令によって読み出され
ている。アドレスａｗ５は、Ｔ９においてプロセッサコ
ア部１１０が被処理データａの処理結果として書き込み
命令を発行したアドレスである。従って例えば図３の例
のように時刻Ｔ１２において、読み出しが行われた後、
時刻Ｔ１３において書き込みが行われると、プロセッサ
コア部１１０では、被処理データａの処理結果を反映し
て被処理データｂの処理が出来なくなり、主記憶メモリ
１１２上データの一貫性が取れなくなる。

【００６１】本発明では、以上説明した３種類の不都合
に対し以下に示す３点の対策により主記憶メモリ１１２
上のデータの一貫性を保証している。以下、３点の対策
について、図３のタイミングチャートに対応して図４に
示す対策後のタイミングチャートを参照して説明する。

【００６２】対策の第１点として、プリフェッチアクセ
ス制御部５６９におけるプリフェッチアクセスの完了を
状態２から状態３への遷移条件とした。図３において
は、被処理データａの状態２から状態３への遷移タイミ
ングは、時刻Ｔ２での被処理データａに対するプリフェ
ッチ制御部１０９での処理終了を通知する専用命令ｐｆ
ｉｎ実行時であった。従って、被処理データｂが状態３
に遷移した時刻におけるａｐｆ１〜ａｐｆ３へのプリフ
ェッチアクセス完了が保証されていない。図３の例のよ
うに時刻Ｔ３で予めプリフェッチされているべきアドレ
スａｐｆ３のデータを読もうとしたときプリフェッチア
クセス未完了の場合が考えられ、誤って古いデータを読
んでしまう可能性がある。そこで、本発明では被処理デ
ータａの状態２から状態３への遷移条件を、プリフェッ
チ制御部１０９での処理終了を通知する専用命令ｐｆｉ
ｎの実行に加え、プリフェッチメモリアクセス完了の条
件を加え、この両方の条件を満足したときにに状態２か
ら状態３への遷移ができるようにした。図４の例では時
刻Ｔ２にｐｆｉｎ命令が実行されているが、この後に起
こるプリフェッチアクセス完了の時点（矢印３０１）で
被処理データａの状態２から状態３への遷移が行われて
いる。このことにより、被処理データａが状態３へ遷移
した時点ではプリフェッチアクセスが必ず完了している
ことになり、例えば直後の時刻Ｔ３でプロセッサコア部
１１０がａｐｆ３を参照するａｐｆ３ｒｅａｄを行って
も主記憶メモリ１１２データの一貫性が保証される。

【００６３】対策の第２点として、キューイングバッフ
ァ制御部５１３が行うキューイングバッファ５１４の内
容の主記憶メモリ１１２への書き込み完了を状態３から
状態４への遷移条件とした。被処理データａが状態３か
ら状態４に遷移するタイミングは図３では時刻Ｔ１０で
の被処理データａに対するプロセッサコア部１１０での
処理終了を通知する専用命令ｆｉｎの実行時であった。
この方法では被処理データｂが状態３に遷移した時点
で、プロセッサコア部１１０での被処理データａに対す
る処理結果書き込み完了が保証されていない。図３のよ
うに時刻Ｔ１１でａｗ５を読み出そうとした時、被処理
データａの処理結果書き込み未完了の場合が起こり得
る。本発明では、被処理データａが状態３から状態４に
遷移する条件を、プロセッサコア部１１０の処理終了を
通知する専用命令ｆｉｎの実行の条件に、プロセッサコ
ア部１１０からの書き込み完了の条件を加え、この両条
件を満足したときに被処理データａが状態３から状態４
に遷移するようにした。従って、プロセッサコア部１１
０が新規被処理データｂの処理を開始した時点には、前
被処理データａの書き込み処理の完了が保証される。

【００６４】対策の第３点は、バス調停アルゴリズムの
動的管理と主記憶メモリ書き込み時のアドレス監視であ
る。先に第２の不都合として説明したように、図３の例
では新規被処理データｂのプリフェッチアドレスｂｐｆ
３と前被処理データａの書き込みアドレスａｗ４が同一
アドレスであった場合、被処理データｂがプロセッサコ
ア部１１０での処理の際に参照されるプリフェッチアド
レスｂｐｆ３のデータは時刻Ｔ１４でプリフェッチされ
た、書き込みアドレスａｗ４への書き込み前のデータで
あった。本来なら被処理データａに対する処理結果とし
て時刻Ｔ１５に書き込まれたデータを参照しなければな
らないのに、これでは古いデータを参照して処理するこ
とになってしまう。従って本発明では、以下のようにバ
ス制御部１１１でのバス調停アルゴリズムの動的管理を
行うと共に、プロセッサコア部１１０からの書き込み処
理時において書き込みアドレスの監視を行い、既にプリ
フェッチしたデータについては主記憶メモリ１１２と同
期してプリフェッチメモリ５９７／５９８を更新するこ
とにより主記憶メモリ１１２のデータの一貫性を保証す
る。

【００６５】すなわち、当該被処理データに関する書き
込みと次被処理データに関するプリフェッチの混在を防
ぐため、バス制御部１１１では、プリフェッチ制御部１
０９からのプリフェッチリクェストとプロセッサコア部
１１０からのデータ書き込みリクェスト間の調停に際し
て、一旦プリフェッチ制御部１０９からのプリフェッチ
アクセス（読み出し）に対してバス使用許可を発出する
と、プリフェッチアドレスメモリ５９５に予約された全
ワードのアクセスを完了するまでは、プロセッサコア部
１１０からの書き込み要求より優先度の高い要求として
処理する。また、反対に、一旦プロセッサコア部１１０
からの書き込み要求に対してバス使用許可を発出する
と、キューイングバッファ５１４からの主記憶メモリ１
１２への書き込みが完了するまでプリフェッチアクセス
より優先度の高い要求として処理する。

【００６６】さらに、本発明ではプロセッサコア部１１
０からの書き込みアドレスを監視する機能を備えた。す
なわち、上記バス調停アルゴリズムにより次被処理デー
タに関するプリフェッチが優先された場合には、当該被
処理データに関するプロセッサコア部１１０からの書き
込み処理時に、その書き込みアドレスの中に、次被処理
データの処理用にプリフェッチしてあるプリフェッチア
ドレスと一致するものがないかどうかの検索を行い、検
索の結果一致しているアドレスがあった場合には、主記
憶メモリ１１２に書き込むと同時に、該当アドレスのデ
ータが既に読出され格納されているプリフェッチメモリ
（Ａ面／Ｂ面）５９７／５９８を書き込みデータで更新
することにより、プロセッサコア部１１０での被処理デ
ータのデータ処理において、直前までの被処理データ処
理結果が反映されたデータを参照できるようにした。こ
の機構はプリフェッチアクセスが優先的に処理される時
にだけ活性化される機構であって、上記調停アルゴリズ
ムにより書き込み処理が優先的に処理される場合は、書
き込み後の主記憶メモリ１１２上のデータがプリフェッ
チされるためこのようなアドレス監視・更新処理は不要
となる。

【００６７】以上に説明した２点を考慮した場合の動作
の詳細について以下に説明する。この動作は専用命令ａ
ｆｉｎ（プリフェッチ制御部１０９から発出され、主記
憶メモリ１１２アクセス開始のトリガとなる）か専用命
令ｆｉｎ（プロセッサコア部１１０から発出される）の
どちらが先に発出されたかにより異なるので、以下では
これら２つの場合について別々に説明する。

【００６８】最初に専用命令ａｆｉｎが先着した場合の
動作を図４及び図８、図９により説明し、その後図７を
参照してこの場合のバス調停アルゴリズムについて説明
する。図４の時刻Ｔ４及びＴ５においてプロセッサコア
部１１０から主記憶メモリ１１２の書き込み命令が発行
されている（ａｗ１、ａｗ２）が、その実行は開始トリ
ガが発生するまで留保される。この時の動作を図９で説
明すると、命令メモリ５１０の命令を命令デコーダ５１
１が解読した結果、主記憶メモリ１１２への書き込み命
令であることが解ると、命令デコーダ５１１はその結果
を信号線５６１を介して演算処理／実行制御部５１２に
伝える。演算処理／実行制御部５１２は信号線５６３を
介して主記憶メモリ書き込みアドレスを、また内部バス
５６４を介して主記憶メモリ書き込みデータをそれぞれ
キューイングバッファ５１４に出力する。

【００６９】同時に信号線５６２を介して書き込み指示
がキューイングバッファ５１４とキューイングバッファ
制御部５１３へ出力される。これにより、キューイング
バッファ５１４には主記憶メモリ１１２への書き込みア
ドレスと書き込みデータが１組格納される。キューイン
グバッファ制御部５１３はキューイングバッファ５１４
を管理し、演算処理／実行制御部５１２から信号線５６
２を介して出力された書き込み指示により、当該被処理
データ処理中の主記憶メモリ１１２書き込み命令数をカ
ウントする。次に図４の例では、時刻Ｔ６でプリフェッ
チ制御部１０９により、被処理データｂについてのプリ
フェッチアドレス計算が終了したことを通知する専用命
令ａｆｉｎが実行される。この命令がプリフェッチアク
セスの開始のトリガとなり、命令デコーダ５９１から信
号線５２６を介しプリフェッチアクセス制御部５９６に
伝えられ、プリフェッチアクセス制御部５９６が信号線
５３８を介してプリフェッチリクェストをバス制御部１
１１に対し出力する。

【００７０】図４の時刻Ｔ４、Ｔ５のように専用命令ａ
ｆｉｎ実行前に、プロセッサコア部１１０で主記憶メモ
リ１１２書き込み命令（ａｗ１、ａｗ２）が実行されて
いた場合、キューインバッファ制御部５１３からもプリ
フェッチリクェストと同じタイミングで、非優先書き込
みリクェストが信号線５６７を介してバス制御部１１１
に出力される。この時の非優先書き込みリクェスト発出
の機構を図９で説明する。上記専用命令ａｆｉｎは信号
線５２６〜１２４をへてプロセッサコア部１１０のキュ
ーイングバッファ制御部５１３に伝わり、キューイング
バッファ制御部５１３専用命令ａｆｉｎが実行されたこ
とを知る。この時迄にプロセッサコア部１１０で既に書
き込み命令が発行されたことは、キューイングバッファ
制御部５１３が信号線５６２からの情報により書き込み
命令発行数をカウントするため既知であり、書き込み命
令発行時は直ちに非優先書き込みリクェストが発出され
る。また、図５、ａｗ１、ａｗ２（時刻Ｔ４、Ｔ５）に
示す場合のように、書き込み開始のトリガとなる専用命
令ａｆｉｎ（時刻Ｔ６）が実行された後に書き込み命令
が発行された場合は、時刻Ｔ４において１回目の書き込
み命令（ａｗ１）が発行されると、直ちに信号線５６７
を介して非優先書き込みリクェストが発出される。

【００７１】次に、この様にしてバス制御部１１１が受
信したプリフェッチリクェスト及び非優先書き込みリク
ェスト信号が、バス制御部１１１によりどのように調整
されるかについて図７のバス制御部１１１のバス調停ア
ルゴリズムを示すフローチャートを参照して説明する。
図４の場合のように専用命令ａｆｉｎ発行時点（時刻Ｔ
６）で、既に書き込み命令が発行（時刻Ｔ４、Ｔ５）さ
れていると、前に述べたようにバス制御部１１１は、プ
リフェッチリクェトと非優先書き込みリクェトとを同一
のタイミングで受信する。この場合の図７の各ステップ
を順を追って説明する。図７を参照して、バス制御部１
１１は、初期状態として優先書き込みインヒビット信号
とプリフェッチインヒビット信号の２つのインヒビット
信号をオフにし（ステップ４０１、４０２）各リクェス
トの到着を待つ。すなわち、まず優先書き込みリクェス
トの受信の有無をチェックし（ステップ４０３）受信し
ていないのでステップ４０３は「無」を経てステップ４
０４に到るが、プリフェッチインヒビット信号はステッ
プ４０２でオフになっているので、ステップ４０４を通
り抜けてステップ４０７に移りプリフェッチリクェスト
の受信の有無をチェックする。プリフェッチリクェスト
は受信されており、プリフェッチインヒビット信号はオ
フであるからステップ４０９からステップ４１０に移
り、優先書き込みインヒビット信号をオンにして書き込
みアクセスを防止しておく。次にここではプロセッサコ
ア部１１０から読み出しリクェストが発出されていない
場合を仮定する。この仮定により、ステップ４１０から
ステップ４１１を経て、ステップ４１３に到るが、専用
命令ａｆｉｎが先着している場合なので、優先書き込み
リクェストは無く、ステップ４１６に移るが、プリフェ
ッチリクェストは有り、プリフェッチインヒビットはオ
フになっているのでステップ４１７からステップ４１８
に移りプリフェッチに対するバス使用許可を出力する。
これによりプリフェッチアクセスが１回実行される。そ
の後、ステップ４０３に戻り、次のアクセス調停が行わ
れる。

【００７２】先に述べたように、一旦プリフェッチに対
するバス使用許可を発出した後は、プリフェッチリクェ
ストの続く限り、すなわちプリフェッチアドレスメモリ
５９５に予約された全ワードのアクセスが完了するまで
プリフェッチに対して優先的にバス使用許可が発出され
る。すなわち、図４の場合は、時刻Ｔ６の専用命令ａｆ
ｉｎをトリガに、アドレスｂｐｆ１からｂｐｆ３まで３
ワードのプリフェッチが連続して実行される。これは、
プリフェッチ制御部１０９が被処理データｂに対して３
ワードのプリフェッチアドレスを計算したことを意味す
る。このために、ステップ４１０において、優先書き込
みインヒビット信号をオンにし、プリフェッチアクセス
の途中においてプロセッサコア部１１０で専用命令ｆｉ
ｎが発出された場合にも、ステップ４１４でこのインヒ
ビット信号をチェックすることによりプリフェッチアク
セスを優先処理させるようにしている。

【００７３】プリフェッチアクセスの処理が終わると、
すなわち、プリフェッチアドレスメモリ５９５に記録さ
れた全アドレスのプリフェッチが完了すると、プリフェ
ッチアクセス制御部５９６はプリフェッチリクェストの
出力を停止する。以下、プリフェッチリクエストが出力
されていない場合のバス制御部１１１での調停アルゴリ
ズムについて説明する。図７、ステップ４０３において
優先書き込みリクェストは受信していない場合、制御は
ステップ４０３、４０４を経てステップ４０７に移る。
プリフェッチリクェストは無くなっているので、ステッ
プ４０８で優先書き込みインヒビット信号をオフにす
る。次に、ここでもプロセッサコア部１１０より読み出
しリクェストが発出されてない場合を仮定する。すなわ
ち、ステップ４１１は「無」へ出て、ステップ４１３に
移り、優先書き込みリクェストは「無」で、ステップ４
１６のプリフェッチリクェストも「無」で、ステップ４
１９の非優先リクェストが「有」でステップ４２０の非
優先書き込みに対するバス使用許可が実行され、ステッ
プ４０３へ帰る。この様にして、（次被処理データのプ
リフェッチは完了しているので）非優先書き込みに対す
るバス使用許可がａｗ１、ａｗ２と連続して発出され
る。

【００７４】図４の場合では、アドレスａｗ１とａｗ２
への書き込みが行われた後に３回の待ち時間が生じてい
る。これは他の被処理データ処理回路１０８から、優先
順位の高い要求がバス制御部１１１に到着している為で
ある。図４では、時刻Ｔ１０にプロセッサコア部１１０
において専用命令ｆｉｎが発行され、その直後から書き
込み処理が再開され、アドレスａｗ３〜ａｗ５に書き込
んでいる。これは上述したように専用命令ｆｉｎにより
優先書き込みリクェストが発出される為、これにより当
該被処理データ処理回路１０８からの書き込みリクェス
トの方が高い優先度となり、バス制御部１１１において
優先的に処理される為である。これは、バッファメモリ
１０５の状態２から状態３への遷移条件としてプロセッ
サコア部１１０からの書き込み完了するまでは次の被処
理データが処理待ちとなるため、専用命令ｆｉｎ発行後
は優先順位を高くして書き込み処理を速やかに完了させ
るための調停アルゴリズムである。

【００７５】ところでプリフェッチ制御部１０９からの
プリフェッチアクセスを、プロセッサコア部１１０から
の書き込みより優先的に処理すること自体で主記憶メモ
リ１１２の一貫性が保たれるわけではない。前述のよう
にプロセッサコア部１１０からの書き込みアドレスを監
視し、次の被処理データに対するプリフェッチアドレス
中に一致するものがあった場合、書き込みデータを設定
状態のプリフェッチメモリ（Ａ面／Ｂ面）５９７／５９
８に書き込むことで一貫性を保証している。

【００７６】以下、図４、図８，図９及び図１０を使っ
てこの一貫性保証機構の動作を説明する。上述のよう
に、バス制御部１１１は、プリフェッチアクセスが完了
すると、プロセッサコア部１１０からの非優先書き込み
リクェストを許可する。この許可信号は信号線５６７を
介してキューイングバッファ制御部５１３に伝えられ、
信号線５７９上にキューイングバッファ読み出し指示信
号が出力され、アドレス線５８４上にキューイングバッ
ファの読み出しアドレスが出力され、キューイングバッ
ファ５１４から主記憶メモリ１１２への書き込みアドレ
スと書き込みデータが信号線５８０と５８１からアドレ
スバス１２７とデータバス１２６にそれぞれ出力され
る。この時、主記憶メモリ１１２上のデータの一貫性を
保証するため、主記憶メモリ１１２への書き込み動作と
平行してプリフェッチアドレスメモリ５９５の検索が行
われる。すなわち、信号線５８０に出力される書き込み
アドレスが同時に検索キーとして信号線５７２〜１３０
を経てプリフェッチアドレスメモリ５９５に供給され、
キューイングバッファ制御部５１３からはプリフェッチ
アドレスメモリ５９５に対し信号線５７１〜１３０を介
して検索指示信号が出力され、プリフェッチアドレスメ
モリ５９５のＣＡＭ検索が行われる。

【００７７】検索の結果、プリフェッチアドレスメモリ
５９５中に一致するアドレスが無い場合、プリフェッチ
データと関係ないデータの書き込みを意味するので、特
別の処理は行わない。検索の結果、プリフェッチアドレ
スメモリ５９５中に一致するアドレスが有った場合、書
き込みデータを設定状態のプリフェッチメモリ（Ａ面／
Ｂ面）５９７／５９８の該当データが格納されているア
ドレスに、主記憶メモリ１１２への書き込みデータが書
き込まれる。この際の動作について説明する。検索の結
果、プリフェッチアドレスメモリ５９５中に一致するア
ドレスが有ると、プリフェッチアクセス制御部５９６は
信号線５３３を介してこの一致を知り、信号線５２８／
５２９により書き込みデータを設定状態のプリフェッチ
メモリ（Ａ面／Ｂ面）５９７／５９８に対して書き込み
指示を出力する。その際の書き込みアドレス及び書き込
みデータは、信号線５３３の検索一致信号で２つの２入
力セレクタ５９９がＢ入力選択に切り替わる為、書き込
みアドレスがプリフェッチアドレスメモリ５９５からの
信号線５３２の検索アドレス、書き込みデータがキュー
イングバッファ５１４からの信号線５８１〜５８３〜１
３０を経由して供給される主記憶メモリ書き込みデータ
になる。

【００７８】以上の動作を図１０を用いて説明する。あ
る被処理データにおいて６ワードがプリフェッチされ、
プリフェッチアドレスメモリ５９５にはＮ−５番地から
Ｎ番地にプリフェッチ予約された情報が格納されている
とする。各エントリには、プリフェッチされた主記憶メ
モリ１１２のアドレス情報６０２と、プリフェッチした
データの格納先アドレス情報６０１が１ワードに格納さ
れている。主記憶メモリ１１２のアドレス１Ｆ００番地
への書き込み処理時において、プリフェッチアドレスメ
モリ５９５がこのアドレスデータ１Ｆ００を検索キーと
してＣＡＭ検索され、Ｎ−３番地に一致するデータが見
つかる。一致するデータが見つかると、プリフェッチア
ドレスメモリ５９５の一致アドレス（図１０の例ではＮ
−３番地）中の６０１フィールドの値（図１０の例では
１３番地）を設定状態のプリフェッチメモリ（Ａ面／Ｂ
面）５９７／５９８への書き込みアドレスとして、主記
憶メモリ１１２への書き込みデータ（図１０の例では１
０ＦＦ０Ｃ２４）を書き込む。

【００７９】次に、専用命令ｆｉｎ先着の場合の動作に
ついて図６、図８及び図９を使って、主記憶メモリ１１
２アクセスリクェストの発出タイミングや内部動作につ
いて説明し、その後図７を使って、バス調停アルゴリズ
ムに関して説明する。図６は被処理データの到着間隔に
若干空きが存在する場合の例である。このような場合、
被処理データａの処理が先行しプロセッサコア部１１０
からの専用命令ｆｉｎがプロセッサコア部１１０での被
処理データａ処理結果の書き込みトリガとなる（時刻Ｔ
７）。このときの動作を図９を使って説明する。命令メ
モリ５１０から読み込んだ命令を命令デコーダ５１１で
解読した結果、専用命令ｆｉｎであることが判ると命令
デコーダ５１１は信号線５６７を介して制御バス１２８
に優先書き込みリクェストを出力する。このリクェスト
がバス制御部１１１で調停されて、バス使用許可信号が
バス制御部１１１から出力され、制御バス１２８、信号
線５６７を経て受信されると、プロセッサコア部１１０
は書き込み処理を開始する。この時の書き込み処理は、
プリフェッチ制御部１０９の専用命令ａｆｉｎをトリガ
とした書き込み処理と同様にキューイングバッファ制御
部５１３がキューイングバッファ５１４から書き込みア
ドレスと書き込みデータを読み出して処理されていく
が、プリフェッチアドレスメモリ５９５の検索処理を行
わないところが相違点である。

【００８０】次に、バス制御部１１１が受信した優先書
き込みリクェスト信号に対しどのように調停されるかに
ついて図７に示す各ステップを追って説明する。図６の
時刻Ｔ６において、次非処理データｂに関する専用命令
ａｆｉｎは未発出なので主記憶メモリバスは空き状態に
あり、２つのインヒビット信号はオフになっている。ス
テップ４０３で優先書き込みリクェストがチェックさ
れ、優先書き込みリクェストを受信しているので、ステ
ップ４０３、ステップ４０５を経てステップ４０６に移
りプリフェッチインヒビット信号をオンにする。ステッ
プ４０７でプリフェッチリクェストは受けてないので、
ステップ４０８を素通りする。ここでも、プロセッサコ
ア部１１０から読み出しリクェストが発出されてない場
合を仮定する。ステップ４１１からステップ４１３、４
１４、４１５に移り、優先書き込みリクェストに対して
バス使用許可を出力する。その後はステップ４０３に戻
り優先書き込みが続けられる。

【００８１】図６の時刻Ｔ８においてプリフェッチ制御
部１０９から専用命令ａｆｉｎが発行されている。しか
し、常に優先書き込みリクェストをプリフェッチリクェ
ストよりも先にチェックし、しかもアドレスａｗ６の書
き込みが完了するまでの間、優先書き込みリクェストが
発出し続けており、プリフェッチインヒビットをオフに
出来ない為、優先書き込み処理が先に処理される。

【００８２】アドレスａｗ６まで書き込みが終了する
と、優先書き込みリクストが解除され、図７のステップ
４０３からステップ４０４に移り、プリフェッチインヒ
ビット信号がオフになる。アドレスａｗ６の書き込み完
了時には既にプリフェッチ制御部１０９で専用命令ａｆ
ｉｎが発行されているので、プリフェッチリクェストが
発出されており、プリフェッチインヒビット信号はオフ
なので（ステップ４０７、４０９）ステップ４１０で優
先書き込みインヒビット信号がオンにされる。次に、こ
こでも、プロセッサコア部１１０からの読み出しリクェ
ストは、発出されてないと仮定する。ステップ４１１か
らステップ４１３、４１６、４１７、４１８に到りプリ
フェッチアクセスに対しバス使用許可が発出される。

【００８３】これまで、プロセッサコア部１１０からの
読み出しリクェストがない場合のバス調停アルゴリズム
についてそれぞれ説明したが、前述したようにプロセッ
サコア部１１０からの主記憶メモリ１１２の直接読み出
しは、データ読み出しが完了するまでの間プロセッサコ
ア部１１０の次命令は処理待ち状態になり、性能低下を
引き起こす。このため、プロセッサコア部１１０からの
読み出しリクェストの有無は、ステップ４１３、４１６
及び４１９の優先書き込みリクェスト、プリフェッチリ
クェスト及び非優先書き込みリクェストの全てに優先し
てステップ４１１でチェックされ「有」の場合には無条
件でバス使用許可が付与される（ステップ４１２）。

【００８４】以上述べたように、主記憶メモリ１１２の
書き込みについてのバス使用調停は、 １）当該被処理データの処理が次被処理データのプリフ
ェッチアドレスの算出に先行して終了した場合は、専用
命令ｆｉｎが実行され、優先書き込みリクェストにより
プリフェッチリクェストに優先してキューイングバッフ
ァ５１４内の書き込みデータが連続処理され、その後プ
リフェッチが行われるので最新のデータがプリフェッチ
されプロセッサコア部１１０により参照される。 ２）次被処理データのプリフェッチアドレスの算出が当
該被処理データの処理に先行して終了した場合には、専
用命令ａｆｉｎが先に実行され、プリフェッチアクセス
が優先実行されるが、その後の主記憶メモリ１１２への
非優先もしくは優先書き込みに際しては、書き込みアド
レスのデータがプリフェッチされていた場合にはプリフ
ェッチデータを同時に更新されるので、プロセッサコア
部１１０は同様に最新のデータを参照することができ
る。

【００８５】以上、プリフェッチ制御部１０９が専ら主
記憶メモリ１１２のデータのプリフェッチのみを担当す
る本発明の実施形態について説明した。先に述べたよう
に、本発明の目的はプロセッサコア部１１０でのプログ
ラム処理において必要な主記憶メモリ１１２上のデータ
を１状態前においてプリフェッチして、主記憶メモリ１
１２アクセス時間の短縮を図ることである。プリフェッ
チ制御部１０９でのプリフェッチアドレスの特定は、状
態２の被処理データ参照やタイマー機能により判断し、
プロセッサコア部１１０での処理結果や主記憶メモリ１
１２の内容を参照せずにプリフェッチアドレスを特定し
た。この考えを応用してプリフェッチ制御部１０９をデ
ータのプリフェッチに限ることなく、その他のプロセッ
サコア部１１０の前処理プロセッサに利用することも可
能である。すなわち、状態２の被処理データ参照やタイ
マー機能により処理内容が特定される処理については、
プリプロセッサ部５００に被処理データ処理に適する命
令セットを用意することにより、プリプロセッサ部５０
０で前処理を行い、処理結果をプリフェッチメモリＡ面
５９７又はＢ面５９８同様の２面構成の記憶資源を新た
に設けることでプロセッサコア部１１０がプリプロセッ
サ部５００の前処理結果を参照して処理する分散処理化
が可能となり、全体の処理スルートップを向上すること
もできる。

【００８６】

【発明の効果】以上述べたように本発明によれば （１）プログラム実行待ち時間が低減される。 （２）プログラム命令から見たメモリアクセスの待ち時
間が隠蔽される。 （３）安価なメモリ素子を使用することができる。 （４）主記憶メモリを被処理データ処理回路間のデータ
通信空間に活用できる。 （５）プロセッサの保証性能値が向上する。 （６）主記憶メモリの実効データ転送能力が向上するな
どの効果がある。

【００８７】効果（１）について言えば、プリフェッチ
制御部１０９が主記憶メモリをプリフェッチすること
で、プロセッサコア部１１０でのプログラム処理におい
て必要な主記憶メモリデータの多くが予めチップ内部の
高速ＲＡＭに格納される。また、書き込みでは実際に主
記憶メモリ１１２への書き込みが行われるのを待たずに
次命令を実行できる。これにより主記憶メモリアクセス
待ちが原因となるプログラム実行待ち時間を低減でき
る。効果（２）について言えば、プロセッサコア部１１
０のプログラム命令による主記憶メモリ１１２読み出し
アクセスを除く他のアクセスは、プロセッサコア部１１
０のプログラム処理と非同期に行うことができる。ここ
での非同期とは、読み出しでは予めプリフェッチされた
データを読み出し、書き込みでは実際に主記憶メモリ１
１２への書き込み処理を待たずに次命令を実行すること
を意味する。その為、主記憶メモリに使用するメモリ素
子は、アクセス指示してからデータが読み出されるまで
の待ち時間（レイテンシ）が長くてもプログラム実行待
ちが生じない。

【００８８】効果（３）について言えば、通常主記憶メ
モリアクセス待ち時間を問題とするようなアプリケーシ
ョンプログラムにはキャッシュミスヒット時のプログラ
ム待ち時間を少なくするためにアクセス時間の早いメモ
リ素子を使用する必要があるが、本発明では効果（２）
で述べたように、アクセス時間やレイテンシの大きいメ
モリ素子を使用してもプログラム実行待ち時間の増加に
直接つながらないので主記憶メモリ用に安価なメモリ素
子を使用することが可能になる。効果（４）について言
えば、複数の被処理データ処理回路１０８が１つの主記
憶メモリ１１２とそのメモリバスを共有しているため、
主記憶メモリ１１２がそのまま被処理データ処理回路１
０８間のデータ通信空間としての機能を持つ。

【００８９】効果（５）について言えば、プリフェッチ
により読み出された主記憶メモリ１１２上のデータは、
プロセッサコア部１１０のプログラムから待ち時間無し
での参照が保証され、予め何ワードがプリフェッチされ
るかが既知であれば、プリフェッチによる主記憶メモリ
アクセス改善効果が定量化でき、プロセッサの保証性能
値を向上することができる。

【００９０】効果（６）について言えば、同期式のメモ
リ素子では、読み出しアクセスから書き込みアクセスへ
の切り換え時には、通常、読み出し後一旦メモリ素子を
休止させてから書き込みをする必要があり、一般に「レ
ジスタ・レジスタ」と呼ばれる、メモリコアの前後にレ
ジスタが存在するメモリ素子の場合では、２クロックの
休止期間が必要となる。従って、バスの帯域を有効に引
き出す為には読み出した後書き込みをする切り換え回数
を減らさねばならない。本発明では、バス制御部１１１
により、プリフェッチ制御部１０９でのプリフェッチア
クセスとプロセッサコア部１１０での処理結果書き込み
アクセスのいずれかを連続優先処理するように調停する
ことで読み出しから書き込みへの切り換え回数が減少す
るため、主記憶メモリ１１２の実効データ転送能力が向
上する。

【図面の簡単な説明】

【図１】本発明の主記憶メモリアクセス装置の構成を示
すブロック図である。

【図２】図１のバッファメモリの状態遷移を示す説明図
である。

【図３】図１の装置において、データの一貫性を考慮し
ない場合に、被処理データが連続到着した時のプログラ
ム命令とメモリアクセスタイミングの関係の一例を示す
タイミングチャートである。

【図４】図１の装置において、データの一貫性を考慮し
た場合の、被処理データが連続到着した時のプログラム
命令とメモリアクセスタイミングの関係の一例を示すタ
イミングチャートである。

【図５】図１の装置において、データの一貫性を考慮し
た場合の、被処理データが連続到着した時のプログラム
命令とメモリアクセスタイミングの関係の他の例を示す
タイミングチャートである。

【図６】図１の装置において、データの一貫性を考慮し
た場合の、被処理データが間欠到着した時のプログラム
命令とメモリアクセスタイミングの関係の一例を示すタ
イミングチャートである。

【図７】図１のバス制御部の調停アルゴリズムを示す流
れ図である。

【図８】図１のプリフェッチ制御部の詳細構成を示すブ
ロック図である。

【図９】図１のプロセッサコア部の詳細構成を示すブロ
ック図である。

【図１０】図８のプリフェッチアドレスメモリの構成を
示す模式図である。

【図１１】プリフェッチアドレス計算の一例を示す模式
図である。

【図１２】プリフェッチアドレス計算の他の例を示す模
式図である。

【符号の説明】

１０１ 入力ポート １０２ 出力ポート １０３ 入出力バッファメモリ回路 １０４ 入力制御回路 １０５ バッファメモリ １０６ 出力制御回路 １０７ バッファメモリ状態制御部 １０８ 被処理データ処理回路 １０９ プリフェッチ制御部 １１０ プロセッサコア部 １１１ バス制御部 １１２ 主記憶メモリ １２０〜１２５、１３０、５２０〜５８４ 信号線 １２６ データバス １２７ アドレスバス １２８ 制御バス １２９ 外部ＣＰＵバス ５００ プリプロセッサ部 ５０１ メモリアクセス部 ５１０、５９０ 命令メモリ ５１１、５９１ 命令デコーダ ５１２、５９２ 演算処理／実行制御部 ５１３ キューイングバッファ制御部 ５１４ キューイングバッファ ５１５、５９３ ワークメモリ ５９４ ＣＡＭ ５９５ プリフェッチアドレスメモリ ５９７ プリフェッチメモリ（Ａ面） ５９８ プリフェッチメモリ（Ｂ面） ５９９ ２入力セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 志村 直樹 神奈川県川崎市中原区小杉町一丁目403番 地 日本電気テレコムシステム株式会社内 (72)発明者 寺本 博樹 神奈川県川崎市中原区小杉町一丁目403番 地 日本電気テレコムシステム株式会社内 Ｆターム(参考） 5B013 AA01 5B060 CA05 CA07 CB01

Claims (11)

【特許請求の範囲】
1. 【請求項１】 任意数の被処理データ処理回路と、この
   任意数の被処理データ処理回路がメモリバスを介して共
   通にアクセスする主記憶メモリへのアクセスリクェスト
   に対するバス使用調停を行うバス制御部と、内部メモリ
   とを備えたマイクロプロセッサにおいて、前記任意数の
   被処理データ処理回路のそれぞれは、 複数のバッファメモリと、 当該被処理データ処理回路に順次入力される被処理デー
   タをこの複数のバッファメモリの接続された一つに書き
   込む入力制御回路と、 前記複数のバッファメモリの接続された一つに書き込ま
   れた被処理データから、当該被処理データの所要処理に
   必要であると特定される前記主記憶メモリのデータを前
   記内部メモリにプリフェッチするプリフェッチ制御部
   と、 前記複数のバッファメモリの接続された一つに書き込ま
   れた被処理データについて、当該被処理データに関して
   前記プリフェッチ制御部により前記内部メモリにプリフ
   ェッチされた前記主記憶メモリのデータを用いて前記所
   要処理を行うプロセッサコア部と、 前記複数のバッファメモリの接続された一つに書き込ま
   れた被処理データを出力ポートに出力する出力制御回路
   と、 前記入力制御回路、前記プリフェッチ制御部、前記プロ
   セッサコア部及び前記出力制御回路のそれぞれに、非同
   期で行われるそれぞれの処理状態を勘案して、前記複数
   のバッファメモリのそれぞれを順次接続することによ
   り、当該被処理データ処理回路に順次入力される被処理
   データのパイプライン処理を制御するバッファメモリ状
   態管理部とを備えたことを特徴とする主記憶メモリのプ
   リフェッチ機構を備えたマイクロプロセッサ。
2. 【請求項２】 前記バッファメモリ状態管理部は、前記
   複数のバッファメモリについて、前記入力制御回路への
   接続待ち状態を状態０とし、前記入力制御回路に接続さ
   れ被処理データが記入されている状態を状態１とし、前
   記入力制御回路での被処理データの記入が終了し前記プ
   リフェッチ制御部への接続待ち状態を状態１．５とし、
   前記プリフェッチ制御部に接続されている状態を状態２
   とし、前記プロセッサコア部に接続されている状態を状
   態３とし、前記出力制御回路に接続され被処理データが
   出力されている状態を状態４とするとき、 先行するバッファメモリが状態１を終え、前記入力制御
   回路に入力される被処理データが１単位以上となった場
   合に状態０にあるバッファメモリの一つを状態１に遷移
   させ、 状態１を終了したバッファメモリを状態１．５にあるバ
   ッファメモリの待ち行列の後尾に付け、 先行するバッファメモリが状態２を終えた場合に、状態
   １．５にあるバッファメモリの待ち行列の先頭を状態２
   に遷移させ、 先行するバッファメモリが状態３を終え、且つ前記特定
   される前記主記憶メモリのデータの前記内部メモリへの
   プリフェッチが完了したことを条件に状態２にあるバッ
   ファメモリを状態３に遷移させ、 先行するバッファメモリが状態４を終え、且つ前記所要
   処理に伴い発生した前記主記憶メモリへのデータ書き込
   みが完了したことを条件に状態３にあるバッファメモリ
   を状態４に遷移させ、 状態４を終了したバッファメモリを状態０に編入するよ
   う制御することを特徴とする請求項１に記載の主記憶メ
   モリのプリフェッチ機構を備えたマイクロプロセッサ。
3. 【請求項３】 前記被処理データのそれぞれは前記所要
   処理に対応するコネクションＩＤ（識別子）を有するパ
   ケットデータであり、前記プリフェッチ制御部は接続さ
   れたバッファメモリのパケットデータのコネクションＩ
   Ｄの値から、コネクションＩＤ順にそれぞれ対応する所
   要処理に必要であると特定される前記主記憶メモリのデ
   ータのプリフェッチアドレスを記載したテーブルのエン
   トリの先頭アドレスを算出してこのテーブルを参照し、
   当該パケットデータの前記所要処理に必要であると特定
   される前記主記憶メモリのデータのプリフェッチアドレ
   スを取得することを特徴とする請求項１に記載の主記憶
   メモリのプリフェッチ機構を備えたマイクロプロセッ
   サ。
4. 【請求項４】 前記被処理データのそれぞれは前記所要
   処理に対応するコネクションＩＤ（識別子）を有するパ
   ケットデータであり、前記プリフェッチ制御部は接続さ
   れたバッファメモリのパケットデータのコネクションＩ
   Ｄの値から、ＣＡＭ（連想検索メモリ）を用いて、使用
   中のコネクションＩＤのそれぞれに対応する所要処理に
   必要であると特定される前記主記憶メモリのデータのプ
   リフェッチアドレスを記載したテーブルのエントリの先
   頭アドレスを検索してこのテーブルを参照し、当該パケ
   ットデータの前記所要処理に必要であると特定される前
   記主記憶メモリのデータのプリフェッチアドレスを取得
   することを特徴とする請求項１に記載の主記憶メモリの
   プリフェッチ機構を備えたマイクロプロセッサ。
5. 【請求項５】 前記被処理データの前記所要処理に必要
   であると特定される前記主記憶メモリのデータが、当該
   被処理データの処理周期によって特定される場合には、
   前記プリフェッチ制御部は内部に有するタイマーの計数
   値から前記主記憶メモリのデータのプリフェッチアドレ
   スを算出することを特徴とする請求項１に記載の主記憶
   メモリのプリフェッチ機構を備えたマイクロプロセッ
   サ。
6. 【請求項６】 前記内部メモリは、Ａ面及びＢ面の２面
   からなるプリフェッチメモリとキューイングバッファを
   有し、 前記プリフェッチ制御部は接続されるバッファメモリの
   それぞれの被処理データの前記所要処理に必要であると
   特定される前記主記憶メモリのデータを前記Ａ面及びＢ
   面を交互に使用してプリフェッチし、 前記プロセッサコア部は、前記Ａ面及びＢ面の内前記プ
   リフェッチ制御部の使用していない面を参照して前記所
   要処理を行い、これに伴い発生した前記主記憶メモリへ
   の書き込みデータを前記キューイングバッファに蓄積し
   ておくことにより、前記所要処理の結果により初めて参
   照が必要となる前記主記憶メモリのデータの読み出しを
   除き、前記メモリバスの使用状態に影響されることなく
   前記所要処理を実行することを特徴とする請求項１に記
   載の主記憶メモリのプリフェッチ機構を備えたマイクロ
   プロセッサ。
7. 【請求項７】 前記プリフェッチ制御部は、 ＣＡＭにより構成されるプリフェッチアドレスメモリを
   有し、当該被処理データの前記所要処理に必要であると
   特定される前記主記憶メモリのデータの読み出し先であ
   るプリフェッチアドレスと、このデータを格納すべき前
   記プリフェッチメモリの格納先アドレスを算出して、こ
   のプリフェッチアドレスメモリの同一アドレスに格納す
   るプリプロセッサ部と、 当該被処理データに関する前記プリプロセッサ部の前記
   プリフェッチアドレス及び前記格納先アドレスの算出の
   終了を待って、前記バス制御部にプリフェッチリクェス
   トを発出し前記メモリバスの使用許可を得て前記プリフ
   ェッチアドレスから前記主記憶メモリのデータを読み出
   し、前記プリフェッチメモリの前記格納先アドレスに格
   納する処理を、前記プリフェッチアドレスメモリに格納
   された全てのプリフェッチアドレスについて実行するメ
   モりアクセス部とを備え、 前記プロセッサコア部は、当該被処理データに関する前
   記所要処理が、前記プリプロセッサ部の実行するこの当
   該被処理データの次の被処理データの前記プリフェッチ
   アドレスの算出の終了に先行して終了した場合には、前
   記バス制御部に優先書き込みリクェストを発出し前記メ
   モリバスの使用許可を得て前記キューイングバッファに
   蓄積された主記憶メモリへの書き込みデータを主記憶メ
   モリに書き込む処理を前記キューイングバッファに蓄積
   された全てのデータについて実行し、前記次の被処理デ
   ータの前記プリフェッチアドレスの算出の終了が前記所
   要処理に先行して終了した場合には、前記所要処理終了
   までの間は前記バス制御部に非優先書き込みリクェスト
   を発出し、また前記所要処理終了後は前記バス制御部に
   優先書き込みリクェストを発出し、前記メモリバスの使
   用許可を得て前記キューイングバッファに蓄積された主
   記憶メモリへの書き込みデータを前記主記憶メモリに書
   き込むと同時に、前記メモりアクセス部を介して前記プ
   リフェッチアドレスメモリを検索し、当該主記憶メモリ
   への書き込みアドレスと一致するアドレスのデータがプ
   リフェッチされていた場合には検索結果から得られる前
   記格納先アドレスを用いて前記主記憶メモリへの書き込
   みデータで前記プリフェッチメモリを更新する処理を前
   記キューイングバッファに蓄積された全てのデータにつ
   いて実行するキューイングバッファ制御部を備え、 前記バス制御部は、前記プロセッサコア部の当該被処理
   データに関する前記所要処理が、前記次の被処理データ
   の前記プリフェッチアドレスの算出の終了に先行して終
   了した場合には前記プリフェッチリクェストより優先し
   て前記優先書き込みリクェストにバス使用許可を与え、
   前記次の被処理データの前記プリフェッチアドレスの算
   出の終了が前記プロセッサコア部の当該被処理データに
   関する前記所要処理に先行して終了した場合には前記優
   先書き込みリクェストより優先して前記プリフェッチリ
   クェストにバス使用許可を与えるバス使用調停を行うこ
   とを特徴とする請求項６に記載の主記憶メモリのプリフ
   ェッチ機構を備えたマイクロプロセッサ。
8. 【請求項８】 前記プロセッサコア部は命令メモリを有
   し前記所要処理は、ユーザにより外部ＣＰＵバスを介し
   てこの命令メモリに格納されたプログラムに従って実行
   されることを特徴とする請求項１に記載の主記憶メモリ
   のプリフェッチ機構を備えたマイクロプロセッサ。
9. 【請求項９】 前記プリフェッチ制御部は命令メモリを
   有し前記所要処理に必要であると特定される前記主記憶
   メモリのデータのプリフェッチアドレスは、ユーザによ
   り外部ＣＰＵバスを介してこの命令メモリに格納された
   プログラムに従って算出されることを特徴とする請求項
   １に記載の主記憶メモリのプリフェッチ機構を備えたマ
   イクロプロセッサ。
10. 【請求項１０】 前記プリフェッチ制御部は命令メモリ
    とワークメモリを有し前記所要処理に必要であると特定
    される前記主記憶メモリのデータは、ユーザにより外部
    ＣＰＵバスを介してこの命令メモリに格納されたプログ
    ラムに従って、同じくユーザにより外部ＣＰＵバスを介
    してこのワークメモリに展開される前記テーブルを参照
    して算出されることを特徴とする請求項３または４に記
    載の主記憶メモリのプリフェッチ機構を備えたマイクロ
    プロセッサ。
11. 【請求項１１】 前記内部メモリは、さらにＡ面及びＢ
    面の２面からなるプリプロセスメモリを有し、 前記プリフェッチ制御部は接続されるバッファメモリの
    それぞれの被処理データの前記所要処理に必要であると
    特定される前記主記憶メモリのデータを前記プリフェッ
    チメモリのＡ面及びＢ面を交互に使用してプリフェッチ
    すると共に、それぞれの被処理データの前記所要処理の
    うち、前記主記憶メモリへのデータ書き込みを必要とし
    ない処理の一部または全部を実行し、実行結果を前記プ
    ロプロセスメモリの前記Ａ面及びＢ面を交互に使用して
    記録し、 前記プロセッサコア部は、前記プリフェッチメモリのＡ
    面及びＢ面の内前記プリフェッチ制御部の使用していな
    い面及び前記プリプロセスメモリのＡ面及びＢ面の内前
    記プリフェッチ制御部の使用していない面を参照して前
    記所要処理のその他の処理を実行することを特徴とする
    請求項６に記載の主記憶メモリのプリフェッチ機構を備
    えたマイクロプロセッサ。