JP2986088B2 - バッファ・メモリを動作させる方法及び関連する装置 - Google Patents

バッファ・メモリを動作させる方法及び関連する装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にデータ記憶バ
ッファ・システムに関し、特に、予測バッファ・ヒット
・レートを最適化するように、データ記憶アクセス・パ
ターンの変化に適応する直接アクセス記憶バッファ・メ
モリに関する。
【０００２】
【従来の技術】大部分のコンピュータ・システムでは、
プロセッサは直接アクセス記憶装置（ＤＡＳＤ）、光デ
ィスク・ドライブなどのデータ記憶装置から受信される
データに作用する。プロセッサは通常のデータ記憶装置
に対して高速に動作し、このことはプロセッサ待機時間
を低減するために、データ記憶速度を増すための全ての
有効な手段を含むようにコンピュータ・システム設計者
に働きかける。待機時間は、高速ランダム・アクセス・
メモリ（ＲＡＭ）などの高速（高価な）データ記憶技術
をデータ記憶装置とプロセッサ間の中間キャッシュまた
はバッファ・メモリとして使用することにより低減され
る。待機時間はまた要求されるデータを予測し、それら
をプロセッサからのデータ要求の到来以前に、データ記
憶装置からバッファ・メモリに"プリフェッチ"すること
によっても低減されうる。
【０００３】大部分のＤＡＳＤ及び光ディスク・ドライ
ブは、多くのセグメントに区分化されるＲＡＭバッファ
・メモリまたは"ルックアヘッド・バッファ"を装備す
る。各セグメントは、データ記憶媒体からデータ・ブロ
ックを予測的にプリフェッチするために使用される。Ｄ
ＡＳＤまたは光ディスク・ドライブのバッファ・メモリ
は、プロセッサからの初期読出し要求を実行後、将来の
使用を予測して、続く連続データ・セクタをバッファ・
メモリに読出すことにより、データの"読出し"プリフェ
ッチを提供する。このプリフェッチ方法は、最低使用頻
度（ＬＲＵ：Least Recently Used）または他の置換プ
ロシージャにもとづく任意のセグメント選択方法に付加
される。
【０００４】通常の予測バッファ・メモリ管理法は、現
要求データの全てのまたは最後の部分をアクティブ・バ
ッファ・メモリ・セグメントに保管し、続くデータ・セ
クタを残りのアクティブ・セグメントに順次プリフェッ
チする。このことは、機械的に操作されるデータ記憶装
置において効率的に達成される。なぜなら、フェッチ及
びプリフェッチの２つのオペレーションが、読取りヘッ
ドの１回の機械的ディスク・アクセスしか要求しないか
らである。従って、任意の単一のデータ・アクセス要求
（ＤＡＲ：Data Access Request）に対して、データ記
憶装置は最初に要求データ・ブロックをフェッチし、少
なくともその最後の部分をバッファ・メモリ・セグメン
トに記憶する。フェッチ・オペレーションの完了後、デ
ータ記憶装置はアクティブ・バッファ・メモリ・セグメ
ントを充填するのに十分な続くデータ・ブロックを継続
的に順次読出す。プリフェッチ・ステップは、アクティ
ブ・バッファ・メモリ・セグメントが完全に充填される
か、次のＤＡＲが到来すると（次のＤＡＲがバッファ・
ヒットでない場合）終了する。次のＤＡＲがバッファ・
ヒットの場合には、要求データがバッファ・メモリ・セ
グメントから取り出され、新たなデータ記憶アクセスが
不要なためにプリフェッチが中断無く継続される。次の
ＤＡＲがバッファ・ヒットでない（すなわちバッファ・
ミス）場合には、新たなデータ記憶プリフェッチ・アク
セスが新たなバッファ・セグメントに対して開始され、
要求データ・ブロックが新たなアクティブ・バッファ・
セグメントに返却される。以前のアクティブ・バッファ
・セグメント内のフェッチ済みまたはプリフェッチ済み
データ・ブロックは、将来発生しうるヒットのために、
そのままの状態で保持される。新たなアクティブ・バッ
ファ・メモリ・セグメントはＬＲＵ選択プロシージャな
どにより、多くのこうしたセグメントの中から選択され
る。
【０００５】この予測バッファ・メモリ管理法は、デー
タ・アクセス・パターンが合理的な見込みを提供する場
合、すなわち現ＤＡＲ内で要求されるデータ・ブロック
が直ちに再要求される場合には（"繰返し"アクセス）、
極めて効率的である。こうした"再利用"バッファ・メモ
リ・ヒットは、新たなデータ記憶アクセスが不要なため
に効率的である。複数の論理ブロック・アドレス（ＬＢ
Ａ：Logical Block Address）へのこうした繰返し非順
次アクセス・パターン（ＮＡＰ：NonsequentialAccess
Pattern）の例は、"read LBA5、read LBA8、read LBA70
0、read LBA5"である。第１のＤＡＲ（read LBA5）は、
ＬＢＡ５をフェッチするためのデータ記憶アクセスとな
り、ＬＢＡ５が第１のバッファ・メモリ・セグメントに
記憶される。ＬＢＡ５のフェッチ後、続くＬＢＡ６乃至
３６が連続的にプリフェッチされ、同一の第１のバッフ
ァ・メモリ・セグメントに記憶される（ここでセグメン
ト容量が３２ＬＢＡと仮定する）。第２のＤＡＲ（ＬＢ
Ａ８）が到来すると、要求データが既にプリフェッチさ
れている第１のバッファ・メモリ・セグメントから直接
取り出される。第３のＤＡＲが到来すると（read LBA70
0）、ＬＢＡ７００をフェッチするための第２のデータ
記憶アクセスが開始され、ＬＢＡ７００は３１の連続Ｌ
ＢＡ７０１乃至７３１と共に、第２のバッファ・メモリ
・セグメントに記憶される。最後に第４のＤＡＲが到来
すると（read LBA5）、データが第１のバッファ・メモ
リ・セグメントから直接取り出される。この時点では、
第１のバッファ・メモリ・セグメントは乱されていな
い。更にＤＡＲが到来すると、第１のバッファ・セグメ
ントは、新たなＤＡＲの１つに対するＬＲＵ選択に応じ
て上書きされる。従って、データ・ブロック要求が頻繁
に繰返されない限り、この予測バッファ・メモリ管理法
は全体的なデータ記憶効率にはほとんど寄与しない。
【０００６】予測バッファ法はしばしば有利である。な
ぜなら、ａ）これは"フェッチ"・データのためのデータ
記憶アクセス、すなわちデータ記憶媒体から次の幾つか
のデータ・ブロックを順番に取り出すことを要求するに
過ぎず、ｂ）ＤＡＲアクセス・パターンがしばしば"順
次的"であり、データ記憶媒体に連続的に記憶されるデ
ータ・ブロックに対応する一連のＤＡＲを含むからであ
る。順次アクセス・パターン（ＳＡＰ：Sequential Acc
ess Pattern）の例は、"read LBA100、read LBA101、re
ad LBA102、．．．"であり、多くのＤＡＲに対応する。
各バッファ・メモリ・セグメントが３２ブロック容量を
有すると仮定すると、上述の予測バッファ・メモリ管理
法は、最初にＬＢＡ１００を第１のバッファ・メモリ・
セグメントにフェッチし、次にＬＢＡ１０１乃至１３１
を同一の第１のバッファ・メモリ・セグメントにプリフ
ェッチすることにより、セグメントをその容量まで充填
し、その時プリフェッチ活動を停止して１回の必要なデ
ータ記憶アクセス・オペレーションを終了する。有利な
点は、次の３１ＤＡＲ（read LBA101、read LBA10
2、．．．、read LBA131）が第１のバッファ・メモリ・
セグメントにおいてヒットすることである。問題は３３
番目のＤＡＲ（read LBA132）が到来したときに発生す
る。なぜならこのＤＡＲはバッファ・メモリ内でミス
し、ＬＢＡ１３２を第２のバッファ・メモリ・セグメン
トにフェッチし、ＬＢＡ１３３乃至１６３をプリフェッ
チする第２のデータ記憶アクセス・オペレーションが開
始されるからである。この第２のデータ記憶アクセス・
オペレーションは、（プロセッサ速度の点で）相当な時
間を要し、長い順次データ・アクセス・パターン内の毎
３３ＤＡＲ目ごとに発生するバッファ・メモリ・ヒット
において不可避な"ヒカップ"（hiccup）によりデータ記
憶性能を遅らせる。
【０００７】上述の予測管理法は、非順次アクセス・パ
ターン（ＮＡＰ）には最適であるが、順次アクセス・パ
ターン（ＳＡＰ）として到来するＤＡＲに対する効率
は、"循環（circular）"予測バッファ管理法の使用によ
り、改善する余地がある。循環バッファ・メモリ管理法
は、セグメント内の任意の場所における読出しヒットに
対して、アクティブ・バッファ・メモリ・セグメントを
モニタする。ヒットが検出されるとヒット・データ・ブ
ロックに先行する全ての論理バッファ・メモリ・セグメ
ント空間が即時解放され、新たなバッファ・セグメント
を活動化すること無く、追加のプリフェッチ・データ・
ブロックを記憶するために使用される。このことは、各
バッファ・メモリ・セグメントが"循環（wrap-aroun
d）"セグメントであり、ヒット以前の全ての空間がデー
タ記憶媒体からプリフェッチされる続くデータ・ブロッ
クにより即時充填されることを考慮すると理解できる。
バッファ・メモリ・セグメントの物理的な終りに遭遇す
ると、物理的な開始に移行するように論理的に循環され
る。これは"循環バッファ"と称される。この循環バッフ
ァ・メモリ管理法はＳＡＰには最適である。なぜなら連
続シーケンスのデータ・ブロックを要求する新たなＤＡ
Ｒが到来する限り、データ・ブロックの順次フェッチが
中断の無いディスク・アクセスとして継続し、ヒカップ
問題を排除するからである。連続データ・ブロックは、
入来ＤＡＲが順次データ・ブロックを要求し続ける限
り、連続的にバッファ・メモリ・セグメントにプリフェ
ッチされるが、非順次（繰返し）アクセス・パターン
（ＮＡＰ）は効率的に処理されない。なぜなら繰返しア
クセス要求に対するヒットを提供するために、各バッフ
ァ・データ・ブロックがメモリ内に保持されずに、即時
上書きされるからである。
【０００８】従って、予測バッファ・メモリ管理法にお
いて、順次アクセス・パターン（ＳＡＰ）と非順次（繰
返し）アクセス・パターン（ＮＡＰ）の両方をデータ記
憶システムにおいて最適にサポートする必要がある。既
知の循環管理法は、上述の循環上書きモード（ＣＯＭ：
Circular Overwrite Mode）を使用する。既知の予測セ
グメントは、上述のブロック上書きモード（ＢＯＭ：Bl
ock Overwrite Mode）を使用する。ＣＯＭは、たとえＢ
ＯＭメモリが単一セグメントのＣＯＭバッファに近づく
としても、セグメント化バッファ・メモリ内においてＢ
ＯＭと矛盾しない。なぜなら、最低使用頻度（ＬＲＵ）
セグメント割当てプロシージャが使用される場合、ＣＯ
Ｍバッファは常により多数の常により小さなセグメント
に再構成されるからである。
【０００９】当業者の中には、ＮＡＰに作用するＢＯＭ
バッファ・メモリ内のセグメントまたはブロックのサイ
ズを調整することを提案する者もいた。例えばR．Crick
らによる米国特許第５２８５５２７号は、１部がプロセ
ッサ命令実行のための履歴キャッシュ・メモリとして、
また１部が予測キャッシュ・メモリとして使用される循
環バッファ特性を有する予測履歴キャッシュ・メモリ・
システムを開示している。Crickらは、順次メモリの効
率的な検索のための通常の循環メモリ管理能力を提供す
る。なぜならプロセッサ命令は、通常、順次検索され、
実行されるからである。命令フローは条件分岐命令及び
無条件分岐命令によりしばしば中断されるので、彼らは
また、順次フロー内におけるこうした中断の検出に際
し、ブロック・プリフェッチ・オペレーションを禁止す
る手段を提供している。Crickらは実行された最後の命
令のロケーションと、プリフェッチされた最後の命令の
ロケーションとを連続的に比較し、２つの命令のアドレ
スが所定量だけ離れるとプリフェッチ・オペレーション
を禁止する。この方法は履歴バッファ・メモリ要素の不
要な損失を回避するが、Crickらはアクセス・パターン
が逸脱した時の命令の変更プリフェッチを提案していな
い。
【００１０】同様に、Gibsonによる米国特許第５００３
４７１号では、バッファ・メモリ内においてサイズ及び
ロケーションが調整可能なプログラマブル循環データ・
バッファとして作用する、スライド式"ウィンドウ式プ
ログラマブル・データ・バッファ（ＷＰＤＢ）"を有す
る中間バッファを開示する。GibsonのＷＰＤＢは、バッ
ファ・メモリを順方向に循環するように増分させたり、
静的に維持するようにプログラムされ、２つのどちらか
のモードで動作することができる。すなわち一方のモー
ドでは、ウィンドウ内のデータをアクセスするためのオ
フセットを使用し、別のモードでは、ウィンドウ自身を
アクセスするためのオフセットを使用することにより、
先入れ先出し（ＦＩＦＯ）バッファを通じて、データの
プリフェッチ及び記憶を可能にする。Gibsonのウィンド
ウ機構は、主にプロセッサによるショート・アドレス・
セグメントの使用を可能にするキャッシュ管理法であ
り、アクセス・パターンに応じたバッファ管理の最適化
手段には触れていない。
【００１１】Thompsonによる米国特許第４３７７８５２
号では、テキスト・スクロール制御システムにおける循
環バッファの中断制御手段を含む通信制御システムを開
示する。Thompsonは、循環バッファ・オペレーション
の"ラップ・オン（wrap-on）"・モードから"ラップ・オ
フ（wrap-off）"・モードへのオペレータ制御による切
替えを提案する。これらの両モードはデータ・カラムの
テキスト表示特性を最初の受信時と同様に維持するよう
に知能的に動作する。しかしながら、Thompsonはデータ
・アクセス・パターンに応じて、彼のバッファ・メモリ
を適応管理する方法を提案していない。同様にBruce
R．Petersonらによる欧州特許出願番号第０５１７４７
３Ａ２号では、可変長記憶ロケーションとデータ記憶シ
ステム内のバッファ・メモリとの間で、固定長データ・
ブロックを転送するプログラマブル・データ・シーケン
スを開示する。Petersonらは、データ・ブロック特性が
データ記憶媒体内のロケーションにより変化するゾーン
・バンド記録（ＺＢＲ：Zone-Band Recording）ディス
ク記憶機構における自動データ・ブロック順序化問題を
考慮する。しかしながら、彼らはプロセッサ制御による
可変長データ・ブロック化の域に留まっており、データ
・アクセス・パターンの変化に応じた適応バッファ・メ
モリ管理手段を提案していない。
【００１２】従って、バッファ・メモリ・オペレーショ
ンを、入来データ・アクセス・パターンの変化に自動的
に適応化させる技術が求められる。もちろん、これには
こうしたパターンの変化を検出する好適な方法も含まれ
る。従来技術におけるこれらの未解決の欠点が後述のよ
うに本発明により解決される。
【００１３】
【発明が解決しようとする課題】本発明の目的は、繰返
し及び順次アクセス・パターン間を予測不能に変化する
データ・アクセス・パターンに対応するバッファ・メモ
リ・ヒットを最適化するバッファ・メモリ管理機構を提
供することである。本発明の特徴は、連続順次ＤＡＲの
数を決定するために入来ＤＡＲがカウントされ、この数
が次にＳＡＰを見い出すためにしきい値と比較されるこ
とである。本発明の別の特徴は、ＳＡＰが検出されると
バッファ・メモリ管理が循環上書きモード（ＣＯＭ）に
切り替えられることである。本発明の利点は、ＳＡＰの
有無に応ずる循環及び非循環バッファ・メモリ管理規則
の間の切替えが、変化するデータ・アクセス・パターン
に対応するバッファ・メモリ・ヒット数を実質的に改善
することである。
【００１４】本発明の方法の別の目的は、その利点を入
来データ記憶アクセス要求が複数の処理スレッド間で切
り替わるマルチタスク処理環境に適応化することであ
る。本発明の特徴は、セグメント化バッファ・メモリ内
の各セグメントが本発明の方法により独立に動作され、
複数の独立の各処理スレッドに対して、本発明の適応セ
グメント管理方法を提供することである。更に本発明の
別の特徴は、ＳＡＰの検出に応じて、セグメント化バッ
ファ・メモリ内の各セグメントが、終了以前に最小量の
プリフェッチの実行を可能にするように動作されること
である。
【００１５】本発明の上述の目的、特徴及び利点が、後
述の実施例を参考にすることによりより理解されよう。
【００１６】
【課題を解決するための手段】本発明の方法は、入来Ｄ
ＡＲのアクセス・パターンに応じて、バッファ管理規則
を動的に調整する適応機構を用いることにより、循環及
び非循環バッファ管理技法の両方を使用する。本発明の
方法はまたアクセス・パターン検出基準を確立する。こ
れは最初に、入来ＤＡＲがデータ・ブロックを連続記憶
順序で指定する順次アクセス・パターン（ＳＡＰ）と、
ＤＡＲがデータ・ブロックを連続記憶順序で指定しない
非順次アクセス・パターン（ＮＡＰ）とを識別する。個
々のバッファ・メモリ・セグメントはＳＡＰまたはＮＡ
Ｐの検出に応じて、循環上書きモード（ＣＯＭ）とブロ
ック上書きモード（ＢＯＭ）との間を独立に切り替えら
れる。要求データ・ブロックの媒体記憶アドレスが直前
の要求データ・ブロックの媒体記憶アドレスに連続する
場合には、入来ＤＡＲは"順次的"と見なされる。
【００１７】
【発明の実施の形態】図１は、本発明の方法のアプリケ
ーションとして好適なデータ記憶システム１０の単純な
機能ブロック図を示す。データ記憶システム１０は、光
ディスク１２、ＤＡＳＤ１４または比較的低速なＲＡＭ
１６により示される１次記憶手段を含む。１次記憶手段
の正確な実施例は本発明の実施には重要でない。データ
は１次記憶手段１２、１４または１６にデータ・ブロッ
クとして順番に記憶される。すなわち記憶されるデータ
・ブロックは、例えば記憶媒体内の物理ロケーションに
従うなど、特定の形式により論理的に順序付けられる。
【００１８】データ・ブロックが１次記憶手段から取り
出されると、これらはバス１８を介して読出しチャネル
制御装置２０に渡される。読出しチャネル制御装置２０
は、要求データ・ブロックをバス２２に生成するために
必要な復号化及びデータ信号変換を実行する。局所バッ
ファ・メモリ制御装置２４は、バス２２からのデータ・
ブロックをバッファ・メモリ２６に渡す。バッファ・メ
モリ２６は"書込みスルー"・メモリとして構成されたり
するが、図１にはそのように示されていない。外部プロ
セッサ入出力（Ｉ／Ｏ）制御装置２８は、データ・アク
セス要求（ＤＡＲ）をＩ／Ｏバス３０上に発行し、同一
のＤＡＲに応答して、局所バッファ制御装置２４からＩ
／Ｏバス３０を介してデータ・ブロックを受信する。
【００１９】バッファ・メモリ２６は、単一のセグメン
トとして、または図２に示されるように複数の独立制御
式メモリ・セグメントとして構成される。図２は複数の
メモリ・セグメントとして構成されるバッファ・メモリ
２６を示し、セグメントの１つがメモリ・セグメント３
２により示される。各セグメントは３２データ・ブロッ
クを含む連続記憶を提供し、ブロックの１つがメモリ・
セグメント３２内のデータ・ブロック３４（ブロック
２）により示される。周知のようにデータ・ブロック３
４は複数のデータ・バイトを含む。メモリ・セグメント
３２内の各データ・ブロックは、通常、ブロック間を移
動する"最終アドレス"・ポインタ（図示せず）により、
すなわちブロック０から開始し、ブロック３１へ至るポ
インタによりアドレス指定される。ブロック上書きモー
ド（ＢＯＭ）で動作するとき、要求データ・ブロックは
メモリ・セグメント３２の開始（ブロック０）に記憶さ
れ、続くプリフェッチ・データ・ブロックがセグメント
３２の終り（ブロック３１）に向けて順次書込まれる。
これはここではＢＯＭオペレーションと称することにす
る。なぜならフェッチ及びプリフェッチ・オペレーショ
ンにおけるメモリ・セグメント３２の選択が、メモリ・
セグメント３２内の全ての位置を上書きする結果となる
からである。循環上書きモード（ＣＯＭ）で動作すると
きにはプリフェッチ・オペレーションはブロック３１か
らブロック０に循環し、メモリ・セグメント３２を通じ
て無期限に循環し、循環バッファ・オペレーションにお
いて既知のように常に新たなプリフェッチ・ブロック
を、"最終アドレス"・ポインタの直前に書込む。
【００２０】図２では、本発明のバッファ・メモリ２６
は、各セグメントに対応するモード・スイッチＭを含
み、これらはメモリ・セグメント３２に接続されるＭｘ
スイッチ３６により示される。メモリ・セグメント３２
がＣＯＭで動作されるとき、モード・スイッチ３６は図
示のようにブロック３１をブロック０に接続する。メモ
リ・セグメント３２がＢＯＭで動作されるときには、モ
ード・スイッチ３６はこの循環接続を遮断する。バッフ
ァ・メモリ２６内の各セグメントは、メモリ・セグメン
ト３２に対して上述したように実質的に動作する。もち
ろん、バッファ・メモリ２６が必要に応じて単一のセグ
メントとして構成されてもよい。
【００２１】本発明の方法は、入来ＤＡＲのアクセス・
パターンを検出し、それに応答する適応機構を用いるこ
とによりモード・スイッチ（モード・スイッチ３６によ
り示される）の動作を制御する。この方法は２つの要素
を含むように理解される。すなわち、ａ）入来ＤＡＲア
クセス・パターンの検出、及びｂ）それに応ずる適切な
バッファ・メモリ・セグメント・モードへの切替えであ
る。ＣＯＭとＢＯＭとの間の切替えの判断は、順次アク
セス・パターン（ＳＡＰ）の有無の検出にもとづく。Ｓ
ＡＰの不在は、ここでは非順次アクセス・パターン（Ｎ
ＡＰ）と称することにする。
【００２２】入来ＤＡＲは、その開始アドレスが前のＤ
ＡＲの最終アドレスに連続する場合、ここでは順次的と
称される。ＳＡＰは連続順次ＤＡＲの数が所定のしきい
値を越えるとき検出され、適切なバッファ・セグメント
・モードが、その検出に応答してＢＯＭからＣＯＭに切
り替えられる。本発明の重要な要素は、ＮＡＰの検出に
応答してＢＯＭへ再度切り替える肯定モードであり、こ
れは連続順次ＤＡＲの数が所定のしきい値よりも下回っ
たときに発生する。
【００２３】本発明の方法は、表１及び図４乃至図５を
参照することにより理解されよう。図４乃至図５は、単
一セグメント・バッファ・メモリの実施例に対応して表
１に示される擬似コードの流れ図表現である。なお、図
４及び図５の関係は、図３に示す通りである。
【００２４】
【表１】 START： circular_buf_mgt=OFF； sequential_count=0； last_address=0； LOOP： 次のコマンドを獲得； if（command=WRITE）｛ sequential_count=0； circular_buf_mgt=OFF； ｝ if（commnad=READ）｛ if（request_address=（last_address+1））｛ sequential_count=sequential_count+1； if（sequential_count>しきい値）｛ circular_buf_mgt=ON； ｝ ｝ else｛ sequential_count=0； circular_buf_mgt=OFF； ｝ if（要求がバッファ・ヒット）｛ バッファから読出す； if（circular_buf_mgtがON）｛ ヒット・セグメント内の先行セクタを解放する； if（プリフェッチが進行中でない）｛ プリフェッチを再開； ｝ ｝ if（circular_buf_mgtがOFF）｛ ヒット・セグメント内の先行セクタを解放しない； ｝ if（プリフェッチが進行中）｛ プリフェッチを継続する； ｝ ｝ if（要求がまだバッファ内に存在しないが、プリフェッチ範囲内にある）｛ データがディスクから読出されるのを待機し、次にホストに転送する； if（circular_buf_mgtがON）｛ ヒット・セグメント内の先行セクタを解放する； ｝ if（circular_buf_mgtがOFF）｛ ヒット・セグメント内の先行セクタを解放しない； ｝ プリフェッチを継続する； ｝ if（要求がバッファ・ミス）｛ 無条件に進行中のプリフェッチを停止する； ディスク・アクセスの実行に移行する； 要求の実行後、新たなルックアヘッド・プリフェッチを開始する； ｝ last_address=要求最終セクタのＬＢＡ； ｝ goto LOOP
【００２５】図４を参照すると、プロセスはステップ３
８で開始し、ステップ４０でモード・スイッチがＢＯＭ
にセットされる。ステップ４２で連続順次データ・ブロ
ック・アクセスの"カウント（COUNT）"が０にセットさ
れ、これは連続順次データ・ブロック・アクセスが存在
しないことを意味する。最後にステップ４４で最終アド
レス（ＬＡ）を０にセットすることにより、初期化が完
了する。
【００２６】プロセスは次にステップ４６で次のＤＡＲ
を受諾することにより、メイン・ループを開始する。Ｄ
ＡＲは所望のデータ・ブロックを指定する"要求アドレ
ス（ＲＡ）"を含む。ステップ４８でＤＡＲが"書込み"
要求と判断されると、ステップ５０でカウントが０にリ
セットされ、ステップ５２でモードがＢＯＭにリセット
され、その後、次のＤＡＲに対応するためにステップ４
６に復帰する。ＤＡＲが"書込み"要求でない場合には、
ステップ５４でそれが"読出し"要求かどうかをテストす
る。書込み要求でも読出し要求でもない場合には、ステ
ップ５４は次のＤＡＲに対応するためにステップ４６に
復帰する。ＤＡＲが"読出し"要求の場合、ステップ５６
で要求アドレス（ＲＡ）が最終アドレス（ＬＡ）の増分
と等しいかどうか（すなわちＲＡ＝ＬＡ＋１かどうか）
をチェックすることにより、最新のＤＡＲが直前のＤＡ
Ｒに順序的に連続するかどうかを判断する。
【００２７】最新のＤＡＲが順序的に連続する場合、カ
ウントがステップ５８で増分され、ステップ６０で所定
のしきい値に対してテストされる。カウントがしきい値
以上であるとモードがステップ６２でＣＯＭに切り替え
られ、プロシージャは図５のステップ６４に移行し、要
求データ・ブロックがバッファ・メモリ内に存在するか
どうか判断する。ステップ５６で最新のＤＡＲが順序的
に連続しない場合には、カウントがステップ６６で０に
リセットされ、モードがステップ６８でＢＯＭにセット
され、プロセスは図５のステップ６４に移行する。
【００２８】図５を参照すると、ステップ６４で要求デ
ータ・ブロックがバッファ・メモリ内に存在すると判断
されると、１次記憶手段をアクセスするために必要な通
常の遅延無しにデータ・ブロックがステップ７０で即時
生成される。ステップ７０でバッファを読出した後、ス
テップ７２でＣＯＭかどうかをテストし、そうであるな
らば、ステップ７４でＬＡ以降のバッファ・メモリ・セ
クタを解放するが、ＣＯＭでない、すなわちＢＯＭであ
るならば、ステップ７６でこれらのセクタをロックす
る。
【００２９】ステップ７４でセクタを解放後、ステップ
７８でプリフェッチ媒体アクセスが進行中かどうかをチ
ェックする。進行中でないと、ステップ８０で記憶媒体
に対する新たなフェッチ・アクセスを開始する。ステッ
プ８２では、既に進行中の任意のフェッチ・アクセスを
継続し、次に後述のステップ９４に移行する。ステップ
７６の実行後は即時ステップ８２に移行する。
【００３０】ＤＡＲが要求データ・ブロックがバッファ
・メモリ内に存在しないこと（すなわち"ミス"）を見い
出すと、ステップ８４で要求データ・ブロックがプリフ
ェッチ範囲内にあるかどうか、すなわち要求データ・ブ
ロックが進行中のプリフェッチ・アクセスの結果とし
て、バッファ・メモリに到来することが期待されるかど
うかを判断する。要求データ・ブロックがプリフェッチ
範囲内にあると、ステップ８６で現プリフェッチ・アク
セスの完了を待機し、その後ステップ６４に復帰してバ
ッファ・メモリ・ヒットを期待する。プリフェッチ範囲
内に無い場合には、ステップ８８で即時現プリフェッチ
・アクセスを停止し、ステップ９０でＲＡに対する新た
に必要なフェッチを開始する。ＲＡフェッチの完了後、
ステップ９２はプリフェッチ・アクセスの開始により媒
体アクセスを継続し、ステップ９４では、ＬＡを新たな
最終ＲＡにリセットする。その後、プロセスは図４のス
テップ４６に復帰し、次のＤＡＲを受諾する。
【００３１】本発明者は、標準のベンチマーク・コンピ
ュータ・プログラムを使用することにより特定のＤＡＳ
Ｄに対して、図４乃至図５に関連して開示された本発明
の適応循環バッファ管理プロセスの効果をテストした。
これらのテスト結果を表２に示す。
【００３２】
【表２】
【００３３】表２に示されるように、本発明の方法の単
純な単一セグメント・メモリの実施例は、従来技術に対
して２２％乃至７５％の性能改善を達成することがわか
る。
【００３４】マルチタスク環境（例えばＯＳ／２）また
はマルチユーザ環境（例えばファイル・サーバ）では、
たとえタスクが順次ＤＡＲを発行しても、ＤＡＲが他の
タスクまたはユーザのＤＡＲと混合され、データ記憶シ
ステムにおいては見掛け上、非順次ＤＡＲストリームと
なる。例えばタスクＡがブロックＡ１、Ａ２及びＡ３を
読出すための要求を発行し、タスクＢがブロックＢ１、
Ｂ２及びＢ３を読出すための要求を発行すると、これら
はインタリーブされて、ＤＡＳＤはブロックＡ１、Ｂ
１、Ａ２、Ｂ２、Ａ３及びＢ３を要求するＤＡＲストリ
ームを受信することになり、これは明らかにＳＡＰを示
さない。こうしたインタリーブドＤＡＲストリームは２
つの問題を生成する。第１は、Ｂ１の読出しの到来がＡ
ブロック・シーケンスのプリフェッチをプリエンプト
し、将来的なバッファ・ミスに至らせ、Ａ２の読出しの
到来も同様にＢブロック・シーケンスのプリフェッチを
プリエンプトし、将来的なバッファ・ミスを導出する。
これは好ましくないデータ記憶環境を生成する。第２
に、こうしたＤＡＲではＳＡＰが決して検出されないた
めにバッファ・メモリが循環上書きモード（ＣＯＭ）に
入力することができない。
【００３５】本発明のプロセスの単一セグメントの実施
例は、複数のＤＡＲストリームが単一のデータ記憶シス
テムにインタレース形式で委ねられ、あるユーザからの
順次ＤＡＲストリームが、データ記憶システムに順次的
に現れない作業負荷環境を処理するように拡張されう
る。この環境は、図２に関連して上述されたバッファ・
メモリ・アーキテクチャ、すなわち別々の順次カウンタ
がメモリ・セグメント３２により示される各バッファ・
セグメントに対応して保持されるアーキテクチャを使用
することにより調整されうる。表１及び図４乃至図５に
関連して上述された実施例は、ヒットが発生する単一の
バッファ・メモリ・セグメントに関連付けられる個々の
順次カウンタを増分することにより改善される。ヒット
は入来ＲＡがその特定のメモリ・セグメントに関連付け
られるＬＡに連続する時に発生する。これら２つの改善
により、各バッファ・メモリ・セグメントが関連ＤＡＲ
パターンがＳＡＰかＮＡＰかに依存して、ＣＯＭとＢＯ
Ｍとの間を個々に切り替わるようになる。
【００３６】本発明の方法の好適な実施例は、複数のバ
ッファ・メモリ・セグメントを独立に動作することによ
り、この問題を解決する。各バッファ・メモリ・セグメ
ントは表１に関連して上述された本発明の方法に従い、
好適には、１つの異なるプロセスまたはユーザにのみ関
連付けられる。例えばブロックＡ１がセグメント１に割
当てられ、ブロックＢ１がセグメント２に割当てられ、
Ａブロック・シーケンスの参照はセグメント１に関連付
けられ、Ｂブロック・シーケンスの参照はセグメント２
に関連付けられる。本発明のプロセスは、各セグメント
が自身の順次カウンタ及び関連ＤＡＲ内で要求されるＬ
Ａに対応する自身の値を保持することを要求するので、
残りのプロセスは実質的に図４乃至図５に関連して上述
したように動作する。表３は、インタリーブド順次ＤＡ
Ｒストリームに好適な本発明の好適な方法の擬似コード
例を示す。
【００３７】
【表３】 START； sequential_flag（j）=OFF； sequential_count（j）=0 last_address（j）=0； ｝ LOOP； 次のコマンドを獲得； if（command=READ）｛ k=このREADに関連付けられるセグメント番号； if（request_address=（last_address（k）+1））｛ sequential_count（k）=sequential_count（k）+1； if（sequential_count（k）>しきい値）｛/*しきい値は要求サイズの関 数*/ sequential_flag（k）=ON ｝ ｝ else｛ sequential_count（k）=0； sequential_flag（k）=OFF； ｝ if（要求がバッファ・ヒット）｛ segment_kから読出す； if（sequential_flag（k）がON）｛ segment_k内の先行セクタを解放する； 最小のプリフェッチを許可する； if（プリフェッチが進行中でない）｛ プリフェッチを再開； /*これはオプションである*/ ｝ ｝ if（プリフェッチが進行中）｛ プリフェッチを継続する； ｝ ｝ if（要求がまだバッファ内に存在しないが、プリフェッチ範囲内にある） データがディスクから読出されるのを待機し、次にホストに転送する； if（sequential_flag（k）がON）｛ segment_k内の先行セクタを解放する； 最小のプリフェッチを許可する； ｝ プリフェッチを継続する； ｝ if（要求がバッファ・ミス）｛ 任意の要求最小プリフェッチを満たした後、進行中のプリフェッチを停 止する； ディスク・アクセスの実行に移行する； 要求の実行後、新たなルックアヘッド・プリフェッチを開始する； 最小プリフェッチを許可しない； ｝ last_address（k）=要求最終セクタのＬＢＡ； ｝ goto LOOP；
【００３８】本発明の方法の重要な要素は、データ記憶
システムに新たなＤＡＲとして課せられる"最小プリフ
ェッチ"要求が受信されることである。従来の通常の態
様では、新たなＤＡＲの受信時に進行中のプリフェッチ
を即時プリエンプトする。本発明はこうしたプリエンプ
ション（preemption）以前に、特定の最小プリフェッチ
を実行する能力を提供する。
【００３９】従って、上記表３に示される実施例では、
あるメモリ・セグメントがその関連ＤＡＲストリーム内
にＳＡＰを検出すると、そのセグメントは循環上書きモ
ード（ＣＯＭ）に切り替わるだけでなく、特定の最小数
のセクタがプリフェッチされるまで進行中のプリフェッ
チのプリエンプションを禁止する。本発明者は、このプ
リフェッチされる最小セクタ数が、１６セクタまたはＤ
ＡＲサイズの大きい方にセットされることを推奨する。
各バッファ・セグメントは自身のＤＡＲアクセス・パタ
ーンを検出するので、各セグメントは上述のように独立
に管理されうる。ＳＡＰを検出するカウントしきい値は
固定であるか、最新のＤＡＲに含まれるブロックの数
（要求サイズ）の関数である。しきい値は大きなＤＡＲ
サイズでは低減されるべきであり、本発明者は３２ブロ
ック・セグメント・サイズよりも大きなＤＡＲでは、ゼ
ロしきい値を推奨する。
【００４０】当業者には、上述の教示を鑑みることによ
り、本発明の他の実施例及び変更も容易に考案されよ
う。従って、本発明はこうした他の態様についても包含
するものである。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４２】（１）データ記憶システム内のバッファ・
メモリを動作させる方法であって、前記データ記憶シス
テムが、データ・ブロック・シーケンスを記憶し、制御
装置手段を介して前記バッファ・メモリに接続される１
次記憶手段を有し、前記制御手段が、プロセッサ入出力
（Ｉ／Ｏ）手段からのデータ・アクセス要求（ＤＡＲ）
により要求される１つ以上の前記の各データ・ブロック
を読出し、前記バッファ・メモリに記憶し、前記ＤＡＲ
がアクセス・パターンを有する中断の無い連続ＤＡＲシ
ーケンスの最新のＤＡＲであり、前記制御装置手段が、
前記１つ以上の要求データ・ブロックに続いて前記１次
記憶手段に連続的に記憶される複数の前記データ・ブロ
ックをプリフェッチする手段と、前記複数の連続データ
・ブロックを前記バッファ・メモリにブロック上書きモ
ード（ＢＯＭ）または循環上書きモード（ＣＯＭ）によ
り記憶する手段とを有する、前記方法において、 ａ）前記ＤＡＲシーケンス内の順次的前記アクセス・パ
ターン（ＳＡＰ）または非順次的前記アクセス・パター
ン（ＮＡＰ）のいずれか一方を検出するステップと、 ｂ）前記ＳＡＰの検出に応答して、前記バッファ・メモ
リ記憶手段を前記循環上書きモード（ＣＯＭ）に切り替
えるステップと、 ｃ）前記ＮＡＰの検出に応答して、前記バッファ・メモ
リ記憶手段を前記ブロック上書きモード（ＢＯＭ）に切
り替えるステップと、を含む、方法。 （２）前記バッファ・メモリが、各々が独立に動作され
る複数のメモリ・セグメントを含み、アクティブな前記
バッファ・メモリ・セグメントが、前記ＳＡＰの検出に
応答して前記ＣＯＭに切り替わり、前記ＮＡＰの検出に
応答して前記ＢＯＭに切り替わる、前記（１）記載の方
法。 （３）前記検出ステップａ）が、 ａ．１）前記連続ＤＡＲに対する所定のしきい値を選択
するステップと、 ａ．２）前記中断の無い連続ＤＡＲシーケンス内におい
て受信される前記連続ＤＡＲの数をカウントするステッ
プと、 ａ．３）前記連続ＤＡＲ数が前記所定のしきい値を越え
る時、前記ＳＡＰ検出を生成し、それ以外では前記ＮＡ
Ｐ検出を生成するステップと、を含む、前記（２）記載
の方法。 （４）前記選択ステップａ．１）が、 ａ．１．１）前記ＤＡＲにより要求される前記データ・
ブロックの数に応答して、前記所定のしきい値を変更す
るステップを含む、前記（３）記載の方法。 （５）前記プリフェッチ手段が、中断以前に最小数の前
記データ・ブロックのプリフェッチを実行する手段を含
み、前記第１の切替えステップｂ）が、 ｂ．１）前記ＢＯＭにおける記憶に対応して、所定の複
数の前記データ・ブロックをプリフェッチするステップ
と、 ｂ．２）前記ＣＯＭにおける記憶に対応して、複数の前
記データ・ブロックをプリフェッチするステップと、を
含む、前記（４）記載の方法。 （６）データ記憶システム内のバッファ・メモリに接続
されるバッファ・メモリ制御装置であって、前記データ
記憶手段が、データ・ブロック・シーケンスを記憶し、
前記バッファ・メモリ制御装置を介して前記バッファ・
メモリ接続される１次記憶手段と、プロセッサＩ／Ｏ制
御装置から複数のデータ・アクセス要求（ＤＡＲ）を受
諾する手段とを有し、前記の各ＤＡＲがアクセス・パタ
ーンを有する中断の無い連続ＤＡＲシーケンスの最新の
ＤＡＲであるものにおいて、前記１次記憶手段及び前記
バッファ・メモリに接続され、前記各ＤＡＲにより要求
される１つ以上の前記の各データ・ブロックを読出し、
前記バッファ・メモリに記憶するフェッチ手段と、前記
の各ＤＡＲにより要求される前記１つ以上のデータ・ブ
ロックに続いて前記１次記憶手段に連続的に記憶される
複数の前記データ・ブロックを読出し、前記複数の連続
データ・ブロックを前記バッファ・メモリにブロック上
書きモード（ＢＯＭ）または循環上書きモード（ＣＯ
Ｍ）により記憶する、前記フェッチ手段内のプリフェッ
チ手段と、前記フェッチ手段に接続され、前記の各中断
の無い連続ＤＡＲシーケンス内の順次アクセス・パター
ン（ＳＡＰ）または非順次アクセス・パターン（ＮＡ
Ｐ）のいずれか一方を検出する検出手段と、前記プリフ
ェッチ手段に接続され、前記ＳＡＰ検出に応答して前記
プリフェッチ手段の記憶モードを前記ＣＯＭに切り替
え、前記ＮＡＰ検出に応答して、前記プリフェッチ記憶
手段を前記ＢＯＭに切り替える切替え手段と、を含む、
バッファ・メモリ制御装置。 （７）前記バッファ・メモリが、各々が前記ＳＡＰ検出
に応答して前記ＣＯＭにより、また前記ＮＡＰ検出に応
答して前記ＢＯＭにより独立に動作される複数のメモリ
・セグメントを含む、前記（６）記載のバッファ・メモ
リ制御装置。 （８）前記検出手段が、前記連続ＤＡＲに対する所定の
しきい値を選択する選択手段と、前記の各中断の無い連
続ＤＡＲシーケンス内において受信される前記連続ＤＡ
Ｒの数をカウントするカウント手段と、前記選択手段及
び前記カウント手段に接続され、前記連続ＤＡＲ数が前
記所定のしきい値を越える時、前記ＳＡＰ検出を生成
し、それ以外では前記ＮＡＰ検出を生成する比較手段
と、を含む、前記（７）記載のバッファ・メモリ制御装
置。 （９）前記選択手段が、前記の各ＤＡＲにより要求され
る前記データ・ブロックの数に応答して、前記所定のし
きい値を変更する手段を含む、前記（８）記載のバッフ
ァ・メモリ制御装置。 （１０）前記プリフェッチ手段が、中断以前に最小数の
前記データ・ブロックのプリフェッチを実行する最小プ
リフェッチ手段を含む、前記（９）記載のバッファ・メ
モリ制御装置。 （１１）バッファ・メモリ制御装置を介してバッファ・
メモリに接続され、データ・ブロック・シーケンスを記
憶する回転磁気媒体を有する直接アクセス記憶装置（Ｄ
ＡＳＤ）であって、プロセッサＩ／Ｏ制御装置から複数
のＤＡＲを受諾する入力手段であって、前記の各ＤＡＲ
がアクセス・パターンを有する中断の無い連続ＤＡＲシ
ーケンスの最新のＤＡＲである、前記入力手段と、前記
回転磁気媒体及び前記バッファ・メモリに接続され、前
記の各ＤＡＲにより要求される１つ以上の前記の各デー
タ・ブロックを読出し、前記バッファ・メモリに記憶す
るフェッチ手段と、前記の各ＤＡＲにより要求される前
記１つ以上のデータ・ブロックに続いて前記回転磁気媒
体に連続的に記憶される複数の前記データ・ブロックを
読出し、前記複数の連続データ・ブロックを前記バッフ
ァ・メモリにブロック上書きモード（ＢＯＭ）または循
環上書きモード（ＣＯＭ）により記憶する、前記フェッ
チ手段内のプリフェッチ手段と、前記フェッチ手段に接
続され、前記の各中断の無い連続ＤＡＲシーケンス内の
順次アクセス・パターン（ＳＡＰ）または非順次アクセ
ス・パターン（ＮＡＰ）のいずれか一方を検出する検出
手段と、前記プリフェッチ手段に接続され、前記ＳＡＰ
検出に応答して、前記プリフェッチ記憶手段を前記ＣＯ
Ｍに切り替え、前記ＮＡＰ検出に応答して、前記プリフ
ェッチ記憶手段を前記ＢＯＭに切り替える切替え手段
と、を含む、直接アクセス記憶装置。 （１２）前記バッファ・メモリが、各々が前記ＳＡＰ検
出に応答して前記ＣＯＭにより、また前記ＮＡＰ検出に
応答して前記ＢＯＭにより独立に動作される複数のメモ
リ・セグメントを含む、前記（１１）記載の直接アクセ
ス記憶装置。 （１３）前記検出手段が、前記連続ＤＡＲに対する所定
のしきい値を選択する選択手段と、前記の各中断の無い
連続ＤＡＲシーケンス内において受信される前記連続Ｄ
ＡＲの数をカウントするカウント手段と、前記選択手段
及び前記カウント手段に接続され、前記連続ＤＡＲ数が
前記所定のしきい値を越える時、前記ＳＡＰ検出を生成
し、それ以外では前記ＮＡＰ検出を生成する比較手段
と、を含む、前記（１２）記載の直接アクセス記憶装
置。 （１４）前記選択手段が、前記の各ＤＡＲにより要求さ
れる前記データ・ブロックの数に応答して、前記所定の
しきい値を変更する手段を含む、前記（１３）記載の直
接アクセス記憶装置。 （１５）前記プリフェッチ手段が、中断以前に最小数の
前記データ・ブロックのプリフェッチを実行する最小プ
リフェッチ手段を含む、前記（１４）記載の直接アクセ
ス記憶装置。 （１６）バッファ・メモリ制御装置を介してバッファ・
メモリに接続され、データ・ブロック・シーケンスを記
憶する光記憶媒体を有する光データ記憶システムであっ
て、プロセッサＩ／Ｏ制御装置から複数のＤＡＲを受諾
する入力手段であって、前記の各ＤＡＲがアクセス・パ
ターンを有する中断の無い連続ＤＡＲシーケンスの最新
のＤＡＲである、前記入力手段と、前記光記憶媒体及び
前記バッファ・メモリに接続され、前記の各ＤＡＲによ
り要求される１つ以上の前記の各データ・ブロックを読
出し、前記バッファ・メモリに記憶するフェッチ手段
と、前記の各ＤＡＲにより要求される前記１つ以上のデ
ータ・ブロックに続いて前記光記憶媒体に連続的に記憶
される複数の前記データ・ブロックを読出し、前記複数
の連続データ・ブロックを前記バッファ・メモリにブロ
ック上書きモード（ＢＯＭ）または循環上書きモード
（ＣＯＭ）により記憶する、前記フェッチ手段内のプリ
フェッチ手段と、前記フェッチ手段に接続され、前記の
各中断の無い連続ＤＡＲシーケンス内の順次アクセス・
パターン（ＳＡＰ）または非順次アクセス・パターン
（ＮＡＰ）のいずれか一方を検出する検出手段と、前記
プリフェッチ手段に接続され、前記ＳＡＰ検出に応答し
て、前記プリフェッチ記憶手段を前記ＣＯＭに切り替
え、前記ＮＡＰ検出に応答して、前記プリフェッチ記憶
手段を前記ＢＯＭに切り替える切替え手段と、を含む、
光データ記憶システム。 （１７）前記バッファ・メモリが、各々が前記ＳＡＰ検
出に応答して前記ＣＯＭにより、また前記ＮＡＰ検出に
応答して前記ＢＯＭにより独立に動作される複数のメモ
リ・セグメントを含む、前記（１６）記載の光データ記
憶システム。 （１８）前記検出手段が、前記連続ＤＡＲに対する所定
のしきい値を選択する選択手段と、前記の各中断の無い
連続ＤＡＲシーケンス内において受信される前記連続Ｄ
ＡＲの数をカウントするカウント手段と、前記選択手段
及び前記カウント手段に接続され、前記連続ＤＡＲ数が
前記所定のしきい値を越える時、前記ＳＡＰ検出を生成
し、それ以外では前記ＮＡＰ検出を生成する比較手段
と、を含む、前記（１７）記載の光データ記憶システ
ム。 （１９）前記選択手段が、前記の各ＤＡＲにより要求さ
れる前記データ・ブロックの数に応答して、前記所定の
しきい値を変更する手段を含む、前記（１８）記載の光
データ記憶システム。 （２０）前記プリフェッチ手段が、中断以前に最小数の
前記データ・ブロックのプリフェッチを実行する最小プ
リフェッチ手段を含む、前記（１９）記載の光データ記
憶システム。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
データ記憶システムにおけるバッファ・メモリ・ヒット
を最適化するように、予測バッファ・メモリ・プリフェ
ッチ・オペレーションを適応管理するシステムを提供す
ることができる。
【図面の簡単な説明】
【図１】本発明のバッファ・メモリ制御装置を含む典型
的なデータ記憶装置の機能ブロック図である。
【図２】本発明の方法に好適な典型的なマルチセグメン
ト・バッファ・メモリの機能ブロック図である。
【図３】図４及び図５の関係を示す図である。
【図４】本発明の方法の第１の典型的な実施例の流れ図
である。
【図５】本発明の方法の第１の典型的な実施例の流れ図
である。
【符号の説明】
１０ データ記憶システム １２ 光ディスク １４ ＤＡＳＤ １６ ＲＡＭ １８、２２ バス ２０ 読出しチャネル制御装置 ２４ 局所バッファ・メモリ制御装置 ２６ バッファ・メモリ ２８ 外部プロセッサ入出力（Ｉ／Ｏ）制御装置 ３０ Ｉ／Ｏバス ３２ メモリ・セグメント ３４ データ・ブロック ３６ Ｍｘスイッチ・モード・スイッチ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 5/06 331 G06F 12/08 G06F 13/12 340 G06F 13/18 510

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】データ記憶システム内のバッファ・メモリ
    を動作させる方法であって、前記データ記憶システム
    が、データ・ブロック・シーケンスを記憶し、制御装置
    手段を介して前記バッファ・メモリに接続される１次記
    憶手段を有し、前記制御手段が、プロセッサ入出力（Ｉ
    ／Ｏ）手段からのデータ・アクセス要求（ＤＡＲ）によ
    り要求される１つ以上の前記の各データ・ブロックを読
    出し、前記バッファ・メモリに記憶し、前記ＤＡＲがア
    クセス・パターンを有する中断の無い連続ＤＡＲシーケ
    ンスの最新のＤＡＲであり、前記制御装置手段が、前記
    １つ以上の要求データ・ブロックに続いて前記１次記憶
    手段に連続的に記憶される複数の前記データ・ブロック
    をプリフェッチする手段と、前記複数の連続データ・ブ
    ロックを前記バッファ・メモリにブロック上書きモード
    （ＢＯＭ）または循環上書きモード（ＣＯＭ）により記
    憶する手段とを有する、前記方法において、 ａ）前記ＤＡＲシーケンス内の順次的前記アクセス・パ
    ターン（ＳＡＰ）または非順次的前記アクセス・パター
    ン（ＮＡＰ）のいずれか一方を検出するステップと、 ｂ）前記ＳＡＰの検出に応答して、前記バッファ・メモ
    リ記憶手段を前記循環上書きモード（ＣＯＭ）に切り替
    えるステップと、 ｃ）前記ＮＡＰの検出に応答して、前記バッファ・メモ
    リ記憶手段を前記ブロック上書きモード（ＢＯＭ）に切
    り替えるステップと、 を含む、方法。
  2. 【請求項２】前記バッファ・メモリが、各々が独立に動
    作される複数のメモリ・セグメントを含み、アクティブ
    な前記バッファ・メモリ・セグメントが、前記ＳＡＰの
    検出に応答して前記ＣＯＭに切り替わり、前記ＮＡＰの
    検出に応答して前記ＢＯＭに切り替わる、請求項１記載
    の方法。
  3. 【請求項３】前記検出ステップａ）が、 ａ．１）前記連続ＤＡＲに対する所定のしきい値を選択
    するステップと、 ａ．２）前記中断の無い連続ＤＡＲシーケンス内におい
    て受信される前記連続ＤＡＲの数をカウントするステッ
    プと、 ａ．３）前記連続ＤＡＲ数が前記所定のしきい値を越え
    る時、前記ＳＡＰ検出を生成し、それ以外では前記ＮＡ
    Ｐ検出を生成するステップと、 を含む、請求項２記載の方法。
  4. 【請求項４】前記選択ステップａ．１）が、 ａ．１．１）前記ＤＡＲにより要求される前記データ・
    ブロックの数に応答して、前記所定のしきい値を変更す
    るステップを含む、請求項３記載の方法。
  5. 【請求項５】前記プリフェッチ手段が、中断以前に最小
    数の前記データ・ブロックのプリフェッチを実行する手
    段を含み、前記第１の切替えステップｂ）が、 ｂ．１）前記ＢＯＭにおける記憶に対応して、所定の複
    数の前記データ・ブロックをプリフェッチするステップ
    と、 ｂ．２）前記ＣＯＭにおける記憶に対応して、複数の前
    記データ・ブロックをプリフェッチするステップと、 を含む、請求項４記載の方法。
  6. 【請求項６】データ記憶システム内のバッファ・メモリ
    に接続されるバッファ・メモリ制御装置であって、前記
    データ記憶手段が、データ・ブロック・シーケンスを記
    憶し、前記バッファ・メモリ制御装置を介して前記バッ
    ファ・メモリ接続される１次記憶手段と、プロセッサＩ
    ／Ｏ制御装置から複数のデータ・アクセス要求（ＤＡ
    Ｒ）を受諾する手段とを有し、前記の各ＤＡＲがアクセ
    ス・パターンを有する中断の無い連続ＤＡＲシーケンス
    の最新のＤＡＲであるものにおいて、 前記１次記憶手段及び前記バッファ・メモリに接続さ
    れ、前記各ＤＡＲにより要求される１つ以上の前記の各
    データ・ブロックを読出し、前記バッファ・メモリに記
    憶するフェッチ手段と、 前記の各ＤＡＲにより要求される前記１つ以上のデータ
    ・ブロックに続いて前記１次記憶手段に連続的に記憶さ
    れる複数の前記データ・ブロックを読出し、前記複数の
    連続データ・ブロックを前記バッファ・メモリにブロッ
    ク上書きモード（ＢＯＭ）または循環上書きモード（Ｃ
    ＯＭ）により記憶する、前記フェッチ手段内のプリフェ
    ッチ手段と、 前記フェッチ手段に接続され、前記の各中断の無い連続
    ＤＡＲシーケンス内の順次アクセス・パターン（ＳＡ
    Ｐ）または非順次アクセス・パターン（ＮＡＰ）のいず
    れか一方を検出する検出手段と、 前記プリフェッチ手段に接続され、前記ＳＡＰ検出に応
    答して前記プリフェッチ手段の記憶モードを前記ＣＯＭ
    に切り替え、前記ＮＡＰ検出に応答して、前記プリフェ
    ッチ記憶手段を前記ＢＯＭに切り替える切替え手段と、 を含む、バッファ・メモリ制御装置。
  7. 【請求項７】前記バッファ・メモリが、各々が前記ＳＡ
    Ｐ検出に応答して前記ＣＯＭにより、また前記ＮＡＰ検
    出に応答して前記ＢＯＭにより独立に動作される複数の
    メモリ・セグメントを含む、請求項６記載のバッファ・
    メモリ制御装置。
  8. 【請求項８】前記検出手段が、 前記連続ＤＡＲに対する所定のしきい値を選択する選択
    手段と、 前記の各中断の無い連続ＤＡＲシーケンス内において受
    信される前記連続ＤＡＲの数をカウントするカウント手
    段と、 前記選択手段及び前記カウント手段に接続され、前記連
    続ＤＡＲ数が前記所定のしきい値を越える時、前記ＳＡ
    Ｐ検出を生成し、それ以外では前記ＮＡＰ検出を生成す
    る比較手段と、 を含む、請求項７記載のバッファ・メモリ制御装置。
  9. 【請求項９】前記選択手段が、前記の各ＤＡＲにより要
    求される前記データ・ブロックの数に応答して、前記所
    定のしきい値を変更する手段を含む、請求項８記載のバ
    ッファ・メモリ制御装置。
  10. 【請求項１０】前記プリフェッチ手段が、中断以前に最
    小数の前記データ・ブロックのプリフェッチを実行する
    最小プリフェッチ手段を含む、請求項９記載のバッファ
    ・メモリ制御装置。
  11. 【請求項１１】バッファ・メモリ制御装置を介してバッ
    ファ・メモリに接続され、データ・ブロック・シーケン
    スを記憶する回転磁気媒体を有する直接アクセス記憶装
    置（ＤＡＳＤ）であって、 プロセッサＩ／Ｏ制御装置から複数のＤＡＲを受諾する
    入力手段であって、前記の各ＤＡＲがアクセス・パター
    ンを有する中断の無い連続ＤＡＲシーケンスの最新のＤ
    ＡＲである、前記入力手段と、 前記回転磁気媒体及び前記バッファ・メモリに接続さ
    れ、前記の各ＤＡＲにより要求される１つ以上の前記の
    各データ・ブロックを読出し、前記バッファ・メモリに
    記憶するフェッチ手段と、 前記の各ＤＡＲにより要求される前記１つ以上のデータ
    ・ブロックに続いて前記回転磁気媒体に連続的に記憶さ
    れる複数の前記データ・ブロックを読出し、前記複数の
    連続データ・ブロックを前記バッファ・メモリにブロッ
    ク上書きモード（ＢＯＭ）または循環上書きモード（Ｃ
    ＯＭ）により記憶する、前記フェッチ手段内のプリフェ
    ッチ手段と、 前記フェッチ手段に接続され、前記の各中断の無い連続
    ＤＡＲシーケンス内の順次アクセス・パターン（ＳＡ
    Ｐ）または非順次アクセス・パターン（ＮＡＰ）のいず
    れか一方を検出する検出手段と、 前記プリフェッチ手段に接続され、前記ＳＡＰ検出に応
    答して、前記プリフェッチ記憶手段を前記ＣＯＭに切り
    替え、前記ＮＡＰ検出に応答して、前記プリフェッチ記
    憶手段を前記ＢＯＭに切り替える切替え手段と、 を含む、直接アクセス記憶装置。
  12. 【請求項１２】前記バッファ・メモリが、各々が前記Ｓ
    ＡＰ検出に応答して前記ＣＯＭにより、また前記ＮＡＰ
    検出に応答して前記ＢＯＭにより独立に動作される複数
    のメモリ・セグメントを含む、請求項１１記載の直接ア
    クセス記憶装置。
  13. 【請求項１３】前記検出手段が、 前記連続ＤＡＲに対する所定のしきい値を選択する選択
    手段と、 前記の各中断の無い連続ＤＡＲシーケンス内において受
    信される前記連続ＤＡＲの数をカウントするカウント手
    段と、 前記選択手段及び前記カウント手段に接続され、前記連
    続ＤＡＲ数が前記所定のしきい値を越える時、前記ＳＡ
    Ｐ検出を生成し、それ以外では前記ＮＡＰ検出を生成す
    る比較手段と、 を含む、請求項１２記載の直接アクセス記憶装置。
  14. 【請求項１４】前記選択手段が、前記の各ＤＡＲにより
    要求される前記データ・ブロックの数に応答して、前記
    所定のしきい値を変更する手段を含む、請求項１３記載
    の直接アクセス記憶装置。
  15. 【請求項１５】前記プリフェッチ手段が、中断以前に最
    小数の前記データ・ブロックのプリフェッチを実行する
    最小プリフェッチ手段を含む、請求項１４記載の直接ア
    クセス記憶装置。
  16. 【請求項１６】バッファ・メモリ制御装置を介してバッ
    ファ・メモリに接続され、データ・ブロック・シーケン
    スを記憶する光記憶媒体を有する光データ記憶システム
    であって、 プロセッサＩ／Ｏ制御装置から複数のＤＡＲを受諾する
    入力手段であって、前記の各ＤＡＲがアクセス・パター
    ンを有する中断の無い連続ＤＡＲシーケンスの最新のＤ
    ＡＲである、前記入力手段と、 前記光記憶媒体及び前記バッファ・メモリに接続され、
    前記の各ＤＡＲにより要求される１つ以上の前記の各デ
    ータ・ブロックを読出し、前記バッファ・メモリに記憶
    するフェッチ手段と、 前記の各ＤＡＲにより要求される前記１つ以上のデータ
    ・ブロックに続いて前記光記憶媒体に連続的に記憶され
    る複数の前記データ・ブロックを読出し、前記複数の連
    続データ・ブロックを前記バッファ・メモリにブロック
    上書きモード（ＢＯＭ）または循環上書きモード（ＣＯ
    Ｍ）により記憶する、前記フェッチ手段内のプリフェッ
    チ手段と、 前記フェッチ手段に接続され、前記の各中断の無い連続
    ＤＡＲシーケンス内の順次アクセス・パターン（ＳＡ
    Ｐ）または非順次アクセス・パターン（ＮＡＰ）のいず
    れか一方を検出する検出手段と、 前記プリフェッチ手段に接続され、前記ＳＡＰ検出に応
    答して、前記プリフェッチ記憶手段を前記ＣＯＭに切り
    替え、前記ＮＡＰ検出に応答して、前記プリフェッチ記
    憶手段を前記ＢＯＭに切り替える切替え手段と、 を含む、光データ記憶システム。
  17. 【請求項１７】前記バッファ・メモリが、各々が前記Ｓ
    ＡＰ検出に応答して前記ＣＯＭにより、また前記ＮＡＰ
    検出に応答して前記ＢＯＭにより独立に動作される複数
    のメモリ・セグメントを含む、請求項１６記載の光デー
    タ記憶システム。
  18. 【請求項１８】前記検出手段が、 前記連続ＤＡＲに対する所定のしきい値を選択する選択
    手段と、 前記の各中断の無い連続ＤＡＲシーケンス内において受
    信される前記連続ＤＡＲの数をカウントするカウント手
    段と、 前記選択手段及び前記カウント手段に接続され、前記連
    続ＤＡＲ数が前記所定のしきい値を越える時、前記ＳＡ
    Ｐ検出を生成し、それ以外では前記ＮＡＰ検出を生成す
    る比較手段と、 を含む、請求項１７記載の光データ記憶システム。
  19. 【請求項１９】前記選択手段が、前記の各ＤＡＲにより
    要求される前記データ・ブロックの数に応答して、前記
    所定のしきい値を変更する手段を含む、請求項１８記載
    の光データ記憶システム。
  20. 【請求項２０】前記プリフェッチ手段が、中断以前に最
    小数の前記データ・ブロックのプリフェッチを実行する
    最小プリフェッチ手段を含む、請求項１９記載の光デー
    タ記憶システム。
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