JPS60176155A - アクセス制御方式 - Google Patents
アクセス制御方式Info
- Publication number
- JPS60176155A JPS60176155A JP59033022A JP3302284A JPS60176155A JP S60176155 A JPS60176155 A JP S60176155A JP 59033022 A JP59033022 A JP 59033022A JP 3302284 A JP3302284 A JP 3302284A JP S60176155 A JPS60176155 A JP S60176155A
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- JP
- Japan
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- line
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- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3816—Instruction alignment, e.g. cache line crossing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ処理装置におけるメモリのアクセス制
御方式に関し、特にバッファメモリを介してメモリアク
セスを行うシステムにおいて、アクセスデータがバッフ
ァメモリのデータ転送単位のアドレス境界を越える場合
に自動的に連続アクセスを行うアクセス制御方式に関す
る。
御方式に関し、特にバッファメモリを介してメモリアク
セスを行うシステムにおいて、アクセスデータがバッフ
ァメモリのデータ転送単位のアドレス境界を越える場合
に自動的に連続アクセスを行うアクセス制御方式に関す
る。
パイプライン型計算機では、待ちすなわちパイプライン
インターロックを生じることなくスムーズにパイプライ
ン処理できることが望ましい。しかし、実際には種々の
物理的制約や後続命令の種類などによって、しばしば待
ちが生じており、この待ちをできるだけ少なくすること
が処理を高速化するために必要とされる。
インターロックを生じることなくスムーズにパイプライ
ン処理できることが望ましい。しかし、実際には種々の
物理的制約や後続命令の種類などによって、しばしば待
ちが生じており、この待ちをできるだけ少なくすること
が処理を高速化するために必要とされる。
この待ちの原因の１つにラインクロスと呼ばれるものが
ある。これはバッファメモリを介してメモリアクセスす
る際に、アドレスとデータ長との関係からバッファメモ
リのデータ転送単位のアドレス境界をクロスして、アク
セスが２度にわたるものである。
ある。これはバッファメモリを介してメモリアクセスす
る際に、アドレスとデータ長との関係からバッファメモ
リのデータ転送単位のアドレス境界をクロスして、アク
セスが２度にわたるものである。
すなわちバッファメモリは、その構造上同時にアクセス
できるデータの大きさが定まっており、これをｎバイト
単位くことえばｎ＝６４）とすると、第１図に斜線を付
して例示されているように、アクセスすべきデータのア
ドレスとデータ長によっては、第１回のアクセス単位（
ラインと呼ばれる）でデータが完結せず、右端のアドレ
ス境界をクロスして第２回のアクセス単位にまたがる場
合が起こる。このようなラインクロスが検出された場合
には、第１回のアクセス後、次のラインを読み出すため
続けて第２回のアクセスが実行される。
できるデータの大きさが定まっており、これをｎバイト
単位くことえばｎ＝６４）とすると、第１図に斜線を付
して例示されているように、アクセスすべきデータのア
ドレスとデータ長によっては、第１回のアクセス単位（
ラインと呼ばれる）でデータが完結せず、右端のアドレ
ス境界をクロスして第２回のアクセス単位にまたがる場
合が起こる。このようなラインクロスが検出された場合
には、第１回のアクセス後、次のラインを読み出すため
続けて第２回のアクセスが実行される。
従来方式では、データアクセスがこのｎバイトの単位を
クロスするアクセスであるか否かの判断を、アドレス計
算を終了してからバッファメモリをアクセスするのと同
時的に行っていた。第２図はこのような従来方式による
アクセス制御回路構成を示したもので、■はペースレジ
スタＢＲ，２はインデクスレジスタＸＲ，３はディスプ
レイスメントレジスタＤＲ，４はアドレス計算を行う実
効アドレス発生器ＥＡＧ、５は実効アドレスレジスタＥ
ＡＲ１６はラインクロス検出回路、７はアドレスレジス
タＡＲ，８は加算器ＡＤＤＥＲ，９はバッファメモリＢ
Ｓ、１０はオペランドワードレジスタＯＷＲである。
クロスするアクセスであるか否かの判断を、アドレス計
算を終了してからバッファメモリをアクセスするのと同
時的に行っていた。第２図はこのような従来方式による
アクセス制御回路構成を示したもので、■はペースレジ
スタＢＲ，２はインデクスレジスタＸＲ，３はディスプ
レイスメントレジスタＤＲ，４はアドレス計算を行う実
効アドレス発生器ＥＡＧ、５は実効アドレスレジスタＥ
ＡＲ１６はラインクロス検出回路、７はアドレスレジス
タＡＲ，８は加算器ＡＤＤＥＲ，９はバッファメモリＢ
Ｓ、１０はオペランドワードレジスタＯＷＲである。
実効アドレス発生器ＥＡＧは、命令で指示されたオペラ
ンドアドレスの修飾要素Ｂ、Ｘ、Ｄを加算して実効アド
レスを作成し、実効アドレスレジスタＥＡＲに格納する
。ＥＡＲ中の実効アドレスは次にバッファメモリＢＳと
ラインクロス検出回路とアドレスレジスタＡＲへ供給さ
れ、ＢＳでデータアクセスが実行されると同時に、ライ
ンクロスの有無が検出される。加算器ＡＤＤＥＲは、Ａ
Ｒ中の実効アドレスに６４（バイト）を加算し、ライン
クロスが生じた場合の次のラインアクセスのためのアド
レスを準備する。
ンドアドレスの修飾要素Ｂ、Ｘ、Ｄを加算して実効アド
レスを作成し、実効アドレスレジスタＥＡＲに格納する
。ＥＡＲ中の実効アドレスは次にバッファメモリＢＳと
ラインクロス検出回路とアドレスレジスタＡＲへ供給さ
れ、ＢＳでデータアクセスが実行されると同時に、ライ
ンクロスの有無が検出される。加算器ＡＤＤＥＲは、Ａ
Ｒ中の実効アドレスに６４（バイト）を加算し、ライン
クロスが生じた場合の次のラインアクセスのためのアド
レスを準備する。
ラインクロス検出回路が、ＥＡＲ中の実効アドレスおよ
びデータ長しに基づいてラインクロスの発生を検出した
とき、加算器ＡＤＤＥＲの出力をＥＡＲへ転送し、２回
目のアクセスを実行させる。
びデータ長しに基づいてラインクロスの発生を検出した
とき、加算器ＡＤＤＥＲの出力をＥＡＲへ転送し、２回
目のアクセスを実行させる。
第３図は、第２図に示した従来例の構成を制御するパイ
プラインのタイミング図であり、（ａ）は命令制御ユニ
ットパイプラインのタイミング、（ｂ）はバッファアク
セスユニットパイプラインのタイミングを示す。
プラインのタイミング図であり、（ａ）は命令制御ユニ
ットパイプラインのタイミング、（ｂ）はバッファアク
セスユニットパイプラインのタイミングを示す。
なお、図中の各サイクルの記号の内容を以下に示す。
Ｄ： デコードサイクル
Ａ： オペランドアドレス計算サイクルＴ： 転送サイ
クル Ｂ： オペランドアクセスのためのバッフプサイクル Ｅ； 演算実行サイクル Ｗ： 書き込みサイクル ＰＸ プライオリティサイクル Ｒ： レジスタリードサイクル ■の命令を実行するために、■のバッファアクセスが実
行され、Ａサイクルでアドレス計算した後のＴサイクル
でラインクロスが検出される。このため、■のように１
サイクルおいて２回目のバッファアクセス（Ｐサイクル
）が実行され、結局必要な全データを得るために、図示
のように、■には２サイクル（Ｅ）の待ちが生じるとい
う問題があった。
クル Ｂ： オペランドアクセスのためのバッフプサイクル Ｅ； 演算実行サイクル Ｗ： 書き込みサイクル ＰＸ プライオリティサイクル Ｒ： レジスタリードサイクル ■の命令を実行するために、■のバッファアクセスが実
行され、Ａサイクルでアドレス計算した後のＴサイクル
でラインクロスが検出される。このため、■のように１
サイクルおいて２回目のバッファアクセス（Ｐサイクル
）が実行され、結局必要な全データを得るために、図示
のように、■には２サイクル（Ｅ）の待ちが生じるとい
う問題があった。
本発明の目的は、ラインクロスにより生じる待ちの長さ
を最小限にしてアクセスの高速化を図ることにあり、そ
のためラインクロスの検出タイミングを早めて、アドレ
ス計算と同時に行うことにより、続く次のサイクルで次
のラインへのアクセスを可能にするものである。
を最小限にしてアクセスの高速化を図ることにあり、そ
のためラインクロスの検出タイミングを早めて、アドレ
ス計算と同時に行うことにより、続く次のサイクルで次
のラインへのアクセスを可能にするものである。
本発明の構成は、それにより、メモリをそなえたデータ
処理装置において、メモリより１回のアクセスで同時に
読み出されるデータの単位がｎバイトであるとき、アド
レスとデータ長とで示されるアクセスデータが上記ｎハ
イドのアドレス境界を越えるか否かをアクセスアドレス
を計算する際に同時に検出し、アドレス境界を越えてい
る場合には次のサイクルで自動的に再度メモリアクセス
を出すことを特徴とするものである。
処理装置において、メモリより１回のアクセスで同時に
読み出されるデータの単位がｎバイトであるとき、アド
レスとデータ長とで示されるアクセスデータが上記ｎハ
イドのアドレス境界を越えるか否かをアクセスアドレス
を計算する際に同時に検出し、アドレス境界を越えてい
る場合には次のサイクルで自動的に再度メモリアクセス
を出すことを特徴とするものである。
以下に、本発明の詳細を実施例にしたがって説明する。
第４図は本発明の１実施例回路の構成図であり、１はペ
ースレジスタＢＲ，２はインデクスレジスタＸＲ，３は
ディスプレイスメントレジスタＤＲ。
ースレジスタＢＲ，２はインデクスレジスタＸＲ，３は
ディスプレイスメントレジスタＤＲ。
４はアドレス計算を行う実効アドレス発生器ＥＡＧ、６
はラインクロス検出回路、８は加算器ＡＤＤＥＲ，９は
バッファメモリＢＳ、１０はオペランドワードレジスタ
ＯＷＲ，１１は実効アドレスレジスタＥＡＲＩ、１２は
実効アドレスレジスタＥＡＲＩＩを示す。
はラインクロス検出回路、８は加算器ＡＤＤＥＲ，９は
バッファメモリＢＳ、１０はオペランドワードレジスタ
ＯＷＲ，１１は実効アドレスレジスタＥＡＲＩ、１２は
実効アドレスレジスタＥＡＲＩＩを示す。
本実施例において、実効アドレス発生器ＥＡＧは、ＢＲ
，ＸＲ，ＤＲの内容にしたがってアドレス計算を行い、
実効アドレスを作成して、第１および第２の実効アドレ
スＥＡＲｉ ＥＡＲＩＩに格納する。
，ＸＲ，ＤＲの内容にしたがってアドレス計算を行い、
実効アドレスを作成して、第１および第２の実効アドレ
スＥＡＲｉ ＥＡＲＩＩに格納する。
ラインクロス検出回路は、アドレス発生器Ｆ、ＡＧから
ＥＡＲへの実効アドレス出力タイミングよりも前に、ア
ドレス計算と並行してラインクロス検出を実行する。
ＥＡＲへの実効アドレス出力タイミングよりも前に、ア
ドレス計算と並行してラインクロス検出を実行する。
加算器ＡＤＤＥＲは、ＥＡＧからＥＡＲＩＩへ実効アド
レスが転送されると、直ちにＥＡＲＩ［の実効アドレス
に６４ （バイト）を加算し、次のラインをアクセスす
るためのアドレスを発生する。加算器ＡＤＤＥＲが発生
したアドレスは、ラインクロス検出回路６がラインクロ
スを検出しているときにＥＡＲＩに転送される。
レスが転送されると、直ちにＥＡＲＩ［の実効アドレス
に６４ （バイト）を加算し、次のラインをアクセスす
るためのアドレスを発生する。加算器ＡＤＤＥＲが発生
したアドレスは、ラインクロス検出回路６がラインクロ
スを検出しているときにＥＡＲＩに転送される。
ラインクロスが検出されている場合には、バッファメモ
リＢＳから最初のラインのデータが読み出された後、続
くサイクルで再びバッファアクセスが実行され、ＥＡＲ
Ｉに格納されている次のラインのアドレスがバッファメ
モリＢＳに供給される。
リＢＳから最初のラインのデータが読み出された後、続
くサイクルで再びバッファアクセスが実行され、ＥＡＲ
Ｉに格納されている次のラインのアドレスがバッファメ
モリＢＳに供給される。
第５図は、本発明方式におけるパイプライン制御のタイ
ミング図であり、第３図と同様に、（ａ）は命令制御ユ
ニットパイプラインのタイミング、（ｂ）はバッファア
クセスユニットパイプラインのタイミングを示している
。
ミング図であり、第３図と同様に、（ａ）は命令制御ユ
ニットパイプラインのタイミング、（ｂ）はバッファア
クセスユニットパイプラインのタイミングを示している
。
図示のように、■の命令実行のＡサイクルにおいて、オ
ペランドアドレスの計算と同時にラインクロス検出を行
う。そして次のＴサイクルで■のように次のラインを読
み出すためのアドレス計算Ａサイクルを実行する。した
がって■に示す最初のラインのバッファアクセスを開始
した後、次のサイクルで、■のように第２回目のライン
のバッファアクセスを開始することができ、■の命令は
１サイクルの最小の待ちで実行されることができる。
ペランドアドレスの計算と同時にラインクロス検出を行
う。そして次のＴサイクルで■のように次のラインを読
み出すためのアドレス計算Ａサイクルを実行する。した
がって■に示す最初のラインのバッファアクセスを開始
した後、次のサイクルで、■のように第２回目のライン
のバッファアクセスを開始することができ、■の命令は
１サイクルの最小の待ちで実行されることができる。
以上のように、本発明によれば、ラインクロス発生時の
バッファアクセスを最短時間で行うことができ、パイプ
ライン計算機の処理速度を向上させることができる。
バッファアクセスを最短時間で行うことができ、パイプ
ライン計算機の処理速度を向上させることができる。
第１図はラインクロスの説明図、第２図は従来方式のア
クセス制御回路の構成図、第３図は第２図の回路のパイ
プライン制御のタイミング図、第４図は本発明の１実施
例のアクセス制御回路の構成図、第５図は、第４図の回
路のパイプライン制御のタイミング図である。 図中、■はペースレジスタＢＲ，２はインデクスレジス
タＸＲ，３はディスプレイスメントレジスタＤＲ１４は
実効アドレス発生器ＥＡＧ、６はラインクロス検出回路
、８は加算器ＡＤＤＥＲ１９はバッファメモリＢＳ、１
１および１２はそれぞれ実効アドレスレジスタＥＡＲｉ
ＥＡＲＩＩを示す。 特許出願人 富士通株式会社
クセス制御回路の構成図、第３図は第２図の回路のパイ
プライン制御のタイミング図、第４図は本発明の１実施
例のアクセス制御回路の構成図、第５図は、第４図の回
路のパイプライン制御のタイミング図である。 図中、■はペースレジスタＢＲ，２はインデクスレジス
タＸＲ，３はディスプレイスメントレジスタＤＲ１４は
実効アドレス発生器ＥＡＧ、６はラインクロス検出回路
、８は加算器ＡＤＤＥＲ１９はバッファメモリＢＳ、１
１および１２はそれぞれ実効アドレスレジスタＥＡＲｉ
ＥＡＲＩＩを示す。 特許出願人 富士通株式会社
Claims (1)
- メモリをそなえたデータ処理装置において、メモリより
１回のアクセスで同時に読み出されるデータの単位がｎ
バイ斗であるとき、アドレスとデータ長とで示されるア
クセスデータが上記ｎバイトのアドレス境界を越えるか
否かをアクセスアドレスを計算する際に同時に検出し、
アドレス境界を越えている場合には次のサイクルで自動
的に再度メモリアクセスを出すことを特徴とするアクセ
ス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033022A JPS60176155A (ja) | 1984-02-23 | 1984-02-23 | アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033022A JPS60176155A (ja) | 1984-02-23 | 1984-02-23 | アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60176155A true JPS60176155A (ja) | 1985-09-10 |
| JPH048825B2 JPH048825B2 (ja) | 1992-02-18 |
Family
ID=12375166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033022A Granted JPS60176155A (ja) | 1984-02-23 | 1984-02-23 | アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60176155A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5488737A (en) * | 1977-12-26 | 1979-07-14 | Hitachi Ltd | Data processing unit |
| JPS5692640A (en) * | 1979-12-26 | 1981-07-27 | Hitachi Ltd | Data processor |
| JPS59193592A (ja) * | 1983-12-09 | 1984-11-02 | Hitachi Ltd | デ−タ処理装置 |
-
1984
- 1984-02-23 JP JP59033022A patent/JPS60176155A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5488737A (en) * | 1977-12-26 | 1979-07-14 | Hitachi Ltd | Data processing unit |
| JPS5692640A (en) * | 1979-12-26 | 1981-07-27 | Hitachi Ltd | Data processor |
| JPS59193592A (ja) * | 1983-12-09 | 1984-11-02 | Hitachi Ltd | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH048825B2 (ja) | 1992-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |