DE69422113T2 - DRAM-Steuerschaltung - Google Patents

DRAM-Steuerschaltung

Info

Publication number
DE69422113T2
DE69422113T2 DE69422113T DE69422113T DE69422113T2 DE 69422113 T2 DE69422113 T2 DE 69422113T2 DE 69422113 T DE69422113 T DE 69422113T DE 69422113 T DE69422113 T DE 69422113T DE 69422113 T2 DE69422113 T2 DE 69422113T2
Authority
DE
Germany
Prior art keywords
signal
column address
dram
write
address enable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69422113T
Other languages
English (en)
Other versions
DE69422113D1 (de
Inventor
Osamu Ishikawa
Toshikazu Ito
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Application granted granted Critical
Publication of DE69422113D1 publication Critical patent/DE69422113D1/de
Publication of DE69422113T2 publication Critical patent/DE69422113T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

    Hintergrund der Erfindung 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf einen DRAM (dynamischer Schreib-Lese-Speicher) zum Ausführen eines Lese-Modifizier-Schreib-Prozesses.
    • 2. Beschreibung der verwandten Technik
  • Üblicherweise enthält eine DRAM-Steuerschaltung zum Ausführen eines Lese-Modifizier-Schreib-Prozesses einen DRAM-Controller und einen DRAM. Der DRAM-Controller empfängt eine Adresse, die Schreibdaten und einen Datenneuschreibbefehl von einem Host-Controller. Der DRAM-Controller gibt für den DRAM eine Zeilenadresse und eine Spaltenadresse an. Außerdem veranlaßt der DRAM-Controller die Signalpegel eines Zeilenadressen-Freigabesignals, eines Spaltenadressen-Freigabesignals und eines Lesesignals zu einem Übergang nach "L". Nachdem der DRAM-Controller die Inhalte der Adresse durch einen Datenbus liest, veranlaßt der DRAM-Controller die Signalpegel des Lesesignals zu einem Übergang auf "H"-Pegel und anschließend des Schreibsignals auf "L"-Pegel und überträgt dann die Schreibdaten zu dem DRAM.
  • Wenn andererseits die Signalpegel eines Zeilenadressen- Freigabeanschlusses, eines Spaltenadressen-Freigabeanschlusses und eines Ausgangsfreigabe-Anschlusses des DRAMs "L" sind, gibt der DRAM-Controller die Inhalte der bezeichneten Adresse von dem Eingangs-/Ausgangsanschluß an den Datenbus aus. Wenn der Signalpegel des Schreib- /Leseanschlusses "L" ist, gibt der DRAM-Controller die Schreibdaten durch den Datenbus durch den Eingangs-/Aus gangsanschluß in den DRAM ein und schreibt die Inhalte der bezeichneten Adressen mit den Schreibdaten neu.
  • Ein handelsüblicher DRAM ist jedoch so konstruiert, daß der Ausgangsfreigabe-Anschluß geerdet ist. (Siehe: "HB56G51232 Series, Hitachi IC Memory Data Book 3", Semiconductor Division, Hitachi Co., Ltd., 14. Auflage, S. 922-924, 1992)
  • Obwohl eine Zeilenadresse und eine Spaltenadresse angegeben sind, ist folglich nach einem Lesezyklus in der DRAM- Steuerschaltung der Signalpegel des Ausgangsfreigabe-Anschlusses des DRAMs "L". Daher kann der Datenbus nicht für die Datenschreiboperation geschaltet werden. Nach dem Lesezyklus veranlaßt der DRAM-Controller die Signalpegel des Zeilenadressen-Freigabesignals und des Spaltenadressen-Freigabesignals zu einem Übergang nach "L"; er gibt die Zeilenadresse und die Spaltenadresse für den DRAM an, veranlaßt den Signalpegel des Schreibsignals zu einem Übergang nach "L" und schreibt die Inhalte der Adressen des DRAMs mit den Schreibdaten neu. Folglich wird die Anzahl der Zyklen des Lese-Modifizier-Schreib-Prozesses groß.
  • EP-A-0 503 375 offenbart eine Speichervorrichtung, die einen Lese-Modifizier-Schreib-Prozeß in einem einzigen Zugriffszyklus ausführt. Dieser Speicher verwendet jedoch für diesen Zweck den Ausgangsfreigabe-Eingang.
    • Zusammenfassung der Erfindung
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine DRAM-Steuerschaltung zur Verkleinerung der Anzahl der Buszyklen für die Datenneuschreiboperation zu schaffen, um die Anzahl der Zyklen des Lese-Modifizier-Schreib-Prozesses zu vermindern.
  • Die obige Aufgabe ist durch eine Speichervorrichtung mit den Merkmalen gelöst, die im Anspruch 1 angegeben sind.
  • Folglich kann gemäß der vorliegenden Erfindung nach einem Lesezyklus der Datenbus für die Datenschreiboperation geschaltet werden, ohne die Zeilenadressen und die Spaltenadressen neu zuweisen zu müssen, selbst wenn der Signalpegel des Ausgangsfreigabe-Anschlusses des DRAMs "L" ist. Folglich kann die Anzahl der Buszyklen für die Datenneuschreiboperation verkleinert werden, wobei dadurch die Anzahl der Zyklen des Lese-Modifizier-Schreib-Prozesses vermindert werden kann.
  • Diese Aufgabe sowie Merkmale und Vorteile der vorliegenden Erfindung werden deutlicher im Licht der folgenden ausführlichen Beschreibung einer bevorzugten Ausführungsform, die in der beigefügten Zeichnung erläutert ist.
    • Kurzbeschreibung der Zeichnung
  • Fig. 1 ist ein Blockschaltplan, der eine DRAM-Steuerschaltung gemäß einer Ausführung der vorliegenden Erfindung zeigt; und
  • Fig. 2 ist ein Ablaufplan der DRAM-Steuerschaltung gemäß der Ausführung der vorliegenden Erfindung.
    • Beschreibung der bevorzugten Ausführungen
  • Unter Bezugnahme auf die beigefügte Zeichnung wird eine Ausführung der vorliegenden Erfindung beschrieben. Entsprechende Teile in der Zeichnung sind durch dieselben Bezugszeichen bezeichnet.
  • Fig. 1 ist ein Blockschaltplan, der eine DRAM-Steuerschaltung gemäß der Ausführung der vorliegenden Erfindung zeigt. Die DRAM-Steuerschaltung 10 enthält einen DRAM- Controller 12, einen DRAM 13 und eine Spaltenadressen- Freigabesignal-Steuerschaltung. Der DRAM-Controller 12 ist mit einem Host-Controller 11 verbunden. Der Host-Controller 11, der DRAM-Controller 12 und die Spaltenadressen-Freigabesignal-Steuerschaltung sind mit einer Taktsignalleitung a verbunden. Ein Taktsignal CLK, d. h. ein Operationstaktsignal, wird durch die Taktsignalleitung a an den Host-Controller 11, den DRAM-Controller 12 und die Spaltenadressen-Freigabesignal-Steuerschaltung 16 geliefert. Der DRAM-Controller 12 und der Host-Controller 11 sind mit einem Adressenbus b, einen Schreibdatenbus c, einem Lesedatenbus d und den Signalleitungen e und f verbunden. Der Adressenbus b überträgt eine Adresse ADR1 von dem Host-Controller 11 an den DRAM-Controller 12. Der Schreibdatenbus c überträgt die Schreibdaten WTD-P von dem Host-Controller 11 an den DRAM-Controller 12. Der Lesedatenbus d überträgt die Lesedaten RDD-P von dem DRAM- Controller 12 an den Host-Controller 11.
  • Die Signalleitung e überträgt ein Bereitsignal RDY-N, das einen Abtasttakt der Lesedaten RDD-P repräsentiert, von dem DRAM-Controller 12 an den Host-Controller 11. Die Signalleitung f überträgt ein Startsignal STT-N, das den Start des Buszyklus repräsentiert, von dem Host-Controller 11 an den DRAM-Controller 12.
  • Andererseits sind der DRAM-Controller 12 und der DRAM 13 mit einem Adressenbus g, einem Datenbus h und den Signalleitungen i, n, p, q, r und s verbunden. Der Adressenbus g ist zwischen einen Anschluß DADR des DRAM-Controllers 12 und einen Anschluß A des DRAMs 13 geschaltet. Der Adressenbus g überträgt eine Zeilenadresse DADR und eine Spaltenadresse DADR von dem DRAM-Controller 12 an den DRAM 13. Der Datenbus h ist zwischen einen Anschluß DD des DRAM-Controllers 12 und einen Eingangs-/Ausgangsanschluß I/O des DRAMs 13 geschaltet. Der Datenbus h überträgt die Daten DD-P zwischen dem DRAM-Controller 12 und dem DRAM 13.
  • Die Signalleitung i ist zwischen einen Anschluß DRAS des DRAM-Controllers 12 und einen Zeilenadressen-Freigabeanschluß RAS des DRAMs 13 geschaltet. Die Signalleitung i überträgt ein Zeilenadressen-Freigabesignal DRAS-N von dem DRAM-Controller 12 an den DRAM 13. Die Signalleitung n ist zwischen einen Anschluß DCAS des DRAM-Controllers 12 und die Spaltenadressen-Freigabesignal-Steuerschaltung 16 geschaltet. Die Signalleitung n überträgt ein Spaltenadressen-Freigabesignal DCAS-N von dem DRAM-Controller 12 an die Spaltenadressen-Freigabesignal-Steuerschaltung 16. Die Signalleitung p ist zwischen einen Anschluß RD des DRAM-Controllers 12 und die Spaltenadressen-Freigabesignal-Steuerschaltung 16 geschaltet. Die Signalleitung p überträgt ein Lesesignal RD-N von dem DRAM-Controller 12 an die Spaltenadressen-Freigabesignal-Steuerschaltung 16.
  • Die Signalleitung q ist zwischen einen Anschluß WR des DRAN-Controllers 12 und die Spaltenadressen-Freigabesignal-Steuerschaltung 16 geschaltet. Die Signalleitung q überträgt ein Schreibsignal WR-N von dem DRAM-Controller 12 zu der Spaltenadressen-Freigabesignal-Steuerschaltung 16. Die Signalleitung r ist zwischen die Spaltenadressen- Freigabesignal-Steuerschaltung 16 und einen Spaltenadressen-Freigabeanschluß CAS des DRAMs 13 geschaltet. Die Signalleitung r überträgt ein Pseudo-Spaltenadressen-Freigabesignal DCASq-N von der Spaltenadressen-Freigabesignal-Steuerschaltung 16 an den DRAM 13. Die Signalleitung s ist zwischen die Spaltenadressen-Freigabesignal-Steuerschaltung 16 und einen Schreib-/Leseanschluß WE des DRAMs 13 geschaltet. Die Signalleitung s überträgt ein Pseudo- Schreibsignal WRq-N von der Spaltenadressen-Freigabesignal-Steuerschaltung 16 an den DRAM 13.
  • Der Signalpegel des Ausgangsfreigabe-Anschlusses OE des DRAM 13 ist immer "L".
  • Die Spaltenadressen-Freigabesignal-Steuerschaltung 16 enthält die UND-Gatter 21 und 22, ein ODER-Gatter 23, einen Inverter 24, ein NAND-Gatter 25 und ein D-Flipflop 26. In das UND-Gatter 21 werden das Lesesignal RD-N und das Schreibsignal WR-N eingegeben. In das ODER-Gatter 23 werden ein Ausgangssignal des UND-Gatters 21 und das Spaltenadressen-Freigabesignal DCAS-N eingegeben, während es das Pseudo-Spaltenadressen-Freigabesignal DCASq-N ausgibt. In den Inverter 24 wird das Pseudo-Spaltenadressen- Freigabesignal DCASq-N eingegeben. In das NAND-Gatter 25 werden die Ausgangssignale des ODER-Gatters 23 und des Inverters 24 eingegeben. Ein Ausgangssignal des NAND-Gatters 25 wird in das D-Flipflop 26 eingegeben. In das UND- Gatter 22 werden ein Ausgangssignal des D-Flipflops 26 und das Schreibsignal WR-N eingegeben, ferner gibt es das Pseudo-Schreibsignal WRq-N aus.
  • Auf diese Weise werden das Lesesignal RD-N und das Schreibsignal WR-N, die von dem DRAM-Controller 12 ausgegeben werden, in das UND-Gatter 21 eingegeben. Das UND- Gatter 21 gibt eine UND-Verknüpfung S1 aus. Die UND-Verknüpfung S1 wird zusammen mit dem Spaltenadressen-Freigabesignal DCAS-N in das ODER-Gatter 23 eingegeben. Das ODER-Gatter 23 gibt eine ODER-Verknüpfung, d. h. das Pseudo-Adressen-Freigabesignal DCASq-N, aus. Das Pseudo- Spaltenadressen-Freigabesignal DCASq-N wird in den Spaltenadressen-Freigabeanschluß CAS des DRAMs 13 eingegeben.
  • Das Spaltenadressen-Freigabesignal DCAS-N wird in den Inverter 24 eingegeben, während ein invertiertes Signal in das NAND-Gatter 25 eingegeben wird. In das NAND-Gatter 25 werden ein Ausgangssignal des Inverters 24 und das Pseudo-Spaltenadressen-Freigabesignal DCASq-N eingegeben, während es eine invertierte UND-Verknüpfung S2 an das D- Flipflop 26 ausgibt. Das D-Flipflop 26 gibt synchron mit einem Takt des Taktsignals CLK die invertierte UND-Verknüpfung S2 an das UND-Gatter 22 aus. In das UND-Gatter 22 werden die invertierte UND-Verknüpfung S2 und das Schreibsignal WR-N eingegeben, während es die UND-Verknüpfung, d. h. das Pseudo-Schreibsignal WRq-N, an den Schreib-/Leseanschluß WE des DRAMs 13 ausgibt.
  • Als nächstes wird mit Bezug auf Fig. 2 der Betrieb des Lese-Modifizier-Schreib-Prozesses beschrieben. Fig. 2 ist ein Ablaufplan der DRAM-Steuerschaltung gemäß der Ausführung der vorliegenden Erfindung.
  • Der Host-Controller 11 überträgt synchron mit einem Takt t1 im Hochpegelzustand des Taktsignals CLK die Adresse ADR1 und die Schreibdaten WTD-P an den DRAM-Controller 12. Der Host-Controller 11 veranlaßt den Signalpegel des Startsignals STT-N während einer Periode des Taktsignals CLK zu einem Übergang nach "Ly", um dem DRAM-Controller 12 zu befehlen, die Daten DD-P neu zu schreiben und auf den DRAM 13 zuzugreifen.
  • Wenn der DRAM-Controller 12 den "L"-Pegel des Startsignals STT-N erfaßt, wählt er eine vorbestimmte Adressenleitung des Adressenbusses b zum Übertragen der Zeilenadresse DADR aus. Der DRAM-Controller 12 gibt synchron mit einem Takt t2 im Hochpegelzustand des Taktsignals CLK die Zeilenadresse DADR an den Adressenbus g aus.
  • Der DRAM-Controller 12 veranlaßt synchron mit einem Takt t3 im Hochpegelzustand des Taktsignals CLK den Signalpegel des Zeilenadressen-Freigabesignals DRAS-N zu einem Übergang nach "L". Die untere Adresse DADR, die an den Adressenbus g ausgegeben wird, wird von dem DRAM 13 aufgefangen. Der DRAM-Controller 12 veranlaßt den Signalpegel des Lesesignals RD-N zu einem Übergang nach "L" und den Signalpegel des logischen Produkts S1 des -UND-Gatters 21 zu einem Übergang nach "L".
  • Der DRAM-Controller 12 wählt eine vorbestimmte Adressenleitung des Adressenbusses b zum Übertragen der Spaltenadresse DADR aus und gibt synchron mit einem Takt t4 im Hochpegelzustand des Taktsignals CLK die Spaltenadresse DADR an den Adressenbus g aus. Der DRAM-Controller 12 veranlaßt synchron mit einem Takt t5 im Hochpegelzustand des Taktsignals CLK den Signalpegel des Spaltenadressen- Freigabesignals zu einem Übergang nach "L". Die Spaltenadresse DADR, die an den Adressenbus g ausgegeben wird, wird von dem DRAM 13 aufgefangen. Außerdem veranlaßt der DRAM-Controller 12 den Signalpegel des Pseudo-Spaltenadressen-Freigabesignals DCASq-N zu einem Übergang nach "L".
  • Wenn die Signalpegel des Zeilenadressen-Freigabesignals DRAS-N und des Spaltenadressen-Freigabesignals DCAS-N zusammen mit dem Signalpegel des Ausgangsfreigabe-Anschlusses OE nach "L" übergehen, gibt bei einem vorbestimmten Takt der DRAM 13 die aufgefangene Zeilenadresse DADR und die Daten DD-P der Adresse ADR1, die durch die Spaltenadresse DADR ausgewählt wird, an den Datenbus h aus.
  • Andererseits gibt der DRAM-Controller 12 die durch den Datenbus h an den Lesedatenbus d übertragenen Daten DD-P aus und veranlaßt synchron mit einem Takt t6 im Hochpegelzustand des Taktsignals CLK den Signalpegel des Bereitsignals RDY-N zu einem Übergangs nach "L" für eine Periode des Taktsignals CLK und befiehlt dem Host-Controller 11 für einen Abtasttakt, die Daten DD-P zu lesen.
  • Der Host-Controller 11 erfaßt den "L"-Pegel des Bereitsignals RDY-N und empfängt die Daten DD-P, d. h. die Lesedaten RDD-P, die an den Datenbus d ausgegeben werden.
  • Der DRAM-Controller 12 veranlaßt synchron mit- einem Takt t7 im Hochpegelzustand des Taktsignals CLK den Signalpegel des Lesesignals RD-N zu einem Übergang nach "H". Folglich geht das Pseudo-Spaltenadressen-Freigabesignal DCASq-N der Spaltenadressen-Freigabesignal-Steuerschaltung 16 nach "H" über. Weil der Signalpegel des Lesesignals RD-N "H" ist, geht der Signalpegel der UND-Verknüpfung S1 nach "H" über. Der Signalpegel der invertierten UND-Verknüpfung S2 geht nach "L" über.
  • Wenn alle Signalpegel des Zeilenadressen-Freigabeanschlusses RAS, des Spaltenadressen-Freigabeanschlusses CAS und des Ausgangsfreigabe-Anschlusses OE nach "L" übergehen, gibt der DRAM 13 die Daten von dem Eingangs- /Ausgangsanschluß I/O aus.
  • Wenn der Signalpegel des Pseudo-Spaltenadressen-Freigabesignals DCASq-N nach "H" übergeht, geht gemäß der vorliegenden Erfindung der Signalpegel des Spaltenadressen- Freigabeanschlusses CAS des DRAMs 13 nach "H" über. Dementsprechend nimmt der Eingangs-/Ausgangsanschluß I/O den Zustand mit hoher Impedanz an. Folglich verhindert der DRAM 13, daß bei einem vorbestimmten Takt Daten an den Datenbus h ausgegeben werden.
  • Wenn der Signalpegel des Spaltenadressen-Freigabeanschlusses CAS nach "H" übergeht, nimmt dementsprechend der Eingangs-/Ausgangsanschluß I/O den Zustand mit hoher Impedanz an, selbst wenn der Signalpegel des Ausgangsfreigabe-Anschlusses OE des DRAMs 13 "L" ist.
  • Folglich können die Daten DD-P der Adresse ADR1, die durch die Zeilenadresse DADR und die Spaltenadresse DADR ausgewählt wird, als die Lesedaten DD-P gelesen werden. Nachdem die Daten DD-P vollständig gelesen sind, können die Schreibdaten WTD-P geschrieben werden, weil der Eingangs-/Ausgangsanschluß I/O den Zustand mit hoher Impedanz annimmt.
  • Wenn der Signalpegel des Pseudo-Schreibsignals WRq-N synchron mit einem Takt t8 im Hochpegelzustand des Taktsignals CLK nach "L" übergeht, gibt der DRAM-Controller 12 die Daten DD-P, d. h. die Schreibdaten WTD-P, von dem Schreibdatenbus an den Datenbus h aus. Der DRAM-Controller 12 veranlaßt synchron mit einem Takt t9 im Hochpegelzustand des Taktsignals CLK den Signalpegel des Schreibsignals WR-N zu einem Übergang nach "L". Folglich geht der Signalpegel des Pseudo-Spaltenadressen-Freigabesignals DCASq-N, der bei dem Takt t7 im Hochpegelzustand des Taktsignals CLK "H" ist, nach "L" über. Weil der Signalpegel des Schreibsignals WR-N "L" ist, geht der Signalpegel der UND-Verknüpfung S1 nach "L" über. Daher geht der Signalpegel der invertierten UND-Verknüpfung S2 nach "H" über.
  • Folglich führt der DRAM 13 für die Spaltenadresse DADR, d. h. die Adresse ADR1, die bei dem Takt t9 im Hochpegelzustand des Taktsignals CLK an den Adressenbus g ausgegeben wird, eine Zwischenspeicherung aus. Die Spaltenadresse DADR ist dieselbe wie die Spaltenadresse DADR, die bei dem Takt t5 im Hochpegelzustand des Taktsignals CLK eingefangen wird.
  • Weil der Signalpegel des Schreib-Lese-Anschlusses WE des DRAMs 13 "L" ist, was durch das Pseudo-Schreibsignal WRq-N bei dem Takt t8 im Hochpegelzustand des Taktsignals CLK verursacht wird, werden die neuen Daten DD-P durch den Datenbus h zu der Adresse DADR geschrieben, die so wohl durch die bei dem Takt t3 im Hochpegelzustand des Taktsignals CLK aufgefangene Zeilenadresse DADR als auch durch die bei seinem Takt t9 aufgefangene Spaltenadresse ADR1 ausgewählt wird.
  • Der DRAM-Controller 12 veranlaßt synchron mit einem Takt t11 im Hochpegelzustand des Taktsignals CLK die Signalpegel des Zeilenadressen-Freigabesignals DRAS-N, des Spaltenadressen-Freigabesignals DCAS-N und des Schreibsignals WR-N zu einen Übergang nach "H" und schließt den Lese-Modifizier-Schreib-Prozeß ab.
  • Wenn die Daten DD-P geschrieben werden, ist es folglich nicht notwendig, die Zeilenadresse DADR abermals zu setzen, wodurch die Anzahl der Buszyklen verkleinert und die Neuschreibzeit der Daten DD-P vermindert wird.
  • Gemäß der obenbeschriebenen Ausführung wird jedes Steuersignal synchron mit einem Takt im Hochpegelzustand des Taktsignals CLK ausgegeben. Solange jedoch die Taktbedingungen, die der DRAM 13 erfordert, erfüllt sind, kann eine andere Taktgabeeinrichtung, wie z. B. ein Relais, verwendet werden.
  • Weil außerdem die vorliegende Erfindung auf einen DRAM angewandt werden kann, dessen Signalpegel eines Ausgangsfreigabe-Anschlusses nicht "L" ist, kann die vorliegende Erfindung auf ein DRAM-Modul angewandt werden, das DRAMs besitzt, wovon einer einen Ausgangsfreigabe-Anschluß OE besitzt, der geerdet ist, und ein anderer einen Ausgangsfreigabe-Anschluß OE besitzt, der nicht geerdet ist.

Claims (4)

1. Speichervorrichtung, mit einem DRAM (13) und einer DRAM-Steuerschaltung, die einen DRAM-Controller (12) besitzt, der so beschaffen ist, daß er eine Adresse, Schreibdaten und einen Datenneuschreibbefehl von einem Host-Controller (11) empfängt, eine Zeilenadresse und eine Spaltenadresse für den DRAM (13) angibt und die Signalpegel eines Zeilenadressen-Freigabesignals (DRAS- N) , eines Spaltenadressen-Freigabesignals (DCAS-N) sowie eines Lesesignals (RD-N) zu einem Übergang nach "L" veranlaßt, um die Inhalte der Adressen über einen Datenbus (h), der mit einem Eingangs-/Ausgangsanschluß des DRAM (13) verbunden ist, zu lesen, danach den Signalpegel des Lesesignals (RD-N) zu einem Übergang nach "H" veranlaßt und dann den Signalpegel des Schreibsignals (WR-N), das an einen Schreib-/Leseanschluß (WE) des DRAM (13) ausgegeben wird, zu einem Übergang nach "L" veranlaßt und die Inhalte der empfangenen Adresse mit den Schreibdaten neu schreibt, wobei die Speichervorrichtung ferner enthält:
eine Spaltenadressen-Freigabesignal-Steuerschaltung (16) zum Erzeugen eines Pseudo-Spaltenadressen- Freigabesignals (DCASq-N) und eines Pseudo-Schreibsignals (WRq-N) in Abhängigkeit vom Zustand des Spaltenadressen- Freigabesignals (DCAS-N), des Lesesignals (RD-N) und des Schreibsignals (WR-N) und zum Eingeben des Pseudo-Spaltenadressen-Freigabesignals (DCASq-N) und des Pseudo- Schreibsignals (WRq-N) in einen Spaltenadressen-Freigabeanschluß (CAS) des DRAM (13) bzw. in den Lese- /Schreibanschluß (WE) des DRAM (13); und
eine Einrichtung (21, 23), die den Signalpegel des Pseudo-Spaltenadressen-Freigabesignals (DCASq-N) zu einem Übergang nach "L" veranlaßt, um die Inhalte der empfangenen Adresse zu lesen, wenn die Signalpegel des Spaltenadressen-Freigabesignals (DCAS-N) und des Lesesignals (RD-N) nach "L" übergehen, den Signalpegel des Pseudo-Spaltenadressen-Freigabesignals (DCASq-N) zu einem Übergang nach "H" veranlaßt, damit der Eingangs- /Ausgangsanschluß des DRAM (13) einen Zustand mit hoher Impedanz annimmt, wenn der Signalpegel des Lesesignals (RD-N) "H" wird, den Signalpegel des Pseudo-Schreibsignals (WRq-N) zu einem Übergang nach "L" veranlaßt, um danach die vom Host-Controller empfangenen Schreibdaten an den Datenbus (h) auszugeben, wenn der Eingangs- /Ausgangsanschluß des DRAM (13) in einem Zustand mit hoher Impedanz ist, und die Inhalte der empfangenen Adresse mit den vom Host-Controller (11) empfangenen Schreibdaten neu schreibt, wenn der Signalpegel des Pseudo-Spaltenadressen-Freigabesignals (DCASq-N) "L" ist.
2. Speichervorrichtung nach Anspruch 1,
wobei die Spaltenadressen-Freigabesignal-Steuerschaltung (16) enthält:
eine Pseudo-Spaltenadressen-Freigabesignal-Erzeugungseinrichtung (21, 23) zum Erzeugen des Pseudo-Spaltenadressen-Freigabesignals (DCASq-N) abhängig vom Zustand des Spaltenadressen-Freigabesignals (DCAS-N), des Lesesignals (RD-N) und des Schreibsignals (WR-N); und
eine Pseudo-Schreibsignal-Erzeugungseinrichtung (21-26) zum Erzeugen eines Pseudo-Schreibsignals (WRq-N) in Abhängigkeit vom Zustand des Pseudo-Spaltenadressen- Freigabesignals (DCASq-N), des Spaltenadressen-Freigabesignals (DCAS-N) und des Schreibsignals (WR-N).
3. Speichervorrichtung nach Anspruch 2,
wobei die Pseudo-Spaltenadressen-Freigabesignal- Erzeugungseinrichtung (21, 23) enthält:
ein UND-Gatter (21), in das das Lesesignal (RD-N) und das Schreibsignal (WR-N) eingegeben werden; und
ein ODER-Gatter (23), in das ein Ausgangssignal (S2) des UND-Gatters (21) und das Spaltenadressen-Freigabesignal (DCAS-N) eingegeben werden und das ein Pseudo- Spaltenadressen-Freigabesignal DCASq-N) ausgibt.
4. Speichervorrichtung nach Anspruch 3, wobei die Pseudo-Schreibsignal-Erzeugungseinrichtung (21-26) enthält:
einen Inverter (24), in den das Spaltenadressen- Freigabesignal (DCAS-N) eingegeben wird;
ein NAND-Gatter (25), in das die Ausgangssignale des Inverters (24) und des ODER-Gatters (23) eingegeben werden;
ein D-Flipflop (26), in das ein Ausgangssignal des NAND-Gatters (25) eingegeben wird; und
ein UND-Gatter (22), in das die Ausgangssignale des D-Flipflops (26) und das Schreibsignal (WR-N) eingegeben werden und das ein Pseudo-Schreibsignal (WRq-N) ausgibt.
DE69422113T 1993-09-17 1994-09-13 DRAM-Steuerschaltung Expired - Fee Related DE69422113T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23164193 1993-09-17

Publications (2)

Publication Number Publication Date
DE69422113D1 DE69422113D1 (de) 2000-01-20
DE69422113T2 true DE69422113T2 (de) 2000-06-15

Family

ID=16926686

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69422113T Expired - Fee Related DE69422113T2 (de) 1993-09-17 1994-09-13 DRAM-Steuerschaltung

Country Status (4)

Country Link
US (1) US5574884A (de)
EP (1) EP0644550B1 (de)
KR (1) KR100229260B1 (de)
DE (1) DE69422113T2 (de)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5951073B2 (ja) * 1980-03-27 1984-12-12 富士通株式会社 半導体記憶装置
US5270970A (en) * 1991-03-15 1993-12-14 Motorola, Inc. Memory device having a buffer for gating data transmissions
ATE185631T1 (de) * 1991-08-16 1999-10-15 Cypress Semiconductor Corp Dynamisches hochleistungsspeichersystem
DE69228980T2 (de) * 1991-12-06 1999-12-02 National Semiconductor Corp., Santa Clara Integriertes Datenverarbeitungssystem mit CPU-Kern und unabhängigem parallelen, digitalen Signalprozessormodul
JP3283362B2 (ja) * 1993-10-15 2002-05-20 松下電器産業株式会社 半導体装置
US5488691A (en) * 1993-11-17 1996-01-30 International Business Machines Corporation Memory card, computer system and method of operation for differentiating the use of read-modify-write cycles in operating and initializaiton modes

Also Published As

Publication number Publication date
KR950009719A (ko) 1995-04-24
EP0644550A2 (de) 1995-03-22
KR100229260B1 (ko) 1999-11-01
EP0644550A3 (de) 1995-11-15
US5574884A (en) 1996-11-12
EP0644550B1 (de) 1999-12-15
DE69422113D1 (de) 2000-01-20

Similar Documents

Publication Publication Date Title
DE60034788T2 (de) Verfahren und schaltung zur zeitlichen anpassung der steuersignale in einem speicherbaustein
DE19807298C2 (de) Synchrone Halbleiterspeichereinrichtung
DE69619505T2 (de) Optimierschaltung und steuerung für eine synchrone speicheranordnung vorzugsweise mit programmierbarer latenzzeit
DE69838852T2 (de) Verfahren und vorrichtung zur kopplung von signalen zwischen zwei schaltungen, in verschiedenen taktbereichen arbeitend
DE19652310C2 (de) Halbleiterspeichervorrichtung, die ein asynchrones Signal verwendet
DE68919458T2 (de) Halbleiterspeichereinheit mit einem "flash write"-Betrieb.
DE69217761T2 (de) Lese- und Schreibschaltung für einen Speicher
DE68923944T2 (de) RAM mit doppelten Ein/Ausgängen.
DE19507562A1 (de) Synchrone Halbleiterspeichervorrichtung mit einer Schreiblatenzsteuerfunktion
DE19549532B4 (de) Synchrone Halbleiterspeichervorrichtung mit Selbstvorladefunktion
DE19960005A1 (de) Speichermodulsystem und Halbleiterspeicherbauelement mit Dateneingabe- und/oder Datenausgabesteuerung
DE10003465A1 (de) Halbleiterspeichervorrichtung mit Mehrfachanschluß (Multiple-Port Semiconductor Memory Device)
EP0974977A2 (de) Integrierter Speicher
DE19526411A1 (de) Programmierbarer dynamischer Direktzugriffsspeicher (DRAM)
DE69414760T2 (de) Halbleiter-Speichervorrichtung
DE69619620T2 (de) Synchroner Halbleiterspeicher mit einem systemzyklusabhängigen Schreibausführungszyklus
DE19860650A1 (de) Chip-Satz-Speichersteuervorrichtung mit Datenausblend-Maskenfunktion
DE69330819T2 (de) Synchrone LSI-Speicheranordnung
DE2828698A1 (de) Monolithischer baustein
DE3787187T2 (de) Dynamischer Lese-Schreibspeicher mit Auffrischwirkung.
DE3787357T2 (de) Steuerschaltung für Halbleiterspeicher.
DE102006030373A1 (de) Halbleiterspeichervorrichtung
DE69024945T2 (de) Halbleiterspeicheranordnung
DE4309320A1 (de) Halbleiterspeichervorrichtung und Betriebsverfahren
DE3687486T2 (de) Dynamische speicheranordnung.

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee