KR950009719A - 디램(dram) 제어회로 - Google Patents
디램(dram) 제어회로 Download PDFInfo
- Publication number
- KR950009719A KR950009719A KR1019940021926A KR19940021926A KR950009719A KR 950009719 A KR950009719 A KR 950009719A KR 1019940021926 A KR1019940021926 A KR 1019940021926A KR 19940021926 A KR19940021926 A KR 19940021926A KR 950009719 A KR950009719 A KR 950009719A
- Authority
- KR
- South Korea
- Prior art keywords
- dram
- signal
- column address
- strobe signal
- pseudo
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
데이터를 고쳐 쓰는 경우에, 버스사이클 수를 적게하여, 데이터를 고쳐 쓰기 위하여 필요한 시간을 짧게한다. 상위 컨트롤러(11)와, 디램(12)과, 디램 컨트롤러(12)와, 이 디램 컨트롤러(12)와 상기 디램(13)의 사이에 배설되어, 디램 컨트롤러(12)가 출력한 칼람 어드레스 스트로브 신호(DCAS-N), 판독 신호(RD-N) 및 기입 신호(WR-N)에 의거하여 의사 칼럼 어드레스 스트로브 신호(DCASq-N) 및 의사 기입 신호(WRq-N)를 발생시켜, 이 의사 칼럼 어드레스 스트로브 신호(DCASq-N)를 디램(13)의 칼럼 스트로브 단자(CAS)에 입력시켜, 의사 기입 신호(WRq-N)를 디램(13)의 판독/기입 단자(WE)에 입력시키는 칼럼 어드레스 스트로브 신호 제어회로(16)를 갖는다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 본 발명의 실시예를 나타내는 디램 제어회로의 블럭도.
Claims (1)
- (a)상위 컨트롤러와, (b)디램과, (c)상기 상위 컨트롤러로 부터의 지령에 의하여 디램의 로우 어드레스 및 칼럼어드레스를 지정하여 어드레스를 선택하고, 이 어드레스의 데이터를 읽어 내어, 상기 어드레스에 데이터를 기록하는 디램 컨트롤러와, (d)이 디램 컨트롤러와 상기 디램의 사이에 배설되어, 디램 컨트롤러가 출력한 칼럼 어드레스 스트로브 신호, 판독 신호 및 기입 신호에 의거하여 의사 칼럼 어드레스 스트로브 신호 및 의사 기입 신호를 발생시켜, 이 의사 칼럼 어드레스 스트로브 신호를 디램의 칼럼 어드레스 스트로브 단자에 입력시켜, 의사 기입 신호를 디램의 판독/기입 단자에 입력시키는 칼럼 어드레스 스트로브 신호 제어회로를 가짐과 동시에, (e)상기 디램 컨트롤러와, 로우 어드레스 스트로브 신호를 로우 레벨로 하고, 칼럼 어드레스 스트로브 신호를 로우 레벨로 하여 데이터를 읽어 낸 후에 판독 신호를 하이 레벨로 하는 수단을 구비하고, (f)상기 칼럼 어드레스 스트로브 신호 제어회로는, 판독 신호가 하이 레벨로 되면, 의사 칼럼 어드레스 스트로브 신호를 하이 레벨로 하여 디램의 입출력 단지를 하이 임피던스로 함과 동시에, 기입 신호가 로우 레벨로 되면, 상기 의사 칼럼 어드레스 스트로브 신호를 로우 레벨로 하여 데이터를 기록하는 수단을 구비하는 것을 특징으로 하는 디램 제어회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23164193 | 1993-09-17 | ||
JP93-231641 | 1993-09-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950009719A true KR950009719A (ko) | 1995-04-24 |
KR100229260B1 KR100229260B1 (ko) | 1999-11-01 |
Family
ID=16926686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940021926A KR100229260B1 (ko) | 1993-09-17 | 1994-08-31 | 디램 제어회로 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5574884A (ko) |
EP (1) | EP0644550B1 (ko) |
KR (1) | KR100229260B1 (ko) |
DE (1) | DE69422113T2 (ko) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5951073B2 (ja) * | 1980-03-27 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
US5270970A (en) * | 1991-03-15 | 1993-12-14 | Motorola, Inc. | Memory device having a buffer for gating data transmissions |
EP0553338B1 (en) * | 1991-08-16 | 1999-10-13 | Cypress Semiconductor Corp. | High-performance dynamic memory system |
DE69228980T2 (de) * | 1991-12-06 | 1999-12-02 | Nat Semiconductor Corp | Integriertes Datenverarbeitungssystem mit CPU-Kern und unabhängigem parallelen, digitalen Signalprozessormodul |
JP3283362B2 (ja) * | 1993-10-15 | 2002-05-20 | 松下電器産業株式会社 | 半導体装置 |
US5488691A (en) * | 1993-11-17 | 1996-01-30 | International Business Machines Corporation | Memory card, computer system and method of operation for differentiating the use of read-modify-write cycles in operating and initializaiton modes |
-
1994
- 1994-08-31 KR KR1019940021926A patent/KR100229260B1/ko not_active IP Right Cessation
- 1994-09-09 US US08/302,035 patent/US5574884A/en not_active Expired - Lifetime
- 1994-09-13 DE DE69422113T patent/DE69422113T2/de not_active Expired - Fee Related
- 1994-09-13 EP EP94114394A patent/EP0644550B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0644550B1 (en) | 1999-12-15 |
EP0644550A2 (en) | 1995-03-22 |
US5574884A (en) | 1996-11-12 |
DE69422113T2 (de) | 2000-06-15 |
DE69422113D1 (de) | 2000-01-20 |
KR100229260B1 (ko) | 1999-11-01 |
EP0644550A3 (en) | 1995-11-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR920013462A (ko) | 반도체 기억장치 | |
KR870000705A (ko) | 반도체 기억 장치 | |
KR890008850A (ko) | 랜덤 억세스 메모리 유니트 | |
KR920010639A (ko) | 강유전성 메모리용 감지증폭기 및 그 감지방법 | |
KR940007884A (ko) | 반도체 장치 | |
KR910001771A (ko) | 반도체 메모리 장치 | |
KR910015999A (ko) | 반도체 메모리장치 | |
KR880014461A (ko) | 논리연산장치 | |
KR870000700A (ko) | 반도체 기억 장치 | |
KR970051423A (ko) | 반도체 메모리의 셀프 번인(Burn-in)회로 | |
TW349226B (en) | A test method of high speed memory devices in which limit conditions for the clock signals are defined | |
KR900013396A (ko) | Dram 콘트롤러 | |
KR950010084A (ko) | 반도체 메모리 장치 | |
KR950009719A (ko) | 디램(dram) 제어회로 | |
KR950001724A (ko) | 에러정정용 메모리장치 | |
KR910003660A (ko) | 벡터 또는 직접입력의 기록마스크를 갖춘 비데오 메모리 | |
KR930001064A (ko) | 주 기억 장치의 자체 시험 시간 단축 방법 | |
KR950020736A (ko) | 반도체 기억장치 | |
KR970025144A (ko) | 가변길이 복호화기의 메모리 인터페이스방법 및 회로 | |
KR940004643A (ko) | 듀얼 포트 디램 장치 | |
KR970007644A (ko) | 16비트 데이타 버스를 가진 디램 데이타 억세스 제어방법 및 그 회로 | |
KR940020224A (ko) | 디램 초기화 회로 | |
KR910014952A (ko) | 셀프체크회로부착 패턴메모리회로 | |
KR950006614A (ko) | 메모리사용요구에 대한 우선순위 제어방법 및 그 장치 | |
KR960005604A (ko) | 클럭 카운터를 구비하는 메모리 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20070808 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |