KR19990030262A - 시프트 리던던시 회로를 가지는 반도체 메모리 회로 - Google Patents

시프트 리던던시 회로를 가지는 반도체 메모리 회로 Download PDF

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가네꼬 히사시
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Abstract

반도체 메모리 회로는 기입/판독 회로들과 리던던시 기입/판독 회로 중 2개의 회로에 각기 접속되는 복수개의 시프트 리던던시 회로들을 포함한다. 또한, 복수개의 퓨즈 소자들은 서로 직렬로 접속된다. 퓨즈 소자들 중 하나는 시프트 리던던시 회로들 중 하나와 전원 전위 간에 접속되고 나머지는 시프트 리던던시 회로들 중 2개의 회로 간에 각기 접속된다. 프로그램 회로는 전원 전위에 접속된 상기 퓨즈 소자에 대향되는 끝단에 배치된 퓨즈 소자들 중 하나에 접속되고, 전원 전위 또는 접지 전위를 선택적으로 출력한다. 복수개의 퓨즈 절단 검출 회로들은 퓨즈 소자들이 절단되었는지의 여부를 개별적으로 검출하고 각각의 기입/판독 회로들과 리던던시 기입/판독 회로를 활성 또는 비활성 상태로 제어하도록 제공된다.

Description

시프트 리던던시 회로를 가지는 반도체 메모리 회로
본 발명은 반도체 메모리 회로에 관한 것으로, 특히 결함 메모리 셀을 리던던시 메모리 셀로 교체하는 데 사용된 시프트 리던던시 회로들을 가지는 반도체 메모리 회로에 관한 것이다.
최근, 미세한 반도체 소자들을 형성하는 기술의 향상에 수반하여 반도체 메모리 회로가 현저하게 발전하였으며, 기입 및 판독 데이타의 억세스 속도가 증가하여 왔다.
그러나, 억세스 속도가 전술된 바와 같이 가속되는 경우, 특히 동기 반도체 메모리 회로의 경우에, 리던던시 메모리 셀 교체 방식의 종래의 리던던시 회로에서, 리던던시 메모리 셀과 노말 메모리 셀의 속도를 선택하는 것은 노말 메모리 셀을 리던던시 메모리 셀로 교체할 때 서로 상이하게 된다. 따라서, 리던던시 및 노말 메모리 셀들의 속도 선택의 차를 발생시키지 않는 시프트 리던던시 회로를 사용하는 경향이 있다.
도 1은 시프트 리던던시 회로를 가지는 리던던시 메모리 셀 교체 방식의 종래의 반도체 메모리 회로를 나타내는 블럭도이다.
메모리 셀 어레이들 MC11 내지 MC18과 리던던시 메모리 셀 어레이 MCR1은 컬럼 디코더들이 선택될 때 해당되는 컬럼 디코더들 YS11 내지 YS18을 통하여 대응되는 센스 증폭기/기입 버퍼들 SA11 내지 SA18 및 SAR1에 접속된다.
센스 증폭기/기입 버퍼 SA11에 접속된 입출력 신호 라인 WA11과 센스 증폭기/기입 버퍼 SA12에 접속된 입출력 신호 라인 WA12는 시프트 리던던시 회로 SF11의 입력 단자들에 접속된다.
유사하게, 센스 증폭기/기입 버퍼들 SA12 내지 SA18 및 SAR1에 각기 접속된 입출력 신호 라인들 WA12 내지 WA18 및 WAR1은 시프트 리던던시 회로들 SF12 내지 SF18의 입력 단자들에 접속된다. 프로그램 회로 PR11의 출력 라인상의 퓨즈 소자들 FA11 내지 FA18이 접속되는 스위치 신호 라인들 FS11 내지 FS18은 시프트 리던던시 회로들 SF11 내지 SF18에 접속되고, 스위치 신호 라인들 FS11 내지 FS18은 제어 단자에 접속된다.
프로그램 회로 PR11에서, 퓨즈 소자 FAP1과 저항 소자 R11은 전원 전위 VCC와 접지 전압 GND 사이에 서로 직렬로 접속된다. 퓨즈 소자 FAP1과 저항 소자 R11 간의 노드의 전위는 인버터들 INV13과 INV14을 통하여 퓨즈 소자들 FA11 내지 FA18로 출력된다.
시프트 리던던시 회로의 구조 및 동작은 이하에 기술될 것이다. 도 2는 시프트 리던던시 회로를 나타내는 회로도이다.
시프트 리던던시 회로에는 시프트 리던던시 회로용 스위치 신호가 송신되는 스위치 신호 라인 FS가 제공된다. N-채널 MOS 트랜지스터 MN1 및 P-채널 MOS 트랜지스터 MP2의 게이트들과 인버터 INV5는 스위치 신호 라인 FS에 접속된다. 시프트 리던던시 회로는 N-채널 MOS 트랜지스터 MN1의 소오스 및 드레인에 각기 접속된 소오스 및 드레인을 가지는 P-채널 MOS 트랜지스터 MP1와 P-채널 MOS 트랜지스터 MP2의 소오스 및 드레인에 접속된 소오스 및 드레인을 가지는 N-채널 MOS 트랜지스터 MN2가 제공된다. P-채널 MOS 트랜지스터 MP1의 게이트는 한 노드에서 N-채널 MOS 트랜지스터 MN2의 게이트에 접속되고, 인버터 INV5는 상기 노드와 스위치 신호 라인 FS 사이에 접속된다. 따라서, N-채널 MOS 트랜지스터 MN1과 P-채널 MOS 트랜지스터 MP1은 전송 게이트 스위치 회로 TF1을 구성하고, N-채널 MOS 트랜지스터 MN2와 P-채널 MOS 트랜지스터 MP2는 전송 게이트 스위치 회로 TF2를 구성한다.
더욱이, 입출력 신호 라인 Wai는 스위치 회로 TF1의 2개의 MOS 트랜지스터들의 소오스들 및 드레인들을 접속시킨 노드들 중 한 노드에 접속되고, 입출력 신호 라인 Wbi는 스위치 회로 TF2의 2개의 MOS 트랜지스터들의 소오스 및 드레인들을 접속시킨 노드들 중 한 노드에 접속된다. 신호 라인 Wci는 스위치 회로들 TF1과 TF2의 타 노드들에 접속된다.
스위치 신호 라인 FS는 도 1의 스위치 신호 라인들 FS11 내지 FS18에 대응되고, 입출력 신호 라인들 Wai와 Wbi는 도 1의 입출력 신호 라인들 WA11 내지 WA18 및 WAR1에 대응된다. 신호 라인 Wci는 도 1의 신호 라인들 OA11 내지 OA18에 대응된다.
전술된 방식으로 형성된 시프트 리던던시 회로는 스위치 회로 TF1이 턴온될 때 스위치 회로 TF2가 턴오프되게 하고, 스위치 회로 TF1이 턴오프될 때 스위치 회로 TF2가 턴온되도록 동작한다.
신호 라인 FS가 VCC 레벨에 있는 경우, 예를 들면, 스위치 회로 TF1은 턴온되고 스위치 회로 TF2는 턴오프된다. 그리고나서, 신호 라인 Wai의 레벨은 입출력 신호 라인 Wci로 전송된다.
이와는 달리, 신호 라인 FS가 GND 레벨에 있는 경우, 스위치 회로 TF1은 턴오프되고 스위치 회로 TF2는 턴온된다. 그리고나서, 신호 라인 Wbi의 레벨은 입출력 신호 라인 Wci로 전송된다.
결함 메모리 셀 어레이가 존재하지 않아서 시프트 리던던시 회로에 의해 리던던시 메모리 셀 어레이가 결함 메모리 셀 어레이를 대체하지 않아도 되는 경우의 종래의 반도체 메모리 회로의 동작은 이하에 기술될 것이다. 이 경우, VCC 레벨에서의 신호는 프로그램 회로 PR11으로부터 출력되고 VCC 레벨은 모든 신호 라인들 FS11 내지 FS18로 전송된다. 그리고나서, 입출력 신호 라인 WA11의 레벨은 시프트 리던던시 회로 SF11에 접속된 신호 라인 OA11으로 출력된다. 유사하게, 입출력 신호 라인들 WA12 내지 WA18의 레벨은 입출력 신호 라인들 OA12 내지 OA18로 각기 출력된다.
다음으로, 리던던시 메모리 셀 어레이로 교체해야 할 결함 메모리 셀 어레이가 존재하는 경우는 메모리 셀 어레이 MC15가 결함이 있다고 가정하여 기술될 것이다. 이 경우, 프로그램 회로 PR11 내의 퓨즈 소자 FAP1과 퓨즈 소자 FA15가 잘려진다. 그 결과, GND 레벨의 신호는 프로그램 회로 PR11로부터 출력되고, GND 레벨은 스위치 신호 라인들 FS15 내지 FS18로 전송된다. 그리고나서, 입출력 신호 라인 WA16의 레벨은 신호 라인 OA15으로 출력되고, 입출력 신호 라인 WA17의 레벨은 신호 라인 OA16으로 출력되고, 입출력 신호 라인 WA18의 레벨은 신호 라인 OA17로 출력되며, 입출력 신호 라인 WAR1의 레벨은 신호 라인 OA18로 출력된다.
한편, VCC 레벨은 퓨즈 소자 FA15가 절단된 상태에서도, 스위치 신호 라인들 FS11 내지 FS14로 전송된다. 결과적으로, 신호 라인들 OA11 내지 OA14의 출력 레벨은 각기 입출력 신호 라인들 WA11 내지 WA14의 레벨과 동일하다.
결함 메모리 셀 어레이 MC15에 대응되는 입출력 신호 라인 WA15의 레벨은 시프트 리던던시 회로들 SF14와 SF15에 의해 인터럽트되고, 신호 라인들 OA14 및 OA15 중 어느 라인에도 출력되지 않는다.
시프트 리던던시 회로들 SF11 내지 SF18을 이용하여 리던던시 메모리 셀을 교체하는 시스템에 있어서, 리던던시 메모리 셀 및 노말 메모리 셀을 선택하는 속도차는 발생되지 않는다. 따라서, 리던던시 메모리 셀 교체 시스템은 리던던시 메모리 셀 및 노말 메모리 셀을 선택하는 속도의 차가 존재하는 노말 리던던시 시스템에 비해, 고속 반도체 메모리 회로 및 동기 반도체 메모리 회로용으로 보다 자주 사용된다.
그러나, 시프트 리던던시 회로들이 사용되는 경우, 리던던시 메모리 셀로 교체되는지의 여부에 따라, 신호 레벨은 전술된 바와 같이, 입출력 신호 라인들 WA11 내지 WA18 및 WAR1에 의해 시프트 리던던시 회로들 SF11 내지 SF18로 전송된다. 그 결과, 결함 메모리 셀 어레이에 대응되는 컬럼 디코더와 센스 증폭기/기입 버퍼가 동작중에 있기 때문에, 노말 반도체 메모리 회로에 대응되는 것에 비해 동작 전류가 증가한다.
따라서, 결함이 있는 노말 메모리 셀 어레이에 접속된 컬럼 디코더와 센스 증폭기/기입 버퍼를 작동 불능이 되게 하기 위한 킬러(killer) 신호 발생 회로가 제공되는 반도체 메모리 회로가 사용된다.
그러한 킬러 신호 발생 회로는 이하에 기술될 것이다. 도 3은 킬러 신호 발생 회로를 나타내는 회로도이다.
킬러 신호 발생 회로에 있어서, 서로 직렬로 접속된 퓨즈 소자 FAR과 저항 소자 R12는 전원 전위 VCC와 접지 전압 GND 사이에 제공된다. 다른 인버터 INV16이 직렬로 접속된 인버터 INV15는 퓨즈 소자 FAR과 저항 소자 R12 사이의 노드에 접속된다. 신호 라인 RK1은 인버터 INV16에 접속된다.
전술된 방식으로 형성된 킬러 신호 발생 회로에 있어서, 리던던시 메모리 셀 어레이가 교체되지 않는 경우에, 퓨즈 소자 FAR은 절단되지 않고, VCC 레벨은 인버터들 INV15와 INV16을 통하여 신호 라인 RK1에 전송된다. 한편, 리던던시 메모리 셀 어레이가 교체되는 경우에는, 퓨즈 소자 FAR가 절단되고, GND 레벨이 신호 라인 RK1에 전송된다.
도 4는 킬러 신호 발생 회로와 시프트 리던던시 회로를 가지는 종래의 리던던시 메모리 셀 교체형 반도체 메모리 회로를 나타낸 블럭도이다. 도 4에 나타난 종래 기술(제2 종래 기술)에 있어서, 도 1에 나타난 종래 기술(제1 종래 기술)의 것과 유사한 구성 요소들은 상세한 설명을 생략하기 위해 동일 참조 번호가 부여된다.
제2 종래 기술에는 킬러 신호들 EB1 내지 EB8 및 EBR을 각기 컬럼 디코더들 YS11 내지 YS18과 센스 증폭기/기입 버퍼들 SA11 내지 SA18 및 SAR1으로 출력하기 위한 킬러 신호 발생 회로들 KR1 내지 KR8이 제공된다.
리던던시 메모리 셀이 교체되지 않는다면, 킬러 신호 발생 회로 KRR 내의 퓨즈 소자는 절단된다. 그 결과, 킬러 신호 EBR은 GND 레벨로 되고 컬럼 디코더 YSR1과 센스 증폭기/기입 버퍼 SAR1은 비활성화된다.
한편, 킬러 신호 발생 회로들 KR1 내지 KR8 내의 퓨즈 소자들은 절단되지 않는다. 이로 인해, 킬러 신호들 EB1 내지 EB8은 VCC 레벨로 되고 컬럼 디코더들 YS11 내지 YS18과 센스 증폭기/기입 버퍼들 SA11 내지 SA18은 활성화된다.
다음으로, 리던던시 메모리 셀로 교체되는 경우가 기술될 것이다. 메모리 셀 어레이 MC15가 결함이 있는 경우에, 예를 들면, 킬러 신호 발생 회로 KR5 내의 퓨즈 소자는 절단된다. 그 결과, 킬러 신호 EB5는 GND 레벨로 되기 때문에, 컬럼 디코더 YS15와 센스 증폭기/기입 버퍼 SA15는 비활성화된다.
이러한 방식으로, 제2 종래 기술에서, 킬러 신호 발생 회로 KR1 내지 KR8 및 KRR은 결함 메모리 셀 어레이가 존재하는지의 여부에 따라 컬럼 디코더들 YS11 내지 YS18 및 YSR1 중 하나와, 센스 증폭기/기입 버퍼들 SA11 내지 SA18 및 SAR1 중 하나를 완벽하게 비활성화시켜야 한다. 좀 더 미세한 반도체 메모리 회로를 형성하는 기술은 전술된 바와 같이, 최근에 향상되어, 내부 회로를 구성하는 트랜지스터들이 미세화 되었지만, 퓨즈 소자들은 거의 미세화되지 못했다. 따라서, 킬러 신호 발생 회로들 KR1 내지 KR8 및 KRR 내에 많은 수의 퓨즈 소자들을 포함하는 제2 종래 기술에 따르면, 칩 크기가 증가한다.
바꾸어 말하자면, 동작 전류가 감소될 수 있는 제2 종래 기술에 있어서, 킬러 신호 발생 회로들 내의 퓨즈 소자들은 신호 라인들 등의 하부에 있는 층 내에 배치되지는 않지만, 배타적인 공간을 필요로 한다. 칩 크기가 대략 25 mm2인 경우에, 칩의 크기는 약 10％ 만큼 증가한다.
6인치 크기의 웨이퍼 내에서 확산이 이루어지는 경우, 예를 들면 킬러 신호 발생 회로가 제공되지 않는 경우, 다수의 이용 가능한 펠릿(pellet)들이 25 mm2의 칩 내에 600개가 존재하지만, 킬러 신호 발생 회로가 제공되지 않는 경우에는 이용 가능한 펠릿들의 수가 웨이퍼 당 60개씩 감소되어 약 27.5 mm2의 칩 내에는 540개 된다.
전술된 바와 같이, 시프트 리던던시 회로들이 리던던시 메모리 셀을 교체하는 데 사용되는 제1 종래 기술에 있어서, 사용되지 않는 회로들을 가진 모든 컬럼 디코더와 센스 증폭기/기입 버퍼 회로들이 동작하기 때문에, 동작 전류는 현저하게 증가한다.
한편, 동작 전류를 감소시키기 위한 킬러 신호 발생 회로들을 가진 제2 종래 기술은 칩 크기가 증가하는 문제점을 겪게 된다.
본 발명의 목적은 리던던시 메모리 셀 어레이의 교체용으로 시프트 리던던시 회로들이 사용되는 경우에도 칩 크기가 증가하지 않고, 동작 전류가 감소될 수 있는 반도체 메모리 회로를 제공함에 있다.
본 발명에 따르면, 시프트 리던던시 회로들을 가지는 반도체 메모리 회로는 복수개의 메모리 셀 어레이들, 메모리 셀 어레이들 중 어느 하나가 결함이 발생한 경우, 결함 메모리 셀 어레이를 대체할 리던던시 메모리 셀 어레이, 메모리 셀 어레이들에 데이타를 기입 및 판독하기 위한 복수개의 기입/판독 회로들, 리던던시 메모리 셀 어레이에 데이타를 기입 및 판독하기 위한 리던던시 기입/판독 회로, 기입/판독 회로들과 리던던시 기입/판독 회로 양측에 각기 접속된 복수개의 시프트 리던던시 회로들을 포함한다. 시프트 리던던시 회로는 각기 상기 2개의 회로들로부터 출력된 신호들 중 하나를 통과시킨다. 반도체 메모리 회로는 서로 직렬로 접속된 복수개의 퓨즈 소자들을 포함한다. 퓨즈 소자들 중 하나는 시프트 리던던시 회로들 중 하나와 전원 전위 사이에 접속되고, 상기 퓨즈 소자들 중 나머지는 2개의 시프트 리던던시 회로들 사이에 각기 접속된다. 더욱이, 반도체 메모리 회로는 전원 전위에 접속된 퓨즈 소자에 반대되는 끝단에 배치된 퓨즈 소자들 중 하나에 접속된 프로그램 회로와 퓨즈 절단 검출 회로를 포함한다. 프로그램 회로는 전원 전위 또는 접지 전위를 선택적으로 출력한다. 퓨즈 절단 검출 회로는 각기 각각의 퓨즈 소자들이 절단되었는지의 여부를 개별적으로 검출하고 이 검출 결과에 기초하여 각각의 기입/판독 회로 및 리던던시 기입/판독 회로를 활성 상태 또는 비활성 상태로 제어한다.
본 발명은 퓨즈 소자들이 절단되었는지의 여부를 개별 검출하고 이 검출 결과에 따라 각각의 기입/판독 회로들과 리던던시 기입/판독 회로를 활성 상태 또는 비활성 상태로 제어하기 위한 퓨즈 절단 검출 회로들이 제공되기 때문에 결함 메모리 셀 어레이에 할당된 기입/판독 회로는 비활성 상태로 된다. 이와 같은 방식으로, 동작 전류가 감소될 수 있다.
또한, 퓨즈 절단 검출 회로들은 퓨즈 소자들 없이도 형성될 수 있고 신호 라인들의 하부에 있는 층 내에 배치될 수 있기 때문에, 칩 크기의 증가는 방지될 수 있다. 따라서, 웨이퍼 당 이용 가능한 펠릿의 개수가 감소하는 것을 방지할 수 있다.
도 1은 시프트 리던던시 회로들을 가지는 리던던시 메모리 셀 교체 시스템의 종래 반도체 메모리 회로를 나타낸 블럭도.
도 2는 시프트 리던던시 회로를 나타낸 회로도.
도 3은 킬러 신호 발생 회로를 나타낸 회로도.
도 4는 킬러 신호 발생 회로들과 시프트 리던던시 회로들을 가지는 리던던시 메모리 셀 교체 시스템의 종래의 반도체 메모리 회로를 나타내는 블럭도.
도 5는 본 발명에 따른 반도체 메모리 회로의 실시예를 나타낸 블럭도.
도면의 주요 부분에 대한 부호의 설명
MC11∼MC18, MCR1 : 메모리 셀 어레이
YS11∼YS18, YSR1 : 컬럼 디코더
SA11∼SA18, SAR1 : 센스 증폭기/기입 버퍼
SF11∼SF18 : 시프트 리던던시 회로
FA11∼FA18, FAP1, FAR : 퓨즈 소자
KR1∼KR8 : 킬러 신호 발생 회로
FK2∼FK8 : 퓨즈 절단 검출 회로
PR11, PR1 : 프로그램 회로
본 발명에 따른 반도체 메모리 회로의 실시예는 첨부된 도면들을 참조하여 이하에 구체적으로 기술될 것이다. 도 5는 본 발명의 반도체 메모리 회로의 실시예를 나타낸 블럭도이다.
본 실시예에는 8개의 메모리 셀 어레이들 MC1 내지 MC8과 리던던시 메모리 셀 어레이 MCR이 제공된다. 이 실시예에는 메모리 셀 어레이 MC1 내지 MC8과 리던던시 메모리 셀 어레이 MCR의 비트 라인 쌍(도시되지 않음)에 각기 접속된 컬럼 디코더들 YS1 내지 YS8과 리던던시 컬럼 디코더 YSR이 더 제공된다. 더욱이, 센스 증폭기/기입 버퍼들 SA1 내지 SA8과 리던던시 센스 증폭기/기입 버퍼 SAR은 기입된 데이타를 입력하고 판독된 데이타를 증폭하기 위한 컬럼 디코더들 YS1 내지 YS8 및 리던던시 컬럼 디코더에 각기 접속된다. 입출력 신호 라인들 WA1 내지 WA8 및 리던던시 입출력 신호 라인 WAR은 센스 증폭기/기입 버퍼들 SA1 내지 SA8과 리던던시 센스 증폭기/기입 버퍼 SAR에 각기 접속된다.
시프트 리던던시 회로 SF1은 입출력 신호 라인들 WA1과 WA2에 접속되고, 시프트 리던던시 회로 SF2는 입출력 신호 라인들 WA2와 WA3에 접속되며, 시프트 리던던시 회로 SF3 내지 SF7은 입출력 신호 라인들 WA3 내지 WA8에 접속된다. 더욱이, 시프트 리던던시 회로 SF8은 입출력 신호 라인 WA8과 리던던시 입출력 신호 라인 WAR에 접속된다. 또한, 신호 라인들 OA1 내지 OA8은 시프트 리던던시 회로들 SF1 내지 SF8으로부터 출력된 신호들이 각기 전송되는 곳에 제공된다.
시프트 리던던시 회로 SF1은 센스 증폭기/기입 버퍼들 SA1 내지 SA2로부터 출력된 신호들 중 하나를 제어 신호로서 대용적으로 선택하여 그 결과를 신호 라인 OA1에 출력한다. 유사하게, 시프트 리던던시 회로들 SF2 내지 SF8은 선택 결과들을 신호 라인들 OA2 내지 OA8로 출력한다. 스위치 신호 라인들 FS1 내지 FS8은 시프트 리던던시 회로들 SF1 내지 SF8에 접속된다. 퓨즈 소자 FA1은 스위치 신호 라인 FS1과 전원 전위 VCC 사이에 제공된다. 퓨즈 소자 FA2는 스위치 신호 라인 FS1과 스위치 신호 라인 FS2 사이에 제공된다. 퓨즈 소자 FA2와 유사하게, 퓨즈 소자들 FA3 내지 FA8은 스위치 신호 라인들 FS2 내지 FS8 중 2개의 라인들 사이에 제공된다.
더욱이, 본 실시예에는 전원 전위 VCC와 접지 전압 GND 사이에 각기 직렬로 접속된 스위치 퓨즈 소자 FAP와 저항 소자 R1을 가지는 프로그램 회로 PR1이 제공된다. 프로그램 회로 PR1에서, 인버터 INV3는 스위치 퓨즈 소자 FAP와 저항 소자 R1 사이의 노드에 접속되고, 다른 인버터 INV4는 인버터 INV3에 직렬로 접속된다. 인버터 INV4는 스위치 신호 라인 FS8에 접속된다.
또한, 퓨즈 절단 검출 회로 FK2는 퓨즈 소자 FA2의 대향 전위가 입력되는 2개의 입력 단자들을 가진다. 퓨즈 절단 검출 회로 FK2는 낸드 회로 NA와 이 낸드 회로 NA의 입력 단자들 중 하나에 접속된 인버터 회로 INV1를 포함한다. 퓨즈 소자 FA1과 퓨즈 소자 FA2 사이의 노드의 전위는 낸드 회로 NA의 타 입력 단자로 입력된다. 퓨즈 소자 FA2와 퓨즈 소자 FA3 사이의 노드의 전위는 인버터 INV1으로 입력된다. 퓨즈 절단 검출 회로 FK2와 유사하게, 퓨즈 소자들 FA3 내지 FA8 각각의 대향 단자의 전위는 퓨즈 검출 회로들 FK3 내지 FK8 각각의 2개의 입력 단자들로 입력된다. 바꾸어 말하자면, 프로그램 회로 PR1의 일측에 대응되는 퓨즈 소자의 전위는 인버터가 제공된 퓨즈 절단 검출 회로의 입력 단자로 입력되는 반면, 전원 전위 VCC의 일측에 대응되는 퓨즈 소자의 전위는 인버터가 제공되지 않는 퓨즈 절단 검출 회로의 입력 단자로 입력된다.
킬러 신호 EA1로서 기능하는 퓨즈 소자 FA1 및 퓨즈 소자 FA2 사이의 노드의 전위는 기입/판독 회로를 구성하는 센스 증폭기/기입 버퍼 SA1와 컬럼 디코더 YS1의 활성/비활성 상태를 제어한다. 퓨즈 절단 검출 회로들 FK2 내지 FK8로부터 출력된 킬러 신호들 EA2 내지 EA8은 컬럼 디코더들 YS2 내지 YS8과 기입/판독 회로들을 구성하는 센스 증폭기/기입 버퍼들 SA2 내지 SA8의 활성/비활성 상태를 제어한다.
인버터 INV2는 프로그램 회로 PR1 및 리던던시 컬럼 디코더 YSR과, 리던던시 센스 증폭기/기입 버퍼 SAR 사이에 접속된다. 프로그램 회로 PR1로부터 출력되고 인버터 INV2에 의해 반전된 신호는 리던던시 기입/판독 회로를 구성하는 리던던시 센스 증폭기/기입 버퍼 SAR와 리던던시 컬럼 디코더 YSR의 활성/비활성 상태를 제어한다.
일부 반복 부분들은 도면을 간략화하기 위해 도 5에서 생략되었다. 구성 요소들은 필요하다면 반복될 수 있다.
이해를 돕기 위하여, 전술된 구조를 가지는 본 실시예의 동작이 개략적으로 기술될 것이다.
메모리 셀 어레이들 MC1 내지 MC8 중 하나가 결함이 있고 리던던시 메모리 셀 어레이 MCR로 결함 메모리 셀 어레이를 교체하는 경우에, 결함 메모리 셀 어레이에 대응되는 퓨즈 소자들 FA1 내지 FA8 중 하나와 프로그램 회로 PR1 내의 스위치 퓨즈 소자 FAP가 잘려진다. 프로그램 회로 PR1 내의 스위치 퓨즈 소자 FAP가 잘려지는 경우, GND 레벨에서의 신호는 프로그램 회로 PR1으로부터 출력되고, GND 레벨은 결함 메모리 셀 어레이에 대응되는 퓨즈 소자의 일측 단자로 전송된다. 한편, VCC 레벨은 전원 전위 VCC로부터 퓨즈 절단 소자의 타측 단자로 전송되고 절단된 퓨즈와 전원 전위 VCC 사이의 퓨즈 소자들에 전송된다.
따라서, 전위차, 즉, VCC 레벨과 GND 레벨은 퓨즈 절단 소자들의 대향 단자를로 각기 전송되는 반면에, 동일한 전위는 절단되지 않은 퓨즈 소자들의 대향 단자들로 전송된다.
퓨즈 절단 검출 회로들 FK1 내지 FK8의 입력 끝단들은 퓨즈 소자들 FA2 내지 FA8의 대향 끝단(스위치 신호 라인들 FS2 내지 FS8)에 접속된다. 대응되는 퓨즈 소자들의 대향 단자들로 다른 전위들이 각기 입력된다면, 해당되는 컬럼 디코더 및 센스 증폭기/기입 버퍼는 퓨즈 절단 검출 회로에 의해 비활성화된다. 대응되는 퓨즈 소자의 대향 단자들로 동일 전위가 각기 입력된다면, 해당되는 컬럼 디코더 및 센스 증폭기/기입 버퍼가 퓨즈 절단 검출 회로로부터 출력된 신호에 의해 활성화된다. 따라서, 메모리 셀 어레이들 MC1 내지 MC8 중 결함이 있는 어레이에 대응되는 회로들을 비활성화시킴으로써 동작 전류가 감소될 수 있다.
다음으로, 본 실시예의 동작이 구체적으로 기술될 것이다.
전술된 바와 같이, 스위치 신호 라인들 FS1과 FS2는 퓨즈 절단 검출 회로 FK2의 입력 단자들에 접속된다. 스위치 신호 라인들 FS1과 FS2 둘다 VCC 레벨이라면, 낸드 회로 NA의 입력 단자들 중 하나(인버터 INV1으로부터의 출력)가 GND 레벨이기 때문에 VCC 레벨의 킬러 신호 EA2는 퓨즈 절단 검출 회로 FK2로부터 출력된다. 또한, 스위치 신호 라인들 FS1과 FS2 둘다 GND 레벨인 경우에, 킬러 신호 EA2는 VCC 레벨로 된다.
한편, 스위치 신호 라인 FS1이 VCC 레벨이고 스위치 신호 라인 FS2가 GND 레벨인 경우, 킬러 신호 EA2는 GND 레벨로 된다.
퓨즈 절단 검출 회로 FK2와 유사하게, 퓨즈 절단 검출 회로들 FK3 내지 FK8에 대응되는 퓨즈 소자의 신호 라인들 둘다의 전위가 VCC 레벨 또는 GND 레벨인 경우, 킬러 신호들 EA3 내지 EA8은 VCC 레벨로 된다. 퓨즈 절단 검출 회로들 FK3 내지 FK8 각각에 대응되는 퓨즈 소자의 신호 라인들 중 하나가 접지 레벨로 되고 다른 하나는 VCC 레벨로 될 때, 각각의 킬러 신호들 EA3 내지 EA8은 GND 레벨로 된다.
다음으로, 결함 메모리 셀 어레이가 존재하지 않아서 리던던시 메모리 셀 어레이로 메모리 셀 어레이들 중 임의의 하나를 교체하지 않는 경우의 동작이 기술될 것이다. 리던던시 메모리 셀 어레이가 교체되지 않는 경우에, 프로그램 회로 PR1 내의 스위치 퓨즈 소자 FAP가 절단되지 않기 때문에 모든 스위치 신호 라인들 FS1 내지 FS8은 VCC 레벨로 된다.
이 경우에, VCC 레벨의 신호는 프로그램 회로 PR1으로부터 출력된다. 인버터 INV2가 리던던시 메모리 셀용 리던던시 컬럼 디코더 YSR 및 리던던시 센스 증폭기/기입 버퍼 SAR과 프로그램 회로 PR1 사이에 접속되고, GND 레벨의 킬러 신호 EAR은 리던던시 컬럼 디코더 YSR과 리던던시 센스 증폭기/기입 버퍼 SAR로 전송된다. 리던던시 메모리 셀용 리던던시 컬럼 디코더 YSR과 리던던시 센스 증폭기/기입 버퍼 SAR가 비활성화됨으로써, 동작 전류가 감소된다.
한편, 퓨즈 절단 검출 회로 FK2 내지 FK8로 신호들이 입력되는 스위치 신호 라인들 FS1 내지 FS8이 VCC 레벨로 되기 때문에, 킬러 신호들 EA2 내지 EA8은 VCC 레벨로 된다. 이 때, 컬럼 디코더들 YS2 내지 YS8과 센스 증폭기/기입 버퍼들 SA2 내지 SA8이 활성화된다.
킬러 신호 EA1이 스위치 신호 라인 FS1의 레벨과 동일한 VCC 레벨로 되기 때문에, 컬럼 디코더 YS1과 센스 증폭기/기입 버퍼 SA1도 활성화된다.
다음으로, 리던던시 메모리 셀 어레이로 교체해야 할 결함 메모리 셀 어레이가 존재하는 경우가 기술될 것이며, 이 때 메모리 셀 어레이 MC5가 결함이 있다고 가정한다. 이 경우, 프로그램 회로 PR1 내의 스위치 퓨즈 소자 FAP와 퓨즈 소자 FA5가 절단된다. 그 결과, 프로그램 회로 PR1는 GND 레벨의 신호를 출력하고, 이 GND 레벨은 스위치 신호 라인들 FS5 내지 FS8로 전송된다. 한편, 스위치 신호 라인들 FS1 내지 FS4으로는 VCC 레벨이 전송된다.
이 때, 퓨즈 절단 검출 회로 FK5에서, 퓨즈 절단 검출 회로 FK5의 하나의 입력 라인인 스위치 신호 라인 FS4는 VCC 레벨로 되는 반면, 타 입력 라인인 스위치 신호 라인 FS5은 GND 레벨로 된다. 퓨즈 절단 검출 회로 FK5로부터 출력된 킬러 신호 EA5가 GND 레벨로 되기 때문에, 컬럼 디코더 YS5와 센스 증폭기/기입 버퍼 SA5는 비활성화됨으로써, 동작 전류를 감소시킨다.
한편, 퓨즈 절단 검출 회로들 FK2 내지 FK4의 입력 라인들인 스위치 신호 라인들 FS1 내지 FS4은 VCC 레벨로 된다. 따라서, 킬러 신호들 EA2 내지 EA4는 VCC 레벨로 되고 컬럼 디코더들 YS2 내지 YS4와 센스 증폭기/기입 버퍼들 SA2 내지 SA4는 활성화된다.
킬러 신호 EA1가 스위치 신호 라인 FS1과 유사하게 VCC 레벨로 되기 때문에, 컬럼 디코더 YS1과 센스 증폭기/기입 버퍼 SA1이 활성화된다.
더욱이, GND 레벨이 퓨즈 절단 검출 회로 FK6 내지 FK8로 입력되기 때문에, 킬러 신호들 EA6 내지 EA8은 VCC 레벨로 된다. 따라서, 컬럼 디코더들 YS6 내지 YS8 및 센스 증폭기/기입 버퍼들 SA6 내지 SA8이 활성화된다.
게다가, 프로그램 회로 PR1로부터 출력된 GND 레벨의 신호가 인버터 INV2로 입력되어 반전되기 때문에, 리던던시 메모리 셀 어레이 MCR에 대응되는 킬러 신호 EAR는 VCC 레벨로 된다. 그 결과, 리던던시 메모리 셀용 리던던시 컬럼 디코더 YSR과 리던던시 센스 증폭기/기입 버퍼 SAR이 활성화된다.
다음으로, 메모리 셀 어레이 MC1이 결함이 발생된 경우의 동작이 기술될 것이다. 이 경우, 프로그램 회로 PR1 내의 스위치 퓨즈 소자 FAP와 퓨즈 소자 FA1이 절단된다. 그 결과, 프로그램 회로 PR1로부터의 출력 신호는 GND 레벨로 되고, 모든 스위치 신호 라인들 FS1 내지 FS8은 GND 레벨로 된다.
이 때, GND 레벨의 신호가 퓨즈 절단 검출 회로들 FK2 내지 FK8의 2개의 입력 단자들로 입력되어, 킬러 신호들 EA2 내지 EA8은 VCC 레벨로 된다. 결과적으로, 컬럼 디코더들 YS2 내지 YS8과 센스 증폭기/기입 버퍼들 SA2 내지 SA8이 활성화된다.
프로그램 회로 PR1로부터 출력된 GND 레벨의 신호가 인버터 INV2로 입력되어 반전되기 때문에, 리던던시 메모리 셀 어레이 MCR에 대응되는 킬러 신호 EAR는 VCC 레벨로 된다. 따라서, 리던던시 메모리 셀용 리던던시 컬럼 디코더 YSR와 리던던시 센스 증폭기/기입 버퍼 SAR가 활성화된다.
한편, 킬러 신호 EA1가 스위치 신호 라인 FS1과 유사하게 GND 레벨로 되기 때문에, 컬럼 디코더 YS1과 센스 증폭기/기입 버퍼 SA1이 비활성화됨으로써, 동작 전류가 감소된다.
이러한 방식으로, 본 발명에는 시프트 리던던시 처리를 위한 퓨즈 소자들 FA1 내지 FA8이 절단되었는지의 여부를 검출하여, 이 검출 결과에 따라 킬러 신호들 EA1 내지 EA8을 생성함으로써, 칩 크기를 증가시키지 않고도 동작 전류를 감소시키기 위한 퓨즈 절단 검출 회로들 FK2 내지 FK8이 제공된다.
퓨즈 절단 검출 회로의 구조는 서로 접속된 낸드 회로와 인버터 회로를 가지는 회로에 접속되지 않는다. 퓨즈 절단 검출 회로는 시프트 리던던시 회로에 접속된 절단된 퓨즈의 반대측 단자들의 전위차를 검출할 수 있는 임의의 논리 회로들로 구성될 수 있다.
제1 종래 기술에 따르면, 9개의 컬럼 디코더들과 센스 증폭기/기입 버퍼들은 리던던시 메모리 셀 어레이가 교체될 것인지의 여부에 따라, 입출력 신호 라인들의 레벨을 시프트 리던던시 회로들로 전송하도록 동작한다. 그 결과, 한 세트의 컬럼 디코더와 센스 증폭기/기입 버퍼의 동작 전류는 1 암페어라고 가정하면, 전체 회로의 동작 전류는 9i 암페어이다.
이와는 대조적으로, 본 실시예에 따르면, 동작 전류는 8i로서, 제1 종래 기술의 동작 전류에 비해 15％ 만큼 감소되었다.
더욱이, 퓨즈 절단 검출 회로들은 퓨즈 소자들을 사용하지 않고도 형성될 수 있고 각 신호 라인들의 하부에 있는 층 내에 배치될 수 있기 때문에, 칩 크기의 증가를 방지할 수 있다. 따라서, 웨이퍼 당 이용 가능한 펠릿들의 개수의 감소를 방지할 수 있다.

Claims (10)

  1. 시프트 리던던시 회로들을 가지는 반도체 메모리 회로에 있어서:
    복수개의 메모리 셀 어레이들;
    상기 메모리 셀 어레이들 중 어느 하나가 결함이 발생한 경우, 상기 결함 메모리 셀 어레이를 대체할 리던던시 메모리 셀 어레이;
    상기 메모리 셀 어레이들에 데이타를 기입 및 판독하기 위한 복수개의 기입/판독 회로들;
    상기 리던던시 메모리 셀 어레이에 데이타를 기입 및 판독하기 위한 리던던시 기입/판독 회로;
    상기 기입/판독 회로들과 상기 리던던시 기입/판독 회로 중 2개의 회로들에 각기 접속되며, 상기 2개의 회로들로부터 출력된 신호들 중 하나를 통과시키는 복수개의 시프트 리던던시 회로들;
    서로 직렬로 접속된 복수 개의 퓨즈 소자들 -상기 퓨즈 소자들 중 하나는 상기 시프트 리던던시 회로들 중 하나와 전원 전위 간에 접속되고, 상기 퓨즈 소자들 중 나머지는 상기 시프트 리던던시 회로들 중 2개의 회로들 간에 각기 접속됨- ;
    상기 전원 전위에 접속된 상기 퓨즈 소자에 반대되는 끝단에 배치된 상기 퓨즈 소자들 중 하나에 접속되어, 전원 전위 또는 접지 전위를 선택적으로 출력하는 프로그램 회로; 및
    상기 퓨즈 소자들이 절단되었는지의 여부를 개별적으로 검출하고 그 검출 결과에 기초하여, 상기 기입/판독 회로들과 상기 리던던시 기입/판독 회로 각각을 활성 상태 또는 비활성 상태로 제어하기 위한 복수 개의 퓨즈 절단 검출 회로들
    을 포함하는 것을 특징으로 하는 반도체 메모리 회로.
  2. 제1항에 있어서, 상기 각각의 기입/판독 회로들은,
    상기 메모리 셀 어레이들 중 하나에 접속된 컬럼 디코더; 및
    상기 컬럼 디코더에 접속된 센스 증폭기/기입 버퍼를 포함하고,
    상기 리던던시 기입/판독 회로는,
    상기 리던던시 메모리 셀 어레이에 접속된 리던던시 컬럼 디코더; 및
    상기 리던던시 컬럼 디코더에 접속된 리던던시 센스 증폭기/기입 버퍼를 포함하는
    것을 특징으로 하는 반도체 메모리 회로.
  3. 제1항에 있어서, 상기 프로그램 회로는 전원 전위와 접지 전위 사이에 접속된 스위치 퓨즈 소자를 포함하고 상기 스위치 퓨즈 소자가 절단되었는지의 여부에 따라 상기 전원 전위 또는 상기 접지 전위를 선택적으로 출력하는 것을 특징으로 하는 반도체 메모리 회로.
  4. 제1항에 있어서, 상기 퓨즈 절단 검출 회로들은 상기 퓨즈 소자들의 양단에 접속되고 상기 퓨즈 소자들의 상기 양단의 전위차에 따라 상기 퓨즈 소자들이 절단되었는지의 여부를 검출하는 것을 특징으로 하는 반도체 메모리 회로.
  5. 제1항에 있어서, 상기 시프트 리던던시 회로와 상기 퓨즈 절단 검출 회로들을 접속시키기 위한 신호 라인들을 더 포함하며, 상기 퓨즈 절단 검출 회로들은 상기 신호 라인들이 형성되는 층 보다 낮은 층 내에 형성되는 것을 특징으로 하는 반도체 메모리 회로.
  6. 제1항에 있어서, 상기 각각의 퓨즈 절단 검출 회로들은,
    상기 퓨즈 소자의 상기 프로그램 회로측의 단자에 접속된 인버터, 및
    상기 퓨즈 소자의 상기 전원 전위측의 단자의 전위와 상기 인버터로부터 출력된 전위가 입력되는 논리 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리 회로.
  7. 제1항에 있어서, 상기 퓨즈 절단 검출 회로들은 상기 전원 전위를 기준으로 할 때 상기 퓨즈 소자들 중 두번째 소자와 후속되는 소자들에 각기 접속되는 것을 특징으로 하는 반도체 메모리 회로.
  8. 제1항에 있어서, 상기 퓨즈 절단 검출 회로들은 상기 퓨즈 소자들 중 절단된 소자가 할당된 상기 기입/판독 회로의 전원 전류를 차단하는 것을 특징으로 하는 반도체 메모리 회로.
  9. 제3항에 있어서, 상기 프로그램 회로는,
    상기 스위치 퓨즈 소자와 상기 접지 전위 간에 접속된 저항;
    상기 스위치 퓨즈 소자와 상기 저항을 접속하는 노드에 접속된 제1 인버터; 및
    상기 제1 인버터에 직렬로 접속된 제2 인버터
    를 포함하는 것을 특징으로 하는 반도체 메모리 회로.
  10. 제1항에 있어서, 상기 각각의 시프트 리던던시 회로들은,
    상기 시프트 리던던시 회로에 할당된 상기 퓨즈 소자가 절단될 때에는 도통하고 상기 퓨즈 소자가 절단되지 않을 때에는 도통하지 않는 제1 스위치 회로; 및
    상기 시프트 리던던시 회로에 할당된 상기 퓨즈 소자가 절단될 때에는 동작하지 않고 상기 퓨즈 소자가 절단되지 않을 때에는 동작하는 제2 스위치 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리 회로.
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