JPH10326490A - マルチポートメモリ装置、およびデータ転送方法 - Google Patents
マルチポートメモリ装置、およびデータ転送方法Info
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- JPH10326490A JPH10326490A JP10053529A JP5352998A JPH10326490A JP H10326490 A JPH10326490 A JP H10326490A JP 10053529 A JP10053529 A JP 10053529A JP 5352998 A JP5352998 A JP 5352998A JP H10326490 A JPH10326490 A JP H10326490A
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Abstract
(57)【要約】
【課題】 共通のメモリロケーションを共有する多数ポ
ートを有するＲＡＭを提供する。 【解決手段】 メモリは、ＳＲＡＭ、ＤＲＡＭおよび２
つの外部ＩＯポートを有する。ＳＲＡＭは、外部ＩＯポ
ートおよびＤＲＡＭがＤＲＡＭ内の各々かつすべてのメ
モリセルにアクセスできるようにする３つのＩＯポート
を有する。各ＳＲＡＭセルは、外部ＩＯポートに結合さ
れた２つのＩＯポートと、ＤＲＡＭとのデータ転送のた
めのＩＯポートとを備える。３ポートＳＲＡＭセルは、
ラッチ回路に結合された、３本の入力データ線および３
本の出力データ線を含む。３本の書込アドレス線および
３本の読出アドレス線が、外部ＩＯポートおよびＤＲＡ
Ｍによるデータ書込および読出動作のためにＳＲＡＭセ
ルのアドレス指定を提供する。各ＳＲＡＭセルは、３つ
のポートすべてを介して並行に読出され得る。
ートを有するＲＡＭを提供する。 【解決手段】 メモリは、ＳＲＡＭ、ＤＲＡＭおよび２
つの外部ＩＯポートを有する。ＳＲＡＭは、外部ＩＯポ
ートおよびＤＲＡＭがＤＲＡＭ内の各々かつすべてのメ
モリセルにアクセスできるようにする３つのＩＯポート
を有する。各ＳＲＡＭセルは、外部ＩＯポートに結合さ
れた２つのＩＯポートと、ＤＲＡＭとのデータ転送のた
めのＩＯポートとを備える。３ポートＳＲＡＭセルは、
ラッチ回路に結合された、３本の入力データ線および３
本の出力データ線を含む。３本の書込アドレス線および
３本の読出アドレス線が、外部ＩＯポートおよびＤＲＡ
Ｍによるデータ書込および読出動作のためにＳＲＡＭセ
ルのアドレス指定を提供する。各ＳＲＡＭセルは、３つ
のポートすべてを介して並行に読出され得る。
Description
【０００１】
【発明の分野】この出願はメモリ装置に関し、より特定
的には、ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）とスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）とを組込んで、各外部入出力（ＩＯ）ポートおよび
ＤＲＡＭがＳＲＡＭ内の各々かつすべてのメモリセルに
アクセスすることができるようにする、マルチポートラ
ンダムアクセスメモリ（ＭＰＲＡＭ）に関する。
的には、ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）とスタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）とを組込んで、各外部入出力（ＩＯ）ポートおよび
ＤＲＡＭがＳＲＡＭ内の各々かつすべてのメモリセルに
アクセスすることができるようにする、マルチポートラ
ンダムアクセスメモリ（ＭＰＲＡＭ）に関する。
【０００２】
【背景技術】コンピュータグラフィックスシステムを開
発するには、３Ｄグラフィックスデータ等の大量のデー
タを記憶することのできる、高速メモリが必要となる。
そのようなメモリの１つに、より高速なＳＲＡＭキャッ
シュメモリを利用することによってＤＲＡＭメインメモ
リ性能を改良するように開発された、最も共通にアクセ
スされるデータを記憶するための、キャッシュ式のメモ
リがある。たとえば、米国特許番号第５，５６６，３１
８号は、シングルチップ上でＳＲＡＭキャッシュメモリ
をＤＲＡＭと統合する、強化されたＤＲＡＭを開示す
る。ＳＲＡＭキャッシュとＤＲＡＭメモリアレイとの間
には、センスアンプと列書込選択レジスタとが結合され
る。列デコーダは、ＳＲＡＭキャッシュと関連して、Ｓ
ＲＡＭの所望の列へのアクセスを提供する。行デコーダ
はＤＲＡＭメモリアレイと関連して、ＤＲＡＭの特定の
行へのアクセスを可能にする。入出力制御およびデータ
ラッチは、ＳＲＡＭからデータを受取って、データ入出
力線を介してデータ出力を提供する。ＤＲＡＭメモリア
レイからアクセスされる現時点のデータの行は、ＳＲＡ
Ｍキャッシュメモリ内に保持される。キャッシュ「ミ
ス」が検出された場合には、キャッシュメモリ全体がＤ
ＲＡＭメモリアレイから、ＤＲＡＭからキャッシュメモ
リへのバスを通じて、再び満たされる。
発するには、３Ｄグラフィックスデータ等の大量のデー
タを記憶することのできる、高速メモリが必要となる。
そのようなメモリの１つに、より高速なＳＲＡＭキャッ
シュメモリを利用することによってＤＲＡＭメインメモ
リ性能を改良するように開発された、最も共通にアクセ
スされるデータを記憶するための、キャッシュ式のメモ
リがある。たとえば、米国特許番号第５，５６６，３１
８号は、シングルチップ上でＳＲＡＭキャッシュメモリ
をＤＲＡＭと統合する、強化されたＤＲＡＭを開示す
る。ＳＲＡＭキャッシュとＤＲＡＭメモリアレイとの間
には、センスアンプと列書込選択レジスタとが結合され
る。列デコーダは、ＳＲＡＭキャッシュと関連して、Ｓ
ＲＡＭの所望の列へのアクセスを提供する。行デコーダ
はＤＲＡＭメモリアレイと関連して、ＤＲＡＭの特定の
行へのアクセスを可能にする。入出力制御およびデータ
ラッチは、ＳＲＡＭからデータを受取って、データ入出
力線を介してデータ出力を提供する。ＤＲＡＭメモリア
レイからアクセスされる現時点のデータの行は、ＳＲＡ
Ｍキャッシュメモリ内に保持される。キャッシュ「ミ
ス」が検出された場合には、キャッシュメモリ全体がＤ
ＲＡＭメモリアレイから、ＤＲＡＭからキャッシュメモ
リへのバスを通じて、再び満たされる。
【０００３】ＲＡＭの速度および性能を改良するため
に、２つの別個の入出力ポートがメモリアレイにアクセ
スできるようにする、デュアルポートＲＡＭが開発され
てきている。しかしながら、デュアルポートＲＡＭは、
データの入力および出力を有効に制御することができな
い。なぜなら、ポート同士を交換できないためである。
たとえば、データトラフィックは、それらポートのうち
一方に負荷がかかりすぎて他方の負荷が不足する場合に
も、ポート間で再配分することができない。
に、２つの別個の入出力ポートがメモリアレイにアクセ
スできるようにする、デュアルポートＲＡＭが開発され
てきている。しかしながら、デュアルポートＲＡＭは、
データの入力および出力を有効に制御することができな
い。なぜなら、ポート同士を交換できないためである。
たとえば、データトラフィックは、それらポートのうち
一方に負荷がかかりすぎて他方の負荷が不足する場合に
も、ポート間で再配分することができない。
【０００４】図１を参照して、デュアルポートＲＡＭ２
は、ＲＡＭ４にデータを入力しおよびＲＡＭ４からデー
タを出力し、ならびに入出力動作を制御する、ＩＯポー
トＡおよびＢを含む。ＤＲＡＭ４はメインメモリとして
使用され、これに対し、ＳＲＡＭキャッシュメモリ６内
には最も共通にアクセスされるデータが保持される。ポ
ートＡおよびＢとＤＲＡＭメインメモリ４との間のデー
タ転送は、部分６Ａおよび６Ｂに分割されたＳＲＡＭ６
を介して行なわれる。ポートＡを介して供給されるデー
タブロックは、ＤＲＡＭ４内に書込まれる前にＳＲＡＭ
６Ａ内に保持される。同様に、ポートＢからのデータブ
ロックは、ＤＲＡＭ４に転送されるのに先立って、ＳＲ
ＡＭ６Ｂに供給される。
は、ＲＡＭ４にデータを入力しおよびＲＡＭ４からデー
タを出力し、ならびに入出力動作を制御する、ＩＯポー
トＡおよびＢを含む。ＤＲＡＭ４はメインメモリとして
使用され、これに対し、ＳＲＡＭキャッシュメモリ６内
には最も共通にアクセスされるデータが保持される。ポ
ートＡおよびＢとＤＲＡＭメインメモリ４との間のデー
タ転送は、部分６Ａおよび６Ｂに分割されたＳＲＡＭ６
を介して行なわれる。ポートＡを介して供給されるデー
タブロックは、ＤＲＡＭ４内に書込まれる前にＳＲＡＭ
６Ａ内に保持される。同様に、ポートＢからのデータブ
ロックは、ＤＲＡＭ４に転送されるのに先立って、ＳＲ
ＡＭ６Ｂに供給される。
【０００５】ポートＡはＳＲＡＭ６Ａにのみアクセス
し、他方、ポートＢはＳＲＡＭ６Ｂにのみアクセスがで
きる。したがって、最も新しいデータが記憶されるの
は、ＳＲＡＭ６ではなくＤＲＡＭ４内である。ＳＲＡＭ
の一方の部分に入力された新しいデータは、ＤＲＡＭ４
内に書込まれなくてはならない。ＤＲＡＭ４が更新され
ると、その新しいデータは次の書込サイクルにおいてＳ
ＲＡＭの他方部分内に入力される。したがって、ＳＲＡ
Ｍの両方の部分を最新の状態に保つためには、ＳＲＡＭ
の一方部分からＤＲＡＭへのデータ転送と、ＤＲＡＭか
らＳＲＡＭの他方部分へのデータ転送とが必要となる。
し、他方、ポートＢはＳＲＡＭ６Ｂにのみアクセスがで
きる。したがって、最も新しいデータが記憶されるの
は、ＳＲＡＭ６ではなくＤＲＡＭ４内である。ＳＲＡＭ
の一方の部分に入力された新しいデータは、ＤＲＡＭ４
内に書込まれなくてはならない。ＤＲＡＭ４が更新され
ると、その新しいデータは次の書込サイクルにおいてＳ
ＲＡＭの他方部分内に入力される。したがって、ＳＲＡ
Ｍの両方の部分を最新の状態に保つためには、ＳＲＡＭ
の一方部分からＤＲＡＭへのデータ転送と、ＤＲＡＭか
らＳＲＡＭの他方部分へのデータ転送とが必要となる。
【０００６】マルチポートＲＡＭ内のデータ入出力動作
の帯域幅を改善するために、ＲＡＭの各ポートがＳＲＡ
Ｍのいかなるロケーションにもアクセスすることができ
るようにすることが所望される。
の帯域幅を改善するために、ＲＡＭの各ポートがＳＲＡ
Ｍのいかなるロケーションにもアクセスすることができ
るようにすることが所望される。
【０００７】さらに、交換可能なポートを有して、その
ポートのいずれもがどの時間にも最も新しいデータにア
クセスできるようにする、マルチポートＲＡＭを提供す
ることもまた所望される。
ポートのいずれもがどの時間にも最も新しいデータにア
クセスできるようにする、マルチポートＲＡＭを提供す
ることもまた所望される。
【０００８】
【発明の開示】したがって、この発明の１つの利点は、
各ポートがＳＲＡＭのいかなるロケーションにもアクセ
スできるようにする、マルチポートメモリを提供するこ
とである。
各ポートがＳＲＡＭのいかなるロケーションにもアクセ
スできるようにする、マルチポートメモリを提供するこ
とである。
【０００９】この発明の別の利点は、いかなるポートも
いかなる時間においても最新のデータにアクセスするこ
とができる、マルチポートＲＡＭを提供することであ
る。
いかなる時間においても最新のデータにアクセスするこ
とができる、マルチポートＲＡＭを提供することであ
る。
【００１０】この発明の別の利点は、交換可能なポート
を有するマルチポートＲＡＭチップを提供することであ
る。
を有するマルチポートＲＡＭチップを提供することであ
る。
【００１１】この発明の以上のおよび他の利点は、シン
グルチップ上に配されて第１および第２の外部入出力ポ
ートを有するメモリ装置を提供することによって、少な
くともいくぶん達成される。メインメモリは、データを
記憶するよう構成され得る。メインメモリよりも小さい
記憶容量を有するキャッシュメモリは、入出力ポートに
結合されて、それらポートから出力されるべきデータを
記憶し、かつ、ポートから入力されるデータを受取る。
第１および第２の外部入力ポートの各々は、キャッシュ
メモリ内のすべての記憶セルにアクセスを提供する。
グルチップ上に配されて第１および第２の外部入出力ポ
ートを有するメモリ装置を提供することによって、少な
くともいくぶん達成される。メインメモリは、データを
記憶するよう構成され得る。メインメモリよりも小さい
記憶容量を有するキャッシュメモリは、入出力ポートに
結合されて、それらポートから出力されるべきデータを
記憶し、かつ、ポートから入力されるデータを受取る。
第１および第２の外部入力ポートの各々は、キャッシュ
メモリ内のすべての記憶セルにアクセスを提供する。
【００１２】この発明の第１の局面に従えば、キャッシ
ュメモリは、第１および第２の外部入出力ポートに結合
された第１および第２の内部入出力ポートと、メインメ
モリに結合された第３の内部入出力ポートとを有する。
ュメモリは、第１および第２の外部入出力ポートに結合
された第１および第２の内部入出力ポートと、メインメ
モリに結合された第３の内部入出力ポートとを有する。
【００１３】この発明の別の局面に従えば、キャッシュ
メモリは、第１および第２の外部入出力ポートに結合さ
れた第１および第２の内部入出力ポートと、メインメモ
リに結合された第３の内部入出力ポートとを有する、３
ポートを備える記憶セルから構成される。
メモリは、第１および第２の外部入出力ポートに結合さ
れた第１および第２の内部入出力ポートと、メインメモ
リに結合された第３の内部入出力ポートとを有する、３
ポートを備える記憶セルから構成される。
【００１４】この発明のさらなる局面に従えば、記憶セ
ルの第１、第２および第３の内部入出力ポートは、記憶
セルから第１および第２の外部入出力ポートならびにメ
インメモリへの並行のデータ読出を提供するか、また
は、第３の内部ポートを介したデータ書込と同時に、内
部ポートの２つを介した並行のデータ読出を提供するよ
うに構成される。
ルの第１、第２および第３の内部入出力ポートは、記憶
セルから第１および第２の外部入出力ポートならびにメ
インメモリへの並行のデータ読出を提供するか、また
は、第３の内部ポートを介したデータ書込と同時に、内
部ポートの２つを介した並行のデータ読出を提供するよ
うに構成される。
【００１５】この発明の方法に従えば、ＤＲＡＭメイン
メモリと、ＳＲＡＭキャッシュメモリと、第１および第
２の入出力ポートとを有するマルチポートメモリチップ
におけるデータ転送を提供するために、以下のステップ
が実行される。すなわち、第１および第２の入出力ポー
トのうち一方を介して上記ＳＲＡＭキャッシュメモリの
予め定めれたロケーションにデータを書込むステップ
と、上記データをその予め定められたロケーションから
第１および第２の入出力ポートを介して並行して読出す
ステップとを含む。
メモリと、ＳＲＡＭキャッシュメモリと、第１および第
２の入出力ポートとを有するマルチポートメモリチップ
におけるデータ転送を提供するために、以下のステップ
が実行される。すなわち、第１および第２の入出力ポー
トのうち一方を介して上記ＳＲＡＭキャッシュメモリの
予め定めれたロケーションにデータを書込むステップ
と、上記データをその予め定められたロケーションから
第１および第２の入出力ポートを介して並行して読出す
ステップとを含む。
【００１６】ＤＲＡＭメインメモリは、第１および第２
の入出力ポートを介してデータを読出すのと同時に、Ｓ
ＲＡＭキャッシュメモリ内の予め定められたロケーショ
ンからデータを読出すことが可能である。
の入出力ポートを介してデータを読出すのと同時に、Ｓ
ＲＡＭキャッシュメモリ内の予め定められたロケーショ
ンからデータを読出すことが可能である。
【００１７】この発明のこれらおよび他の目的ならびに
利点は、以下の詳細な説明から当業者には容易に明らか
となろう。詳細な説明には、この発明の好ましい実施例
のみを示しかつ説明しており、この発明を実現するのに
考えられるベストモードを単に例示しているにすぎな
い。理解されるように、この発明は他のおよび異なる実
施例が可能であり、そのいくつかの詳細は、すべてこの
発明から離れることのない、種々の明らかな観点から修
正が可能である。したがって、ここに提示する図面およ
び説明は、例示のためのものと見なされるべきであっ
て、限定を加えるものではないと考えられたい。
利点は、以下の詳細な説明から当業者には容易に明らか
となろう。詳細な説明には、この発明の好ましい実施例
のみを示しかつ説明しており、この発明を実現するのに
考えられるベストモードを単に例示しているにすぎな
い。理解されるように、この発明は他のおよび異なる実
施例が可能であり、そのいくつかの詳細は、すべてこの
発明から離れることのない、種々の明らかな観点から修
正が可能である。したがって、ここに提示する図面およ
び説明は、例示のためのものと見なされるべきであっ
て、限定を加えるものではないと考えられたい。
【００１８】
【この発明を実行するためのベストモード】この発明
は、メモリ装置分野の全般に適用が可能であるが、この
発明を実行するためのベストモードは、一つには、図２
に示すマルチポートＲＡＭ（ＭＰＲＡＭ）１０の実現に
基づく。シングルチップ上に配されるＭＰＲＡＭ１０
は、ＤＲＡＭ１２を含み、ＤＲＡＭ１２は、各々が４メ
ガビットの、個別にアドレス可能な４つのメモリバンク
に分割される。各バンクは５１２行×３２列×２５６ビ
ットで構成されたメモリアレイを含む。後により詳細に
説明するように、単一の２５６ビットグローバル入出力
（ＩＯ）バス１４が、ＤＲＡＭ１２の４つのバンクすべ
てによって共有され、ＤＲＡＭ１２をＳＲＡＭ１６に接
続する。
は、メモリ装置分野の全般に適用が可能であるが、この
発明を実行するためのベストモードは、一つには、図２
に示すマルチポートＲＡＭ（ＭＰＲＡＭ）１０の実現に
基づく。シングルチップ上に配されるＭＰＲＡＭ１０
は、ＤＲＡＭ１２を含み、ＤＲＡＭ１２は、各々が４メ
ガビットの、個別にアドレス可能な４つのメモリバンク
に分割される。各バンクは５１２行×３２列×２５６ビ
ットで構成されたメモリアレイを含む。後により詳細に
説明するように、単一の２５６ビットグローバル入出力
（ＩＯ）バス１４が、ＤＲＡＭ１２の４つのバンクすべ
てによって共有され、ＤＲＡＭ１２をＳＲＡＭ１６に接
続する。
【００１９】４キロビットＳＲＡＭ１６は、１６ライン
×１６ワード×１６ビットとして構成され得る。ＤＲＡ
Ｍ１２とＳＲＡＭ１６との間の各々の２５６ビット転送
は、ＳＲＡＭ１６内の１６ラインのうち１ラインを置換
するかまたは更新する。
×１６ワード×１６ビットとして構成され得る。ＤＲＡ
Ｍ１２とＳＲＡＭ１６との間の各々の２５６ビット転送
は、ＳＲＡＭ１６内の１６ラインのうち１ラインを置換
するかまたは更新する。
【００２０】ＭＰＲＡＭ１０は、２つの同一でありかつ
独立した、１６ビットＩＯポートＡおよびＢを有する。
外部ポートＡおよびＢの各々は、ＳＲＡＭ１６の各セル
に対して読出アクセスおよび書込アクセスを提供する。
ＩＯデータピン１８および２０はそれぞれ、ポートＡお
よびＢに接続されて、１６ビットデータＤＱＡおよびＤ
ＱＢの入力および出力を提供する。
独立した、１６ビットＩＯポートＡおよびＢを有する。
外部ポートＡおよびＢの各々は、ＳＲＡＭ１６の各セル
に対して読出アクセスおよび書込アクセスを提供する。
ＩＯデータピン１８および２０はそれぞれ、ポートＡお
よびＢに接続されて、１６ビットデータＤＱＡおよびＤ
ＱＢの入力および出力を提供する。
【００２１】ポートＡおよびＢのためのＳＲＡＭ制御信
号ＳＣＡおよびＳＣＢはそれぞれ、ポートＡ制御回路２
２およびポートＢ制御回路２４を介して供給されて、デ
ータ読出または書込、およびバースト終了等のＳＲＡＭ
の動作を規定する。ポートＡおよびＢのためのライトイ
ネーブルコマンド／ＷＥＡおよび／ＷＥＢは、それぞ
れ、ポート制御回路２２および２４を介して提供され
て、ＳＲＡＭの書込動作を復号化する。さらに、ポート
制御回路２２および２４は、ライトパービット動作モー
ドをイネーブルするために、また、バーストを終了させ
るために、特別機能コマンドＳＦＡおよびＳＦＢをそれ
ぞれ受取ることも可能である。
号ＳＣＡおよびＳＣＢはそれぞれ、ポートＡ制御回路２
２およびポートＢ制御回路２４を介して供給されて、デ
ータ読出または書込、およびバースト終了等のＳＲＡＭ
の動作を規定する。ポートＡおよびＢのためのライトイ
ネーブルコマンド／ＷＥＡおよび／ＷＥＢは、それぞ
れ、ポート制御回路２２および２４を介して提供され
て、ＳＲＡＭの書込動作を復号化する。さらに、ポート
制御回路２２および２４は、ライトパービット動作モー
ドをイネーブルするために、また、バーストを終了させ
るために、特別機能コマンドＳＦＡおよびＳＦＢをそれ
ぞれ受取ることも可能である。
【００２２】マスタクロック信号ＣＬＫが与えられるク
ロック発生器２６は、ＭＰＲＡＭ動作のための内部クロ
ックを提供する。ＭＰＲＡＭのすべての入力信号は、マ
スタクロックＣＬＫの立上がり端縁を基準とする。マス
タクロックイネーブル信号ＣＫＥはクロック発生器２６
に供給されて、内部クロック発生をイネーブルする。チ
ップ選択信号／ＳＤおよび／ＳＳは、それぞれ、ＤＲＡ
Ｍ１２およびＳＲＡＭ１６にチップ選択機能を提供す
る。
ロック発生器２６は、ＭＰＲＡＭ動作のための内部クロ
ックを提供する。ＭＰＲＡＭのすべての入力信号は、マ
スタクロックＣＬＫの立上がり端縁を基準とする。マス
タクロックイネーブル信号ＣＫＥはクロック発生器２６
に供給されて、内部クロック発生をイネーブルする。チ
ップ選択信号／ＳＤおよび／ＳＳは、それぞれ、ＤＲＡ
Ｍ１２およびＳＲＡＭ１６にチップ選択機能を提供す
る。
【００２３】ポート制御回路２２および２４、ならびに
クロック発生器２６は、ＳＲＡＭ１６に対する書込およ
び読出アクセスを制御するＳＲＡＭ制御回路２８に結合
される。データ書込またはデータ読出のための、ＩＯデ
ータピン１８および２０の各々とＳＲＡＭ１６との間の
データ転送経路は、２ステージパイプラインとして構成
される。
クロック発生器２６は、ＳＲＡＭ１６に対する書込およ
び読出アクセスを制御するＳＲＡＭ制御回路２８に結合
される。データ書込またはデータ読出のための、ＩＯデ
ータピン１８および２０の各々とＳＲＡＭ１６との間の
データ転送経路は、２ステージパイプラインとして構成
される。
【００２４】ＳＲＡＭ１６へのデータ書込のために、ポ
ートＡおよびＢのためにそれぞれ書込コマンドＷＡおよ
びＷＢが、第１のクロックサイクル時にＳＲＡＭ制御回
路２８によって発せられ得る。書込まれるべきデータ
は、第２のクロックサイクル時に供給される。ＳＲＡＭ
１６のアドレスされるラインおよびワードは、ポート制
御回路２２および２４に供給される、それぞれポートＡ
およびＢのための８ビットアドレス信号ＡＤＡおよびＡ
ＤＢによって判定される。たとえば、アドレスされるラ
インは、アドレス信号ＡＤＡおよびＡＤＢの上位４ビッ
トによって規定され、アドレスされる１６ビットのワー
ドは、アドレス信号ＡＤＡおよびＡＤＢの下位４ビット
によって決定され得る。
ートＡおよびＢのためにそれぞれ書込コマンドＷＡおよ
びＷＢが、第１のクロックサイクル時にＳＲＡＭ制御回
路２８によって発せられ得る。書込まれるべきデータ
は、第２のクロックサイクル時に供給される。ＳＲＡＭ
１６のアドレスされるラインおよびワードは、ポート制
御回路２２および２４に供給される、それぞれポートＡ
およびＢのための８ビットアドレス信号ＡＤＡおよびＡ
ＤＢによって判定される。たとえば、アドレスされるラ
インは、アドレス信号ＡＤＡおよびＡＤＢの上位４ビッ
トによって規定され、アドレスされる１６ビットのワー
ドは、アドレス信号ＡＤＡおよびＡＤＢの下位４ビット
によって決定され得る。
【００２５】ＳＲＡＭ１６からのデータ読出のために、
読出コマンドＲＡおよびＲＢが、第１のクロックサイク
ル時にＳＲＡＭ制御回路２８によって発せられ得る。デ
ータは、第２のクロックの立上がり端縁においてアクセ
スされて、第３のクロックサイクル時に有効にされる。
書込動作と同様、ＳＲＡＭ１６のアドレスされるライン
およびワードは、ポートＡおよびＢのそれぞれのための
アドレス信号ＡＤＡおよびＡＤＢによって判定される。
たとえば、アドレスされるラインは、アドレス信号ＡＤ
ＡおよびＡＤＢの上位４ビットによって規定され、アド
レスされる１６ビットのワードは、アドレス信号ＡＤＡ
およびＡＤＢの下位４ビットによって決定され得る。
読出コマンドＲＡおよびＲＢが、第１のクロックサイク
ル時にＳＲＡＭ制御回路２８によって発せられ得る。デ
ータは、第２のクロックの立上がり端縁においてアクセ
スされて、第３のクロックサイクル時に有効にされる。
書込動作と同様、ＳＲＡＭ１６のアドレスされるライン
およびワードは、ポートＡおよびＢのそれぞれのための
アドレス信号ＡＤＡおよびＡＤＢによって判定される。
たとえば、アドレスされるラインは、アドレス信号ＡＤ
ＡおよびＡＤＢの上位４ビットによって規定され、アド
レスされる１６ビットのワードは、アドレス信号ＡＤＡ
およびＡＤＢの下位４ビットによって決定され得る。
【００２６】下により詳細に説明するように、ポートＡ
およびＢは独立しており、ＳＲＡＭ１６内のいかなるロ
ケーションからもまたはそれに対しても、同時に、デー
タの読出および書込を提供できる。しかしながら、ユー
ザは、両方のポートから同時に同じＳＲＡＭセルに書込
むことができないようにされている。ＩＯバッファ３０
および３２がそれぞれ、ポートＡおよびＢに結合され
て、読出動作および書込動作中にデータをバッファす
る。
およびＢは独立しており、ＳＲＡＭ１６内のいかなるロ
ケーションからもまたはそれに対しても、同時に、デー
タの読出および書込を提供できる。しかしながら、ユー
ザは、両方のポートから同時に同じＳＲＡＭセルに書込
むことができないようにされている。ＩＯバッファ３０
および３２がそれぞれ、ポートＡおよびＢに結合され
て、読出動作および書込動作中にデータをバッファす
る。
【００２７】ＩＯバッファ３０および３２にそれぞれ接
続されたライトパービットマスクレジスタ３４および３
６は、ポートＡおよびＢからのマスクされた書込動作を
行なうのに使用される。ＳＲＡＭ制御回路は、ポートＡ
およびＢに対してそれぞれマスクされた書込コマンドＭ
ＷＡおよびＭＷＢを発して、ＳＲＡＭ１６から読出され
るかまたはＳＲＡＭ１６に書込まれるＤＱＡデータおよ
びＤＱＢデータをマスクする。ピン３８および４０はそ
れぞれ、ポートＡおよびＢに対して２ビットのマスク制
御データＤＱＭＡおよびＤＱＭＢを供給する。マスク制
御データＤＱＭＡおよびＤＱＭＢのいずれかのビットが
ハイにされると、それぞれ、読出されるかまたは書込ま
れるＤＱＡデータおよびＤＱＢデータがマスクされる。
たとえば、マスク制御データＤＱＭＡおよびＤＱＭＢの
上位ビットがそれぞれ、ＤＱＡおよびＤＱＢデータの上
位バイトを制御する。マスク制御データＤＱＭＡおよび
ＤＱＭＢの下位ビットがそれぞれ、ＤＱＡデータおよび
ＤＱＢデータの下位バイトを制御し得る。ロードマスク
レジスタコマンドＬＭＲＡおよびＬＭＲＢがそれぞれポ
ートＡおよびＢのためにＳＲＡＭ制御回路２８によって
発せられて、ライトパービットレジスタ３４および３６
をロードすることが可能である。
続されたライトパービットマスクレジスタ３４および３
６は、ポートＡおよびＢからのマスクされた書込動作を
行なうのに使用される。ＳＲＡＭ制御回路は、ポートＡ
およびＢに対してそれぞれマスクされた書込コマンドＭ
ＷＡおよびＭＷＢを発して、ＳＲＡＭ１６から読出され
るかまたはＳＲＡＭ１６に書込まれるＤＱＡデータおよ
びＤＱＢデータをマスクする。ピン３８および４０はそ
れぞれ、ポートＡおよびＢに対して２ビットのマスク制
御データＤＱＭＡおよびＤＱＭＢを供給する。マスク制
御データＤＱＭＡおよびＤＱＭＢのいずれかのビットが
ハイにされると、それぞれ、読出されるかまたは書込ま
れるＤＱＡデータおよびＤＱＢデータがマスクされる。
たとえば、マスク制御データＤＱＭＡおよびＤＱＭＢの
上位ビットがそれぞれ、ＤＱＡおよびＤＱＢデータの上
位バイトを制御する。マスク制御データＤＱＭＡおよび
ＤＱＭＢの下位ビットがそれぞれ、ＤＱＡデータおよび
ＤＱＢデータの下位バイトを制御し得る。ロードマスク
レジスタコマンドＬＭＲＡおよびＬＭＲＢがそれぞれポ
ートＡおよびＢのためにＳＲＡＭ制御回路２８によって
発せられて、ライトパービットレジスタ３４および３６
をロードすることが可能である。
【００２８】ＭＰＲＡＭ１０は、ＳＲＡＭ１６とＤＲＡ
Ｍ１２とが並行に動作することを可能にする。ＤＲＡＭ
制御回路４２は、制御信号／ＲＡＳおよび／ＣＡＳによ
って規定されるＤＲＡＭ制御コマンドを形成する。２ビ
ットのバンクアドレスコマンドＢＡは、４つのＤＲＡＭ
バンクのうち１つを選択する。１１ビットのアドレスコ
マンドＡＤＤは、ＤＲＡＭの行および列アドレス、ＤＲ
ＡＭの転送動作、ならびに、ＳＲＡＭ１６内のラインの
うち、データがそのラインからＤＲＡＭ１２に転送され
得るライン、または、データがそのラインにＤＲＡＭ１
２から転送され得るライン、を選択する。たとえば、Ａ
ＤＤコマンドの下位９ビットがＤＲＡＭ行アドレスを選
択し、下位５ビットがＤＲＡＭ列アドレスを選択し、Ａ
ＤＤコマンドの２ビットがＤＲＡＭ転送動作を規定する
のに使用され得る。また、上位４ビットが、ＳＲＡＭ内
の１６ラインのうち１ラインを選択することが可能であ
る。
Ｍ１２とが並行に動作することを可能にする。ＤＲＡＭ
制御回路４２は、制御信号／ＲＡＳおよび／ＣＡＳによ
って規定されるＤＲＡＭ制御コマンドを形成する。２ビ
ットのバンクアドレスコマンドＢＡは、４つのＤＲＡＭ
バンクのうち１つを選択する。１１ビットのアドレスコ
マンドＡＤＤは、ＤＲＡＭの行および列アドレス、ＤＲ
ＡＭの転送動作、ならびに、ＳＲＡＭ１６内のラインの
うち、データがそのラインからＤＲＡＭ１２に転送され
得るライン、または、データがそのラインにＤＲＡＭ１
２から転送され得るライン、を選択する。たとえば、Ａ
ＤＤコマンドの下位９ビットがＤＲＡＭ行アドレスを選
択し、下位５ビットがＤＲＡＭ列アドレスを選択し、Ａ
ＤＤコマンドの２ビットがＤＲＡＭ転送動作を規定する
のに使用され得る。また、上位４ビットが、ＳＲＡＭ内
の１６ラインのうち１ラインを選択することが可能であ
る。
【００２９】ＤＲＡＭ制御回路４２は、ＤＲＡＭ読出転
送コマンドＤＲＴを形成して、データの３２ブロックの
うちＡＤＤコマンドによって指定された１ブロックを、
ＳＲＡＭ１６内の１６ラインのうち１ラインへと転送さ
せる。ＤＲＡＭ書込転送コマンドＤＷＴもまたＤＲＡＭ
制御回路４２によって形成されて、ＳＲＡＭの１６ライ
ンのうちＡＤＤコマンドによって指定された１ラインか
ら、ＤＲＡＭ１２内の３２ブロックのうち１ブロック
に、データが転送される。
送コマンドＤＲＴを形成して、データの３２ブロックの
うちＡＤＤコマンドによって指定された１ブロックを、
ＳＲＡＭ１６内の１６ラインのうち１ラインへと転送さ
せる。ＤＲＡＭ書込転送コマンドＤＷＴもまたＤＲＡＭ
制御回路４２によって形成されて、ＳＲＡＭの１６ライ
ンのうちＡＤＤコマンドによって指定された１ラインか
ら、ＤＲＡＭ１２内の３２ブロックのうち１ブロック
に、データが転送される。
【００３０】データ転送レジスタ４４は、ＤＲＡＭ１２
とＳＲＡＭ１６との間に配されて、ＤＲＡＭ１２とＳＲ
ＡＭ１６との間のデータ転送を支持する。ＤＲＡＭ書込
転送をマスクするのに、３２ビットのバイトライトイネ
ーブルマスクレジスタ４６が使用される。このレジスタ
４６は、ロードマスクレジスタコマンドＬＭＲが発せら
れると、ポートＡまたはポートＢのいずれかからロード
され得る。レジスタ４６内の各ビットは、２５６ビット
のグローバルＩＯバス１４の１バイトをマスクする。バ
イトライトイネーブルマスクレジスタ４６と、ライトパ
ービットマスクレジスタ３４および３６とは、それぞ
れ、ＤＲＡＭ１２およびＳＲＡＭ１６への書込中にバイ
パスされ得る。
とＳＲＡＭ１６との間に配されて、ＤＲＡＭ１２とＳＲ
ＡＭ１６との間のデータ転送を支持する。ＤＲＡＭ書込
転送をマスクするのに、３２ビットのバイトライトイネ
ーブルマスクレジスタ４６が使用される。このレジスタ
４６は、ロードマスクレジスタコマンドＬＭＲが発せら
れると、ポートＡまたはポートＢのいずれかからロード
され得る。レジスタ４６内の各ビットは、２５６ビット
のグローバルＩＯバス１４の１バイトをマスクする。バ
イトライトイネーブルマスクレジスタ４６と、ライトパ
ービットマスクレジスタ３４および３６とは、それぞ
れ、ＤＲＡＭ１２およびＳＲＡＭ１６への書込中にバイ
パスされ得る。
【００３１】ＭＰＲＡＭ１０は、プログラマブルバース
トモードを有する。このモードは、ポートＡおよびＢか
らＳＲＡＭ１６に書込まれるデータのバーストのため
に、または、ＳＲＡＭ１６からポートＡおよびＢに読出
されるデータのバーストのために、ユーザが１、２、４
および８のバースト長を選択できるようにする。順次ま
たはインタリーブバーストが選択され得る。ＤＲＡＭ制
御回路４２によって発せられるセットモードレジスタコ
マンドＳＭＲは、内部モードレジスタ内にバーストの長
さおよび種類をプログラムできるようにする。モードレ
ジスタ内にプログラムされるモードレジスタコード（Ｍ
ＲＣ）は、ＡＤＤコマンドを使用して入力され得る。Ｍ
ＲＣは、それが次のＳＭＲコマンドによってオーバライ
トされるまで、または、ＭＰＲＡＭ１０に電力が供給さ
れなくなるまで、モードレジスタ内に記憶される。ＳＭ
Ｒコマンドは、ＤＲＡＭ１２およびＳＲＡＭ１６がアイ
ドル状態にあるときに発せられ得る。バースト終了コマ
ンドＢＴＡおよびＢＴＢは、ＳＲＡＭ制御回路２８によ
って発せられて、ポートＡおよびＢからのまたはそれら
へのバーストシーケンスをそれぞれ、終了させることが
できる。
トモードを有する。このモードは、ポートＡおよびＢか
らＳＲＡＭ１６に書込まれるデータのバーストのため
に、または、ＳＲＡＭ１６からポートＡおよびＢに読出
されるデータのバーストのために、ユーザが１、２、４
および８のバースト長を選択できるようにする。順次ま
たはインタリーブバーストが選択され得る。ＤＲＡＭ制
御回路４２によって発せられるセットモードレジスタコ
マンドＳＭＲは、内部モードレジスタ内にバーストの長
さおよび種類をプログラムできるようにする。モードレ
ジスタ内にプログラムされるモードレジスタコード（Ｍ
ＲＣ）は、ＡＤＤコマンドを使用して入力され得る。Ｍ
ＲＣは、それが次のＳＭＲコマンドによってオーバライ
トされるまで、または、ＭＰＲＡＭ１０に電力が供給さ
れなくなるまで、モードレジスタ内に記憶される。ＳＭ
Ｒコマンドは、ＤＲＡＭ１２およびＳＲＡＭ１６がアイ
ドル状態にあるときに発せられ得る。バースト終了コマ
ンドＢＴＡおよびＢＴＢは、ＳＲＡＭ制御回路２８によ
って発せられて、ポートＡおよびＢからのまたはそれら
へのバーストシーケンスをそれぞれ、終了させることが
できる。
【００３２】図３は、ポートＡおよびＢならびにＤＲＡ
Ｍ１２の、ＳＲＡＭ１６へのアクセスを概略的に示す。
外部ポートＡおよびＢに関するＳＲＡＭ１６へのおよび
ＳＲＡＭ１６からのデータの入出力は、ＩＯバッファ３
０および３２をそれぞれ介して提供され得る。ポートＡ
制御回路２２およびポートＢ制御回路２４は、それぞ
れ、外部ポートＡおよびＢに対するデータ入出力を制御
することができる。ＤＲＡＭ１２とＳＲＡＭ１６との間
の双方向のデータ転送は、ＤＲＡＭ制御回路４２によっ
て生成される制御信号に従って、グローバルＩＯバス１
４を介して行なわれ得る。グローバルＩＯバス１４を介
したＳＲＡＭ１６とＤＲＡＭ１２との間のデータ転送
は、この出願と同時に出願されてここに引用により援用
される、「共有グローバルバスを有するマルチポートＲ
ＡＭ（“MULTI-PORT RAM HAVING SHARED GLOBAL BUS
”）」と題された、本出願人の同時係属中の出願ＳＮ
内により詳細に開示されている。
Ｍ１２の、ＳＲＡＭ１６へのアクセスを概略的に示す。
外部ポートＡおよびＢに関するＳＲＡＭ１６へのおよび
ＳＲＡＭ１６からのデータの入出力は、ＩＯバッファ３
０および３２をそれぞれ介して提供され得る。ポートＡ
制御回路２２およびポートＢ制御回路２４は、それぞ
れ、外部ポートＡおよびＢに対するデータ入出力を制御
することができる。ＤＲＡＭ１２とＳＲＡＭ１６との間
の双方向のデータ転送は、ＤＲＡＭ制御回路４２によっ
て生成される制御信号に従って、グローバルＩＯバス１
４を介して行なわれ得る。グローバルＩＯバス１４を介
したＳＲＡＭ１６とＤＲＡＭ１２との間のデータ転送
は、この出願と同時に出願されてここに引用により援用
される、「共有グローバルバスを有するマルチポートＲ
ＡＭ（“MULTI-PORT RAM HAVING SHARED GLOBAL BUS
”）」と題された、本出願人の同時係属中の出願ＳＮ
内により詳細に開示されている。
【００３３】ＳＲＡＭ１６は、外部ポートＡおよびＢな
らびにＤＲＡＭ１６がＳＲＡＭメモリスペースに並行に
アクセスすることができるようにするための、ＳＲＡＭ
ポートＡ、Ｂ、およびＤを備える。たとえば、外部ポー
トＡおよびＢのＩＯデータピン１８および２０とＳＲＡ
ＭポートＡおよびＢとの間で、１６ビットデータＤＱＡ
およびＤＱＢがそれぞれ転送される。ＳＲＡＭポートＡ
およびＢを介した外部ポートＡおよびＢからの読出およ
び書込ＳＲＡＭアクセスは、ポートＡ制御回路２２およ
びポートＢ制御回路２４にそれぞれ供給される、制御お
よびアドレス信号によって制御される。
らびにＤＲＡＭ１６がＳＲＡＭメモリスペースに並行に
アクセスすることができるようにするための、ＳＲＡＭ
ポートＡ、Ｂ、およびＤを備える。たとえば、外部ポー
トＡおよびＢのＩＯデータピン１８および２０とＳＲＡ
ＭポートＡおよびＢとの間で、１６ビットデータＤＱＡ
およびＤＱＢがそれぞれ転送される。ＳＲＡＭポートＡ
およびＢを介した外部ポートＡおよびＢからの読出およ
び書込ＳＲＡＭアクセスは、ポートＡ制御回路２２およ
びポートＢ制御回路２４にそれぞれ供給される、制御お
よびアドレス信号によって制御される。
【００３４】ＳＲＡＭポートＤは、ＳＲＡＭ１６とＤＲ
ＡＭ１２との間のデータ転送を支持する。たとえば、Ｓ
ＲＡＭポートＤは、グローバルＩＯバス１４に結合され
得る。ＤＲＡＭ制御回路４２は、ポートＤを介した読出
および書込ＳＲＡＭアクセスを制御する。
ＡＭ１２との間のデータ転送を支持する。たとえば、Ｓ
ＲＡＭポートＤは、グローバルＩＯバス１４に結合され
得る。ＤＲＡＭ制御回路４２は、ポートＤを介した読出
および書込ＳＲＡＭアクセスを制御する。
【００３５】ＳＲＡＭポートＡ、ＢおよびＤの各々は、
ＳＲＡＭ１６内の各々かつすべてのメモリセルにアクセ
スを提供することができる。たとえば、ＳＲＡＭ１６内
のメモリセルは、３つのＳＲＡＭポートＡ、ＢおよびＤ
のすべてを介して、並行に読出され得る。また、各セル
は、ＳＲＡＭポートＡ、Ｂ、およびＤのうちの１つを介
して書込みが行なわれている間に、それらＳＲＡＭポー
トの他の２ポートを介して並行に読出され得る。
ＳＲＡＭ１６内の各々かつすべてのメモリセルにアクセ
スを提供することができる。たとえば、ＳＲＡＭ１６内
のメモリセルは、３つのＳＲＡＭポートＡ、ＢおよびＤ
のすべてを介して、並行に読出され得る。また、各セル
は、ＳＲＡＭポートＡ、Ｂ、およびＤのうちの１つを介
して書込みが行なわれている間に、それらＳＲＡＭポー
トの他の２ポートを介して並行に読出され得る。
【００３６】図４を参照して、ＳＲＡＭ１６の各記憶セ
ル１６０は、３つのポートＡ、Ｂ、およびＤを有し、そ
の各々は、データＩＯ線および制御線を備える。ポート
Ａ、Ｂ、およびＤのデータＩＯ線は、それぞれ、ＳＲＡ
Ｍ１６のＡ、Ｂ、およびＤポートのデータＩＯバスに結
合される。ポートＡ、Ｂ、およびＤの制御線は、それぞ
れ、ＳＲＡＭポートＡ、Ｂ、およびＤのコントロールバ
スに接続される。
ル１６０は、３つのポートＡ、Ｂ、およびＤを有し、そ
の各々は、データＩＯ線および制御線を備える。ポート
Ａ、Ｂ、およびＤのデータＩＯ線は、それぞれ、ＳＲＡ
Ｍ１６のＡ、Ｂ、およびＤポートのデータＩＯバスに結
合される。ポートＡ、Ｂ、およびＤの制御線は、それぞ
れ、ＳＲＡＭポートＡ、Ｂ、およびＤのコントロールバ
スに接続される。
【００３７】図５に示すように、各ＳＲＡＭセル１６０
は、読出および書込データ経路と、読出および書込アド
レス制御線とを有する。書込アドレス線ＷＹＡ、ＷＹ
Ｂ、およびＷＹＤは、それぞれ、セルポートＡ、Ｂ、お
よびＤに対して書込アドレス信号を提供する。読出アド
レス線ＲＸＡ、ＲＸＢ、およびＲＸＤは、それぞれ、セ
ルポートＡ、Ｂ、およびＤに対して読出アドレス信号を
提供するのに使用される。入力データ線ＷＬＡ、ＷＬ
Ｂ、およびＷＬＤは、外部ポートＡおよびＢ、ならびに
ＤＲＡＭ１２からのデータを、セルポートＡ、Ｂ、およ
びＤを介してＳＲＡＭセル１６０内に書込むことを可能
にする。出力データ線ＲＬＡ、ＲＬＢ、およびＲＬＤ
は、セルポートＡ、Ｂ、およびＤを介した、セル１６０
から外部ポートＡおよびＢならびにＤＲＡＭ１２への、
データの読出を支持する。
は、読出および書込データ経路と、読出および書込アド
レス制御線とを有する。書込アドレス線ＷＹＡ、ＷＹ
Ｂ、およびＷＹＤは、それぞれ、セルポートＡ、Ｂ、お
よびＤに対して書込アドレス信号を提供する。読出アド
レス線ＲＸＡ、ＲＸＢ、およびＲＸＤは、それぞれ、セ
ルポートＡ、Ｂ、およびＤに対して読出アドレス信号を
提供するのに使用される。入力データ線ＷＬＡ、ＷＬ
Ｂ、およびＷＬＤは、外部ポートＡおよびＢ、ならびに
ＤＲＡＭ１２からのデータを、セルポートＡ、Ｂ、およ
びＤを介してＳＲＡＭセル１６０内に書込むことを可能
にする。出力データ線ＲＬＡ、ＲＬＢ、およびＲＬＤ
は、セルポートＡ、Ｂ、およびＤを介した、セル１６０
から外部ポートＡおよびＢならびにＤＲＡＭ１２への、
データの読出を支持する。
【００３８】たとえば、外部ポートＡからセル１６０内
に書込まれるべきデータは、入力データ線ＷＬＡ上に置
かれる。セル１６０をアドレスするために書込アドレス
線ＷＹＡ上に提供される書込アドレス信号は、ＡＤＡア
ドレス信号に基づいて、ポートＡ制御回路２２によって
生成される。
に書込まれるべきデータは、入力データ線ＷＬＡ上に置
かれる。セル１６０をアドレスするために書込アドレス
線ＷＹＡ上に提供される書込アドレス信号は、ＡＤＡア
ドレス信号に基づいて、ポートＡ制御回路２２によって
生成される。
【００３９】外部ポートＡからのデータ読出を行なうた
めに、ポートＡ制御回路２２は、ＡＤＡアドレス信号に
基づいて、読出アドレス信号を生成する。読出アドレス
信号は、セル１６０をアドレスするために、読出アドレ
ス線ＲＸＡ上に提供される。読出されたデータは、出力
データ線ＲＬＡを介して、外部ポートＡに転送される。
外部ポートＢからのセル１６０への読出および書込アク
セスは、出力データ線ＲＬＢ、読出アドレス線ＲＸＢ、
入力データ線ＷＬＢおよび書込アドレス線ＷＹＢを使用
して、同様の方法で行なわれる。
めに、ポートＡ制御回路２２は、ＡＤＡアドレス信号に
基づいて、読出アドレス信号を生成する。読出アドレス
信号は、セル１６０をアドレスするために、読出アドレ
ス線ＲＸＡ上に提供される。読出されたデータは、出力
データ線ＲＬＡを介して、外部ポートＡに転送される。
外部ポートＢからのセル１６０への読出および書込アク
セスは、出力データ線ＲＬＢ、読出アドレス線ＲＸＢ、
入力データ線ＷＬＢおよび書込アドレス線ＷＹＢを使用
して、同様の方法で行なわれる。
【００４０】ＤＲＡＭ１２は、入力データ線ＷＬＤおよ
び出力データ線ＲＬＤをそれぞれ介して、セル１６０へ
のデータの書込およびセル１６０からのデータの読出を
行なう。データ読出を行なうために、セル１６０は読出
アドレス線ＲＸＤを介してアドレスされる。読出アドレ
ス信号は、ＡＤＤアドレス信号に基づいてＤＲＡＭ制御
回路４２によって生成される。ＡＤＤアドレスに基づい
てＤＲＡＭ制御回路４２によって形成されたセル１６０
への書込アドレス信号は、書込アドレス線ＷＹＤ上に提
供される。
び出力データ線ＲＬＤをそれぞれ介して、セル１６０へ
のデータの書込およびセル１６０からのデータの読出を
行なう。データ読出を行なうために、セル１６０は読出
アドレス線ＲＸＤを介してアドレスされる。読出アドレ
ス信号は、ＡＤＤアドレス信号に基づいてＤＲＡＭ制御
回路４２によって生成される。ＡＤＤアドレスに基づい
てＤＲＡＭ制御回路４２によって形成されたセル１６０
への書込アドレス信号は、書込アドレス線ＷＹＤ上に提
供される。
【００４１】図６に、トリプルポートＳＲＡＭセル１６
０の例示的な構成を示す。セル１６０は、入力データ線
ＷＬＡ、ＷＬＢおよびＷＬＤと、インバータＩ１、Ｉ
２、およびＩ３によって形成されてデータをラッチする
ためのラッチ回路との間にそれぞれ接続された、入力パ
ストランジスタＱ１、Ｑ２、およびＱ３を含み得る。イ
ンバータＩ１およびＩ２は、交差結合される。インバー
タＩ３は、インバータＩ１の出力に結合される。インバ
ータＩ１〜Ｉ３の各々は、ＭＯＳトランジスタの対によ
って設けられ得る。
０の例示的な構成を示す。セル１６０は、入力データ線
ＷＬＡ、ＷＬＢおよびＷＬＤと、インバータＩ１、Ｉ
２、およびＩ３によって形成されてデータをラッチする
ためのラッチ回路との間にそれぞれ接続された、入力パ
ストランジスタＱ１、Ｑ２、およびＱ３を含み得る。イ
ンバータＩ１およびＩ２は、交差結合される。インバー
タＩ３は、インバータＩ１の出力に結合される。インバ
ータＩ１〜Ｉ３の各々は、ＭＯＳトランジスタの対によ
って設けられ得る。
【００４２】出力パストランジスタＱ４、Ｑ５、および
Ｑ６は、ラッチ回路と、出力データ線ＲＬＡ、ＲＬＢ、
およびＲＬＤとの間にそれぞれ、接続される。パストラ
ンジスタＱ１、Ｑ２、およびＱ３のゲートはそれぞれ、
書込アドレス線ＷＹＡ、ＷＹＢおよびＷＹＤに接続され
る。パストランジスタＱ４、Ｑ５、およびＱ６のゲート
はそれぞれ、読出アドレス線ＲＸＡ、ＲＸＢ、およびＲ
ＸＤに接続される。たとえば、ＭＯＳトランジスタが、
入力および出力パストランジスタとして使用され得る。
Ｑ６は、ラッチ回路と、出力データ線ＲＬＡ、ＲＬＢ、
およびＲＬＤとの間にそれぞれ、接続される。パストラ
ンジスタＱ１、Ｑ２、およびＱ３のゲートはそれぞれ、
書込アドレス線ＷＹＡ、ＷＹＢおよびＷＹＤに接続され
る。パストランジスタＱ４、Ｑ５、およびＱ６のゲート
はそれぞれ、読出アドレス線ＲＸＡ、ＲＸＢ、およびＲ
ＸＤに接続される。たとえば、ＭＯＳトランジスタが、
入力および出力パストランジスタとして使用され得る。
【００４３】外部ポートＡおよびＢのうちの１つまたは
ＤＲＡＭ１２がＳＲＡＭセル１６０へのデータの書込を
開始すると、対応する書込アドレス信号が入力パストラ
ンジスタＱ１〜Ｑ３のうち１つを活性化して、入力デー
タ線のうちの１本に供給されたデータがラッチ回路Ｉ１
〜Ｉ３内に流れるようにする。２以上のポートから単一
のＳＲＡＭセル１６０に同時に書込アクセスがなされた
場合には、無効データが提供されるおそれがある。した
がって、ＭＰＲＡＭ１０は、外部ポートＡとＢとの両方
から、または、ＤＲＡＭ１２と外部ポートのうち一方と
の両方から、同じＳＲＡＭセルに対して並行に書込がで
きないようにされる。
ＤＲＡＭ１２がＳＲＡＭセル１６０へのデータの書込を
開始すると、対応する書込アドレス信号が入力パストラ
ンジスタＱ１〜Ｑ３のうち１つを活性化して、入力デー
タ線のうちの１本に供給されたデータがラッチ回路Ｉ１
〜Ｉ３内に流れるようにする。２以上のポートから単一
のＳＲＡＭセル１６０に同時に書込アクセスがなされた
場合には、無効データが提供されるおそれがある。した
がって、ＭＰＲＡＭ１０は、外部ポートＡとＢとの両方
から、または、ＤＲＡＭ１２と外部ポートのうち一方と
の両方から、同じＳＲＡＭセルに対して並行に書込がで
きないようにされる。
【００４４】読出アドレス信号は、１または複数の出力
パストランジスタＱ４〜Ｑ６を活性化して、データがラ
ッチ回路から対応する出力データ線に送られることを可
能にする。したがって、トリプルポートＳＲＡＭセル１
６０は、多重読出動作が並行して行なわれるのを支持す
ることができる。
パストランジスタＱ４〜Ｑ６を活性化して、データがラ
ッチ回路から対応する出力データ線に送られることを可
能にする。したがって、トリプルポートＳＲＡＭセル１
６０は、多重読出動作が並行して行なわれるのを支持す
ることができる。
【００４５】ＳＲＡＭ動作は、ポートＡ、Ｂ、およびＤ
のどの１つからも、一度に１つの動作のみが行なわれ得
るため、トリプルポートＳＲＡＭセル１６０は、最高３
つの動作が並行して行なわれるのを支持することができ
る。たとえば、ポートＡおよびＤにセル１６０から読出
を行なうのと並行して、ポートＡがセル１６０への書込
を行なうことが可能である。
のどの１つからも、一度に１つの動作のみが行なわれ得
るため、トリプルポートＳＲＡＭセル１６０は、最高３
つの動作が並行して行なわれるのを支持することができ
る。たとえば、ポートＡおよびＤにセル１６０から読出
を行なうのと並行して、ポートＡがセル１６０への書込
を行なうことが可能である。
【００４６】したがって、トリプルポートＳＲＡＭセル
１６０は、ＭＰＲＡＭ１０が、ポートＡおよびＢを介し
て外部メモリコントローラからＳＲＡＭ１６に対して読
出および書込アクセスを行なうのと並行に、ポートＤを
介してＤＲＡＭ１２にまたはＤＲＡＭ１２からＳＲＡＭ
データを読出すかまたは書込むことを可能にする。した
がって、ＤＲＡＭおよびＳＲＡＭの動作は、同時に行な
うことが可能となる。
１６０は、ＭＰＲＡＭ１０が、ポートＡおよびＢを介し
て外部メモリコントローラからＳＲＡＭ１６に対して読
出および書込アクセスを行なうのと並行に、ポートＤを
介してＤＲＡＭ１２にまたはＤＲＡＭ１２からＳＲＡＭ
データを読出すかまたは書込むことを可能にする。した
がって、ＤＲＡＭおよびＳＲＡＭの動作は、同時に行な
うことが可能となる。
【００４７】ＳＲＡＭ１６のためのトリプルポートセル
は、本出願と同時に出願されてここに引用により援用さ
れる、「トリプルポートＳＲＡＭセルを有するマルチポ
ートＲＡＭ（“MULTI-PORT RAM HAVING TRIPLE-PORT SR
AM CELLS”）」と題された、本出願人の同時係属中の出
願ＳＮ 内により詳細に開示されている。
は、本出願と同時に出願されてここに引用により援用さ
れる、「トリプルポートＳＲＡＭセルを有するマルチポ
ートＲＡＭ（“MULTI-PORT RAM HAVING TRIPLE-PORT SR
AM CELLS”）」と題された、本出願人の同時係属中の出
願ＳＮ 内により詳細に開示されている。
【００４８】ＭＰＲＡＭ１０が外部ポートＡおよびＢに
対して共通のＳＲＡＭスペースを提供するために、ＭＰ
ＲＡＭのＩＯ帯域幅は、図１に示す従来のＲＡＭと比較
して、格段に改善され得る。たとえば、読出−修正−書
込サイクルにおいて、外部ポートＡおよびＢに結合され
た外部メモリコントローラは、ＳＲＡＭ１６内の、外部
ポートＡおよびＢのいずれかを介して読出されたデータ
を修正することができる。その修正されたデータは、ポ
ートＡおよびＢのいずれかを介して、ＳＲＡＭ１６に書
込まれ得る。ここで、ＳＲＡＭ１６内の同じアドレスに
対して、２つの順次書込コマンドが発せられるものと仮
定する。それらコマンドのうちの一方は、データエレメ
ントがポートＡを介して書込まれることを要求し、他方
のコマンドは、修正されたデータエレメントがポートＢ
を介して同じアドレスに書込まれるようにする。
対して共通のＳＲＡＭスペースを提供するために、ＭＰ
ＲＡＭのＩＯ帯域幅は、図１に示す従来のＲＡＭと比較
して、格段に改善され得る。たとえば、読出−修正−書
込サイクルにおいて、外部ポートＡおよびＢに結合され
た外部メモリコントローラは、ＳＲＡＭ１６内の、外部
ポートＡおよびＢのいずれかを介して読出されたデータ
を修正することができる。その修正されたデータは、ポ
ートＡおよびＢのいずれかを介して、ＳＲＡＭ１６に書
込まれ得る。ここで、ＳＲＡＭ１６内の同じアドレスに
対して、２つの順次書込コマンドが発せられるものと仮
定する。それらコマンドのうちの一方は、データエレメ
ントがポートＡを介して書込まれることを要求し、他方
のコマンドは、修正されたデータエレメントがポートＢ
を介して同じアドレスに書込まれるようにする。
【００４９】ＭＰＲＡＭ１０は、このデータエレメント
がＳＲＡＭ１６に書込まれるやいなや、ポートＡおよび
Ｂの両方がその最も新しいデータエレメントにアクセス
することを可能にする。これに対し、図１に示した分割
ＳＲＡＭメモリを有するデュアルポートＲＡＭ２では、
一方ポートのみしかＳＲＡＭ内の最新のデータエレメン
トにアクセスすることができない。第２のポートからア
クセスできるようにするには、データエレメントはＤＲ
ＡＭに転送され、その後、ＳＲＡＭの第２の部分に転送
されなければならない。したがって、共有ＳＲＡＭを有
するＭＰＲＡＭ１０におけるデータ入出力動作の帯域幅
は、分割ＳＲＡＭを有するＲＡＭ２と比較して、大いに
改善される。
がＳＲＡＭ１６に書込まれるやいなや、ポートＡおよび
Ｂの両方がその最も新しいデータエレメントにアクセス
することを可能にする。これに対し、図１に示した分割
ＳＲＡＭメモリを有するデュアルポートＲＡＭ２では、
一方ポートのみしかＳＲＡＭ内の最新のデータエレメン
トにアクセスすることができない。第２のポートからア
クセスできるようにするには、データエレメントはＤＲ
ＡＭに転送され、その後、ＳＲＡＭの第２の部分に転送
されなければならない。したがって、共有ＳＲＡＭを有
するＭＰＲＡＭ１０におけるデータ入出力動作の帯域幅
は、分割ＳＲＡＭを有するＲＡＭ２と比較して、大いに
改善される。
【００５０】以上に、ＳＲＡＭとＤＲＡＭと２つの外部
ＩＯポートとを有するメモリを説明した。このＳＲＡＭ
は、外部ＩＯポートおよびＤＲＡＭがＤＲＡＭ内の各々
かつ全てのメモリセルにアクセスできるようにするため
の、３つのＩＯポートを有する。各ＳＲＡＭセルは、外
部ＩＯポートに結合された２つのＩＯポートと、ＤＲＡ
ＭにおよびＤＲＡＭからデータを転送するための１つの
ＩＯポートとを備える。このトリプルポートＳＲＡＭセ
ルは、ラッチ回路に結合されて、外部ＩＯポートおよび
ＤＲＡＭから供給されたデータを書込むための３本の入
力データ線と、ラッチシステムに結合されて、記憶され
たデータを外部ＩＯポートおよびＤＲＡＭに読出すため
の３本の出力データ線とを含む。３本の書込アドレス線
および３本の読出アドレス線は、外部ＩＯポートおよび
ＤＲＡＭによって行なわれるデータ書込および読出動作
のために、ＳＲＡＭセルのアドレス指定を行なう。各Ｓ
ＲＡＭセルは、ＳＲＡＭ内に記憶された最新のデータ
が、いかなるときにもいかなるポートからもアクセス可
能となるよう、３つすべてのポートを介して並行に読出
されることが可能である。
ＩＯポートとを有するメモリを説明した。このＳＲＡＭ
は、外部ＩＯポートおよびＤＲＡＭがＤＲＡＭ内の各々
かつ全てのメモリセルにアクセスできるようにするため
の、３つのＩＯポートを有する。各ＳＲＡＭセルは、外
部ＩＯポートに結合された２つのＩＯポートと、ＤＲＡ
ＭにおよびＤＲＡＭからデータを転送するための１つの
ＩＯポートとを備える。このトリプルポートＳＲＡＭセ
ルは、ラッチ回路に結合されて、外部ＩＯポートおよび
ＤＲＡＭから供給されたデータを書込むための３本の入
力データ線と、ラッチシステムに結合されて、記憶され
たデータを外部ＩＯポートおよびＤＲＡＭに読出すため
の３本の出力データ線とを含む。３本の書込アドレス線
および３本の読出アドレス線は、外部ＩＯポートおよび
ＤＲＡＭによって行なわれるデータ書込および読出動作
のために、ＳＲＡＭセルのアドレス指定を行なう。各Ｓ
ＲＡＭセルは、ＳＲＡＭ内に記憶された最新のデータ
が、いかなるときにもいかなるポートからもアクセス可
能となるよう、３つすべてのポートを介して並行に読出
されることが可能である。
【図１】分割ＳＲＡＭを有する、従来のデュアルポート
ＲＡＭを示すブロック図である。
ＲＡＭを示すブロック図である。
【図２】この発明のマルチポートＲＡＭチップのアーキ
テクチャを示すブロック図である。
テクチャを示すブロック図である。
【図３】この発明の共有ＳＲＡＭを有するマルチポート
ＲＡＭの構成を概略的に示すブロック図である。
ＲＡＭの構成を概略的に示すブロック図である。
【図４】各ＳＲＡＭセルのポートを示す図である。
【図５】ＳＲＡＭセルのデータおよびアドレス線を示す
図である。
図である。
【図６】ＳＲＡＭセルの例示的な回路図である。
１０ マルチポートＲＡＭ １２ ＤＲＡＭ １４ グローバルＩＯバス １６ ＳＲＡＭ ２２ ポートＡ制御回路 ２４ ポートＢ制御回路 ４２ ＤＲＡＭ制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロンダ・シィ・カッサダ アメリカ合衆国、27278 ノース・カロラ イナ州、ヒルズボロウ、ロゼナ・コート、 3009
Claims (11)
- 【請求項１】 シングルチップ上に、 データ入力および出力を提供するための第１および第２
の外部入出力ポートと、 データを記憶するためのメインメモリと、 前記メインメモリよりも小さい記憶容量を有し、かつ前
記入出力ポートに結合されて、前記入出力ポートから出
力されるべきデータを記憶しかつ前記入出力ポートから
入力されるデータを受取るためのキャッシュメモリとを
含み、 前記第１および第２の外部入力ポートの各々は、前記キ
ャッシュメモリ内のすべての記憶セルへのアクセスを提
供する、マルチポートメモリ装置。 - 【請求項２】 前記キャッシュメモリは、前記第１およ
び第２の外部入出力ポートに結合された第１および第２
の内部入出力ポートを有する、請求項１に記載のマルチ
ポートメモリ。 - 【請求項３】 前記キャッシュメモリは、前記メインメ
モリに結合された第３の内部入出力ポートを有する、請
求項２に記載のマルチポートメモリ。 - 【請求項４】 前記キャッシュメモリ内の前記記憶セル
は、前記第１および第２の外部入出力ポートに結合され
た第１および第２の内部入出力ポートを有する、請求項
１に記載のマルチポートメモリ。 - 【請求項５】 前記キャッシュメモリ内の前記記憶セル
は、前記メインメモリに結合された第３の内部入出力ポ
ートを有する、請求項４に記載のマルチポートメモリ。 - 【請求項６】 記憶セルの前記第１、第２および第３の
内部入出力ポートは、記憶セルから前記第１および第２
の外部入出力ポートならびに前記メインメモリへの並行
のデータ読出を提供するよう構成される、請求項５に記
載のマルチポートメモリ。 - 【請求項７】 記憶セルの前記第１、第２および第３の
内部入出力ポートは、前記第１、第２および第３の内部
入出力ポートのうち１つを介するデータ書込と同時に、
前記第１、第２および第３の内部入出力ポートのうち２
つを介する並行のデータ読出を提供するよう構成され
る、請求項５に記載のマルチポートメモリ。 - 【請求項８】 前記キャッシュメモリはＳＲＡＭを含
む、請求項１に記載のマルチポートメモリ。 - 【請求項９】 前記メインメモリはＤＲＡＭを含む、請
求項８に記載のマルチポートメモリ。 - 【請求項１０】 第１および第２の入出力ポート、ＳＲ
ＡＭキャッシュメモリ、ならびにＤＲＡＭメインメモリ
を有するメモリ装置における、データ転送方法であっ
て、 前記第１および第２の入出力ポートのうち一方を介して
前記ＳＲＡＭキャッシュメモリの予め定められたロケー
ションにデータを書込むステップと、 前記データを前記予め定められたロケーションから前記
第１および第２の入出力ポートを介して並行に読出すス
テップとを含む、方法。 - 【請求項１１】 前記第１および第２の入出力ポートを
介して前記データを読出すのと同時に、前記予め定めら
れたロケーションから前記ＤＲＡＭメインメモリに前記
データを読出すステップをさらに含む、請求項１０に記
載の方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US4005397P | 1997-03-07 | 1997-03-07 | |
| US60/040053 | 1997-09-24 | ||
| US08/954628 | 1997-10-20 | ||
| US08/954,628 US5946262A (en) | 1997-03-07 | 1997-10-20 | RAM having multiple ports sharing common memory locations |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326490A true JPH10326490A (ja) | 1998-12-08 |
Family
ID=26716682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10053529A Pending JPH10326490A (ja) | 1997-03-07 | 1998-03-05 | マルチポートメモリ装置、およびデータ転送方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5946262A (ja) |
| JP (1) | JPH10326490A (ja) |
| KR (1) | KR100563893B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100781129B1 (ko) | 2006-06-05 | 2007-11-30 | 엠텍비젼 주식회사 | 다중 포트 메모리 장치 및 그 데이터의 출력 방법 |
| JP2012513073A (ja) * | 2008-12-19 | 2012-06-07 | フルクラム・マイクロシステムズ・インコーポレーテッド | 偽性デュアルポート型ｓｒａｍ |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7114056B2 (en) | 1998-12-03 | 2006-09-26 | Sun Microsystems, Inc. | Local and global register partitioning in a VLIW processor |
| US7117342B2 (en) * | 1998-12-03 | 2006-10-03 | Sun Microsystems, Inc. | Implicitly derived register specifiers in a processor |
| US6343348B1 (en) * | 1998-12-03 | 2002-01-29 | Sun Microsystems, Inc. | Apparatus and method for optimizing die utilization and speed performance by register file splitting |
| US6317379B1 (en) * | 2000-02-18 | 2001-11-13 | Hewlett-Packard Company | Determine output of a read/write port |
| US6775752B1 (en) * | 2000-02-21 | 2004-08-10 | Hewlett-Packard Development Company, L.P. | System and method for efficiently updating a fully associative array |
| US6333872B1 (en) | 2000-11-06 | 2001-12-25 | International Business Machines Corporation | Self-test method for testing read stability in a dual-port SRAM cell |
| US6560160B1 (en) * | 2000-11-13 | 2003-05-06 | Agilent Technologies, Inc. | Multi-port memory that sequences port accesses |
| US7120761B2 (en) * | 2000-12-20 | 2006-10-10 | Fujitsu Limited | Multi-port memory based on DRAM core |
| DE60112701T2 (de) * | 2000-12-20 | 2006-05-18 | Fujitsu Ltd., Kawasaki | Multiportspeicher auf Basis von DRAM |
| JP5070656B2 (ja) * | 2000-12-20 | 2012-11-14 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| KR20070112950A (ko) * | 2006-05-24 | 2007-11-28 | 삼성전자주식회사 | 멀티-포트 메모리 장치, 멀티-포트 메모리 장치를 포함하는멀티-프로세서 시스템, 및 멀티-프로세서 시스템의 데이터전달 방법 |
| TW200813724A (en) * | 2006-07-28 | 2008-03-16 | Samsung Electronics Co Ltd | Multipath accessible semiconductor memory device with host interface between processors |
| KR20090092370A (ko) * | 2008-02-27 | 2009-09-01 | 삼성전자주식회사 | 프로세서들 간의 데이터 이동 이벤트를 감소시키는멀티포트 반도체 메모리 장치 및 그를 채용한 멀티프로세서 시스템과 멀티포트 반도체 메모리 장치의구동방법 |
| US11380372B1 (en) * | 2020-12-17 | 2022-07-05 | Micron Technology, Inc. | Transferring data between DRAM and SRAM |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4731758A (en) * | 1985-06-21 | 1988-03-15 | Advanced Micro Devices, Inc. | Dual array memory with inter-array bi-directional data transfer |
| US4815038A (en) * | 1987-05-01 | 1989-03-21 | Texas Instruments Incorporated | Multiport ram memory cell |
| US4891794A (en) * | 1988-06-20 | 1990-01-02 | Micron Technology, Inc. | Three port random access memory |
| JPH03176890A (ja) * | 1989-12-04 | 1991-07-31 | Toshiba Corp | 複数ポート半導体メモリ |
| US5249284A (en) * | 1990-06-04 | 1993-09-28 | Ncr Corporation | Method and system for maintaining data coherency between main and cache memories |
| EP0895162A3 (en) * | 1992-01-22 | 1999-11-10 | Enhanced Memory Systems, Inc. | Enhanced dram with embedded registers |
| JP3304413B2 (ja) * | 1992-09-17 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
| GB2278698B (en) * | 1993-05-05 | 1997-09-03 | Hewlett Packard Co | Multi-ported data storage device with improved cell stability |
| US5434818A (en) * | 1993-12-23 | 1995-07-18 | Unisys Corporation | Four port RAM cell |
| US5566318A (en) * | 1994-08-02 | 1996-10-15 | Ramtron International Corporation | Circuit with a single address register that augments a memory controller by enabling cache reads and page-mode writes |
| US5657266A (en) * | 1995-06-30 | 1997-08-12 | Micron Technology, Inc. | Single ended transfer circuit |
-
1997
- 1997-10-20 US US08/954,628 patent/US5946262A/en not_active Expired - Lifetime
-
1998
- 1998-03-05 JP JP10053529A patent/JPH10326490A/ja active Pending
- 1998-03-06 KR KR1019980007446A patent/KR100563893B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100781129B1 (ko) | 2006-06-05 | 2007-11-30 | 엠텍비젼 주식회사 | 다중 포트 메모리 장치 및 그 데이터의 출력 방법 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100563893B1 (ko) | 2006-05-25 |
| US5946262A (en) | 1999-08-31 |
| KR19980079976A (ko) | 1998-11-25 |
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Legal Events
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