JP2002529810A - 処理構成 - Google Patents

処理構成

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JP2002529810A
JP2002529810A JP2000580087A JP2000580087A JP2002529810A JP 2002529810 A JP2002529810 A JP 2002529810A JP 2000580087 A JP2000580087 A JP 2000580087A JP 2000580087 A JP2000580087 A JP 2000580087A JP 2002529810 A JP2002529810 A JP 2002529810A
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Abstract

(57)【要約】 第１の命令セットを処理する第１のプロセッサ手段（１）と、第２の命令セットを処理する第２のプロセッサ手段（２）を具備するコンピュータの処理構成であって、第２の命令セットは第１の命令セットのサブセットであり、第２のプロセッサ手段（２）は、制御信号を受信するとともに第１のプロセッサ手段を参照することなくそれらの制御信号に従って命令を処理するよう構成されている。

Description

【発明の詳細な説明】
【０００１】 本発明は、コンピュータアーキテクチャの処理構成に関する。
【０００２】 （従来技術の説明） コプロセッサと協働する単一のメインプロセッサに基づく従来のコンピュータ
アーキテクチャは多数ある。コプロセッサは、アーキテクチャにおけるメインプ
ロセッサが持っていないかあまり効率的に実行しない機能を付け加える。コプロ
セッサは、一般に、メインプロセッサの命令セットで実行されない命令を使用す
る。したがって、多くのコプロセッサは、非常に特殊なコード条件、例えば浮動
小数点演算や信号処理を処理するのに使用される。ほとんどのアプリケーション
では、これは、コプロセッサの命令セットがそのコプロセッサに特有であること
を意味する。
【０００３】 また、多くのメインプロセッサは、リアルタイム・オペレーティングシステム
を用いて、割込みのような多数のタスクおよび例外処理を実行する。多数のタス
クの実行は、プロセッサで利用可能なかなりの量の処理能力を費やすコンテキス
ト変化をもたらす。プロセッサによって実行されているタスクが変えられると、
コンテキスト変化が生じる。タスクのコンテキストは、そのタスクに対応するコ
ードとプロセッサの内部レジスタの状態とに関連する。また、低電力アプリケー
ションでは、省電力化のために、割込み要求またはサービス要求が生じたときに
プロセッサが再起動されなければならないスリープモードが使用される。プロセ
ッサが再起動され、コンテキストがロードされ、サービスが実行されると、プロ
セッサは非アクティブ状態に戻る。そのようなプロセスは多量の電力を消費する
。
【０００４】 したがって、これらの欠点を克服できるコンピュータアーキテクチャを提供す
ることが望まれる。
【０００５】 （発明の概要） 本発明の一態様によれば、 第１の命令セットを処理する第１のプロセッサ手段と、 第２の命令セットを処理する第２のプロセッサ手段と、 を具備し、 第２の命令セットが第１の命令セットのサブセットであり、 第２のプロセッサ手段が、制御信号を受信するとともに第１のプロセッサ手段
を参照することなくそれらの制御信号に従って命令を処理するよう構成されてい
る、 コンピュータの処理構成が提供される。
【０００６】 （好ましい実施例の詳細説明） 図１は、シャドー（または、第２の）プロセッサ２と接続されたホスト（また
は、第１の）プロセッサ１を示すブロック図である。図の例では、シャドープロ
セッサ２は、プロセッサシステムに接続された周辺装置から受信される割込みを
制御するために使用される。
【０００７】 ホストプロセッサ１は、外部バスインターフェイス４を介して外部バス３と接
続されている。外部バス３は、メインプロセッサおよびメモリ装置（不図示）と
の間でデータを転送するために使用される。ホストプロセッサ１は、メモリ装置
のデータアクセスを制御するメモリコントローラ５も含む。メモリコントローラ
５自体は、メインプロセッサ１の包括制御を行う実行ユニット６によって制御さ
れる。ホストプロセッサ１は、演算論理ユニット（ＡＬＵ）７と多数のレジスタ
８（図の例では、１６個）とをも含む。ホストプロセッサ１の種々のコンポーネ
ントは適当な内部バスを介して互いに通信する。
【０００８】 ホストプロセッサ１をできるだけ長い間低電力非アクティブモードに維持でき
るように、シャドープロセッサ２がメインプロセッサ１に接続されている。シャ
ドープロセッサ２は、割込み入力１２を介して割込み信号を受信する割込みコン
トローラ１０を含む。シャドープロセッサは、ホストプロセッサ１のレジスタの
選択されたレジスタに対応するレジスタも含む。割込みコントローラは、図１の
例におけるように、周辺バス１１に接続された周辺装置に接続され得る。
【０００９】 シャドープロセッサ２は、実行ユニット１４とコードメモリ１５とデータメモ
リ１６とをも含む。シャドープロセッサ２は、それらからホストプロセッサが動
作する命令の選択されたサブセットを処理するように動作し、これらの命令はコ
ードメモリ１５に格納される。シャドープロセッサ２は、ホスト外部バスインタ
ーフェイス４を介して外部バス３とインターフェースするメモリコントローラ１
７を介してホストプロセッサメモリにアクセスする。
【００１０】 ホストプロセッサ１とシャドープロセッサ２との間のリンクを提供するために
、２つのプロセッサの実行ユニットはホスト割込みコントローラ１８を介して接
続され、各プロセッサのレジスタはレジスタブリッジユニット１９を介して接続
されている。ホスト割込みコントローラ１８は、システムの条件に合わせてタス
ク実行変更とコンテキスト変更とを生じさせるためにホストプロセッサへの割込
みをシャドープロセッサに発行させるモジュールである。それは、ホスト割込み
プロトコルを用いてホストへの割込みを発生し、所要の新規タスクに関するシャ
ドープロセスによってプログラムされたベクトルとして割込みのソースを示す。
【００１１】 周辺バス１１から受信された割込みを処理するのに使用されるプロセスに関す
る以下の説明は、シャドープロセッサ２の動作の一例である。周辺装置（不図示
）は割込み入力線１２に割込み要求を出力する。入力コントローラ１０は、割込
み要求を翻訳するように動作し、割込み要求がシャドープロセッサ２で処理可能
なタイプのものであれば、シャドープロセッサ２はその割込みを処理する。割込
みの一例は、それが付随されるデータをシリアルポートのような外部装置がシス
テムから受信するときである。そのようなシリアルポートからのデータは、デー
タのソースおよび内容に関する情報を含むメッセージ本体内に含まれているかも
しれない。その後、シャドープロセッサ２は、メッセージを受信したのちそのメ
ッセージからデータを取り除くことによって必要な割込みを処理する。データが
取り除かれてチェックされると、それは、メッセージ内のデータを処理するタス
クに必要なコンテキストを最初にセットアップしたホスト割込みコントローラ１
８を介してメインプロセッサ１に割込みを発行する。メインプロセッサ１はその
データを処理し始め、一方、シャドープロセッサ２は中断されたタスクのコンテ
キストを格納する。
【００１２】 レジスタブリッジユニット１９は、ホストプロセッサおよびシャドープロセッ
サの両方による一組のレジスタへの多重アクセスを可能にする。それは、両プロ
セッサの物理的リソース空間内でのそれらのレジスタのアクセスおよびマッピン
グにおけるコンフリクトを解決しながら、両プロセッサシステムに物理的レジス
タが存在することを可能にする。
【００１３】 このユニットは、いずれか一方のプロセッサバスへの二重アクセスを可能にす
るマルチプレクサと、アクセスコンフリクトを回避するためのアービトレーショ
ンロジックと、いずれか一方のプロセッサのアドレスマップにおけるレジスタの
位置を再マッピングできるようにアクセスアドレスを変更させるためのロジック
とを含んでいる。
【００１４】 例えば、ホストにおける位置４〜７にマッピングされたレジスタは、シャドー
における位置４〜７にも現れるか、シャドーの位置８〜１１に再マッピングされ
る。また、レジスタスワッピングの場合には、ホストのレジスタｘ〜ｙはシャド
ーの等価レジスタと交換されることがあり、その逆もある。これは、コンテキス
ト変更においてホストとの間でスワップされた新たなコンテキストをシャドーの
レジスタｘ〜ｙにロードさせることができる。シャドーにおける交換されたレジ
スタは、古いホストコンテキストを保持し、シャドーによって格納または再格納
され、一方、ホストは新しいコンテキストを処理する。
【００１５】 ホストプロセッサ１がタスク処理中か非アクティブ（「スリ−プ」）モードで
あるとき、シャドープロセッサ２は、条件を決定するために割込みを受け付け、
必要なアクションを決定する。そのアクションがシャドープロセッサ単独で処理
可能であれば、ホストを参照することなく実行されるが、ホストによる何らかの
介在が必要な場合には、シャドープロセッサ２はホスト割込みコントローラ１８
を介してホストプロセッサを起動する。
【００１６】 図の例では、シャドープロセッサ２は、ホスト介在を必要とせずに周辺装置か
らの通常の要求を処理することができる。処理されるべきデータは、同じデータ
が両プロセッサによって演算処理されるために、レジスタブリッジユニット１９
を介してホストプロセッサとシャドープロセッサとの間で共有される。
【００１７】 シャドープロセッサ２は、ホストプロセッサの命令セットのサブセットを使用
することができる。そのようなシャドープロセッサの主な利点は、プロセッサエ
ミュレーションや複雑なコード変換を行う必要なしにホストとシャドーとの間で
命令コードを容易に共有できることである。他の重要な利点は、シャドープロセ
ッサを開発するのに必要な作業がホストプロセッサ開発作業に基づくものであり
得るということである。また、シャドープロセッサ設計は、ホストプロセッサの
制限された範囲の命令の処理に明確に基づいて最適化され得る。そのようなアプ
リケーションのために書かれたコードを分析して最も頻繁に用いられる命令を識
別し、それらの最も頻繁に用いられる命令をシャドープロセッサに割り当てるこ
とができる。その後、シャドープロセッサは、共通命令セットであるが最小限の
レジスタおよびアドレッシング範囲条件とに基づくものであり得る。シャドープ
ロセッサはホストプロセッサによって使用されるすべての関連レジスタおよびメ
モリ領域にアクセスすることができるので、ホストプロセッサとシャドープロセ
ッサはタンデムで動作することができ、ホストプロセッサへの参照に全く依存し
ないように設計されたシャドープロセッサがそのタスクを処理する。複数のシャ
ドープロセッサを単一のホストプロセッサとともに使用してホストプロセッサ自
体に直接参照する必要なしに効率的なデータ処理を提供することがわかる。
【００１８】 そのようなシステムの１つの特定の利点は、ホストプロセッサをアクティブ状
態に移す必要なしにシャドープロセッサが割込み要求と他の通常タスクとを処理
することができるということである。これにより、処理システムの総電力消費を
減少させることができる。
【００１９】 ホストプロセッサの機能の一部分をそれぞれ専用に受持つ複数のシャドープロ
セッサによって単一のホストプロセッサの全機能を提供することができることが
わかる。このようにすると、ホストプロセッサそのものを使用する必要はないが
特定の機能にそれぞれが最適化されたシャドープロセッサ群を使用することがで
きる処理アーキテクチャを提供することができる。そのようなアーキテクチャは
、プログラムステップの処理が連続性を持つことができるように複数のシャドー
プロセッサがデータとレジスタとを共有するよう構成され得ることを示す図２お
よび図３に示されている。
【００２０】 図２は、ホストプロセッサを使用しないシャドープロセッサ概念のアプリケー
ションである。
【００２１】 多数のシャドープロセッサがシーケンスに構成され、各プロセッサは、前段の
シャドープロセッサから得られるデータに対して特定の処理を実行し、処理され
たデータをシーケンスにおける次段に渡す。シーケンスは、他のシステムコンポ
ーネントとの接続用の終端シャドープロセッサに入出力ポートを備えている。処
理はシャドープロセッサから両方向（すなわち、１から５と、５から１）に発生
する。また、セクション３，４は、メインシーケンスと結合されるべき付加入出
力を備えた２つのシャドープロセッサ（ＡおよびＢ）を含む。シャドープロセッ
サ６は、メモリ制御のタスクを実行し、適切なコードが必要に応じて主メモリか
らシャドープロセッサにロードされることを保証する。それは、システム用の主
な共同作用タスクも行う。
【００２２】 そのような構成の一つのアプリケーションは通信端末である。シャドープロセ
ッサ１の入出力はＲＦサブシステムに取り付けられ、プロセッサ５の入出力はオ
ーディオサブシステムに取り付けられる。シャドープロセッサ３ｂ／４ｂのセカ
ンダリＩ／Ｏは、データプロセッサと例えばＬＣＤやキーボードであるユーザイ
ンターフェースとに取り付けられる。シャドープロセッサ１〜５はそれぞれ、オ
ーディオコーデックやインターリーブ／デインタリーブなどのような所要の特定
のタスクを実行する。
【００２３】 図３は、仮想プロセッサ概念の一例である。
【００２４】 メインプロセッサは、仮想プロセッサとして設けられ、それは、概念的におよ
びシミュレーションとして存在するだけである。この仮想プロセッサから、様々
なアプリケーションが分析され、特定の具体例が得られる。そのような３つの具
体例１〜３がホストの下に描かれている。各具体例は、用途によって必要とされ
るホストの特定のコンポーネントを含んでいる。例えば、シャドープロセッサＡ
（１）はＲＩＳＣ ＣＰＵに特有であり、シャドープロセッサＢ（２）はロジッ
クプロセッサの一例であり、シャドープロセッサＣ（３）はメモリ管理プロセッ
サの一例である。
【００２５】 図３の重要な違いは、ホストが仮想プロセッサであり物理的には存在しないこ
とである。
【００２６】 シャドープロセッサは、チップ上の物理的実装体に合成された仮想プロセッサ
の最適化部分要素である。
【図面の簡単な説明】
【図１】 本発明によるコンピュータプロセッサアーキテクチャを示すブロック図である
。
【図２】 多数のプロセッサを含むコンピュータアーキテクチャを示す図である。
【図３】 本発明を具現化するプロセッサが所望の仮想プロセッサの機能をどのように実
現できるかを示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年９月２９日（２０００．９．２９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項７】 前記第１のプロセッサ手段が、動作のアクティブ状態および
非アクティブ状態を有し、 前記第１のプロセッサ手段が動作の非アクティブ状態であるとき、前記命令が
前記第２のプロセッサ手段を用いて処理される、 請求項６記載の方法。
【手続補正書】
【提出日】平成１３年５月１４日（２００１．５．１４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータの処理構成であって、 第１の命令セットを処理する第１のプロセッサ手段と、 第２の命令セットを処理する第２のプロセッサ手段と、 を具備し、 前記第２の命令セットが前記第１の命令セットのサブセットであり、 前記第２のプロセッサ手段が、制御信号を受信するとともに第１のプロセッサ
    手段を参照することなくそれらの制御信号に従って命令を処理するよう構成され
    ている、 処理構成。
  2. 【請求項２】 前記第１のプロセッサ手段が複数のレジスタを含み、 前記第２のプロセッサ手段が、前記レジスタの所定の選択にアクセスする、 請求項１記載の処理構成。
  3. 【請求項３】 前記第１のプロセッサ手段が、動作のアクティブ状態および
    非アクティブ状態を有し、 前記第１のプロセッサ手段が非アクティブ状態のとき、前記第２のプロセッサ
    手段が命令を処理するよう動作可能である、 請求項１または２記載の処理構成。
  4. 【請求項４】 受信制御信号が前記第２のプロセッサ手段によって処理され
    得ない命令を表すとき、前記第２のプロセッサ手段が、前記第１のプロセッサ手
    段を非アクティブ状態からアクティブ状態に変化させるよう動作可能である、請
    求項３記載の処理構成。
  5. 【請求項５】 コンピュータを動作させる方法であって、前記コンピュータ
    が、第１の命令セットを処理する第１のプロセッサ手段と、第２の命令セットを
    処理する第２のプロセッサ手段とを具備し、前記第２の命令セットが前記第１の
    命令セットのサブセットである、方法であって、 前記第２のプロセッサ手段を用いて制御信号を受信するステップと、 前記受信された制御信号が前記第２の命令セットの一部であるとき、前記第１
    のプロセッサ手段を参照することなく前記第２のプロセッサ手段を用いて前記受
    信された制御信号に従って命令を処理するステップと、 を含む、方法。
  6. 【請求項６】 前記第１のプロセッサ手段が、動作のアクティブ状態および
    非アクティブ状態を有し、 命令が前記第２のセットの一部であるならば、前記第１のプロセッサ手段が非
    アクティブ状態であるとき、前記命令が前記第２のプロセッサ手段を用いて処理
    される、 請求項５記載の方法。
  7. 【請求項７】 コンピュータの処理構成であって、 第１および第２のプロセッサを具備し、 前記第２のプロセッサが前記第１のプロセッサとコード互換であり、 命令コードが、前記第１のプロセッサと前記第２のプロセッサとの間で共有さ
    れ、変換または変更を必要とせずに前記第１または第２のプロセッサによって実
    行され得る、 処理構成。
  8. 【請求項８】 複数の処理要素を具備するコンピュータの処理構成であって
    、 各要素が、所定の機能を割り当てられ、 前記処理要素が、変換または変更することなく命令コードを共有することがで
    き、 前記複数の要素が、所定の仮想プロセッサと等価な機能を提供する、 処理構成。
JP2000580087A 1998-10-30 1999-10-25 処理構成 Withdrawn JP2002529810A (ja)

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