JPH06259385A

JPH06259385A - マルチプロセッサシステム

Info

Publication number: JPH06259385A
Application number: JP5046496A
Authority: JP
Inventors: Sadaji Karasaki; 貞二唐崎; Takashi Inagawa; 隆稲川; Katsuya Sakano; 勝也坂野; Noriyasu Muramoto; 憲泰村本; Shigemi Adachi; 茂美足立
Original assignee: Hitachi Ltd; Hitachi Chubu Software Ltd
Current assignee: Hitachi Ltd; Hitachi Chubu Software Ltd
Priority date: 1993-03-08
Filing date: 1993-03-08
Publication date: 1994-09-16

Abstract

(57)【要約】【目的】メインプロセッサの負荷分散と機能分散を容
易に図れるようなマルチプロセッサを提供すること。【構成】筐体１に実装されたメインプロセッサボード
２と、メモリボード実装エリア４と、入出力装置アダプ
タ実装エリア３と、サブプロセッサボード５からなり、
入出力装置アダプタ実装エリア３にサブプロセッサボー
ド５を実装してマルチプロセッサを構成している。ま
た、メインプロセッサ側システムのバスとサブプロセッ
サ側システムのバスを、アドレスを変換するバス結合コ
ントローラを介して接続することによって、メインプロ
セッサとサブプロセッサは互いの実メモリを自分自身の
ローカルメモリ空間を通してアクセスできるようにな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置における
マルチプロセッサシステム、特に、サブプロセッサを入
出力装置アダプタ用の実装エリアに搭載するマルチプロ
セッサシステムに関するものである。

【０００２】

【従来の技術】近年の情報処理システムでは、取り扱う
べきデータの量が膨大になり、例えば、通常のシステム
で大規模データベースの検索、並べ替え（ソート）など
の処理を行うと、これらの処理がＣＰＵ（中央処理装
置）時間を占有してしまい、システムのスループットが
低下してしまう。そこで、大量のデータを高速に処理す
る必要がある場合、マルチプロセッサ構成を採用するこ
とによって負荷や機能を分散させ、スループットをあげ
ることが従来から知られている。例えば、特開昭６３−
８５８５３号公報には、大量データの一括処理を行うた
めの専用ワークディスク装置を持つ一括処理装置を、シ
ステムバスを介して、ホスト計算機およびそのアクセス
対象下に置かれたファイルメモリに接続して、上記ファ
イルメモリを格納場所とする大量データの一括処理を行
うようにしたマルチプロセッサシステムが記載されてい
る。

【０００３】

【発明が解決しようとする課題】しかしながら、上記特
開昭６３−８５８５３号公報に記載されているものは、
システムバスに直接サブプロセッサが接続されたり、サ
ブプロセッサ下にワークディスクが接続されていたた
め、サブプロセッサは、専用のシステムバスにしか接続
できなかった。また、サブプロセッサでデータを処理す
る場合、データをメインディスクより、サブプロセッサ
下のワークディスクへ一度移し、さらにサブプロセッサ
下のメモリ上へ移してから処理するため、処理データの
量が多くなると入出力に要する時間が増加してしまうと
いう問題があった。また、サブプロセッサでの処理が終
了する毎に、ワークディスクの内容をメインディスクへ
書き戻す必要があった。

【０００４】本発明の目的は、上記のような問題を解決
し、入出力装置アダプタ実装エリアに、入出力アダプタ
と混在実装でき、かつ、メインディスクとの間で、ＤＭ
Ａによるデータ転送ができ、メインプロセッサと同一の
アプリケーションプログラムが実行できるサブプロセッ
サを提供することにより、メインプロセッサの負荷分
散、および機能分散が容易に図れるようなマルチプロセ
ッサシステムを提供することにある。

【０００５】

【課題を解決するための手段】本発明は、中央処理装
置、記憶装置、入出力装置から構成されるメインプロセ
ッサと、該メインプロセッサを実装するための実装エリ
アとは別に、入出力装置アダプタ用の実装エリアを有
し、入出力装置アダプタ用の実装エリアに、中央処理装
置、記憶装置より構成されるサブプロセッサを搭載する
とともに、メインプロセッサＩＯバスとサブプロセッサ
ＩＯバスを、アドレスを変換するバス結合コントローラ
を介して接続している。

【０００６】

【作用】本発明は、メインプロセッサＩＯバスとサブプ
ロセッサＩＯバスを、アドレスを変換するバス結合コン
トローラを介して接続するようにしたことによって、サ
ブプロセッサを、メインプロセッサ筐体の入出力装置ア
ダプタ実装エリアに実装できるようになった。このた
め、メインプロセッサとサブプロセッサは互いの実メモ
リを、自分自身のローカルメモリ空間を通してアクセス
できるようになる。また、互いのバス上の割り込みライ
ンを通して、相手側プロセッサに割り込みを起こせる。
さらに、同一アーキテクチャのＣＰＵを使用しているた
め、メインプロセッサとサブプロセッサ上で同一のアプ
リケーションプログラムの実行が可能となる。以上のよ
うにして上記目的が達成される。

【０００７】

【実施例】以下に、本発明の一実施例を図を用いて説明
する。図１は、本発明におけるプログラムボードの実装
図である。図１において、１はシステムの基本筐体、２
はメインプロセッサボード、３は入出力アダプタ（以
下、ＩＯアダプタと略す）実装エリア、４はメモリボー
ド実装エリア、５は本発明のサブプロセッサボードで、
メインプロセッサボード実装位置とは異なるＩＯアダプ
タ実装エリアに実装されている。

【０００８】図２は、本発明の一実施例におけるシステ
ム構成図である。図２において、９はメインプロセッ
サ、１０はサブプロセッサ、６と１１はＣＰＵ（中央処
理装置）、８と１２は記憶装置、７と１３はメモリコン
トローラとバスアービタの機能を備えたバスコントロー
ラ、１４はメインプロセッサＩＯバス１７とサブプロセ
ッサＩＯバス１８を結合するバス結合コントローラ、１
５はディスク制御機構、１６はディスクユニット、１９
は操作パネルである。なお、ディスク制御機構１５とデ
ィスクユニット１６はファイル入出力装置であれば何で
もよい。また、サブプロセッサ１０は複数台接続可能で
ある。

【０００９】図３は、バス結合コントローラ１４の内部
機能ブロック図である。図３において、２１はメインプ
ロセッサ９（以下、ＭＰと略す）からサブプロセッサ
（以下、ＡＰと略す）への割り込み要求レジスタ（以
下、ＡＰＩＮＴと略す）、２２はＭＰからＡＰへの割り
込み要求マスクレジスタ（以下、ＡＰＩＭと略す）、２
３はＡＰからＭＰへの割り込み要求レジスタ（以下、Ｍ
ＰＩＮＴと略す）、２４はＡＰからＭＰへの割り込み要
求マスクレジスタ（以下、ＭＰＩＭと略す）、２５はコ
ントロールレジスタである。

【００１０】２６はＭＰからＡＰ下のメモリ８をアクセ
スする際に使用するアドレス変換用ウインドウレジスタ
（以下、ＡＰＷＮＤと略す）、２７はＡＰからＭＰ下の
メモリ１２をアクセスする際に使用するアドレス変換用
ウインドウレジスタ（以下、ＭＰＷＮＤという）、２８
〜３１はディスクユニット１６とＡＰ下メモリ８との間
で、ＤＭＡによるデータ転送を行う際に使用するアドレ
ス変換用ウインドウレジスタ（以下、ＤＭＡＷＮＤとい
う）、２８はＤＭＡチャネル１に、２９はＤＭＡチャネ
ル２に、３０はＤＭＡチャネル３に、３１はＤＭＡチャ
ネル４に対応して使用される。３２はＡＰの動作状態を
保持する仮想操作パネルである。

【００１１】図４は割り込み発生回路である。図４にお
いて、４０はＡＰＩＮＴ２１とＡＰＩＭ２２とのＡＮＤ
回路、４１はＡＰ下ＣＰＵ（中央処理装置）６への割り
込みラインの一つで、４２はＭＰＩＮＴ２４とＭＰＩＭ
２３のＡＮＤ回路、４３はＭＰ下ＣＰＵ（中央処理装
置）１１への割り込みラインの一つである。

【００１２】図５はＭＰ下ＣＰＵ（中央処理装置）１１
とＡＰ下ＣＰＵ（中央処理装置）６から見た論理アドレ
ス対応図、５０はＭＰの論理アドレスマップ、５１はＭ
Ｐの実アドレス空間、５２はＡＰの論理アドレスマッ
プ、５３はＡＰの実メモリ空間、５４はＭＰのＡＰアク
セス用アドレス空間、５５はＡＰのＭＰアクセス用アド
レス空間、５６はＭＰ論理アドレスからＡＰ実メモリ空
間、およびＡＰ論理アドレスからＭＰ実メモリ空間への
アドレス変換回路である。

【００１３】図６は、図５中のアドレス変換回路５６の
アドレス変換方法を示す図である。図６において、６１
はＭＰまたはＡＰの論理アドレス、６２はウインドウレ
ジスタ２６〜３１（図３参照）、６３はＭＰまたはＡＰ
の実メモリ空間アドレスである。

【００１４】電源投入後、ＭＰ９とＡＰ１０は、各々独
立にシステムの自己診断を行い、ＭＰ９は自システム下
ディスクユニット１６よりマイクロプログラムおよびシ
ステムプログラムをＭＰ９下メモリ１２へローディング
し、次に、ＡＰ１０が接続されていれば、ＡＰ用マイク
ロプログラムをディスクユニット１６よりＡＰ１０へダ
ウンロードし、バス結合コントローラ１４内のコントロ
ールレジスタ２５を“１”にセットして、マイクロプロ
グラムのダウンロードが終了したことをＡＰ１０に伝え
る。一方、ＡＰ１０は、コントロールレジスタ２５が
“１”となったら、プログラム実行待ち状態になる。

【００１５】次に、ＭＰ９上のユーザプログラムの一部
または全部をＡＰ１０側へで処理することが指定された
場合、ＭＰ９のコントロールプログラム（以下、ＯＳと
略す）は、ディスクユニット１６に格納されているユー
ザプログラムの部品をディスク制御機構１５のＤＭＡ転
送機構により、ＡＰ１０下メモリ８へ転送する。この
際、ＭＰ９のＯＳは、自分の論理アドレス空間５０内に
割り当てられたＡＰ１０下メモリ８アクセス用アドレス
空間５４をメモリ５３のどの空間に割り当てられるかを
示すウインドウレジスタ５６をセットする（ディスクユ
ニット１６とメモリ８間のＤＭＡ転送の際はウインドウ
レジスタ２６を使用する。）。次に、ディスク制御機構
１５に、ＤＭＡ転送先メモリアドレスをセットし（ＡＰ
１０アクセス用空間５４内）、ディスク制御機構にＤＭ
Ａ転送の起動をかける。

【００１６】ディスクユニット１６のデータは、ＭＰ９
のアドレス空間５４へ転送すべくバス１７上に乗せられ
るが、コントローラ１３は、転送アドレスがＭＰ下の実
メモリ空間５１でないため、データをメモリ１２へは伝
えない。

【００１７】一方、バス結合コントローラ１４は、バス
１７上のアドレスが、ＡＰ１０に割り当てられたアドレ
スであるため、バス１７上のデータをＡＰ下のＩＯバス
１８へ取り込む。このとき、バス１７上のアドレス６１
は、ＭＰの論理アドレス空間５４を指したままであるの
で、バス結合コントローラ１４がＡＰ下の実メモリアド
レス空間５３へウインドウレジスタ５６（例えば、図３
中に符号２８で示されたＤＭＡＷＮＤ１）を使用してア
ドレス変換を行う。アドレス変換は、例えば、論理アド
レス６１の下位２１ビットと、ウインドウレジスタ６２
の組み合わせで実アドレスが求まる。

【００１８】次に、ＭＰ９のＯＳは、ディスクユニット
１６に格納されている被加工データを、上記と同一手順
によりＡＰ１０下メモリ８へ展開する。以上により、デ
ィスクユニット１６に格納されていたプログラムとデー
タがＡＰ１０へローディングされたことになる。

【００１９】次に、ＭＰ９のＯＳは、ＭＰ９からＡＰ１
０への割り込み要求レジスタ２１を“１”にセットす
る。このとき、ＭＰ９からＡＰ１０への割り込み要求マ
スクレジスタ２２が“１”にセットされていれば、ＡＰ
ＩＮＴ２１とＡＰＩＭ２２のＡＮＤ回路４０の出力４１
が“１”となり、ＡＰ１０へ割り込みが発生する。も
し、このとき、ＡＰＩＭが“０”であれば、ＡＰＩＮＴ
２１が“１”でもＡＰ１０への割り込みは発生せず保留
される。

【００２０】ＭＰ９からＡＰ１０への割り込み要求４１
はＡＰ１０のＩＯバスに接続されているため、ＡＰ１０
下ＣＰＵ（中央処理装置）６にはＩＯ割り込みの一つと
して報告され、ＡＰ１０は、ＩＯ割り込みライン番号を
調べることによりＭＰ９からの割り込み要求があること
を知ることができる。

【００２１】割り込みを受け取ったＡＰ１０上のコント
ロールプログラムは、先にローディング済みのユーザプ
ログラム（例えば、ソート処理や表計算処理など）を実
行する。ユーザプログラムの実行終了後、ＡＰ１０上の
コントロールプログラムは、ＡＰ１０からＭＰ９への割
り込み要求レジスタ２３を“１”にセットする。このと
き、ＡＰ１０からＭＰ９への割り込み要求マスクレジス
タ２４が“１”にセットされえいれば、ＭＰＩＮＴ２３
とＭＰＩＭ２４のＡＮＤ回路４２の出力４３が“１”と
なりＭＰ９へ割り込みが発生する。もしこのとき、ＭＰ
ＩＭが“０”であればＭＰＩＮＴ２３が“１”でもＭＰ
９への割り込みは発生せず保留される。

【００２２】ＡＰ１０は、ＩＯバス１７を介してＭＰ９
と接続されており、ＭＰ９からはＡＰ１０がＩＯとして
見えるため、ＡＰ１０からの割り込みは、ＭＰ９にはＩ
Ｏ割り込みの一つとして報告され、ＭＰ９は、ＩＯ割り
込みライン番号を調べることによりＡＰ１０からの割り
込み要求があることを知ることができる。ＡＰ１０から
のユーザプログラム終了割り込みを受けたＭＰ９のＯＳ
は、次に実行するユーザプログラムが、現在ＡＰ１０下
のメモリ８上にあるデータを引き続き使用する場合は、
メモリ８上のデータはそのままメモリ８上に残してお
き、ＭＰ９上のユーザプログラムでメモリ８上のデータ
が必要になったときは、ＭＰ９上のローカルメモリアド
レス空間にアクセスすることにより、バス結合コントロ
ーラ１４内のＡＰＷＮＤ２６を通してメモリ８に格納さ
れたデータをアクセスすることができる。

【００２３】このように、メモリ８上のデータを次のユ
ーザプログラムでそのまま使用することにより、ディス
クユニット１６とのデータの入出力時間を省略すること
ができる。他方、次のユーザプログラムが、メモリ８上
のデータを使用しない場合やファイルクローズ時は、デ
ータローディングの場合と同様の手続きで、メモリ８上
のデータをディスクユニット１６へ転送する。また、Ｍ
Ｐ９とＡＰ１０は、同一アーキテクチャであるため、も
しＡＰ１０が途中でダウンしても、再度ディスクユニッ
ト１６からプログラムとデータをＭＰ９へ取り直して、
処理をＭＰ９が引き継ぐことができる。

【００２４】また、バス結合コントローラ１４の仮想操
作パネル３２は、ＡＰ１０の動作状態を保持しているの
で、ＭＰ９からのプログラムによる命令により読みだす
ことによってＡＰ１０の動作状態を知ることができ、Ｍ
Ｐ９の操作パネル１９上に表示することもできる。

【００２５】また、操作パネル１９からＭＰ９を操作す
るのと同様のことが、ＭＰ９からのプログラムによる命
令コマンドで仮想操作パネル３２を操作することにより
ＡＰ１０を操作することができる。

【００２６】また、ＭＰ９の負荷分散でＡＰ１０上でユ
ーザプログラムが動作する場合、ＡＰ１０上のユーザプ
ログラムが、ディスクユニット１６のデータを加工する
場合、先ず、ＭＰ９との間でファイル排他のプロセッサ
間通信によりディスクユニット１６上のファイルアクセ
ス権を獲得した後、ＡＰ１０上のコントロールプログラ
ムによりバス結合コントローラ１４内のＤＭＡウインド
ウレジスタ（例えば、ＤＭＡＷＮＤ１）を設定した後、
ディスク制御機構１５に対して、ＤＭＡ転送を起動す
る。ファイルアクセス権獲得時、処理が更新系のもので
あればファイルクローズまでファイルはＡＰ１０にロッ
クされ、処理が検索、参照のみのものであれば、ファイ
ルはロックされない。ＤＭＡ転送の終了割り込みは、Ｄ
ＭＡ転送を起動したＡＰ１０へ直接返る。このようにし
て、ＡＰ１０は、ディスク制御機構１５を直接制御して
ディスクユニット１６のデータを自分自身の記憶装置８
へ取り込むことができる。

【００２７】なお、基本筐体１には、バス幅の異なるＩ
Ｏが接続可能である。例えば、本実施例の場合は、３２
ビットＩＯ（データ転送が３２ビット）と、１６ビット
ＩＯ（データ転送幅が１６ビット）が接続される。ま
た、３２ビットＩＯと１６ビットＩＯの混在実装も可能
である。例えば、ＩＯアダプタ実装エリア３が９スロッ
トある場合、９スロット全てに３２ビットＩＯ、または
１６ビットＩＯを実装することも、またその混在実装も
可能である。高速なデータ転送が要求されるディスクユ
ニット１６とサブプロセッサＡＰ１０は、３２ビットＩ
Ｏとして基本筐体１にのみ実装可能である。このため、
基本筐体１に、すでにディスクディスクユニットやその
他のＩＯが実装されている状態で、サブプロセッサを増
設する場合には、１６ビットＩＯを増設筐体（基本筐体
１の１６ビットバス部を拡張して１６ビットＩＯの実装
数を増やすための筐体）へ移動する必要がある。また、
基本筐体１に空きエリアがあれば、ディスクユニット１
６、サブプロセッサＡＰ１０、１６ビットＩＯを基本筐
体１に混在して実装できる。ＭＰ９のＣＰＵ利用率が高
い場合は、ＭＰ９にかわりＡＰ１０が、ディスク制御機
構１５を制御してディスクユニット１６のデータをＭＰ
９下のメモリまたはＡＰ１０下のメモリへ転送できる。

【００２８】図７に、バス結合コントローラ１４によ
る、ＭＰ９のＩＯバス１７とＡＰ１０のＩＯバス１８と
の接続方法を示す。例えば、ＭＰ９からの命令により、
ＡＰ１０下のメモリ８をリードアクセスする場合、ＭＰ
９はＩＯバス１７のアドレスバス７１にＡＰ１０アクセ
スアドレス５４（図５参照）を出力する。アドレスバス
７１のデータは、バス結合コントローラ１４内のアドレ
スバス７１用のデコーダ７３によりデコードされ、この
デコード信号とＩＯバス１７のリード信号（図示せず）
によりデータバス方向制御回路７５、７６がＩＯバス１
８からＩＯバス１７方向になるように制御する。また、
アドレスバス７１は、加算器８０の一入力になり、ＩＯ
バス１７のリード信号（図示せず）によりウインドウレ
ジスタ２６〜３１の一つが選択され加算器８０の他方の
入力になる。加算器８０は、図６に示すアドレス変換を
行ってＡＰ１０下のメモリ８の物理アドレスをＡＰ１０
のＩＯバス１８のアドレスバス７７に出力する。ＡＰ１
０では、アドレスバス７７の値とＩＯバス１７からのリ
ード信号（図示せず）によりメモリコントローラ７は、
ＡＰ１０下のメモリ８からのデータをＩＯバス１８のデ
ータバス７８へ出力する。データバス７８上のデータ
は、データバス方向制御回路７６、７５を経由してＩＯ
バス１７のデータバス７２へ出力される。

【００２９】逆に、ＡＰ１０からＭＰ９下のメモリ１２
をアクセスする場合には、同様にして、デコーダ７４に
よりデータバス方向制御回路７５、７６を制御してデー
タバス７２とデータバス７８は結合される。アドレスバ
ス７１のデータは加算器７９によりウインドウレジスタ
２６〜３１とアドレスバス７７のデータから生成され
る。以上のようにして、ＭＰ９とＡＰ１０は共有メモリ
を介さずに相互にアクセス可能となる。

【００３０】以上のように、本発明によれば、プロセッ
サ専用の実装エリアとは別の入出力装置アダプタ用の実
装エリアに、同一アーキテクチャのサブプロセッサが実
装できるため、メインプロセッサとサブプロセッサ間で
負荷の分散および機能の分散を図ることができる。

【００３１】

【本発明の効果】本発明によれば、入出力装置アダプタ
用の実装エリアに、サブプロセッサが実装できるので、
サブプロセッサ専用の実装エリアを設けなくてもマルチ
プロセッサシステムを構成できる。また、メインプロセ
ッサとサブプロセッサが同一アーキテクチャであるた
め、メインプロセッサとサブプロセッサで同一アプリケ
ーションプログラムが実行でき、ＣＰＵの負荷分散およ
び機能分散が図れる。

【図面の簡単な説明】

【図１】本発明のプロセッサボードの実装図である。

【図２】システム構成図である。

【図３】バス結合コントローラのブロック図である。

【図４】割り込み発生回路である。

【図５】論理アドレス対応図である。

【図６】アドレス変換方法を示す図である。

【図７】バス結合コントローラ１４によるＩＯバス１７
とＩＯバス１８の接続方法を説明するための図である。

【符号の説明】

１基本筐体２メインプロセッサボード３入出力装置アダプタ実装エリア４メモリボード実装エリア５サブプロセッサボード９メインプロセッサ側システム（ＭＰ）１０サブプロセッサ側システム（ＡＰ）６、１１中央処理装置（ＣＰＵ）８、１２メモリ７、１３バスコントローラ１４バス結合コントローラ１５ディスク制御機構１６ディスクユニット１７メインプロセッサシステムバス（ＩＯバス）１８サブプロセッサシステムバス（ＩＯバス）１９操作パネル２１ＭＰからＡＰへの割り込み要求レジスタ２２ＭＰからＡＰへの割り込み要求マスクレジスタ２３ＡＰからＭＰへの割り込み要求レジスタ２４ＡＰからＭＰへの割り込み要求マスクレジスタ２５コントロールレジスタ２６〜３１アドレス変換用ウインドウレジスタ３２仮想操作パネル５０ＭＰの論理アドレスマップ５１ＭＰの実アドレス空間５２ＡＰの論理アドレスマップ５３ＡＰの実メモリ空間５４ＭＰのＡＰアクセス用アドレス空間５５ＡＰのＭＰアクセス用アドレス空間５６アドレス変換回路６１論理アドレス６２ウインドウレジスタ６３実アドレス７３、７４デコーダ７５、７６データバス方向制御回路７９、８０加算器

フロントページの続き (72)発明者坂野勝也愛知県名古屋市中区栄三丁目10番22号日立中部ソフトウェア株式会社内 (72)発明者村本憲泰愛知県名古屋市中区栄三丁目10番22号日立中部ソフトウェア株式会社内 (72)発明者足立茂美愛知県尾張旭市晴丘町池上１番地株式会社日立製作所オフィスシステム事業部内

Claims

【特許請求の範囲】

【請求項１】中央処理装置、記憶装置、入出力装置か
ら構成されるメインプロセッサと、該メインプロセッサ
を実装するための実装エリアとは別に、入出力装置アダ
プタ用の実装エリアを有する情報処理装置において、上
記入出力装置アダプタ用の実装エリアに、中央処理装
置、記憶装置より構成されるサブプロセッサを搭載する
ことを特徴とするマルチプロセッサシステム。
【請求項２】請求項１記載のマルチプロセッサシステ
ムにおいて、メインプロセッサ側システムのバスとサブ
プロセッサ側システムのバスを、アドレスを変換するバ
ス結合コントローラを介して接続するようにしたことを
特徴とするマルチプロセッサシステム。
【請求項３】請求項２記載のマルチプロセッサシステ
ムにおいて、上記バス結合コントローラは、メインプロ
セッサとサブプロセッサ相互間の割り込み要求レジスタ
および割り込み要求マスクレジスタ、コントロールレジ
スタ、アドレス変換用ウインドウレジスタ、サブプロセ
ッサの動作状態を示す仮想操作パネルを有することをマ
ルチプロセッサシステム。
【請求項４】請求項３記載のマルチプロセッサシステ
ムにおいて、上記仮想操作パネルはメインプロセッサか
ら操作可能であることを特徴とするマルチプロセッサシ
ステム。
【請求項５】請求項２ないし４記載のマルチプロセッ
サシステムにおいて、上記メインプロセッサ側中央処理
装置および上記サブプロセッサ側中央処理装置と上記入
出力装置との間で、ＤＭＡによるデータ転送が行えるよ
うにしたことを特徴とするマルチプロセッサシステム。
【請求項６】請求項２または５記載のマルチプロセッ
サシステムにおいて、上記各プロセッサ間で相互に割り
込みを行えるようにしたことを特徴とするマルチプロセ
ッサシステム。
【請求項７】請求項２ないし６記載のマルチプロセッ
サシステムにおいて、上記メインプロセッサと上記入出
力装置アダプタ用実装エリアに実装されたサブプロセッ
サ間および各サブプロセッサ間で、実メモリを共有せず
に、互いの実メモリ空間を、相互に参照、更新しあうこ
とを特徴とするマルチプロセッサシステム。
【請求項８】請求項２ないし７記載のマルチプロセッ
サシステムにおいて、上記メインプロセッサと上記サブ
プロセッサが同一アプリケーションプログラムを実行で
きるようにしたことを特徴とするマルチプロセッサシス
テム。