JP2003114864A

JP2003114864A - データ転送制御回路

Info

Publication number: JP2003114864A
Application number: JP2001308691A
Authority: JP
Inventors: Minenobu Naruse; 峰信成瀬; Shinichi Yoshioka; 真一吉岡; Norio Nakagawa; 典夫中川
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2001-10-04
Filing date: 2001-10-04
Publication date: 2003-04-18
Also published as: US6944686B2; US20030070011A1

Abstract

(57)【要約】【課題】ＤＭＡ転送要求を保持するリクエストキュー
を備えたＤＭＡコントローラにおいて、不要なＤＭＡ転
送を実行しなくてもリクエストキューのみをクリアした
りキューの状態を知ることができるＤＭＡコントローラ
を実現する。【解決手段】複数のチャネルに関してデータの転送制
御が可能に構成され、複数のデータ転送要求に係るチャ
ネルの識別情報を保持可能なキュー（ＲＱ１０）を備え
たＤＭＡコントローラ（１３０）において、キューの状
態を出力可能に構成するとともに、キューに保持されて
いる情報をクリア可能に構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータシステムにおけるＤＭＡ（ダイレクト・メモリ・アク
セス）データ転送技術さらにはＤＭＡ転送要求を一時的
に保管するキューの制御方式に適用して有効な技術に関
し、例えばマイクロプロセッサもしくはマイクロコンピ
ュータに内蔵されるＤＭＡコントローラに利用して有効
な技術に関する。

【０００２】

【従来の技術】中央処理ユニット（以下、ＣＰＵと称す
る）と、タイマ回路やシリアルコミュニケーションイン
タフェース回路等の周辺モジュールを含むワンチップの
マイクロコンピュータを用いたシステムにおいて、メモ
リや周辺装置間でＣＰＵを介さずに直接データの転送を
行なえるようにするため、ＤＭＡコントローラが用いら
れる。ＤＭＡコントローラは、マイクロコンピュータと
は別個のＬＳＩとして構成されることもあるが、最近で
はマイクロコンピュータやマイクロプロセッサに内蔵さ
れることが多くなっている。かかるＤＭＡコントローラ
には、ＤＭＡ転送を実行中に次のＤＭＡ転送要求を受け
付けることができるようにするため、リクエストキュー
と呼ばれるＦＩＦＯ（ファーストイン・ファーストアウ
ト）メモリが設けられることがある。

【０００３】

【発明が解決しようとする課題】従来のＤＭＡコントロ
ーラにおいては、リクエストキューをクリアする機能が
設けられていないため、リクエストキューに転送要求が
残ったままＤＭＡ転送が終了するアンダーランを起こす
ことがある。この場合、リクエストキューに残っている
ＤＭＡ転送要求を消化するには本来必要でないＤＭＡ転
送を実行しなければならないため、システムのスループ
ットが低下してしまう。また、従来のＤＭＡコントロー
ラにおいては、リクエストキューの内容を読み出す機能
が設けられていないため、キューに保持されているＤＭ
Ａ転送要求以上のＤＭＡ転送を周辺装置が行なおうとす
るオーバーランを起こすことがあった。このようなアン
ダーランやオーバーランを防止するには、例えばＤＭＡ
転送要求を行なう周辺装置にＤＭＡ転送要求の出力回数
を確認できるカウンタなどの回路を設ける必要があるた
め、ユーザの設計負担が大きくなると共に周辺ロジック
の規模が大きくなってシステムが複雑かつコスト高にな
るという不具合が生じる。

【０００４】一方、従来のＤＭＡコントローラでは、内
部のレジスタ等をリセットする機能が設けられており、
このリセット機能を利用することで複数の転送チャネル
に対応して設けられている全てのリクエストキューをク
リアすることができるが、このクリアを行なうと、ＤＭ
Ａコントローラの制御レジスタ等もリセットされてしま
う。そのため、連続してＤＭＡ転送を実行したい場合に
もリクエストキューをクリアすると制御レジスタの設定
を再度やり直さなくてはならないので、ＤＭＡ転送処理
が遅くなってしまうという課題があった。

【０００５】本発明の目的は、リクエストキューのみを
クリアすることができるようにして制御レジスタの設定
をやり直さなくてもＤＭＡ転送処理を実行できるデータ
転送制御回路（ＤＭＡコントローラ）もしくはそれを内
蔵したマイクロプロセッサのようなデータ処理装置を提
供することにある。本発明の他の目的は、不要なＤＭＡ
転送を実行しなくてもリクエストキューをクリアするこ
とができるようにしてシステムのスループットを向上で
きるデータ転送制御回路もしくはそれを内蔵したデータ
処理装置を提供することにある。

【０００６】本発明のさらに他の目的は、ＤＭＡ転送要
求元である周辺装置にＤＭＡ転送要求の出力回数を確認
できるようにするためカウンタなどの回路を設けること
なく、リクエストキューに転送要求が残ったままＤＭＡ
転送が終了するのを回避することができるようにして、
ユーザの設計負担が大きくなったりシステムが複雑にな
るのを防止できるデータ転送制御回路もしくはそれを内
蔵したデータ処理装置を提供することにある。本発明の
さらに他の目的は、ＤＭＡ転送要求インタフェースに関
し新しい仕様を備えていない外部装置からのＤＭＡ転送
要求も受け付けることができる汎用性の高いデータ転送
制御回路もしくはそれを内蔵したデータ処理装置を提供
することにある。

【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、中央処理ユニットを介さずにメ
モリと周辺回路もしくは周辺装置との間のデータ転送を
制御するデータ転送制御回路において、複数のチャネル
に関してデータの転送制御が可能に構成され、複数のデ
ータ転送要求を保持可能なキューを備えるとともに、上
記キューの状態を出力可能に構成したものである。

【０００９】上記した手段によれば、ＤＭＡ転送要求を
行なう周辺装置は前もってリクエストキューの状態を知
ることができ、ＤＭＡ転送要求の出力回数を計数するカ
ウンタなどの回路を設けなくてもアンダーランやオーバ
ーランを回避することができる。上記キューの状態の出
力は、例えばキューの各段の状態を示す信号をエンコー
ドした信号で上記外部端子より出力されるように構成し
たり、さらにチャネルの識別情報を出力する外部端子と
共通の外部端子を使用して時分割で出力されるように構
成することで、端子数の節約することができる。

【００１０】さらに、本願の第２の発明は、中央処理ユ
ニットを介さずにメモリと周辺回路もしくは周辺装置と
の間のデータ転送を制御するデータ転送制御回路におい
て、複数のチャネルに関してデータの転送制御が可能に
構成され、データ転送要求に係る複数のチャネルの識別
情報を保持可能なキューを備えるとともに、上記キュー
の内容をクリア可能に構成した。

【００１１】上記した手段によれば、制御レジスタの設
定をやり直さなくてもＤＭＡ転送処理を実行できるとと
もに、不要なＤＭＡ転送を実行しなくてもキューをクリ
アできるため、システムのスループットが向上するよう
になる。また、ＤＭＡ転送要求元である周辺装置にＤＭ
Ａ転送要求の出力回数を確認できるようにするためカウ
ンタなどの回路を設けることなく、キューに転送要求が
残ったままＤＭＡ転送が終了するのを回避することがで
きるようになり、これによってユーザの設計負担が大き
くなったりシステムが複雑になるのを防止することがで
きる。

【００１２】上記キューをクリアする手段としては、例
えばキューの内容をクリアするための信号が入力される
外部端子を設ける方式がある。この場合、キューの内容
をクリアするための信号は、データ転送を要求する信号
を入力する外部端子と共通の外部端子を使用して時分割
で入力されるように構成することで、端子数の節約が可
能である。また、キューをクリアする手段としては、キ
ューからクリアしたいチャネルの識別情報をプログラム
に従って設定可能なレジスタを設ける方式もある。これ
により、ソフトウェアまたはハードウェアのいずれでも
キューをクリアできるようになる。

【００１３】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１には、本発明を、ＤＭＡコ
ントローラを備えたマイクロプロセッサに適用した場合
の一実施例の概略構成が示されている。特に制限されな
いが、図１に示されている各回路ブロックは、公知の半
導体集積回路の製造技術により、単結晶シリコンのよう
な１個の半導体チップ上に形成されている。

【００１４】図１に示されているように、この実施例の
マイクロプロセッサは、プログラムの命令を解読してデ
ータの演算処理を行なったりチップ全体の制御を行なう
プログラム制御方式の中央処理ユニット（ＣＰＵ）１１
１と、ＣＰＵに代わって浮動小数点演算などの演算処理
を行なう演算ユニット（ＦＰＵ）１１２と、ＣＰＵが実
行するプログラムなどのデータの一時記憶領域を提供す
るキャッシュメモリおよびメモリの管理を行なうキャッ
シャ＆メモリ管理ユニット１１３などからなる制御部１
１０、ユーザプログラムのエミュレーション機能を有す
るデバッグ回路１２０、ＣＰＵ１１１を介さずに外部の
ハードディスク装置のような外部周辺装置と外部メモリ
等との間でＤＭＡ方式のデータ転送制御を行なうＤＭＡ
コントローラ（ＤＭＡＣ）１３０、シンクロナスＤＲＡ
Ｍなどの外部メモリが接続されるメモリ専用外部バスと
の間の信号の入出力を行なう外部メモリインタフェース
回路（ＥＭＩ）１５０、ハードディスク装置などの外部
装置が接続されるＰＣＩバスとの間の信号の入出力を行
なうＰＣＩインタフェース回路（ＰＣＩ）１６０、フラ
ッシュメモリなどが接続される外部バスとの間の信号の
入出力を行なうフラッシュ外部メモリインタフェース回
路（ＦＥＭＩ）１７０などを備えており、これらの回路
は、６４ビットのような高速の内部ＣＰＵバスＩＣＢを
介して互いに接続されている。ＤＭＡコントローラ（Ｄ
ＭＡＣ）１３０は、上記の３つの外部バスに接続されて
いる外部メモリや外部デバイスとの間のデータ転送を、
ＣＰＵが関与することなく実行する機能を備えている。

【００１５】また、この実施例のマイクロプロセッサに
は、所定の割込み要因の発生に基づいてＣＰＵに対して
割込み要求を行なう割込みコントローラ（ＩＮＴＣ）２
１０、クロック生成回路を備え所定の動作モードでチッ
プ内の一部の回路ブロックの動作を停止させて低消費電
力化を図るパワーマネージメントユニット（ＰＭＵ）２
２０、時間管理用のタイマユニット（ＴＭＵ）２３０、
外部装置との間でシリアル通信を行なうシリアルコミュ
ニケーションインタフェース（ＳＣＩＦ）２４０、内部
動作に必要なクロックを形成したりカレンダ機能を有す
るリアルタイムクロック回路（ＲＴＣ）２５０などの周
辺回路が設けられている。これらの周辺回路は、周辺ア
ドレスバスＰＡＢおよび周辺データバスＰＤＢを介して
接続されている。また、この実施例のマイクロプロセッ
サには、上記ＣＰＵバスＩＣＢと周辺バスＰＡＢおよび
ＰＤＢとの間に、２つのバス上の信号のタイミングを調
整してＣＰＵと周辺モジュールとの間の信号の橋渡しを
するバスステートコントローラＢＳＣなどからなる周辺
ブリッジ回路１８０が設けられている。

【００１６】図２には、ＤＭＡコントローラ（ＤＭＡ
Ｃ）１３０の概略構成が示されている。図に示されてい
るように、この実施例におけるＤＭＡコントローラ（Ｄ
ＭＡＣ）１３０は、チャネル毎に要求を受けて通常のＤ
ＭＡ転送制御を行なう第１のＤＭＡＣモジュール３５０
と、チャネルを指定した要求を受けてＤＭＡ転送制御を
行なう第２のＤＭＡＣモジュール３７０と、２つのＤＭ
ＡＣモジュール３５０と３７０においてほぼ同時に発生
した転送要求のうち実行するＤＭＡ転送の順序を決定す
るモジュール間優先順位判定回路３８０とから構成され
ている。このうち、第１のＤＭＡＣモジュール３５０の
機能は従来のＤＭＡＣコントローラに設けられている機
能である。第１のＤＭＡＣモジュール３５０があること
によって、ＤＭＡ転送要求インタフェースに関し新しい
仕様を備えていない外部装置からのＤＭＡ転送要求も受
け付けることができるシステムを構成することができ
る。

【００１７】各ＤＭＡＣモジュール３５０，３７０内に
は後述のようにチャネル間の優先順位を設定するレジス
タが設けられており、複数のチャネルから同時期に転送
要求が入った場合には各モジュールから設定された優先
順位に従って転送要求がモジュール間優先順位判定回路
３８０に供給され、モジュール間優先順位判定回路３８
０は、２つのＤＭＡＣモジュール３５０，３７０から同
時に転送要求を受け取るとモジュール間の優先順位を判
定してその順位に従ってＤＭＡ転送を開始するように構
成されている。なお、モジュール間の優先順位は、例え
ばモジュール間優先順位判定回路３８０内に優先順位を
設定可能なレジスタを設け、ＣＰＵ１１１が予め優先順
位を設定するようにすることができる。

【００１８】このように、モジュール間優先順位判定回
路３８０の制御下にＤＭＡＣモジュール３５０，３７０
を置いて、複数のチャネルのＤＭＡ転送を優先順位の順
番に実行する構成にすることにより、チャネル数を増や
したマイクロプロセッサを新たに開発する場合には、Ｄ
ＭＡＣモジュールの数を増やすとともにモジュール間優
先順位判定回路３８０の論理を若干変更もしくは追加す
るだけで容易に全部のチャネルのＤＭＡ転送の順位を制
御することができるようになる。上記各ＤＭＡＣモジュ
ール３５０，３７０は、それぞれＤＭＡＣコア部ＣＯＲ
Ｅ０，ＣＯＲＥ１と、入出力コントロール部Ｉ／Ｏ０，
Ｉ／Ｏ１とから構成されており、このうち第２のＤＭＡ
Ｃモジュール３７０の入出力コントロール部Ｉ／Ｏ１
に、リクエストキューＲＱ１０が設けられている。この
リクエストキューＲＱ１０には、転送要求があったチャ
ネルの識別情報としてのチャネル番号が順次格納され
る。

【００１９】ここで、ＤＭＡモジュールＤＭＡＣ０，Ｄ
ＭＡＣ１は、各々ＩＰ（Intellectual Property）デー
タとして構成される。ＩＰデータとは、ひとつのまとま
りのある回路として設計されてデータベース等に保存さ
れて、同一機能の回路を必要するＬＳＩを開発する際
に、既に設計されているデータをデータベースから読み
出して他の回路と組み合わせることで所望の機能を実現
できるようにされたデータである。

【００２０】このように、モジュールＤＭＡＣ０，ＤＭ
ＡＣ１を各々ＩＰ化することにより、例えば図１２に示
すように、コンピュータ本体９２とＣＲＴのようなモニ
タ装置９３とキーボードのような入力装置９４とＭＯド
ライブ装置のような外部記憶装置９５などから構成され
ているコンピュータシステムの外部記憶装置９５にＩＰ
データが記録されている光磁気ディスクのような記憶メ
ディア９１を装着してデータを読出し、ローカルエリア
ネットワークＬＡＮを介してエリア内の他のコンピュー
タＰ１や公衆通信網Ｐ−ＮＥＴを介してエリア外の他の
コンピュータＰ２，Ｐ３にデータを送信して、ＬＳＩの
設計の容易化を図ることができるとともに、ＩＰデータ
を希望する第３者に有償で提供して対価を受け取るサー
ビスを行なうことができるようになる。

【００２１】図３には、第１のＤＭＡＣモジュール３５
０のより具体的な構成例が示されている。この第１のＤ
ＭＡＣモジュール３５０は、互いに独立したＤＭＡ転送
が行なえる複数（ｎ個）のチャネルを備えるとともに、
各チャネル毎にＤＭＡ転送要求を受け付けることができ
るようにするため、入出力コントロール部Ｉ／Ｏ０に
は、ｎ個のＤＭＡ転送要求信号／ＤＲＥＱ１〜／ＤＲＥ
Ｑｎ（／はロウレベルが有効レベルであることを意味す
る）を受け付ける入力端子と、各チャネルに対応して要
求を受け付けたことを外部へ知らせるｎ個の確認信号Ｄ
ＲＡＫ１〜ｎを出力する出力端子と、要求のあったチャ
ネルについてＤＭＡ転送が終了した時にその終了を外部
装置へ知らせる完了信号を出力するｎ個の確認信号出力
端子ＤＡＣＫ１〜ｎとが設けられている。

【００２２】また、ＤＭＡＣモジュール３５０のＤＭＡ
Ｃコア部ＣＯＲＥ０には、全チャネルの転送要求を有効
にしたり無効にしたりするマスタイネーブルの設定や各
チャネル間の優先順位など全チャネルに共通の設定を行
なう共通レジスタ（ＣＯＭＭＯＮ）３５１と、各チャネ
ルに対応して転送元アドレスが入るソースアドレスレジ
スタ（ＳＡＲ１〜ｎ）３５２や転送先アドレスが入るデ
ィスティネーションアドレスレジスタ（ＤＡＲ１〜ｎ）
３５３、チャネル毎に転送回数を保持する回数レジスタ
（ＣＯＵＮＴ１〜ｎ）３５４、チャネル毎にリードまた
はライトのいずれであるかや転送方法、転送サイズ、動
作モードなどを指定するコントロールレジスタ（ＣＴＲ
Ｌ１〜ｎ）３５５、各チャネルの状態を反映するステー
タスレジスタ（ＳＴＡＴＵＳ１〜ｎ）３５６、ＤＭＡ転
送完了信号ＤＡＣＫｎをソースアドレスからのデータの
転送（リード）でアサートするかディスティネーション
アドレスへのデータの転送（ライト）でアサートするか
を指定するビットなどを有する外部の信号の入出力に関
する設定を行う全チャネルに共通のＩ／Ｏコントロール
レジスタ（ＤＭＡＥＸＧ）３５７が設けられている。

【００２３】さらに、ＤＭＡＣモジュール３５０のＤＭ
ＡＣコア部ＣＯＲＥ０には、これらのレジスタの制御を
行なうレジスタ制御回路３５８や、レジスタ制御回路３
５８にＤＭＡ転送制御の起動をかける起動制御回路３５
９、ＤＭＡ転送の際に入出力されるデータを一時的に保
持する例えば３２バイトのような記憶容量を有するデー
タバッファ３６０、上記コントロールレジスタ３５５内
の転送サイズを参照して回数レジスタ３５４の値を更新
する回数制御回路３６１、いずれのチャネルのデータ転
送を優先させるか制御する優先順位制御回路３６２、コ
ア内部の回路全体を制御するリクエストコントローラ３
６３、上記各レジスタと内部ＣＰＵバスＩＣＢとを接続
するバスインタフェース回路３６４などが設けられてい
る。これらのレジスタは、内部バスＩＣＢを介してＣＰ
Ｕ１１から設定できるとともに、外部バスを介して外部
装置からも設定が行えるように構成されている。

【００２４】図４には、第２のＤＭＡＣモジュール３７
０のより具体的な構成例が示されている。第２のＤＭＡ
Ｃモジュール３７０のＤＭＡＣコア部ＣＯＲＥ１は、第
１のＤＭＡＣモジュール３５０のＤＭＡＣコア部ＣＯＲ
Ｅ０と比較的類似の構成を有する。異なる点は、コント
ロールレジスタ３７５に転送制御中のチャネル番号が入
る領域が設けられている点と、Ｉ／Ｏコントロールレジ
スタ（ＤＭＡＥＸＧ）３７７にチャネル毎にクリア転送
要求をクリアするためのクリアビットが設けられている
点にある。一方、第２のＤＭＡＣモジュール３７０の入
出力コントロール部Ｉ／Ｏ１は第１のＤＭＡＣモジュー
ル３５０の入出力コントロール部Ｉ／Ｏ０とかなり異な
る構成を有する。

【００２５】先ず、第１に、第２のＤＭＡＣモジュール
３７０の入出力コントロール部Ｉ／Ｏ１には転送要求が
あったチャネル番号を入力順に保持するＦＩＦＯメモリ
からなるリクエストキューＲＱ１０と、外部端子より入
力されるＤＭＡ転送要求信号／ＴＲとチャネル識別コー
ドＴＲＩＤとに基づいてリクエストキューＲＱ１０のク
リア信号を生成したりＤＭＡ転送完了時にＤＭＡ転送完
了信号／ＴＤＡＣＫを生成するコントロールロジック回
路３９０が設けられている。第１のＤＭＡＣモジュール
３５０の入出力コントロール部Ｉ／Ｏ０にはこのような
リクエストキューは設けられていない。

【００２６】第２に、第１のＤＭＡＣモジュール３５０
の入出力コントロール部Ｉ／Ｏ０では、各チャネルに対
応してＤＭＡ転送要求信号ＤＲＥＱを入力する端子が設
けられているのに対し、第２のＤＭＡＣモジュール３７
０の入出力コントロール部Ｉ／Ｏ１では、ｎ個のチャネ
ルに対して共通のＤＭＡ転送要求信号／ＴＲを入力する
端子４０１と、転送を要求するチャネルを指定するチャ
ネル識別コードＴＲＩＤを入力する端子４０２が設けら
れている。この端子４０２の数はｎが「４」の場合には
２個、ｎが「８」の場合には３個とすることができる。

【００２７】また、第２のＤＭＡＣモジュール３７０の
入出力コントロール部Ｉ／Ｏ１においては、ＤＭＡ転送
完了信号／ＴＤＡＣＫを出力する端子に関してもｎ個の
チャネルに対して共通の端子４０３とされているととも
に、転送が完了したチャネルを知らせるチャネル識別コ
ードＴＡＩＤを出力する端子４０４が設けられている。
この端子４０４の数もｎが「４」の場合には２個、ｎが
「８」の場合には３個とされる。

【００２８】さらに、この実施例においては、上記ＤＭ
Ａ転送要求信号／ＴＲの入力端子４０１が、リクエスト
キューＲＱ１０のクリアの要求を受け付ける端子として
も機能するように構成されている。そして、この端子が
リクエストキューＲＱ１０のクリア要求を受け付ける場
合には、そのとき端子４０２に入力されているチャネル
識別コードＴＲＩＤは転送要求をクリアしたいチャネル
とみなされるように構成されている。また、上記ＤＭＡ
転送完了信号／ＴＤＡＣＫの出力端子４０３は、リクエ
ストキューＲＱ１０の状態の読出し要求を受け付ける端
子としても機能するように構成されている。そして、こ
の端子４０３がリクエストキューＲＱ１０の読出し要求
を受け付ける場合には、そのとき端子４０４より出力さ
れるコードはリクエストキューＲＱ１０に保持されてい
る転送要求チャネルの数とみなされるように構成されて
いる。

【００２９】上記入力端子４０１にリクエストキューＲ
Ｑ１０のクリア要求が入力されたときにリクエストキュ
ーＲＱ１０をクリアさせるため、入出力コントロール部
Ｉ／Ｏ１のコントロールロジック回路３９０には、図５
に示すように、入力信号ＴＲとＴＲＩＤに基づいてリク
エストキューＲＱ１０のクリア信号を生成するキューク
リア回路３９１と、リクエストキューＲＱ１０の状態に
基づいてキューに幾つの転送要求チャネルが残っている
か出力するキュー状態出力回路３９２が設けられてい
る。このキュー状態出力回路３９２としては、例えばリ
クエストキューＲＱ１０の各キュー毎にそのキューに有
効なチャネル番号が入っているか否か示すフラグの状態
をエンコードして出力するエンコーダが考えられる。

【００３０】さらに、この実施例においては、キューク
リア回路３９１が、Ｉ／Ｏコントロールレジスタ（ＤＭ
ＡＥＸＧ）３７７に設けられているクリアビットに基づ
いてリクエストキューＲＱ１０に保持されている当該チ
ャネルに対するＤＭＡ転送要求をクリアする信号を生成
可能に構成されている。上記Ｉ／Ｏコントロールレジス
タ（ＤＭＡＥＸＧ）３７７は、ＣＰＵ１１１が内部バス
ＩＣＢを介してリード・ライトできるレジスタであるた
め、ＣＰＵがプログラムに従ってＩ／Ｏコントロールレ
ジスタ（ＤＭＡＥＸＧ）３７７のクリアビットに“１”
を書き込むことによってもリクエストキューＲＱ１０に
保持されている転送要求をクリアすることができる。

【００３１】図６には、Ｉ／Ｏコントロールレジスタ
（ＤＭＡＥＸＧ）３７７のビット構成が示されている。
図において、ＱＣＥはキュークリア指定フィールドで、
転送チャネル数に応じたビット数で構成され、各ビット
はそれぞれいずれかの転送チャネルに対応されており、
これらのビットに“１”がセットされると対応するチャ
ネルの転送要求のクリアが指定される。ＴＳＡはＤＭＡ
転送完了信号ＴＤＡＣＫをハイレベル有効とするかロウ
レベル有効とするか指定するビットからなるフィール
ド、ＴＲＷはＤＭＡ転送完了信号ＴＤＡＣＫをソースア
ドレスからのデータの転送（リード）でアサートするか
ディスティネーションアドレスへのデータの転送（ライ
ト）でアサートするかを指定するビットからなるフィー
ルドで、それぞれ転送チャネル数に応じたビット数で構
成されている。なお、ハッチングが付されている部分は
無効なビットからなるリザーブ領域である。

【００３２】次に、入出力コントロール部Ｉ／Ｏ１にお
けるコントロールロジック回路３９０によるリクエスト
キューＲＱ１０の制御手順を、図７の処理フローチャー
トおよび図８の状態フローチャートを用いて説明する。
コントロールロジック回路３９０は、外部からＤＭＡ転
送要求信号ＴＲによるＤＭＡ転送要求が入っているか監
視し、ＤＭＡ転送要求が入るとリクエストキューＲＱ１
０にそのとき端子４０２に入力されているチャネル識別
コードＴＲＩＤを格納する（図７のルーチンＲ１→Ｒ
２，図８のステージＳ１→Ｓ２）。リクエストキューＲ
Ｑ１０に要求が入ると、コントロールロジック回路３９
０はＤＭＡコア部ＣＯＲＥ１に要求されたチャネルに対
するＤＭＡ転送要求を行なう（図７のルーチンＲ３,図
８のステージＳ２）。

【００３３】次に、ＤＭＡコア部ＣＯＲＥ１から応答信
号が返ってきたか判定する（図７のＲ４）。そして、応
答信号がなければリクエストキューＲＱ１０が一杯か判
定し、一杯でなければ次のＤＭＡ転送要求が入っている
か判定する（図７のルーチンＲ５，Ｒ６）。ルーチンＲ
５でリクエストキューＲＱ１０が一杯であったときやル
ーチンＲ６で次の転送要求がなかったときは、ルーチン
Ｒ４へ戻って応答信号が返って来るのを待つ。ルーチン
Ｒ６で次の転送要求かあったときは、リクエストキュー
ＲＱ１０にそのとき端子４０２に入力されているチャネ
ル識別コードＴＲＩＤを格納する（図７のルーチンＲ
７，図８のステージＳ３）。そして、再びルーチンＲ４
へ戻って上記手順を繰り返す。応答信号が返ってくる前
にさらに第３、第４の転送要求が入ると、その転送要求
もリクエストキューＲＱ１０に格納される（図８のステ
ージＳ４，Ｓ５）。

【００３４】その後、ルーチンＲ４でＤＭＡコア部ＣＯ
ＲＥ１からの応答信号を受け取ると、ルーチンＲ８へ移
行してリクエストキューＲＱ１０に保持されている最初
の転送要求を削除する。それから、次のルーチンＲ９で
リクエストキューＲＱ１０が空になったか判定し、空の
ときはルーチンへ戻るが、転送要求が残っているときは
ルーチンＲ３へ戻って、リクエストキューＲＱ１０に保
持されている次の転送要求に応じてＤＭＡコア部ＣＯＲ
Ｅ１に要求されたチャネルに対するＤＭＡ転送要求を行
なう（図８のステージＳ６）。

【００３５】次に、第２のＤＭＡＣモジュール３７０に
おけるＤＭＡ転送要求の受付けとリクエストキューＲＱ
１０の状態の出力の手順を、図９のタイミングチャート
を用いて説明する。なお、図９には、一例としてＤＭＡ
転送中でなくかつリクエストキューＲＱ１０が空の状態
でＤＭＡ転送要求を受け付ける場合のタイミングが示さ
れている。

【００３６】ＤＭＡ転送中でないので入出力コントロー
ル部Ｉ／Ｏ１はＤＭＡ転送完了信号／ＴＤＡＣＫをハイ
レベルにネゲートしている。また、リクエストキューＲ
Ｑ１０が空であるので、入出力コントロール部Ｉ／Ｏ１
はキューが空であることを示すコード“００”を信号Ｔ
ＡＩＤとして出力する。外部装置が本実施例のマイクロ
プロセッサの第２のＤＭＡＣモジュール３７０にＤＭＡ
転送要求をする場合、前のサイクルＴ１でチャネル識別
コード（チャネル番号）ＴＲＩＤとして“００”を入力
してからＤＭＡ転送要求信号ＴＲをロウレベルにアサー
トする（タイミングｔ１）。また、外部装置は、ＤＭＡ
転送要求信号ＴＲのアサートに合わせて転送を要求した
いチャネルの識別コードＴＲＩＤを入力する（期間Ｔ
２）。なお、サイクルＴ１でチャネル番号ＴＲＩＤとし
て“００”を入力してもＤＭＡ転送要求信号ＴＲがハイ
レベルであるため、ＴＲＩＤは取り込まれない。

【００３７】すると、入出力コントロール部Ｉ／Ｏ１は
このチャネル識別コードＴＲＩＤをクロックＣＫ０の立
ち上がりに同期してリクエストキューＲＱ１０に取り込
む（タイミングｔ２）。その後、入出力コントロール部
Ｉ／Ｏ１はキューの状態として要求が１つあることを示
すコード“０１”を信号ＴＡＩＤとして出力する（タイ
ミングｔ３）。なお、リクエストキューＲＱ１０に取り
込まれたチャネル番号は、リクエストコントローラ３８
３に渡され、対応するチャネルのコントロールレジスタ
３７５に転送要求があったことが設定される。

【００３８】ここで、外部装置がさらにデータ転送をし
たい場合には、ＤＭＡ転送要求信号／ＴＲを一旦ハイレ
ベルにネゲートして、再びチャネル識別コードＴＲＩＤ
として“００”を入力してからＤＭＡ転送要求信号ＴＲ
をロウレベルにアサートする（タイミングｔ４）。ま
た、外部装置は、これに合わせて転送を要求したいチャ
ネルの識別コードＴＲＩＤを入力する（期間Ｔ３）。す
ると、入出力コントロール部Ｉ／Ｏ１はこのチャネル識
別コードＴＲＩＤをリクエストキューＲＱ１０に取り込
む（タイミングｔ５）。その後、入出力コントロール部
Ｉ／Ｏ１はキューの状態として要求が２つあることを示
すコード“１０”を信号ＴＡＩＤとして出力する（タイ
ミングｔ６）。

【００３９】一方、これと並行して、ＤＭＡコア部ＣＯ
ＲＥ１では、最初のＤＭＡ転送要求に応じてＤＭＡ転送
制御を開始しており、準備が整うと入出力コントロール
部Ｉ／Ｏ１に転送開始を知らせてくるので、入出力コン
トロール部Ｉ／Ｏ１は転送完了信号／ＴＤＡＣＫをロウ
レベルにアサートするとともに転送処理中のチャネルを
示すコード“００”を信号ＴＡＩＤとして出力する（タ
イミングｔ７）。また、このときＤＭＡコア部ＣＯＲＥ
１はバス上にソースアドレスを出力する。そして、転送
元のデバイスからデータバス上に出力されるリードデー
タをＤＭＡコア部ＣＯＲＥ１内のバッファ３８０に取り
込む（タイミングｔ８）。なお、ソースアドレスやディ
スティネーションアドレス、転送回数、転送データサイ
ズ等は、ＤＭＡ転送要求信号／ＴＲをロウレベルにアサ
ートして転送要求を入力する前にＣＰＵ１１１によって
各レジスタ３７１〜３７８に設定される。

【００４０】その後、レジスタに設定されている転送サ
イズに相当するデータのリードが終了した時点で、ＤＭ
Ａコア部ＣＯＲＥ１がディスティネーションアドレスを
出力し（タイミングｔ９）、１サイクル遅れでバッファ
３８０内のデータをデーバス上へ出力して転送先のデバ
イスにデータを書き込む（タイミングｔ１０）。なお、
転送中に転送チャネルを示すコードが出力されるのは、
ＤＭＡＥＸＧレジスタ３７７のＴＲＷフィールドで設定
されたアクセスサイクル（ＤＭＡＣ１によるリードアク
セスまたはライトアクセス）間のみであり、それが過ぎ
ると入出力コントロール部Ｉ／Ｏ１は転送完了信号／Ｔ
ＤＡＣＫをハイレベルにネゲートし、これに合わせてキ
ューの状態を示すコードを信号ＴＡＩＤとして出力す
る。

【００４１】なお、この実施例では、キューの数は４つ
であり、キューの状態を示すコードは２ビットであっ
て、“００”は４つのキュー全てが空であることを意味
する。キューの状態を示すコードが“０１”の場合は要
求が入っているキューが１つ、“１０”の場合は要求が
入っているキューが２つ、であることを意味している。
要求が入っているキューが３つまたは４つの場合には、
キューの状態を示すコードとして“１１”を割り当てて
いる。これにより、キューの状態を出力するための外部
端子数を減らすことができる。一般に、転送要求する側
ではキューに余裕を持たせるため、リクエストキューＲ
Ｑ１０のキューが一杯にならないような使い方をするの
で、要求が入っているキューが３つまたは４つの場合に
キューの状態を示すコードとして“１１”を割り当てて
も大きな支障はない。

【００４２】次に、第２のＤＭＡＣモジュール３７０に
おける外部からの信号の入力によりリクエストキューＲ
Ｑ１０に残っている転送要求をクリアする場合の動作手
順を、図１０のタイミングチャートを用いて説明する。
この動作に先だって、リクエストキューＲＱ１０に転送
要求が残っているか否かは、前記入出力コントロール部
Ｉ／Ｏ１から出力されキュー状態を示す信号ＴＡＩＤを
チェックすれば知ることができる。なお、図１０には、
一例としてＤＭＡ転送中でなく、リクエストキューＲＱ
１０には転送要求チャネルを示すコードとして０１，０
０，００，１１が保持されている場合のタイミングが示
されている。

【００４３】ＤＭＡ転送中でないので入出力コントロー
ル部Ｉ／Ｏ１はＤＭＡ転送完了信号／ＴＤＡＣＫをハイ
レベルにネゲートしている。外部装置が本実施例のマイ
クロプロセッサの第２のＤＭＡＣモジュール３７０にリ
クエストキューＲＱ１０に保持されているチャネルのク
リアを要求する場合、前のサイクルＴ１１でチャネル識
別コードＴＲＩＤとして“１１”を入力してからＤＭＡ
転送要求信号ＴＲをロウレベルにアサートする（タイミ
ングｔ１１）。また、外部装置は、ＤＭＡ転送要求信号
／ＴＲのアサートに合わせて転送要求をクリアしたいチ
ャネルの識別コードＴＲＩＤ（例えば“００”）を入力
する（期間Ｔ１２）。なお、サイクルＴ１１でチャネル
識別コードＴＲＩＤとして“１１”を入力してもＤＭＡ
転送要求信号ＴＲがハイレベルであるため、ＴＲＩＤは
取り込まれない。

【００４４】すると、入出力コントロール部Ｉ／Ｏ１は
このチャネル識別コードＴＲＩＤをクロックＣＫ０の立
ち上がりに同期してキュークリア回路３９１に取り込む
（タイミングｔ１２）。これによって、リクエストキュ
ーＲＱ１０内の指定されたチャネル（例えば“００”）
の転送要求がクリアされる。図においては、４つのキュ
ーのうちを２番目と３番目のキューに入っていたチャネ
ル番号がクリアされて「空き」状態となる。

【００４５】ここで、外部装置はさらに転送要求をクリ
アしたいチャネルがある時は、ＤＭＡ転送要求信号ＴＲ
を一旦ハイレベルにネゲートして、再びチャネル識別コ
ードＴＲＩＤとして“１１”を入力してからＤＭＡ転送
要求信号ＴＲをロウレベルにアサートする（タイミング
ｔ１３）。また、外部装置は、これに合わせて転送要求
をクリアしたいチャネルの識別コードＴＲＩＤ（例えば
“１１”）を入力する（期間Ｔ１３）。すると、入出力
コントロール部Ｉ／Ｏ１はこのチャネル識別コードＴＲ
ＩＤをキュークリア回路３９１に取り込む（タイミング
ｔ１４）。これによって、リクエストキューＲＱ１０内
の指定されたチャネル（例えば“１１”）の転送要求が
クリアされる。図においては、４つのキューのうちを４
番目のキューに入っていたチャネル番号がクリアされて
「空き」状態となる。

【００４６】なお、図１０の例においては、最初のキュ
ーに保持されていた転送要求（チャネル“０１”）はク
リア要求されていないので、上記クリア動作と並行し
て、ＤＭＡコア部ＣＯＲＥ１では、チャネル“０１”の
ＤＭＡ転送要求に応じたＤＭＡ転送制御を開始してお
り、準備が整うと入出力コントロール部Ｉ／Ｏ１に転送
開始を知らせてくるので、入出力コントロール部Ｉ／Ｏ
１は転送完了信号／ＴＤＡＣＫをロウレベルにアサート
するとともに転送処理中のチャネルを示すコード“０
０”を信号ＴＡＩＤとして出力する（タイミングｔ１
５）。また、このときＤＭＡコア部ＣＯＲＥ１はバス上
にソースアドレスを出力する。そして、転送元のデバイ
スからデータバス上に出力されるリードデータをＤＭＡ
コア部ＣＯＲＥ１内のバッファ３８０に取り込む（タイ
ミングｔ１６）。

【００４７】その後、レジスタに設定されている転送サ
イズに相当するデータのリードが終了した時点で、ＤＭ
Ａコア部ＣＯＲＥ１がディスティネーションアドレスを
出力し（タイミングｔ１７）、１サイクル遅れでバッフ
ァ３８０内のデータをデーバス上へ出力して転送先のデ
バイスにデータを書き込む（タイミングｔ１８）。な
お、データ転送中に転送チャネルを示すコードが出力さ
れるのは、ＤＭＡＥＸＧレジスタ３７７のＴＲＷフィー
ルドで設定されたアクセスサイクル（ＤＭＡＣ１による
リードアクセスまたはライトアクセス）間のみであり、
それが過ぎると入出力コントロール部Ｉ／Ｏ１は転送完
了信号／ＴＤＡＣＫをハイレベルにネゲートし、これに
合わせてキューの状態を示すコードを信号ＴＡＩＤとし
て出力する。図１０においては、タイミングｔ１８以降
はキューがすべて空になるので、キューの状態を示すコ
ードは“００”になっている。

【００４８】図１１には、上記実施例のＤＭＡコントロ
ーラ１３０を内蔵したマイクロプロセッサの応用システ
ムの構成例が示されている。図１１において、符号１０
０で示されているのが、ＣＰＵ１１１やＤＭＡコントロ
ーラ１３０等を内蔵したマイクロプロセッサＬＳＩであ
り、このマイクロプロセッサ１００には外部メモリイン
タフェースおよび外部バス４００を介して、外部デバイ
ス５１０，５２０，５３０，５４０とＤＭＡ転送対象の
回路を内蔵したＡＳＩＣのようなシステムＬＳＩ５５０
が接続されている。特に制限されるものでないが、この
システムでは、外部デバイス５１０，５２０，５３０，
５４０はＤＭＡコントローラ１３０の第１のＤＭＡＣモ
ジュール３５０に接続され、ＡＳＩＣ５５０は第２のＤ
ＭＡＣモジュール３５０に接続されている。さらに、こ
の実施例のシステムでは、マイクロプロセッサ１００に
は外部メモリバス４１０を介してシンクロナスＤＲＡＭ
などの外部メモリ６００が接続されている。ＤＭＡコン
トローラ１３０は、外部デバイス５１０〜５４０相互間
はもちろんのこと外部デバイス５１０，５２０，５３
０，５４０とＡＳＩＣ５５０との間や外部デバイス５１
０，５２０，５３０，５４０と外部メモリ６００との
間、ＡＳＩＣ５５０との外部メモリ６００との間におい
てもＤＭＡ転送を行なうことができる。

【００４９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、ＤＭＡ転送要求を保持するリクエストキュ
ーＲＱ１０をハードウェアとソフトウェアのいずれでも
クリアできるように構成されているが、ハードウェアに
よるクリアまたはソフトウェアによるクリアのいずれか
一方のみ行なえるように構成しても良い。

【００５０】また、上記実施例では、ＤＭＡＣモジュー
ル３７０に対してのみＤＭＡ転送要求を保持するリクエ
ストキューＲＱ１０を設けているが、他方のＤＭＡＣモ
ジュール３５０内に、各チャネルに対応した転送要求を
保持するリクエストキューを設け、かつこのリクエスト
キューをハードウェアとソフトウェアあるいはハードウ
ェアまたはソフトウェアでクリアできるようにしたり、
各リクエストキューの状態を外部へ出力できるように構
成しても良い。この場合、各リクエストキューに要求が
入っているか入っていないかを示す信号をそれぞれ出力
するようにしてもよいが、これらの信号をエンコードし
て外部へ出力するようにしてもよい。

【００５１】さらに、ハードウェアでリクエストキュー
をクリアする場合、クリア信号をチップ外部から直接入
力するための外部端子を設けるようにしても良い。この
場合、入力端子は各チャネルと１対１で設けても良い
し、チップ内部にデコーダを設けておいて外部でエンコ
ードした信号を入力するように構成しても良い。

【００５２】また、前記実施例においてはリクエストキ
ューの状態として転送要求が幾つ残っているかを外部へ
出力するようにしているが、リクエストキューの内容す
なわち転送要求が残っているチャネルの情報を外部へ出
力できるように構成しても良い。この場合、リクエスト
キューの内容はシリアルデータとして出力するようにす
るのが望ましい。

【００５３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＭＡ
コントローラを備えたマイクロプロセッサに適用した場
合について説明した、本発明はそれに限定されるもので
なく、マイクロプロセッサとは別のＬＳＩとして構成さ
れたＤＭＡコントローラにも適用することができる。

【００５４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、制御レジ
スタの設定をやり直さなくてもＤＭＡ転送処理を実行で
きるとともに、不要なＤＭＡ転送を実行しなくてもリク
エストキューをクリアできるため、システムのスループ
ットが向上するようになる。また、ＤＭＡ転送要求元で
ある周辺装置にＤＭＡ転送要求の出力回数を確認できる
ようにするためのカウンタなどの回路を設けることな
く、リクエストキューに転送要求が残ったままＤＭＡ転
送が終了するのを回避することができるようになり、こ
れによってユーザの設計負担が大きくなったりシステム
が複雑になるのを防止することができる。

【図面の簡単な説明】

【図１】本発明を、ＤＭＡコントローラを備えたマイク
ロプロセッサに適用した場合の一実施例の概略構成を示
すブロック図である。

【図２】ＤＭＡコントローラの概略構成例を示すブロッ
ク図である。

【図３】実施例のＤＭＡコントローラを構成する第１の
ＤＭＡＣモジュールのより具体的な構成例を示すブロッ
ク図である。

【図４】実施例のＤＭＡコントローラを構成する第２の
ＤＭＡＣモジュールのより具体的な構成例を示すブロッ
ク図である。

【図５】実施例の第２のＤＭＡＣモジュールを構成する
入出力コントロール部の概略構成を示すブロック図であ
る。

【図６】ＤＭＡＣモジュールのＩ／Ｏコントロールレジ
スタのビット構成例を示す説明図である。

【図７】ＤＭＡＣモジュールの入出力コントロール部に
おけるリクエストキューの制御手順を示す処理フローチ
ャートである。

【図８】ＤＭＡＣモジュールの入出力コントロールリク
エストキューの変化の様子を示す状態フローチャートで
ある。

【図９】ＤＭＡ転送要求の受付けとリクエストキューの
状態の出力の手順を示すタイミングチャートである。

【図１０】外部からの信号の入力によりリクエストキュ
ーに残っている転送要求をクリアする場合の動作手順を
示すタイミングチャートである。

【図１１】ＤＭＡコントローラを内蔵したマイクロプロ
セッサの応用システムの構成例を示すブロック図であ
る。

【図１２】ＤＭＡコントローラを構成するＤＭＡＣコア
部を各々ＩＰ化してＬＳＩの設計に利用する場合のデー
タの提供の仕方の一例を示す説明図である。

【符号の説明】

１１１ＣＰＵ（中央処理ユニット）１２０周辺モジュール１３０ＤＭＡコントローラ１８０周辺ブリッジ回路（バスステートコントロー
ラ）３５０第１のＤＭＡＣモジュール３７０第２のＤＭＡＣモジュール３５１，３７１共通レジスタ３５２，３７２ソースアドレスレジスタ３５３，５７３ディスティネーションアドレスレジス
タ３５４，５７４転送回数レジスタ３５５，３７５コントロールレジスタ３５６，３７６ステータスレジスタ３５７，３７７Ｉ／ＯコントロールレジスタＲＱ１０リクエストキューＣＯＲＥ０，ＣＯＲＥ２ＤＭＡＣモジュールのコア部

───────────────────────────────────────────────────── フロントページの続き (72)発明者成瀬峰信東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者吉岡真一東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者中川典夫東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 5B061 BA02 BA03 DD08 DD11

Claims

【特許請求の範囲】

【請求項１】中央処理ユニットを介さずにメモリと周
辺回路もしくは周辺装置との間のデータ転送を制御する
データ転送制御回路であって、複数のチャネルに関してデータの転送制御が可能に構成
され、複数のデータ転送要求を保持可能なキューを備え
るとともに、上記キューの状態を出力可能に構成されていることを特
徴とするデータ転送制御回路。
【請求項２】上記キューの状態は、当該キュー内に残
っているデータ転送要求の数に関する情報であることを
特徴とする請求項１に記載のデータ転送制御回路。
【請求項３】上記キューの状態は、外部端子より出力
されるように構成されていることを特徴とする請求項１
または２に記載のデータ転送制御回路。
【請求項４】上記キューの状態は、キューの各段の状
態を示す信号をエンコードした信号で上記外部端子より
出力されるように構成されていることを特徴とする請求
項３に記載のデータ転送制御回路。
【請求項５】実行されたデータ転送に係るチャネルの
識別情報を出力する外部端子を備え、上記キューの状態
は、上記チャネルの識別情報を出力する外部端子と共通
の外部端子を使用して時分割で出力されるように構成さ
れていることを特徴とする請求項３または４に記載のデ
ータ転送制御回路。
【請求項６】中央処理ユニットを介さずにメモリと周
辺回路もしくは周辺装置との間のデータ転送を制御する
データ転送制御回路であって、複数のチャネルに関してデータの転送制御が可能に構成
され、データ転送要求に係る複数のチャネルの識別情報
を保持可能なキューを備えるとともに、上記キューの内容がクリア可能に構成されていることを
特徴とするデータ転送制御回路。
【請求項７】上記キューの内容をクリアするための信
号が入力される外部端子が設けられていることを特徴と
する請求項６に記載のデータ転送制御回路。
【請求項８】データ転送を要求する信号を入力する外
部端子を備え、上記キューの内容をクリアするための信
号は、上記データ転送を要求する信号を入力する外部端
子と共通の外部端子を使用して時分割で入力されるよう
に構成されていることを特徴とする請求項７に記載のデ
ータ転送制御回路。
【請求項９】データ転送要求に係るチャネルの識別情
報を入力する外部端子を備え、上記キューの内容をクリ
アするための信号の入力の際に、上記データ転送要求に
係るチャネルの識別情報を入力する外部端子と共通の外
部端子を使用してクリアするチャネルの識別情報が入力
可能に構成されていることを特徴とする請求項６〜８に
記載のデータ転送制御回路。
【請求項１０】上記キューからクリアするチャネルの
識別情報をプログラムに従って設定可能なレジスタを備
え、前記レジスタにチャネルの識別情報が設定されると
設定されたチャネルの識別情報が上記キューから消去も
しくは無効にされるように構成されていることを特徴と
する請求項６〜９に記載のデータ転送制御回路。