JP2003271551A

JP2003271551A - マイクロコンピュータ、バス制御回路およびマイクロコンピュータにおけるデータアクセス方法

Info

Publication number: JP2003271551A
Application number: JP2002073919A
Authority: JP
Inventors: Nobuhiko Akasaka; 伸彦赤坂
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-03-18
Filing date: 2002-03-18
Publication date: 2003-09-26
Also published as: US20030177229A1

Abstract

(57)【要約】【課題】アクセス速度の異なる複数の装置へ、共通バ
スを用いて効率よくアクセスできるようにする。【解決手段】第１の装置３への第１のアクセス要求に
応じたアクセス処理中に、ＣＰＵ２から第２の装置４へ
の第２のアクセス要求が発生すると、アクセス完了時刻
判定部５ａにより、第１の装置３へのアクセス処理完了
時刻と、第２の装置４へのアクセス処理が完了可能な最
先の時刻との先後関係が判定される。そして、アクセス
完了時刻判定部５ａにおいて、第１の装置３へのアクセ
ス処理完了時刻よりも先に第２の装置４へのアクセス処
理が完了可能と判定された場合、バスアクセス部５ｂに
より、第２のアクセス要求に応じた第２の装置４へのア
クセスが、第１の装置３への第１のアクセス要求に応じ
たアクセス処理サイクル中に実行される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロコンピュー
タ、バス制御回路およびマイクロコンピュータにおける
データアクセス方法に関し、特に共有バスを介して複数
の装置にアクセス可能なマイクロコンピュータ、そのマ
イクロコンピュータに内蔵されるバス制御回路およびそ
のマイクロコンピュータにおけるデータアクセス方法に
関する。

【０００２】

【従来の技術】現在、様々な電子機器にマイクロコンピ
ュータが実装されている。これらの電子機器は、マイク
ロコンピュータによって動作が制御される。特に、デジ
タルカメラやプリンタなどのコンピュータ制御電子機器
は、内部でマイクロコンピュータによる高度なデータ処
理が行われている。たとえば、デジタルカメラでは、オ
ートフォーカスなどの光学系の制御機能に加え、ＣＣＤ
(Charge-Coupled Devices)によって取得した画像データ
を所定のデータ形式（たとえば、ＪＰＥＧ（Joint Phot
ographic Expert Group)）に変換する。

【０００３】コンピュータ制御電子機器の機能の高度化
に伴って、電子機器内部に実装されるマイクロコンピュ
ータに求められる処理能力も高くなっている。一般に、
マイクロコンピュータの処理能力には、メモリのアクセ
ス速度が大きく影響する。すなわち、ＣＰＵ(Central P
rocessing Unit)の演算能力と比べて、相対的にメモリ
のアクセス速度が遅いと、命令やデータを読み出すまで
の待ち時間が長くなる。その結果、マイクロコンピュー
タの処理能力が低くなってしまう。

【０００４】ＣＰＵからメモリへのアクセスは、バス制
御回路を介して行われる。バス制御回路は、連続する第
１、第２のアクセス要求があると、まず、第１のアクセ
ス要求に応じたメモリアクセスを行う。そのアクセス処
理の終了後、バス制御回路は、第２のアクセス要求に応
じたメモリアクセスを行う。また、第１、第２のアクセ
ス要求が同時期に発生した場合、バス制御回路は、アク
セス要求に予め設定されている優先順位に従って、優先
順位の高いアクセス要求から先にアクセス処理を実行す
る。優先順位の高いアクセス要求に応じたアクセス処理
終了後、バス制御回路は、優先順位が低い方のアクセス
要求に応じたアクセス処理を実行する。なお、アクセス
要求の優先順位は、固定または可変である。

【０００５】図１５は、従来のメモリアクセス例を示す
タイミングチャートである。バス制御回路は、ＣＰＵに
対して命令バスとデータバスとで接続されている。ま
た、バス制御回路は、ＲＯＭ(Read Only Memory)とＲＡ
Ｍ(Random Access Memory)などの半導体メモリに対して
メモリバスで接続されている。

【０００６】命令バスは、ＣＰＵからのアクセス要求に
応じて、メモリ内に格納された命令を、ＣＰＵに渡すた
めのバスである。命令バスでは、アドレス、ウェイト信
号、データなどが転送される。ウェイト信号は、ハイレ
ベルの時に有効な信号である（Ｈアクティブ）。

【０００７】データバスは、ＣＰＵからのアクセス要求
に応じて、メモリ内に格納されたデータを、ＣＰＵに渡
すためのバスである。データバスでは、アドレス、ウェ
イト信号、データなどが転送される。ウェイト信号は、
ハイレベルの時に有効な信号である（Ｈアクティブ）。

【０００８】メモリバスは、ＣＰＵからのアクセス要求
に応じて、メモリ内の命令やデータを読み出したり、メ
モリ内に命令やデータを格納するためのバスである。メ
モリバスでは、アドレス、ＲＯＭ選択信号（ＲＯＭＣＳ
Ｘ）、ＲＡＭ選択信号（ＲＡＭＣＳＸ）、リードストロ
ーブ信号（ＲＥＡＤＸ）、データなどが転送される。Ｒ
ＯＭ選択信号（ＲＯＭＣＳＸ）、ＲＡＭ選択信号（ＲＡ
ＭＣＳＸ）、およびリードストローブ信号（ＲＥＡＤ
Ｘ）は、ローレベルの時に有効な信号である（Ｌアクテ
ィブ）。

【０００９】図１５の例では、命令フェッチ＃１、デー
タリード＃２、データリード＃３の順番で、ＣＰＵから
メモリへのアクセス要求が出された場合を想定してい
る。なお、命令は、ＲＯＭに格納され、データはＲＡＭ
に格納されているものとする。このようにプログラム
（命令）用のメモリ（ＲＯＭ）とデータ用のメモリ（Ｒ
ＡＭ）とが独立して存在し、各メモリ用のアドレスバス
とデータバスとが分離しているアーキテクチャ（構造）
は、ハーバードバスアーキテクチャと呼ばれている。

【００１０】ＣＰＵの命令バスおよびデータバスを介し
たアクセス要求は、最短で同期信号２サイクル分の時間
で完結する。２サイクルで完結できない場合は、バス制
御回路によってウェイト信号が出さる。ウェイト信号を
受けたＣＰＵは、アクセスの延長処理を行う。図１５の
例では、ＲＯＭからの命令の取得（命令フェッチ）に
は、同期信号で４サイクルの時間が必要である。また、
ＲＡＭからのデータリードには、同期信号で２サイクル
の時間が必要である。

【００１１】まず、周期Ｔ１の同期信号の立ち上がり
で、ＣＰＵから命令バスに対して、命令フェッチ＃１の
アドレスが出力される。すると、バス制御回路からメモ
リバスへ、命令フェッチ＃１のアドレスが出力される。
このとき、バス制御回路により、メモリバスのＲＯＭ選
択信号（ＲＯＭＣＳＸ）とリードストローブ信号（ＲＥ
ＡＤＸ）とがアサート（有効状態にすること）される。

【００１２】周期Ｔ２の同期信号の立ち上がりで、バス
制御回路により、命令バスのウェイト信号がアサートさ
れる。このとき、ＣＰＵからは、データバスに対して、
データリード＃２のアドレスが出力される。なお、この
時点では、メモリバスが命令フェッチに使用されてい
る。そこで、周期Ｔ３の同期信号の立ち上がりで、バス
制御回路により、データバスのウェイト信号がアサート
される。これにより、データリード＃２のアクセス要求
は、命令フェッチが完了するまで待たされることとな
る。

【００１３】周期Ｔ４の同期信号の立ち上がりで、バス
制御回路により、命令バスのウェイト信号がネゲート
（無効状態にすること）される。その後、周期Ｔ４の時
間内に、ＲＯＭからメモリバスへ、命令フェッチ＃１の
アクセス要求に応じた有効命令ＶＤ＃１が出力される。
その有効命令ＶＤ＃１は、バス制御回路により、命令バ
スへ出力される。

【００１４】周期Ｔ５の同期信号の立ち上がりで、命令
フェッチ＃１のアクセス要求に応じた有効命令ＶＤ＃１
の転送が終了する（命令フェッチが完了する）。これに
より、ＣＰＵによる命令バスへの命令フェッチ＃１のア
ドレス出力が終了する。また、バス制御回路によるメモ
リバスへの命令フェッチ＃１のアドレス出力が終了し、
代わりにバス制御回路により、メモリバスへデータリー
ド＃２のアドレスが出力される。同時に、バス制御回路
により、ＲＯＭ選択信号（ＲＯＭＣＳＸ）がネゲートさ
れ、ＲＡＭ選択信号（ＲＡＭＣＳＸ）がアサートされ
る。リードストローブ信号（ＲＥＡＤＸ）は、バス制御
回路によって、命令フェッチ＃１のアクセス要求に応じ
た有効命令ＶＤ＃１の転送終了と同時にネゲートされる
が、すぐに、データリード＃２のアクセスのためにアサ
ートされる。

【００１５】周期Ｔ６の同期信号の立ち上がりで、バス
制御回路により、データバスのウェイト信号がネゲート
される。その後、周期Ｔ６の時間内に、ＲＡＭからメモ
リバスへ、データリード＃２のアクセス要求に応じた有
効データＶＤ＃２が出力される。その有効データＶＤ＃
２は、バス制御回路により、命令バスへ出力される。

【００１６】周期Ｔ７の同期信号の立ち上がりで、デー
タリード＃２のアクセス要求に応じた有効データＶＤ＃
２の転送が終了する。これにより、ＣＰＵによるデータ
バスへのデータリード＃２のアドレス出力が終了し、次
のアクセス要求であるデータリード＃３のアドレスが出
力される。すると、バス制御回路によるメモリバスへの
データリード＃２のアドレス出力が終了し、代わりにバ
ス制御回路により、メモリバスへデータリード＃３のア
ドレスが出力される。なお、ＲＡＭ選択信号（ＲＡＭＣ
ＳＸ）とリードストローブ信号（ＲＥＡＤＸ）とは、バ
ス制御回路により、アサートの状態が維持される。

【００１７】周期Ｔ８の時間内に、ＲＡＭからメモリバ
スへ、データリード＃３のアクセス要求に応じた有効デ
ータＶＤ＃３が出力される。その有効データＶＤ＃３
は、バス制御回路により、命令バスへ出力される。

【００１８】周期Ｔ９の同期信号の立ち上がりで、デー
タリード＃３のアクセス要求に応じた有効データＶＤ＃
３の転送が終了する。これにより、ＣＰＵによるデータ
バスへのデータリード＃３のアドレス出力が終了する。
同時に、バス制御回路によるメモリバスへのデータリー
ド＃３のアドレス出力が終了する。また、ＲＡＭ選択信
号（ＲＡＭＣＳＸ）とリードストローブ信号（ＲＥＡＤ
Ｘ）とは、バス制御回路により、ネゲートされる。

【００１９】以上のようにして、ＲＯＭからの命令フェ
ッチとＲＡＭからのデータリードとが続けて行われる。
この例では、命令フェッチ＃１に４サイクル、データリ
ード＃２に２サイクル、データリード＃３に２サイクル
を要して、各アクセス要求が完了する。すなわち、１つ
の命令フェッチと２つのデータリードとのアクセス要求
に応じた処理を完了するのに、合計８サイクルの時間を
要している。

【００２０】

【発明が解決しようとする課題】しかし、図１５に示し
たように、データアクセス速度の異なる複数のメモリが
混在すると、データアクセス効率が悪くなってしまう。

【００２１】すなわち、低速のメモリ（たとえば、ＲＯ
Ｍ）へのアクセス中に高速のメモリ（たとえばＲＡＭ）
へのアクセス要求が出されると、低速メモリへのアクセ
スが完了するまで、高速のメモリへのアクセスが待たさ
れてしまう。図１５の例では、データリード＃２は、命
令フェッチによるＲＯＭへのアクセス中にアクセス要求
が出されたため、３サイクル分（周期Ｔ３〜Ｔ５）のア
クセス待ちが発生している。その結果、２サイクルで処
理完了可能なＲＡＭへのアクセスであるにも拘わらず、
データリード＃２では５サイクルの時間を要している。

【００２２】このようなアクセス待ちを少なくして、ア
クセス効率を上げる手法として、たとえばクロスバス方
式がある。クロスバス方式は、アクセス要求の同時発生
が予め予想される場合に、メモリバスそのものをメモリ
毎に個別に設けるメモリアクセス方式である。このよう
な方式により、データアクセス速度の異なる複数のメモ
リへ同時期にアクセスすることが可能となるが、バスが
増加することによりハードウェアの回路が複雑化し、マ
イクロコンピュータが高価になってしまう。

【００２３】また、複数のＣＰＵを有するシステムの場
合、共有メモリ以外に、各ＣＰＵに専用のメモリを接続
することにより、アクセスの競合を防ぐことができる。
しかし、この場合にもクロスバス方式と同様に、ハード
ウェアの回路が複雑化し、マイクロコンピュータが高価
になるという問題がある。

【００２４】そこで、メモリバスを増加させずに、メモ
リアクセスの効率化を図り、マイクロコンピュータの処
理能力を向上させることが望まれている。本発明はこの
ような点に鑑みてなされたものであり、アクセス速度の
異なる複数の装置へ、共通バスを用いて効率よくアクセ
スすることができるマイクロコンピュータ、バス制御回
路およびマイクロコンピュータにおけるデータアクセス
方法を提供することを目的とする。

【００２５】

【課題を解決するための手段】本発明の第１の態様で
は、上記課題を解決するために、図１に示すようなマイ
クロコンピュータが提供される。本発明の第１の態様に
係るマイクロコンピュータは、共有バスを介して複数の
装置にアクセス可能なマイクロコンピュータであり、ア
クセス完了時刻判定部５ａとバスアクセス部５ｂとを有
している。

【００２６】アクセス完了時刻判定部５ａは、第１の装
置３への第１のアクセス要求に応じたアクセス処理中
に、ＣＰＵ２から第２の装置４への第２のアクセス要求
が発生すると、第１と第２の装置３，４へのアクセス所
要時間５ｃに基づいて、第１の装置３へのアクセス処理
完了時刻と、第２の装置４へのアクセス処理が完了可能
な最先の時刻との先後関係を判定する。

【００２７】バスアクセス部５ｂは、アクセス完了時刻
判定部５ａにおいて、第１の装置３へのアクセス処理完
了時刻よりも先に第２の装置４へのアクセス処理が完了
可能と判定された場合、第２のアクセス要求に応じた第
２の装置４へのアクセスを、第１の装置３への第１のア
クセス要求に応じたアクセス処理サイクル中に実行す
る。

【００２８】このようなマクロコンピュータによれば、
第１の装置３への第１のアクセス要求に応じたアクセス
処理中に、ＣＰＵ２から第２の装置４への第２のアクセ
ス要求が発生すると、アクセス完了時刻判定部５ａによ
り、第１と第２の装置３，４へのアクセス所要時間５ｃ
に基づいて、第１の装置３へのアクセス処理完了時刻
と、第２の装置４へのアクセス処理が完了可能な最先の
時刻との先後関係が判定される。そして、アクセス完了
時刻判定部５ａにおいて、第１の装置３へのアクセス処
理完了時刻よりも先に第２の装置４へのアクセス処理が
完了可能と判定された場合、バスアクセス部５ｂによ
り、第２のアクセス要求に応じた第２の装置４へのアク
セスが、第１の装置３への第１のアクセス要求に応じた
アクセス処理サイクル中に実行される。

【００２９】本発明の第２の態様では、上記課題を解決
するために、共有バスを介して複数の装置にアクセス可
能なマイクロコンピュータにおいて、ＣＰＵから異なる
装置への複数のアクセス要求が同時期に発生すると、各
装置のアクセス所要時間に基づいて、先にアクセスする
第１の装置と後にアクセスする第２の装置とのそれぞれ
へのアクセス処理が完了可能な最先の時刻の先後関係を
判定するアクセス完了時刻判定部と、前記アクセス完了
時刻判定部において、前記第１の装置へのアクセス処理
完了時刻よりも先に前記第２の装置へのアクセス処理が
完了可能と判定された場合、前記第１の装置へのアクセ
スを開始後、前記第２の装置へのアクセスを、前記第１
の装置へのアクセス処理サイクル中に実行するバスアク
セス部と、を有することを特徴とするマイクロコンピュ
ータが提供される。

【００３０】このようなマイクロコンピュータによれ
ば、ＣＰＵから異なる装置への複数のアクセス要求が同
時期に発生すると、アクセス完了時刻判定部により、第
１と第２の装置のアクセス所要時間に基づいて、アクセ
ス所要時間の長い装置から順にアクセスを開始した場合
に先にアクセスする第１の装置と後にアクセスする第２
の装置とのそれぞれへのアクセス処理が完了可能な最先
の時刻の先後関係が判定される。そして、バスアクセス
部により、アクセス完了時刻判定部において、前記第１
の装置へのアクセス処理完了時刻よりも先に前記第２の
装置へのアクセス処理が完了可能と判定された場合、前
記第１の装置へのアクセスを開始後、前記第２の装置へ
のアクセスを、前記第１の装置へのアクセス処理サイク
ル中に実行するバスアクセス部と、を有することを特徴
とするマイクロコンピュータが提供される。

【００３１】本発明の第３の態様では、上記課題を解決
するために、ＣＰＵからの要求に応答して、共有バスを
介して複数の装置にアクセスするバス制御回路におい
て、第１の装置への第１のアクセス要求に応じたアクセ
ス処理中に、前記ＣＰＵから第２の装置への第２のアク
セス要求が発生すると、前記第１と第２の装置へのアク
セス所要時間に基づいて、前記第１の装置へのアクセス
処理完了時刻と、前記第２の装置へのアクセス処理が完
了可能な最先の時刻との先後関係を判定するアクセス完
了時刻判定部と、前記アクセス完了時刻判定部におい
て、前記第１の装置へのアクセス処理完了時刻よりも先
に前記第２の装置へのアクセス処理が完了可能と判定さ
れた場合、前記第２のアクセス要求に応じた前記第２の
装置へのアクセスを、前記第１の装置への第１のアクセ
ス要求に応じたアクセス処理サイクル中に実行するバス
アクセス部と、を有することを特徴とするバス制御回路
が提供される。

【００３２】このようなバス制御回路によれば、上記の
本発明の第１の態様に係るマイクロコンピュータと同様
のバスアクセス処理が、ＣＰＵからの要求に応答して実
行される。

【００３３】本発明の第４の態様では、上記課題を解決
するために、ＣＰＵからの要求に応答して、共有バスを
介して複数の装置にアクセスするバス制御回路におい
て、前記ＣＰＵから異なる装置への複数のアクセス要求
が同時期に発生すると、第１と第２の装置のアクセス所
要時間に基づいて、アクセス所要時間の長い装置から順
にアクセスを開始した場合に先にアクセスする前記第１
の装置と後にアクセスする前記第２の装置とのそれぞれ
へのアクセス処理が完了可能な最先の時刻の先後関係を
判定するアクセス完了時刻判定部と、前記第１の装置へ
のアクセス処理完了時刻よりも先に前記第２の装置への
アクセス処理が完了可能と判定された場合、前記第１の
装置へのアクセスを開始後、前記第２の装置へのアクセ
スを、前記第１の装置へのアクセス処理サイクル中に実
行するバスアクセス部と、を有することを特徴とするバ
ス制御回路が提供される。

【００３４】このようなバス制御回路によれば、上記の
本発明の第２の態様に係るマイクロコンピュータと同様
のバスアクセス処理が、ＣＰＵからの要求に応答して実
行される。

【００３５】本発明の第５の態様では、共有バスを介し
て複数の装置にアクセス可能なマイクロコンピュータに
おけるデータアクセス方法であって、第１の装置への第
１のアクセス要求に応じたアクセス処理中に、ＣＰＵか
ら第２の装置への第２のアクセス要求が発生すると、前
記第１と第２の装置へのアクセス所要時間に基づいて、
前記第１の装置へのアクセス処理完了時刻と、前記第２
の装置へのアクセス処理が完了可能な最先の時刻との先
後関係を判定し、前記第１の装置へのアクセス処理完了
時刻よりも先に前記第２の装置へのアクセス処理が完了
可能と判定された場合、前記第２のアクセス要求に応じ
た前記第２の装置へのアクセスを、前記第１の装置への
第１のアクセス要求に応じたアクセス処理サイクル中に
実行する、ことを特徴とするマイクロコンピュータにお
けるデータアクセス方法が提供される。

【００３６】このようなデータアクセス方法によれば、
上記の本発明の第１の態様に係るマイクロコンピュータ
と同様のバスアクセス処理が実行される。本発明の第６
の態様では、共有バスを介して複数の装置にアクセス可
能なマイクロコンピュータにおけるデータアクセス方法
において、ＣＰＵから異なる装置への複数のアクセス要
求が同時期に発生すると、各装置のアクセス所要時間に
基づいて、先にアクセスする第１の装置と後にアクセス
する第２の装置とのそれぞれへのアクセス処理が完了可
能な最先の時刻の先後関係を判定し、前記第１の装置へ
のアクセス処理完了時刻よりも先に前記第２の装置への
アクセス処理が完了可能と判定された場合、前記第１の
装置へのアクセスを開始後、前記第２の装置へのアクセ
スを、前記第１の装置へのアクセス処理サイクル中に実
行する、ことを特徴とするマイクロコンピュータにおけ
るデータアクセス方法が提供される。

【００３７】このようなデータアクセス方法によれば、
上記の本発明の第２の態様に係るマイクロコンピュータ
と同様のバスアクセス処理が実行される。

【００３８】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。まず、本発明の実施の形態に適用
される発明の概要について説明し、その後、本発明の実
施の形態の具体的な内容を説明する。

【００３９】図１は、本発明の実施の形態に適用される
発明の概念図である。本発明が提供されるコンピュータ
制御電子機器は、たとえば、共有バス１、ＣＰＵ２、第
１の装置３、第２の装置４、およびバス制御回路５で構
成される。ここで、ＣＰＵ２とバス制御回路５とが、マ
イクロコンピュータを構成する。

【００４０】共有バス１は、ＣＰＵ２からのアクセスの
対象となる複数の装置が接続されるバスである。図１の
例では、第１の装置３と第２の装置４とが、共有バス１
に接続されている。

【００４１】ＣＰＵ２は、プログラムに記述された命令
に従って、コンピュータ制御電子機器全体を制御する。
命令に応じた処理に必要なデータは、バス制御回路５を
介して第１の装置３や第２の装置４から取得する。

【００４２】第１の装置３は、ＣＰＵ２からアクセス可
能な装置である。第１の装置３は、たとえばＲＯＭであ
る。図１の例では、第１の装置３には、プログラム３ａ
が格納されている。プログラム３ａは、ＣＰＵ２に実行
させるべき命令コードの配列である。

【００４３】第２の装置４は、ＣＰＵ２からアクセス可
能な装置である。なお、第２の装置４は、第１の装置３
よりも高速にアクセス可能な装置である。第２の装置４
は、たとえばＲＡＭである。図１の例では、第２の装置
４には、データ４ａが格納されている。

【００４４】バス制御回路５は、ＣＰＵ２からのアクセ
ス要求に応答して、共有バス１を介して、第１の装置３
や第２の装置４にアクセスする。バス制御回路５は、ア
クセス完了時刻判定部５ａとバスアクセス部５ｂとを有
している。また、各装置（第１の装置３と第２の装置
４）へのアクセス所要時間５ｃを予め認識している。図
１の例では、第１の装置３へのアクセスは、４サイクル
の時間が必要であり、第２の装置４へのアクセスは、２
サイクルの時間が必要である。ここでサイクルとは、共
有バス１の同期信号の発生周期を指す。

【００４５】アクセス完了時刻判定部５ａは、第１の装
置３への第１のアクセス要求に応じたアクセス処理中
に、ＣＰＵ２から第２の装置４への第２のアクセス要求
が発生すると、第１と第２の装置３，４へのアクセス所
要時間５ｃに基づいて、第１の装置３へのアクセス処理
完了時刻と、第２の装置４へのアクセス処理が完了可能
な最先の時刻との先後関係を判定する。また、アクセス
完了時刻判定部５ａは、ＣＰＵ２から第１の装置３と第
２の装置４への複数のアクセス要求が同時期（１サイク
ル内）に発生すると、第１と第２の装置３，４のアクセ
ス所要時間５ｃに基づいて、先にアクセスする第１の装
置３と後にアクセスする第２の装置４とのそれぞれへの
アクセス処理が完了可能な最先の時刻の先後関係を判定
する。なお、同時期に複数のアクセスが有った場合のア
クセスの優先順は、たとえば、アクセス所要時間５ｃの
長い装置の優先度を高くする。

【００４６】バスアクセス部５ｂは、アクセス完了時刻
判定部５ａにおいて、第１の装置３へのアクセス処理完
了時刻よりも先に第２の装置４へのアクセス処理が完了
可能と判定された場合、第２のアクセス要求に応じた第
２の装置４へのアクセスを、第１の装置３への第１のア
クセス要求に応じたアクセス処理サイクル中に実行す
る。

【００４７】このようなコンピュータ制御電子機器よれ
ば、共有バス１を介した第１の装置３や第２の装置４へ
のアクセスを効率よく行うことができる。図２は、第１
のアクセス要求に応じたアクセス処理中に第２のアクセ
ス要求が発生した場合の処理手順を示すフローチャート
である。

【００４８】第２のアクセス要求がＣＰＵ２から出力さ
れると、アクセス完了時刻判定部５ａは、第１のアクセ
ス要求に応じたアクセスの完了時刻と、第２のアクセス
要求に応じたアクセスの完了可能な最先の時刻とを比較
する（ステップＳ１０１）。アクセス完了時刻判定部５
ａは、比較結果をバスアクセス部５ｂに渡す。

【００４９】第２のアクセス要求を先に完了可能な場合
（ステップＳ１０２：ＹＥＳ）、バスアクセス部５ｂ
は、第１のアクセス要求に応じたアクセスのデータ出力
を禁止する（ステップＳ１０３）。たとえば、バスアク
セス部５ｂは、メモリなどのアクセス対象の装置に対す
る出力許可信号（リードストローブ信号）を禁止状態に
する（ネゲートする）。次に、バスアクセス部５ｂは、
第２のアクセ要求に応じたアクセス処理の実行を開始す
る（ステップＳ１０４）。

【００５０】第２のアクセス要求に応じたアクセスが未
完了の間（ステップＳ１０５：ＮＯ）は、処理は先に進
まない。第２のアクセス要求に応じたアクセスが完了す
る（ステップＳ１０５：ＹＥＳ）と、バスアクセス部５
ｂは、第１のアクセス要求に応じたアクセスのデータ出
力を許可する（ステップＳ１０６）。たとえば、バスア
クセス部５ｂは、メモリなどのアクセス対象の装置に対
する出力許可信号（リードストローブ信号）を許可状態
にする（アサートする）。

【００５１】第１のアクセス要求に応じたアクセスが未
完了の間（ステップＳ１０７：ＮＯ）は、処理は先に進
まない。第１のアクセス要求に応じたアクセスが完了す
る（ステップＳ１０７：ＹＥＳ）とバスアクセス処理が
終了する。

【００５２】一方、第２のアクセス要求を先に完了でき
ない場合（ステップＳ１０２：ＮＯ）、第１のアクセス
要求に応じたアクセスが未完了の間（ステップＳ１０
８：ＮＯ）は、処理は先に進まない。第１のアクセス要
求に応じたアクセスが完了する（ステップＳ１０８：Ｙ
ＥＳ）と、バスアクセス部５ｂは、第２のアクセ要求に
応じたアクセス処理の実行を開始する（ステップＳ１０
９）。

【００５３】第２のアクセス要求に応じたアクセスが未
完了の間（ステップＳ１１０：ＮＯ）は、処理は先に進
まない。第２のアクセス要求に応じたアクセスが完了す
る（ステップＳ１１０：ＹＥＳ）とバスアクセス処理が
終了する。

【００５４】このようにして、連続して発生した異なる
装置へのアクセス要求を同時（アクセスに要する時間帯
を重複させて）に処理することが可能となり、バスアク
セスの高効率化を図ることができる。

【００５５】図３は、第１のアクセス要求と第２のアク
セス要求とが同時に発生した場合の処理手順を示すフロ
ーチャートである。第１のアクセス要求と第２のアクセ
ス要求とがＣＰＵ２から出力されると、アクセス完了時
刻判定部５ａは、アクセスに時間のかかる装置（アクセ
ス所要時間が長い装置）へのアクセスを先に実行するこ
とを決定する。そして、アクセス完了時刻判定部５ａ
は、先に実行する第１のアクセス要求に応じたアクセス
の完了可能な最先の時刻と、第２のアクセス要求に応じ
たアクセスを１サイクル後に実行したときの完了可能な
最先の時刻とを比較する（ステップＳ２０１）。アクセ
ス完了時刻判定部５ａは、比較結果をバスアクセス部５
ｂに渡す。

【００５６】第２のアクセス要求を先に完了可能な場合
（ステップＳ２０２：ＹＥＳ）、バスアクセス部５ｂ
は、第１のアクセス要求に応じたアクセス処理の実行を
開始する。この際、第１のアクセス要求に応じたアクセ
スに関してデータ出力禁止の状態を保つ（ステップＳ２
０３）。次に、バスアクセス部５ｂは、第２のアクセ要
求に応じたアクセス処理の実行を開始する（ステップＳ
２０４）。

【００５７】第２のアクセス要求に応じたアクセスが未
完了の間（ステップＳ２０５：ＮＯ）は、処理は先に進
まない。第２のアクセス要求に応じたアクセスが完了す
る（ステップＳ２０５：ＹＥＳ）と、バスアクセス部５
ｂは、第１のアクセス要求に応じたアクセスのデータ出
力を許可する（ステップＳ２０６）。

【００５８】第１のアクセス要求に応じたアクセスが未
完了の間（ステップＳ２０７：ＮＯ）は、処理は先に進
まない。第１のアクセス要求に応じたアクセスが完了す
る（ステップＳ２０７：ＹＥＳ）とバスアクセス処理が
終了する。

【００５９】一方、第２のアクセス要求を先に完了でき
ない場合（ステップＳ２０２：ＮＯ）、バスアクセス部
５ｂは、第１のアクセス要求に応じたアクセス処理の実
行を開始する（ステップＳ２０８）。この際、第１のア
クセス要求に応じたアクセスのデータ出力を許可する。
第１のアクセス要求に応じたアクセスが未完了の間（ス
テップＳ２０９：ＮＯ）は、処理は先に進まない。第１
のアクセス要求に応じたアクセスが完了する（ステップ
Ｓ２０９：ＹＥＳ）と、バスアクセス部５ｂは、第２の
アクセ要求に応じたアクセス処理の実行を開始する（ス
テップＳ２１０）。

【００６０】第２のアクセス要求に応じたアクセスが未
完了の間（ステップＳ２１１：ＮＯ）は、処理は先に進
まない。第２のアクセス要求に応じたアクセスが完了す
る（ステップＳ２１１：ＹＥＳ）とバスアクセス処理が
終了する。

【００６１】このようにして、同時期に発生した異なる
装置へのアクセスを同時（アクセスに要する時間帯を重
複させて）に処理することが可能となり、バスアクセス
の高効率化を図ることができる。

【００６２】以下、本発明の実施の形態を具体的に説明
する。［第１の実施の形態］図４は、本発明の第１の実施の形
態に係る電子機器のハードウェア構成例を示すブロック
図である。本発明の第１の実施の形態に係る電子機器
は、ＣＰＵ１０、バス制御回路２０、ＲＯＭ３０および
ＲＡＭ４０を有している。第１の実施の形態では、ハー
バードバスアーキテクチャを採用している。すなわち、
ＣＰＵ１０は、命令バス５１とデータバス５２とを介し
て、バス制御回路２０に接続されている。バス制御回路
２０、ＲＯＭ３０およびＲＡＭ４０は、互いにメモリバ
ス６０で接続されている。

【００６３】ＣＰＵ１０は、電子機器全体の動作を制御
している。具体的には、ＣＰＵ１０は、バス制御回路２
０を経由してＲＯＭ３０やＲＡＭ４０にアクセスし、Ｒ
ＯＭ３０に格納された命令に従って、ＲＯＭ３０やＲＡ
Ｍ４０に格納されたデータを用いたデータ処理を行う。
ＣＰＵ１０は、命令フェッチ（命令コードの取得）をす
る場合には、命令バス５１を介してバス制御回路２０に
アクセス要求を出力する。また、ＣＰＵ１０は、データ
アクセスをする場合、データバス５２を介してバス制御
回路２０にアクセス要求を出力する。なお、ＣＰＵ１０
からの命令フェッチは、主にＲＯＭ３０に対して行われ
る。また、ＣＰＵ１０からのデータアクセスは、主にＲ
ＡＭ４０に対して行われる。

【００６４】バス制御回路２０は、ＣＰＵ１０からのア
クセス要求に応答して、ＲＯＭ３０やＲＡＭ４０から命
令コードやデータを取得する。バス制御回路２０は、取
得した命令コードやデータを、ＣＰＵ１０に渡す。な
お、命令コードは命令バス５１を介してＣＰＵ１０に転
送され、データはデータバス５２を介してＣＰＵ１０に
転送される。

【００６５】なお、バス制御回路２０は、ＣＰＵ１０か
らＲＯＭ３０やＲＡＭ４０へのアクセス要求が出される
と、命令フェッチとデータアクセスとの競合判定を行
う。競合判定により、同時期にＣＰＵ１０から複数のア
クセス要求が出されと判断した場合、バス制御回路２０
は、各アクセス要求に応じたアクセス処理の完了時刻に
応じて、アクセス要求の処理を開始するタイミングを決
定する。そして、バス制御回路２０は、決定したタイミ
ングに従って、ＲＯＭ３０やＲＡＭ４０にアクセスす
る。

【００６６】ＲＯＭ３０は、アクセス速度が比較的低速
（ＲＡＭ４０より低速）な半導体メモリである。ＲＯＭ
３０には、主にＣＰＵ１０に実行させる処理が記述され
たプログラムが格納される。プログラムは、ＣＰＵ１０
で実行可能な命令コードで記述されている。ＲＯＭ３０
は、メモリバス６０のアドレス信号線、ＲＯＭ３０用の
選択信号線、リードストローブ信号線、データ信号線な
どに接続されている。ＲＯＭ３０は、ＲＯＭ３０用の選
択信号とリードストローブ信号とがアサートされている
ときに、アドレス信号線で指定されたアドレスの命令コ
ード（またはデータ）を読み出し、データ信号線に出力
する。

【００６７】なお、ＲＯＭ３０は、メモリバス６０のア
ドレス信号線に出力されたアドレスをラッチ（データを
一時的に保持すること）する回路を内蔵している。すな
わち、ＲＯＭ３０用の選択信号が有効となったときは、
ＲＯＭ３０は、アドレス信号線に出力されたアドレスを
ラッチして、そのアドレスのデータへのアクセス動作を
行う。アクセス動作が完了する前に、メモリバス６０の
アドレス信号線に出力されるアドレスが変わっても、Ｒ
ＯＭ３０はラッチしたアドレスに基づいて、データアク
セスを継続することができる。

【００６８】ＲＡＭ４０は、アクセス速度が比較的高速
（ＲＯＭ３０より高速）な半導体メモリである。ＲＡＭ
４０は、ＣＰＵ１０が処理を実行する際のワーク領域と
して使用され、各種データが格納される。ＲＡＭ４０
は、メモリバス６０のアドレス信号線、ＲＡＭ４０用の
選択信号線、リードストローブ信号線、データ信号線な
どに接続されている。ＲＡＭ４０は、ＲＡＭ４０用の選
択信号とリードストローブ信号とがアサートされている
ときに、アドレス信号線で指定されたアドレスのデータ
を読み出し、データ信号線に出力する。

【００６９】命令バス５１は、ＣＰＵ１０に命令コード
を取り込むためのバスである。命令バス５１は、アドレ
ス信号線、ウェイト信号線、データ信号線などで、ＣＰ
Ｕ１０とバス制御回路２０との間を接続している。アド
レス信号線とデータ信号線とは、それぞれ複数の信号線
で構成される。

【００７０】データバス５２は、ＣＰＵ１０にデータを
取り込んだり、ＣＰＵ１０の演算結果を出力したりする
ためのバスである。データバス５２は、アドレス信号
線、ウェイト信号線、データ信号線などで、ＣＰＵ１０
とバス制御回路２０との間を接続している。アドレス信
号線とデータ信号線とは、それぞれ複数の信号線で構成
される。

【００７１】メモリバス６０は、バス制御回路２０、Ｒ
ＯＭ３０およびＲＡＭ４０それぞれの間で、命令コード
やデータの受け渡しを行うための共有バスである。メモ
リバス６０は、アドレス信号線、ＲＯＭ３０用の選択信
号線、ＲＯＭ用のリードストローブ信号線、データ信号
線などで、バス制御回路２０とＲＯＭ３０とを接続して
いる。

【００７２】次に、バス制御回路２０の内部構成につい
て詳しく説明する。図５は、バス制御回路の内部構成を
示すブロック図である。バス制御回路２０は、内部バス
シーケンサ２１、外部バスシーケンサ２２、ウェイト設
定レジスタ群２３、領域判定部２４、バスサイクル長判
定部２５、および完了時刻判定部２６を有している。

【００７３】バス制御回路２０内の各構成要素は、情報
の交換が必要な要素同士が互いに接続されている。具体
的には、内部バスシーケンサ２１は、命令バス５１とデ
ータバス５２とに接続されている。外部バスシーケンサ
２２は、メモリバス６０に接続されている。内部バスシ
ーケンサ２１と外部バスシーケンサ２２とは、バス制御
回路２０内でバス接続されている。ウェイト設定レジス
タ群２３は、外部バスシーケンサ２２とバスサイクル長
判定部２５とに接続されている。領域判定部２４は、内
部バスシーケンサ２１、外部バスシーケンサ２２および
バスサイクル長判定部２５に接続されている。バスサイ
クル長判定部２５は、既に説明した接続関係以外に、完
了時刻判定部２６に接続されている。完了時刻判定部２
６は、既に説明した接続関係以外に、外部バスシーケン
サ２２に接続されている。

【００７４】なお、図５では、バス制御回路２０内の要
素間の接続関係を、端部が矢印の線で示している。矢印
の向きが情報の転送方向である。内部バスシーケンサ２
１は、命令バス５１やデータバス５２を介して、ＣＰＵ
１０との間で命令コードやデータの送受信を行う。たと
えば、内部バスシーケンサ２１は、ＣＰＵ１０からＲＯ
Ｍ３０やＲＡＭ４０へのアクセス要求を受け取ると、そ
のアクセス要求を外部バスシーケンサ２２に渡す。な
お、アクセス要求には、アクセス先のアドレスが含まれ
ている。また、ＣＰＵ１０からのアクセス要求を受け取
ったとき、内部バスシーケンサ２１は、アクセス先のア
ドレスを領域判定部２４に渡す。

【００７５】さらに、内部バスシーケンサ２１は、外部
バスシーケンサ２２から、命令フェッチにより取得した
命令コードを受け取ると、その命令コードを、命令バス
５１を介してＣＰＵ１０に転送する。また、内部バスシ
ーケンサ２１は、外部バスシーケンサ２２から、データ
アクセスにより取得したデータを受け取ると、そのデー
タを、データバス５２を介してＣＰＵ１０に転送する。

【００７６】外部バスシーケンサ２２は、メモリバス６
０を介してＲＯＭ３０やＲＡＭ４０との間で命令コード
やデータの送受信を行う。たとえば、外部バスシーケン
サ２２は、内部バスシーケンサ２１からアクセス要求を
受け取ると、領域判定部２４からの領域情報によって、
アクセス先がＲＯＭ３０なのかＲＡＭ４０なのかを判別
する。そして、外部バスシーケンサ２２は、判別したア
クセス先のメモリに対して、アクセス要求に応じたアク
セスを行う。

【００７７】また、外部バスシーケンサ２２は、メモリ
バス６０を介したメモリアクセス中に他のメモリへのア
クセス要求を受け取った場合、完了時刻判定部２６から
完了時刻の判定結果を受け取る。後に出されたアクセス
要求の方が先に完了可能と判定された場合には、外部バ
スシーケンサ２２は、実行中のアクセス処理の完了を待
たずに、後に出されたアクセス要求の処理を実行する。

【００７８】さらに、外部バスシーケンサ２２は、メモ
リバス６０を介して命令コードやデータを受け取ると、
それらを内部バスシーケンサ２１に渡す。また、外部バ
スシーケンサ２２は、アクセス要求に応じたメモリアク
セスの状況を示す情報を、随時完了時刻判定部２６に通
知している。

【００７９】ウェイト設定レジスタ群２３は、メモリ毎
のウェイト設定レジスタの集合である。ウェイト設定レ
ジスタは、対応するメモリへのアクセス時にどの程度の
時間ウェイト信号を発生させるかが予め設定されたレジ
スタである。ウェイトを発生させる時間は、たとえば、
バスの同期信号のサイクル数で設定される。ウェイト設
定レジスタの内容は、ユーザの操作入力などにより変更
可能である。

【００８０】領域判定部２４は、アクセス要求に含まれ
るアドレスに基づいて、そのアクセス要求のアクセス対
象となるメモリを判定する。具体的には、領域判定部２
４は、メモリ領域情報２４ａを有しており、このメモリ
領域情報２４ａを参照して、メモリの判定を行う。メモ
リ領域情報２４ａには、ＲＯＭ３０やＲＡＭ４０のメモ
リ空間の範囲が定義されている。領域判定部２４は、ア
クセス要求で指定されたアドレスがどのメモリのメモリ
空間に含まれるかにより、アクセス対象のメモリを判定
することができる。領域判定部２４は、判定結果を、外
部バスシーケンサ２２とバスサイクル長判定部２５とに
渡す。

【００８１】バスサイクル長判定部２５は、アクセス要
求毎のバスサイクル長を判定する。ここで、バスサイク
ル長とは、アクセス要求に応じたアクセス処理に要する
時間を、バスの同期信号のサイクル数で表したものであ
る。具体的には、バスサイクル長判定部２５は、領域判
定部２４からアクセス対象のメモリを示す情報を受け取
ると、そのメモリに対応するウェイト設定レジスタの内
容を取得する。次に、バスサイクル長判定部２５は、ウ
ェイト設定レジスタに示されているウェイト発生時間に
基づいて、バスサイクル長を判定する。詳細には、バス
サイクル長判定部２５は、ＣＰＵ１０による命令バス５
１やデータバス５２を介した命令コードやデータの読み
取り時間にウェイト発生時間を加えた値を、バスサイク
ル長とする。たとえば、ＣＰＵ１０の命令コードやデー
タの読み取り時間が、バスの同期信号で２サイクルであ
り、ウェイト発生時間が２サイクルであれば、バスサイ
クル長は４サイクルとなる。バスサイクル長判定部２５
は、判定結果を完了時刻判定部２６に通知する。

【００８２】完了時刻判定部２６は、アクセスする時間
帯が重複する複数のアクセス要求の処理完了時刻を判定
する。具体的には、完了時刻判定部２６は、バスサイク
ル長判定部２５から、アクセス要求のバスサイクル長の
判定結果を受け取ると、外部バスシーケンサ２２による
メモリのアクセス処理中か否かを判断する。

【００８３】アクセス処理中でなければ、バスサイクル
長の値をアクセス完了時間情報２６ａとして保持する。
アクセス完了時間情報２６ａの値は、完了時刻判定部２
６により、バスの同期信号の１サイクル毎にカウントダ
ウンされる。これにより、アクセス完了時間情報２６ａ
において、現在処理中のアクセスが完了するまでのクロ
ック数が示される。

【００８４】アクセス処理中であれば、完了時刻判定部
２６は、バスサイクル長判定部２５から新たに受け取っ
たバスサイクル長と、アクセス完了時間情報２６ａに設
定されているアクセス完了時間（現在からアクセス処理
完了までのクロック数）とを比較する。そして、完了時
刻判定部２６は、現在実行中のアクセス処理と、新たに
出されたアクセス要求に応じたアクセス処理とで、どち
らが先に完了可能であるかを判定する。完了時刻判定部
２６は、判定結果を外部バスシーケンサ２２に渡す。

【００８５】次に、バス制御回路２０内に保持される各
種情報のデータ構造例について説明する。図６は、ウェ
イト設定レジスタ群のデータ構造例を示す図である。ウ
ェイト設定レジスタ群２３は、複数のウェイト設定レジ
スタ２３ａ，２３ｂで構成されている。第１の実施の形
態では、メモリバス６０にＲＯＭ３０とＲＡＭ４０とが
接続されているため、ＲＯＭ３０用のウェイト設定レジ
スタ２３ａとＲＡＭ４０用のウェイト設定レジスタ２３
ｂとが設けられている。

【００８６】図６の例では、ＲＯＭ３０用のウェイト設
定レジスタ２３ａに「２」が設定され、ＲＡＭ４０用の
ウェイト設定レジスタ２３ｂに「０」が設定されてい
る。すなわち、ＲＯＭ３０にアクセスする場合には、最
低でも２サイクル分のウェイト信号がＣＰＵ１０に対し
て出力される。ＲＡＭ３０にアクセスする場合には、他
のアクセス処理実行中でなければ、ウェイト信号は出力
されない。すなわち、ＲＡＭ４０に対するアクセス処理
は、ＣＰＵ１０の命令バス５１やデータバス５２を介し
たアクセスと同じ時間で完了することができる。

【００８７】図７は、領域判定部内に保持されるメモリ
領域情報のデータ構造例を示す図である。メモリ領域情
報２４ａでは、メモリバス６０に接続された各メモリに
関連づけて、そのシステム上で各メモリに設定されてい
るメモリ空間（メモリ領域）が定義されている。すなわ
ち、メモリ領域情報２４ａには、各メモリにアクセスす
る際のアドレスの範囲が設定されている。図７の例で
は、ＲＯＭ３０のメモリ領域として、「000000〜0FFFF
F」のアドレスの範囲が設定されている。また、ＲＡＭ
４０のメモリ領域として、「100000〜5FFFFF」のアドレ
スの範囲が設定されている。

【００８８】図８は、完了時刻判定部内に保持されるア
クセス完了時間情報のデータ構造例を示す図である。図
８に示すように、アクセス完了時間情報２６ａには、現
在実行しているアクセス処理が完了するまでの時間が設
定されている。図８の例では、同期信号で４サイクル分
の時間が設定されている。アクセス完了時間情報２６ａ
は、同期信号が出力される毎にカウントダウンされる。
また、アクセス完了時間情報２６ａが０になった時点
で、カウントダウン処理は終了する。アクセス完了時間
情報２６ａが０であることは、現在中のアクセス処理が
ないことを意味する。

【００８９】以上のような構成のバス制御回路２０を用
いることで、複数のメモリへの時間的に重複した複数の
アクセス要求を、効率よく処理することができる。アク
セス要求が時間的に重複する場合としては、あるアクセ
ス要求に応じたアクセス処理の実行中に別のアクセス要
求が出力される場合と、同時に複数のアクセス要求が出
力される場合とがある。以下、アクセス要求の時間的な
重複状態の発生状況毎に、バス制御回路２０の処理の詳
細を説明する。

【００９０】［アクセス処理の実行中に別のアクセス要
求が出力される場合］第１の実施の形態では、新たに受
け取った別のアクセス要求が、現在実行中のアクセス処
理より先に完了可能な場合、現在実行中のアクセス完了
を待たずに、後から出されたアクセス要求の処理を割り
込ませることができる。以下に、後から出されたアクセ
ス要求の処理を割り込ませる場合の処理手順を説明す
る。

【００９１】図９は、アクセス処理中に他のアクセス要
求が出された場合の処理手順を示すフローチャートであ
る。以下、図９に示す処理をステップ番号に沿って説明
する。なお、先にＣＰＵ１０より出力されたアクセス要
求を「アクセス要求Ａ」とし、後にＣＰＵ１０より出力
されたアクセス要求を「アクセス要求Ｂ」とする。

【００９２】［ステップＳ１１］内部バスシーケンサ２
１は、アクセス要求の有無を常時判断している。アクセ
ス要求がなければ、ステップＳ１１の処理が繰り返され
る。アクセス要求Ａが命令バス５１またはデータバス５
２を介して入力されると、内部バスシーケンサ２１は、
アクセス要求有りと判断し、処理をステップＳ１２に進
める。

【００９３】［ステップＳ１２］内部バスシーケンサ２
１は、外部バスシーケンサ２２に対してアクセス要求Ａ
を発行する。同時に、内部バスシーケンサ２１は、アク
セス要求で示されたアドレスを領域判定部２４に通知す
る。

【００９４】［ステップＳ１３］領域判定部２４は、内
部バスシーケンサ２１から渡されたアドレスに基づい
て、アクセス要求Ａのアクセス領域がどのメモリの領域
かを判定する。領域判定部２４は、判定結果を外部バス
シーケンサ２２とバスサイクル長判定部２５とに通知す
る。

【００９５】［ステップＳ１４］バスサイクル長判定部
２５は、ウェイト設定レジスタ群２３より、アクセス要
求Ａのアクセス対象となるメモリ用のウェイト設定レジ
スタの値を取得する。そして、バスサイクル長判定部２
５は、アクセス要求Ａに応じたアクセスに要する時間を
判定する。判定結果は、バス同期信号のサイクル数で表
される。バスサイクル長判定部２５は、判定結果を、完
了時刻判定部２６に通知する。

【００９６】［ステップＳ１５］完了時刻判定部２６
は、アクセス要求Ａの処理完了までの時間を、アクセス
完了時間情報２６ａとして記憶する。以後、完了時刻判
定部２６は、アクセス完了時間情報２６ａに記憶した値
（サイクル数）を、バスの同期信号が出力される毎にカ
ウントダウンする。

【００９７】［ステップＳ１６］外部バスシーケンサ２
２は、アクセス要求Ａに応じたメモリアクセスを開始す
る。以後、アクセス要求Ｂが出力されることで、アクセ
ス要求Ａに関する処理は、アクセス要求Ｂに関する処理
との相互関係に応じて実行される。そこで、アクセス要
求Ａに関する処理はステップＳ３１に進められる。

【００９８】以上がアクセス要求ＡがＣＰＵ１０から出
力された時に実行される処理である。次に、アクセス要
求Ａの処理実行中にアクセス要求Ｂが出力されたときの
処理を説明する。

【００９９】［ステップＳ２１］内部バスシーケンサ２
１は、アクセス要求の有無を常時判断している。アクセ
ス要求がなければ、ステップＳ２１の処理が繰り返され
る。アクセス要求Ｂが命令バス５１またはデータバス５
２を介して入力されると、内部バスシーケンサ２１は、
アクセス要求有りと判断し、処理をステップＳ２２に進
める。

【０１００】［ステップＳ２２］内部バスシーケンサ２
１は、外部バスシーケンサ２２に対してアクセス要求Ｂ
を発行する。同時に、内部バスシーケンサ２１は、アク
セス要求で示されたアドレスを領域判定部２４に通知す
る。

【０１０１】［ステップＳ２３］領域判定部２４は、内
部バスシーケンサ２１から渡されたアドレスに基づい
て、アクセス要求Ｂのアクセス領域がどのメモリの領域
かを判定する。領域判定部２４は、判定結果を外部バス
シーケンサ２２とバスサイクル長判定部２５とに通知す
る。

【０１０２】［ステップＳ２４］バスサイクル長判定部
２５は、ウェイト設定レジスタ群２３より、アクセス要
求Ｂのアクセス対象となるメモリ用のウェイト設定レジ
スタの値を取得する。そして、バスサイクル長判定部２
５は、アクセス要求Ｂに応じたアクセスに要する時間を
判定する。判定結果は、バス同期信号のサイクル数で表
される。バスサイクル長判定部２５は、判定結果を完了
時刻判定部２６に通知する。

【０１０３】［ステップＳ２５］完了時刻判定部２６
は、アクセス完了時間情報２６ａが設定されていること
から、現在実行中のアクセス処理が存在することを認識
している。そこで、完了時刻判定部２６は、バスサイク
ル長判定部２５から受け取ったアクセス要求Ｂのバスサ
イクル長とアクセス完了時間情報２６ａとを比較する。
完了時刻判定部２６は、比較結果から、アクセス要求Ａ
とアクセス要求Ｂとのそれぞれの完了時刻の先後関係を
判定する。そして、完了時刻判定部２６は、判定の結果
を外部バスシーケンサ２２に渡す。

【０１０４】なお、判定結果としては、「アクセス要求
Ａの処理が先に完了する」、「アクセス要求Ｂが先に完
了する」、「アクセス要求Ａとアクセス要求Ｂとの完了
時期が同時である」の３通りがあり得る。第１の実施の
形態では、アクセス要求Ｂが先に完了するか否かのみを
判定する。

【０１０５】［ステップＳ３１］外部バスシーケンサ２
２は、アクセス要求Ｂが先に完了するという判定結果を
受け取ったか否かを判断する。アクセス要求Ｂが先に完
了すると判定された場合には、処理がステップＳ３２に
進められる。アクセス要求Ｂが先に完了することができ
ないと判定された場合には、処理がステップＳ３５に進
められる。

【０１０６】［ステップＳ３２］外部バスシーケンサ２
２は、アクセス要求Ｂに応じたメモリアクセスを開始す
る。［ステップＳ３３］外部バスシーケンサ２２は、アクセ
ス要求Ｂのメモリアクセスを完了する。すると、外部バ
スシーケンサ２２から命令コードまたはデータが内部バ
スシーケンサ２１に渡される。そして、内部バスシーケ
ンサ２１からＣＰＵへ、命令バス５１またはデータバス
５２を介して、命令コードまたはデータが転送される。

【０１０７】［ステップＳ３４］外部バスシーケンサ２
２は、アクセス要求Ａのメモリアクセスを完了する。取
得した命令コードやデータのＣＰＵ１０への転送処理
は、ステップＳ３３で説明した処理と同様である。

【０１０８】［ステップＳ３５］外部バスシーケンサ２
２は、アクセス要求Ａのメモリアクセスを完了する。取
得した命令コードやデータのＣＰＵ１０への転送処理
は、ステップＳ３３で説明した処理と同様である。

【０１０９】［ステップＳ３６］外部バスシーケンサ２
２は、アクセス要求Ｂのメモリアクセスを開始する。［ステップＳ３７］外部バスシーケンサ２２は、アクセ
ス要求Ｂのメモリアクセスを完了する。取得した命令コ
ードやデータのＣＰＵ１０への転送処理は、ステップＳ
３３で説明した処理と同様である。その後、処理が終了
する。

【０１１０】以上のようにして、アクセス要求Ａに応じ
たアクセス処理実行中にアクセス要求Ｂが出力され、ア
クセス要求Ｂの処理の方が先に完了可能な場合には、ア
クセス要求Ｂの処理を割り込み実行させることができ
る。

【０１１１】図１０は、アクセス処理中に他のアクセス
要求が出された場合のタイミングチャートである。な
お、命令バス５１では、アドレス、ウェイト信号、デー
タなどが転送される。ウェイト信号は、ハイレベルの時
に有効な信号である（Ｈアクティブ）。データバス５２
では、アドレス、ウェイト信号、データなどが転送され
る。ウェイト信号は、ハイレベルの時に有効な信号であ
る（Ｈアクティブ）。メモリバス６０では、ＲＯＭアド
レス、ＲＡＭアドレス、ＲＯＭ選択信号（ＲＯＭＣＳ
Ｘ）、ＲＡＭ選択信号（ＲＡＭＣＳＸ）、ＲＯＭリード
ストローブ信号（ＲＯＭＲＥＡＤＸ）、ＲＡＭリードス
トローブ信号（ＲＡＭＲＥＡＤＸ）、データなどが転送
される。ＲＯＭ選択信号（ＲＯＭＣＳＸ）、ＲＡＭ選択
信号（ＲＡＭＣＳＸ）、ＲＯＭリードストローブ信号
（ＲＯＭＲＥＡＤＸ）、およびＲＡＭリードストローブ
信号（ＲＡＭＲＥＡＤＸ）は、ローレベルの時に有効な
信号である（Ｌアクティブ）。

【０１１２】図１０の例では、命令フェッチ＃１、デー
タリード＃２、データリード＃３の順番で、ＣＰＵ１０
からメモリ（ＲＯＭ３０およびＲＡＭ４０）へのアクセ
ス要求が出された場合を想定している。また、ＣＰＵ１
０の命令バス５１およびデータバス５２を介したアクセ
ス要求は、最短で同期信号２サイクル分の時間で完結す
る。２サイクルで完結できない場合は、バス制御回路２
０によってウェイト信号が出さる。ウェイト信号を受け
たＣＰＵ１０は、アクセスの延長処理を行う。図１０の
例では、ＲＯＭ３０からの命令の取得（命令フェッチ）
には、同期信号で４サイクルの時間が必要である。ま
た、ＲＡＭ４０からのデータリードには、同期信号で２
サイクルの時間が必要である。

【０１１３】まず、周期Ｔ１の同期信号の立ち上がり
で、ＣＰＵ１０から命令バス５１に対して、命令フェッ
チ＃１（ＲＯＭ３０へのアクセス要求）のアドレスが出
力される。すると、バス制御回路２０からメモリバス６
０へ、命令フェッチ＃１のアドレス（ＲＯＭアドレス）
が出力される。このとき、バス制御回路２０により、メ
モリバス６０のＲＯＭ選択信号（ＲＯＭＣＳＸ）とＲＯ
Ｍリードストローブ信号（ＲＯＭＲＥＡＤＸ）とがアサ
ートされる。

【０１１４】周期Ｔ２の同期信号の立ち上がりで、バス
制御回路２０により、命令バスのウェイト信号がアサー
トされる。このとき、ＣＰＵ１０からは、データバス５
２に対して、データリード＃２（ＲＡＭ４０へのアクセ
ス要求）のアドレスが出力される。

【０１１５】この時点では、メモリバス６０が命令フェ
ッチに使用されている。すなわち、命令フェッチ＃１の
アクセス要求に応じたアクセス処理の実行中である。そ
こで、命令フェッチ＃１のアクセス完了時間と、データ
リード＃２のアクセス完了時間とが比較される。

【０１１６】命令フェッチ＃１処理には、４クロック必
要であるため、残り３クロック分の時間が必要である。
すなわち、命令フェッチ＃１のアクセス処理完了時刻
は、周期Ｔ５の同期信号の立ち上がり時である。一方、
データリード処理＃２には、２クロック必要である。す
なわち、データリード処理完了時刻は、周期Ｔ４の同期
信号立ち上がり時である。

【０１１７】従って、完了時刻判定部２６によるアクセ
ス完了時刻比較の結果、データリード＃２の方が先に完
了可能であることが判定される。そこで、周期Ｔ２の同
期信号の立ち上がりの際には、バス制御回路２０によ
り、メモリバス６０のＲＡＭ選択信号（ＲＡＭＣＳＸ）
とＲＡＭリードストローブ信号（ＲＡＭＲＥＡＤＸ）と
がアサートされる。このとき、バス制御回路２０によ
り、ＲＯＭリードストローブ信号がネゲートされる。そ
して、バス制御回路２０により、メモリバス６０に対し
てデータリード＃２のアドレス（ＲＡＭアドレス）が出
力される。

【０１１８】周期Ｔ３の時間内に、ＲＡＭ４０からメモ
リバス６０へ、データリード＃２のアクセス要求に応じ
た有効データＶＤ＃２が出力される。その有効データＶ
Ｄ＃２は、バス制御回路２０により、データバス５２へ
出力される。

【０１１９】周期Ｔ４の同期信号の立ち上がりで、デー
タリード＃２のアクセス要求に応じた有効データＶＤ＃
２の転送が終了する（データリードが完了する）。これ
により、ＣＰＵ１０によるデータバス５２へのデータリ
ード＃２のアドレス（ＲＡＭアドレス）出力が終了す
る。また、バス制御回路２０によるメモリバス６０への
データリード＃２のアドレス（ＲＡＭアドレス）出力が
終了する。さらに、命令フェッチ＃１に応じたＲＯＭ３
０のウェイト時間が終了したため、バス制御回路２０
は、命令バス５１に対するウェイト信号をネゲートす
る。

【０１２０】周期Ｔ４の時間内に、ＲＯＭ３０からメモ
リバス６０へ、命令フェッチ＃１のアクセス要求に応じ
た有効命令ＶＤ＃１が出力される。その有効命令ＶＤ＃
１は、バス制御回路２０により、命令バス５１へ出力さ
れる。

【０１２１】また、周期Ｔ４の同期信号の立ち上がりで
は、ＣＰＵ１０からデータバス５２に対して、データリ
ード＃３（ＲＡＭ４０へのアクセス要求）のアドレスが
出力される。この時点では、メモリバス６０が命令フェ
ッチに使用されている。すなわち、命令フェッチ＃１の
アクセス要求に応じたアクセス処理の実行中である。そ
こで、命令フェッチ＃１のアクセス完了時間と、データ
リード＃３のアクセス完了時間とが比較される。

【０１２２】命令フェッチ＃１処理には、４クロック必
要であるため、残り１クロック分の時間が必要である。
すなわち、命令フェッチ＃１のアクセス処理完了時刻
は、周期Ｔ５の同期信号の立ち上がり時である。一方、
データリード＃３処理には、２クロック必要である。す
なわち、データリード処理完了時刻は、最短でも周期Ｔ
６の同期信号立ち上がり時である。

【０１２３】従って、完了時刻判定部２６によるアクセ
ス完了時刻比較の結果、データリード＃３の方を先に完
了することができないと判定される。そこで、周期Ｔ５
の同期信号の立ち上がりの際には、バス制御回路２０に
より、データバス５２のウェイト信号がアサートされ
る。

【０１２４】また、周期Ｔ５の同期信号の立ち上がり
で、命令フェッチ＃１のアクセス要求に応じた有効命令
ＶＤ＃１の転送が終了する（命令フェッチが完了す
る）。これにより、ＣＰＵ１０による命令バス５１への
命令フェッチ＃１のアドレス（ＲＯＭアドレス）出力が
終了する。また、バス制御回路２０によるメモリバス６
０への命令フェッチ＃１のアドレス（ＲＯＭアドレス）
出力が終了し、代わりに、メモリバス６０へデータリー
ド＃３のアドレス（ＲＡＭアドレス）が出力される。さ
らに、バス制御回路２０により、メモリバス６０のＲＯ
Ｍ選択信号（ＲＯＭＣＳＸ）とＲＯＭリードストローブ
信号（ＲＯＭＲＥＡＤＸ）とがネゲートされ、ＲＡＭ選
択信号（ＲＡＭＣＳＸ）とＲＡＭリードストローブ信号
（ＲＡＭＲＥＡＤＸ）とがアサートされる。

【０１２５】周期Ｔ６の時間内に、ＲＡＭ４０からメモ
リバス６０へ、データリード＃３のアクセス要求に応じ
た有効データＶＤ＃３が出力される。その有効データＶ
Ｄ＃３は、バス制御回路２０により、データバスへ出力
される。

【０１２６】周期Ｔ７の同期信号の立ち上がりで、デー
タリード＃３のアクセス要求に応じた有効データＶＤ＃
３の転送が終了する。これにより、ＣＰＵ１０によるデ
ータバス５２へのデータリード＃３のアドレス出力が終
了する。同時に、バス制御回路２０によるメモリバス６
０へのデータリード＃３のアドレス出力が終了する。ま
た、ＲＡＭ選択信号（ＲＡＭＣＳＸ）とＲＡＭリードス
トローブ信号（ＲＡＭＲＥＡＤＸ）とは、バス制御回路
２０によりネゲートされる。

【０１２７】以上の処理を簡単に纏めると、次のように
なる。すなわち、命令フェッチ＃１の処理中にデータリ
ード＃２のアクセス要求が出力されると、バス制御回路
２０は、データリード＃２のアクセス要求を先に完了可
能であると判断する。そこで、バス制御回路２０は、Ｒ
ＯＭリードストローブ信号(ＲＯＭＲＥＡＤＸ)をいった
ん取り下げる。バス制御回路２０は、続けてＲＡＭ４０
へのデータリード＃２に応じたアクセスを開始する。Ｒ
ＡＭ４０へのアクセスが完了すると、バス制御回路２０
は、いったん取り下げたＲＯＭリードストローブ信号
（ＲＯＭＲＥＡＤＸ）を再び有効にする。その後、周期
Ｔ４の終わりで有効データＶＤ＃１を取り込む。

【０１２８】データリード＃３は周期Ｔ４から開始され
るが、命令フェッチの完了時刻のほうが早いため、アク
セスは保留され、ウェイトが１サイクル分発生する。命
令フェッチ＃１の処理完了後、データリード＃３の処置
が実行され、２サイクルで完了する。

【０１２９】このようにして、１回の命令フェッチと２
回のデータリードとが６サイクルで完了する。従来技術
で示した図１５の例と比べると、２サイクル分の時間短
縮が図られている。

【０１３０】［同時に複数のアクセス要求が出力される
場合］第１の実施の形態では、同時に複数のアクセス要
求が出力された場合、バス制御回路２０は、アクセスに
要する時間の長いアクセス要求から優先的に処理を開始
する。そして、先に開始されたアクセス処理が完了する
前に、別のアクセス処理が完了可能であれば、バス制御
回路２０は、先に開始されたアクセス処理の完了を待た
ずに、別のアクセス処理を割り込ませる。なお、ここで
同時とは、「同一周期内で」という意味である。

【０１３１】以下に、同時に複数のアクセス要求が出力
された場合の、バス制御回路２０における処理手順を説
明する。図１１は、同時に複数のアクセス要求が出力さ
れた場合の処理手順を示すフローチャートである。以
下、図１１に示す処理をステップ番号に沿って説明す
る。なお、ＣＰＵ１０から出力される複数のアクセス要
求を「アクセス要求Ａ」、「アクセス要求Ｂ」とする。

【０１３２】ステップＳ４１〜ステップＳ４４の処理
は、図９に示すステップＳ１１〜ステップＳ１４の処理
と同様である。また、ステップＳ５１〜ステップＳ５４
の処理は、図９に示すステップＳ２１〜ステップＳ２４
の処理と同様である。そこで、ステップＳ６１以降の処
理について説明する。

【０１３３】［ステップＳ６１］完了時刻判定部２６
は、１サイクル内で複数のバスサイクル長を受け取った
ことから、複数のアクセス要求が同時に出力されたこと
を認識する。そこで、完了時刻判定部２６は、アクセス
要求Ａとアクセス要求Ｂとのバスサイクル長を比較す
る。完了時刻判定部２６は、比較結果から、アクセス要
求Ａとアクセス要求Ｂとのそれぞれの完了時刻の先後関
係を判定する。さらに、完了時刻判定部２６は、完了時
刻が遅いアクセス要求の処理を開始した次の周期で、完
了時刻が速いアクセス要求の処理を開始した場合、どち
らのアクセス要求が先に完了するかを判定する。すなわ
ち、完了時刻判定部２６は、バスサイクル長の短いアク
セス要求の処理を、他方のアクセス要求より１周期遅れ
て開始させても、その他方のアクセス要求より先に処理
を完了できるかどうかを判定する。そして、完了時刻判
定部２６は、判定の結果を外部バスシーケンサ２２に渡
す。

【０１３４】なお、判定結果としては、・アクセス要求Ａの方がバスサイクル長が長く、アクセ
ス要求Ａの処理を開始後にアクセス要求Ｂの処理を開始
してもアクセス要求Ｂの処理が先に完了する（アクセス
要求Ａの処理サイクル中にアクセス要求Ｂの処理を完了
可能）。・アクセス要求Ｂの方がバスサイクル長が長く、アクセ
ス要求Ｂの処理開始後にアクセス要求Ａの処理を開始し
てもアクセス要求Ａの処理が先に完了する（アクセス要
求Ｂの処理サイクル中にアクセス要求Ａの処理を完了可
能）。・一方のアクセス要求の処理を開始後に他方のアクセス
要求の処理を開始させ、他方のアクセス要求の処理を先
に完了させることはできない。

【０１３５】以上の３通りがあり得る。［ステップＳ６２］外部バスシーケンサ２２は、アクセ
ス要求Ｂの処理中にアクセス要求Ａの処理を完了可能と
いう判定結果を受け取ったか否かを判断する。このよう
な判定結果を受け取った場合には、処理がステップＳ６
３に進められる。そうでない場合には処理がステップＳ
６７に進められる。

【０１３６】［ステップＳ６３］外部バスシーケンサ２
２は、アクセス要求Ｂに応じたメモリアクセスを開始す
る。［ステップＳ６４］外部バスシーケンサ２２は、アクセ
ス要求Ａに応じたメモリアクセスを開始する。

【０１３７】［ステップＳ６５］外部バスシーケンサ２
２は、アクセス要求Ａのメモリアクセスを完了する。す
ると、外部バスシーケンサ２２から命令コードまたはデ
ータが内部バスシーケンサ２１に渡される。そして、内
部バスシーケンサ２１からＣＰＵ１０へ、命令バス５１
またはデータバス５２を介して、命令コードまたはデー
タが転送される。

【０１３８】［ステップＳ６６］外部バスシーケンサ２
２は、アクセス要求Ｂのメモリアクセスを完了する。取
得した命令コードやデータのＣＰＵ１０への転送処理
は、ステップＳ６５で説明した処理と同様である。

【０１３９】［ステップＳ６７］外部バスシーケンサ２
２は、アクセス要求Ａの処理中にアクセス要求Ｂの処理
を完了可能という判定結果を受け取ったか否かを判断す
る。このような判定結果を受け取った場合には、処理が
ステップＳ６８に進められる。そうでない場合には処理
がステップＳ７２に進められる。

【０１４０】［ステップＳ６８］外部バスシーケンサ２
２は、アクセス要求Ａに応じたメモリアクセスを開始す
る。［ステップＳ６９］外部バスシーケンサ２２は、アクセ
ス要求Ｂに応じたメモリアクセスを開始する。

【０１４１】［ステップＳ７０］外部バスシーケンサ２
２は、アクセス要求Ｂのメモリアクセスを完了する。取
得した命令コードやデータのＣＰＵ１０への転送処理
は、ステップＳ６５で説明した処理と同様である。その
後、処理が終了する。

【０１４２】［ステップＳ７１］外部バスシーケンサ２
２は、アクセス要求Ａのメモリアクセスを完了する。取
得した命令コードやデータのＣＰＵ１０への転送処理
は、ステップＳ６５で説明した処理と同様である。その
後、処理が終了する。

【０１４３】［ステップＳ７２］外部バスシーケンサ２
２は、アクセス要求Ａに応じたメモリアクセスを開始す
る。［ステップＳ７３］外部バスシーケンサ２２は、アクセ
ス要求Ａのメモリアクセスを完了する。取得した命令コ
ードやデータのＣＰＵ１０への転送処理は、ステップＳ
６５で説明した処理と同様である。

【０１４４】［ステップＳ７４］外部バスシーケンサ２
２は、アクセス要求Ｂに応じたメモリアクセスを開始す
る。［ステップＳ７５］外部バスシーケンサ２２は、アクセ
ス要求Ｂのメモリアクセスを完了する。取得した命令コ
ードやデータのＣＰＵ１０への転送処理は、ステップＳ
６５で説明した処理と同様である。その後、処理が終了
する。

【０１４５】このようにして、バスサイクル長の長い
（メモリアクセスに時間がかかる）アクセス要求の処理
を実行している間に、他方のアクセス要求の処理を完了
させることができるときは、バスサイクル長の長いアク
セス要求の処理中に、バスサイクル長の短いアクセス要
求の処理を割り込ませることができる。

【０１４６】図１２は、同時に複数のアクセス要求が出
力された場合のタイミングチャートである。図１２の例
では、ＲＯＭ３０への命令フェッチ＃１とＲＡＭ４０へ
のデータリード＃２とのアクセス要求が同時（同じ周期
内）にＣＰＵ１０から出力され、その後、ＲＡＭ４０へ
のデータリード＃３のアクセス要求がＣＰＵ１０から出
力される場合を想定している。

【０１４７】まず、周期Ｔ１の同期信号の立ち上がり
で、ＣＰＵ１０から命令バス５１に対して、命令フェッ
チ＃１（ＲＯＭ３０へのアクセス要求）のアドレスが出
力される。同時に、ＣＰＵ１０からデータバス５２に対
して、データリード＃１（ＲＡＭ４０へのアクセス要
求）のアドレスが出力される。

【０１４８】すると、バス制御回路２０では、２つのア
クセス要求のバスサイクル長を比較する。そして、バス
制御回路２０は、バスサイクル長が長い（４サイクル）
命令フェッチ＃１の処理を先に開始することが決定され
る。

【０１４９】さらに、バス制御回路２０により、命令フ
ェッチ＃１のアクセス完了時間と、データリード＃２の
アクセス処理を次の周期Ｔ２に開始した場合のアクセス
完了時間とが比較される。命令フェッチ＃１処理には、
４クロック必要であるため、命令フェッチ＃１のアクセ
ス処理完了時刻は、周期Ｔ５の同期信号の立ち上がり時
である。一方、データリード処理＃２には、２クロック
必要であるため、データリード処理完了時刻は、周期Ｔ
４の同期信号立ち上がり時である。従って、完了時刻判
定部２６によるアクセス完了時刻比較の結果、データリ
ード＃２の方が先に完了可能であることが判定される。
すなわち、周期Ｔ２〜Ｔ４の間に、データリード＃２に
応じたアクセスを実行することが決定される。

【０１５０】そこで、周期Ｔ１では、バス制御回路２０
からメモリバス６０へ、命令フェッチ＃１のアドレス
（ＲＯＭアドレス）が出力される。このとき、バス制御
回路２０により、メモリバス６０のＲＯＭ選択信号（Ｒ
ＯＭＣＳＸ）がアサートされる。ただし、データリード
＃２のアクセス処理を割り込ませることが分かっている
ため、ＲＯＭリードストローブ信号（ＲＯＭＲＥＡＤ
Ｘ）はネゲートされたままである。

【０１５１】周期Ｔ２の同期信号の立ち上がりで、バス
制御回路２０により、命令バス５１のウェイト信号がア
サートされる。また、データリード＃２のアクセスを割
り込ませるため、バス制御回路２０により、メモリバス
６０のＲＡＭ選択信号（ＲＡＭＣＳＸ）とＲＡＭリード
ストローブ信号（ＲＡＭＲＥＡＤＸ）とがアサートされ
る。また、データリード＃２の処理が１サイクル分遅れ
て開始されるため、バス制御回路２０により、データバ
ス５２のウェイト信号がアサートされる。そして、バス
制御回路２０により、メモリバス６０に対してデータリ
ード＃２のアドレス（ＲＡＭアドレス）が出力される。

【０１５２】周期Ｔ３以降の処理は、図１０に示したタ
イミングチャートの周期Ｔ３以降の処理と同様である。
このように、周期Ｔ１において、ＣＰＵ１０から命令フ
ェッチ＃１とデータリード＃２とが同時に要求される
と、バス制御回路２０は、命令フェッチ＃１の完了時刻
がデータリード＃２の完了時刻より遅いと判断する。そ
して、バス制御回路２０は、周期Ｔ１において命令フェ
ッチ＃１に応じたメモリアクセスを開始し、周期Ｔ２に
おいてデータリード＃２に応じたアクセス処理を開始す
る。すると、周期Ｔ４の同期信号立ち上がり時に、デー
タリード＃２のアクセス処理が完了し、周期Ｔ５の同期
信号立ち上がり時に、命令フェッチ＃１のアクセス処理
が完了する。

【０１５３】その結果、１回の命令フェッチと２回のデ
ータリードとが６サイクルで完了する。従来技術では、
アクセス要求が同時に発生しても順番にアクセスするだ
けであるため、図１５に示した例と同様の時間が必要と
なる。従って、図１２の例と図１５の例と比べると、２
サイクル分の時間短縮が図られていることが分かる。

【０１５４】以上のように、本発明の第１の実施の形態
によれば、先に開始したメモリアクセス処理が完了する
前に、他のメモリアクセスの処理を完了させることが可
能であれば、先に開始したメモリアクセス処理中に他の
メモリアクセス処理を実行するようにした。これによ
り、アクセス速度の異なる複数のメモリを対象としたメ
モリアクセスを、効率よく行うことができる。

【０１５５】［第２の実施の形態］次に、第２の実施の
形態について説明する。第２の実施の形態は、マルチＣ
ＰＵ構成の電子機器に本発明を適用したものである。

【０１５６】図１３は、第２の実施の形態に係る電子機
器のハードウェア構成例を示す図である。図１３に示す
ように、第２の実施の形態では、複数のＣＰＵ１１１，
１１２、バス制御回路１２０、ＲＯＭ１３０、ＲＡＭ１
４０、複数の内部バス１５１，１５２、およびメモリバ
ス１６０で構成されている。

【０１５７】ＣＰＵ１１１は、内部バス１５１を介して
バス制御回路１２０に接続されている。ＣＰＵ１１２
は、内部バス１５２を介してバス制御回路１２０に接続
されている。ＣＰＵ１１１とＣＰＵ１１２とには、それ
ぞれデータ処理上の役割が分担されている。各ＣＰＵ１
１１，１１２は、分担された役割に応じたデータ処理を
実行する。ＣＰＵ１１１は、内部バス１５１、バス制御
回路１２０およびメモリバス１６０を介して、ＲＯＭ１
３０やＲＡＭ１４０にアクセスし、命令フェッチやデー
タリードなどを行う。ＣＰＵ１１２は、内部バス１５
２、バス制御回路１２０およびメモリバス１６０を介し
て、ＲＯＭ１３０やＲＡＭ１４０にアクセスし、命令フ
ェッチやデータリードなどを行う。

【０１５８】バス制御回路１２０は、ＣＰＵ１１１，１
１２からのアクセス要求に応答して、ＲＯＭ１３０やＲ
ＡＭ１４０から命令コードやデータを取得する。バス制
御回路１２０は、取得した命令コードやデータを、アク
セス要求を出力したＣＰＵに渡す。

【０１５９】バス制御回路１２０は、ＣＰＵ１１１とＣ
ＰＵ１１２とのそれぞれから、重複した時間帯に、ＲＯ
Ｍ１３０やＲＡＭ１４０へのアクセス要求が出される
と、それぞれのアクセス命令の競合判定を行う。競合判
定により、同時期にＣＰＵ１１１とＣＰＵ１１２とから
アクセス要求が出されたと判断した場合、バス制御回路
１２０は、各アクセス要求に応じたアクセス処理の完了
時刻に応じて、アクセス要求の処理を開始するタイミン
グを決定する。そして、バス制御回路１２０は、決定し
たタイミングに従って、ＲＯＭ１３０やＲＡＭ１４０に
アクセスする。

【０１６０】バス制御回路１２０の内部構成は、図５に
示した第１の実施の形態のバス制御回路２０とほぼ同様
である。ただし、バス制御回路１２０の内部バスシーケ
ンサには、内部バス１５１と内部バス１５２とが接続さ
れる。

【０１６１】図１３のＲＯＭ１３０、ＲＡＭ１４０およ
びメモリバス１６０は、図４に示した第１の実施の形態
の同名の構成要素（ＲＯＭ３０，ＲＡＭ４０，メモリバ
ス６０）と同じ機能を有している。

【０１６２】このようなハードウェア構成にすること
で、マルチＣＰＵ構成の電子機器においても、メモリア
クセスの効率化を図ることができる。たとえば、ＣＰＵ
１１１がＲＯＭ１３０に対する命令フェッチを行ってい
る間（アクセス処理サイクル中）に、ＣＰＵ１１２によ
るＲＡＭ１４０へのデータリード処理を実行させること
ができる。

【０１６３】［第３の実施の形態］次に、第３の実施の
形態について説明する。第３の実施の形態は、アドレス
ラッチ回路を内蔵していないメモリを使用する場合の例
である。第１、第２の実施の形態では、比較的アクセス
速度が遅い方のメモリ（ＲＯＭ３０，１０３）は、アド
レスラッチ回路を内蔵している。しかし、必ずしも全て
のタイプのＲＯＭがアドレスラッチ回路を内蔵している
わけではない。そこで、アドレスラッチ回路を内蔵して
いないＲＯＭを用いたシステムの場合、ＲＯＭとメモリ
バスとの間に、アドレスラッチ回路を設ける。

【０１６４】図１４は、第３の実施の形態に係る電子機
器のハードウェア構成例を示す図である。図１４に示す
ように、第３の実施の形態では、ＣＰＵ２１１、バス制
御回路２２０、ＲＯＭ２３０、アドレスラッチ回路２３
１、ＲＡＭ２４０、命令バス２５１、データバス２５
２、およびメモリバス２６０で構成されている。ＲＯＭ
２３０とアドレスラッチ回路２３１以外の各要素は、図
４に示した第１の実施の形態の同名の構成要素と同じ機
能を有している。

【０１６５】ＲＯＭ２３０は、基本的には、図４に示し
た第１の実施の形態のＲＯＭ３０と同様の機能を有して
いるが、アドレスをラッチする機能が欠けている。そこ
で、第３の実施の形態では、ＲＯＭ２３０とメモリバス
２６０との間に、アドレスラッチ回路２３１が設けられ
ている。

【０１６６】アドレスラッチ回路２３１は、メモリバス
２６０のアドレス信号線に出力されたアドレスをラッチ
（データを一時的に保持すること）する回路を内蔵して
いる。すなわち、ＲＯＭ２３０用の選択信号が有効とな
ったときは、アドレスラッチ回路２３１は、アドレス信
号線に出力されたアドレスをラッチする。ＲＯＭ２３０
は、アドレスラッチ回路２３１にラッチされたアドレス
のデータへのアクセス動作を行う。アクセス動作が完了
する前に、メモリバス２６０のアドレス信号線の出力ア
ドレスが変わっても、ＲＯＭ２３０は、アドレスラッチ
回路２３１にラッチされたアドレスに基づいて、データ
アクセスを継続することができる。

【０１６７】［その他の実施の形態］上記各実施の形態
では、ＣＰＵからのアクセス対象をＲＯＭやＲＡＭなど
の半導体メモリとして説明しているが、アクセス対象は
ＲＯＭやＲＡＭに限定されない。たとえば、Ｉ／Ｏ(Inp
ut/Output)デバイスをアクセス対象とすることができ
る。Ｉ／Ｏデバイスとは、データの入力や出力を行う装
置である。入力装置にはマウスやキーボードなど、出力
装置にはプリンタやディスプレイなどがある。

【０１６８】（付記１）共有バスを介して複数の装置
にアクセス可能なマイクロコンピュータにおいて、第１
の装置への第１のアクセス要求に応じたアクセス処理中
に、ＣＰＵから第２の装置への第２のアクセス要求が発
生すると、前記第１と第２の装置へのアクセス所要時間
に基づいて、前記第１の装置へのアクセス処理完了時刻
と、前記第２の装置へのアクセス処理が完了可能な最先
の時刻との先後関係を判定するアクセス完了時刻判定部
と、前記アクセス完了時刻判定部において、前記第１の
装置へのアクセス処理完了時刻よりも先に前記第２の装
置へのアクセス処理が完了可能と判定された場合、前記
第２のアクセス要求に応じた前記第２の装置へのアクセ
スを、前記第１の装置への第１のアクセス要求に応じた
アクセス処理サイクル中に実行するバスアクセス部と、
を有することを特徴とするマイクロコンピュータ。

【０１６９】（付記２）前記複数の装置は、アクセス
所要時間が異なる複数の半導体メモリであることを特徴
とする付記１記載のマイクロコンピュータ。（付記３）前記複数の機器は、アクセス所要時間が異
なる複数のＩ／Ｏデバイスであることを特徴とする付記
１記載のマイクロコンピュータ。

【０１７０】（付記４）前記第１と第２の装置へのア
クセスを行う際にＣＰＵへ出力するべきウェイト信号の
出力時間が予め設定されたウェイト設定レジスタと、前
記ウェイト設定レジスタに設定された前記ウェイト信号
の出力時間に基づいて、前記第１と第２のアクセス要求
の前記アクセス所要時間を判定するアクセス時間判定部
と、をさらに有することを特徴とする付記１記載のマイ
クロコンピュータ。

【０１７１】（付記５）前記アクセス完了時刻判定部
は、前記第１の装置への前記第１のアクセス要求に応じ
たアクセス完了までの残り時間を示すアクセス完了時間
情報を保持しており、前記アクセス時間判定部において
判定された前記第２のアクセス要求の前記アクセス所要
時間と前記アクセス完了時間情報とを比較することで、
前記第１の装置へのアクセス処理完了時刻と、前記第２
の装置へのアクセス処理が完了可能な最先の時刻との先
後関係を判定することを特徴とする付記４記載のマイク
ロコンピュータ。

【０１７２】（付記６）前記第１のアクセス要求は、
前記ＣＰＵから命令バスを介して出力される命令フェッ
チ要求であり、前記第２のアクセス要求は、前記ＣＰＵ
からデータバスを介して出力されるデータリード要求で
あることを特徴とする付記１記載のマイクロコンピュー
タ。

【０１７３】（付記７）前記第１と第２のアクセス要
求は、複数のＣＰＵそれぞれから出力されることを特徴
とする付記１記載のマイクロコンピュータ。（付記８）共有バスを介して複数の装置にアクセス可
能なマイクロコンピュータにおいて、ＣＰＵから異なる
装置への複数のアクセス要求が同時期に発生すると、各
装置のアクセス所要時間に基づいて、先にアクセスする
第１の装置と後にアクセスする第２の装置とのそれぞれ
へのアクセス処理が完了可能な最先の時刻の先後関係を
判定するアクセス完了時刻判定部と、前記アクセス完了
時刻判定部において、前記第１の装置へのアクセス処理
完了時刻よりも先に前記第２の装置へのアクセス処理が
完了可能と判定された場合、前記第１の装置へのアクセ
スを開始後、前記第２の装置へのアクセスを、前記第１
の装置へのアクセス処理サイクル中に実行するバスアク
セス部と、を有することを特徴とするマイクロコンピュ
ータ。

【０１７４】（付記９）前記アクセス完了時刻判定部
は、複数のアクセス要求が同時期に発生すると、アクセ
ス所要時間の長い装置を先にアクセス処理を開始するよ
うにアクセス順を決定することを特徴とする付記８記載
のマイクロコンピュータ。

【０１７５】（付記１０）ＣＰＵからの要求に応答し
て、共有バスを介して複数の装置にアクセスするバス制
御回路において、第１の装置への第１のアクセス要求に
応じたアクセス処理中に、前記ＣＰＵから第２の装置へ
の第２のアクセス要求が発生すると、前記第１と第２の
装置へのアクセス所要時間に基づいて、前記第１の装置
へのアクセス処理完了時刻と、前記第２の装置へのアク
セス処理が完了可能な最先の時刻との先後関係を判定す
るアクセス完了時刻判定部と、前記アクセス完了時刻判
定部において、前記第１の装置へのアクセス処理完了時
刻よりも先に前記第２の装置へのアクセス処理が完了可
能と判定された場合、前記第２のアクセス要求に応じた
前記第２の装置へのアクセスを、前記第１の装置への第
１のアクセス要求に応じたアクセス処理サイクル中に実
行するバスアクセス部と、を有することを特徴とするバ
ス制御回路。

【０１７６】（付記１１）ＣＰＵからの要求に応答し
て、共有バスを介して複数の装置にアクセスするバス制
御回路において、前記ＣＰＵから異なる装置への複数の
アクセス要求が同時期に発生すると、第１と第２の装置
のアクセス所要時間に基づいて、アクセス所要時間の長
い装置から順にアクセスを開始した場合に先にアクセス
する前記第１の装置と後にアクセスする前記第２の装置
とのそれぞれへのアクセス処理が完了可能な最先の時刻
の先後関係を判定するアクセス完了時刻判定部と、前記
第１の装置へのアクセス処理完了時刻よりも先に前記第
２の装置へのアクセス処理が完了可能と判定された場
合、前記第１の装置へのアクセスを開始後、前記第２の
装置へのアクセスを、前記第１の装置へのアクセス処理
サイクル中に実行するバスアクセス部と、を有すること
を特徴とするバス制御回路。

【０１７７】（付記１２）共有バスを介して複数の装
置にアクセス可能なマイクロコンピュータにおけるデー
タアクセス方法であって、第１の装置への第１のアクセ
ス要求に応じたアクセス処理中に、ＣＰＵから第２の装
置への第２のアクセス要求が発生すると、前記第１と第
２の装置へのアクセス所要時間に基づいて、前記第１の
装置へのアクセス処理完了時刻と、前記第２の装置への
アクセス処理が完了可能な最先の時刻との先後関係を判
定し、前記第１の装置へのアクセス処理完了時刻よりも
先に前記第２の装置へのアクセス処理が完了可能と判定
された場合、前記第２のアクセス要求に応じた前記第２
の装置へのアクセスを、前記第１の装置への第１のアク
セス要求に応じたアクセス処理サイクル中に実行する、
ことを特徴とするマイクロコンピュータにおけるデータ
アクセス方法。

【０１７８】（付記１３）共有バスを介して複数の装
置にアクセス可能なマイクロコンピュータにおけるデー
タアクセス方法において、ＣＰＵから異なる装置への複
数のアクセス要求が同時期に発生すると、各装置のアク
セス所要時間に基づいて、先にアクセスする第１の装置
と後にアクセスする第２の装置とのそれぞれへのアクセ
ス処理が完了可能な最先の時刻の先後関係を判定し、前
記第１の装置へのアクセス処理完了時刻よりも先に前記
第２の装置へのアクセス処理が完了可能と判定された場
合、前記第１の装置へのアクセスを開始後、前記第２の
装置へのアクセスを、前記第１の装置へのアクセス処理
サイクル中に実行する、ことを特徴とするマイクロコン
ピュータにおけるデータアクセス方法。

【０１７９】

【発明の効果】以上説明したように本発明の第１、第
３、第５の態様では、第１のアクセス要求に応じたアク
セス処理中に、第２のアクセス要求が発生すると、アク
セス完了時刻の先後関係を判定する。そして、実行中の
アクセスよりも、第２のアクセス要求に応じたアクセス
処理が先に完了可能と判定された場合、第２のアクセス
要求に応じたアクセスを第１のアクセス要求に応じたア
クセス処理サイクル中に実行するようにした。そのた
め、複数のアクセス要求に応じた処理が時間的に重複し
て実行され、バスアクセス処理の効率化が図れる。

【０１８０】また、本発明の第２、第４、第６の態様で
は、複数のアクセス要求が同時期に発生すると、先に実
行するアクセス処理の完了時刻と、後に実行するアクセ
ス処理の完了時刻との先後関係を判定する。そして、先
に実行するアクセス処理の完了時刻よりも先に、後に実
行するアクセス処理が完了可能と判定された場合、後に
実行開始する第２のアクセス要求に応じたアクセスを、
先に実行開始する第１のアクセス要求に応じたアクセス
処理サイクル中に実行するようにした。そのため、同時
期に発生した複数のアクセス要求に応じた処理が時間的
に重複して実行され、バスアクセス処理の効率化が図れ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態に適用される発明の概念図
である。

【図２】第１のアクセス要求に応じたアクセス処理中に
第２のアクセス要求が発生した場合の処理手順を示すフ
ローチャートである。

【図３】第１のアクセス要求と第２のアクセス要求とが
同時に発生した場合の処理手順を示すフローチャートで
ある。

【図４】本発明の第１の実施の形態に係る電子機器のハ
ードウェア構成例を示すブロック図である。

【図５】バス制御回路の内部構成を示すブロック図であ
る。

【図６】ウェイト設定レジスタ群のデータ構造例を示す
図である。

【図７】領域判定部内に保持されるメモリ領域情報のデ
ータ構造例を示す図である。

【図８】完了時刻判定部内に保持されるアクセス完了時
間情報のデータ構造例を示す図である。

【図９】アクセス処理中に他のアクセス要求が出された
場合の処理手順を示すフローチャートである。

【図１０】アクセス処理中に他のアクセス要求が出され
た場合のタイミングチャートである。

【図１１】同時に複数のアクセス要求が出力された場合
の処理手順を示すフローチャートである。

【図１２】同時に複数のアクセス要求が出力された場合
のタイミングチャートである。

【図１３】第２の実施の形態に係る電子機器のハードウ
ェア構成例を示す図である。

【図１４】第３の実施の形態に係る電子機器のハードウ
ェア構成例を示す図である。

【図１５】図１５は、従来のメモリアクセス例を示すタ
イミングチャートである。

【符号の説明】

１共有バス２ＣＰＵ３第１の装置４第２の装置５バス制御回路５ａアクセス完了時刻判定部５ｂバスアクセス部５ｃアクセス所要時間１０ＣＰＵ２０バス制御回路３０ＲＯＭ４０ＲＡＭ５１命令バス５２データバス６０メモリバス

Claims

【特許請求の範囲】

【請求項１】共有バスを介して複数の装置にアクセス
可能なマイクロコンピュータにおいて、第１の装置への第１のアクセス要求に応じたアクセス処
理中に、ＣＰＵから第２の装置への第２のアクセス要求
が発生すると、前記第１と第２の装置へのアクセス所要
時間に基づいて、前記第１の装置へのアクセス処理完了
時刻と、前記第２の装置へのアクセス処理が完了可能な
最先の時刻との先後関係を判定するアクセス完了時刻判
定部と、前記アクセス完了時刻判定部において、前記第１の装置
へのアクセス処理完了時刻よりも先に前記第２の装置へ
のアクセス処理が完了可能と判定された場合、前記第２
のアクセス要求に応じた前記第２の装置へのアクセス
を、前記第１の装置への第１のアクセス要求に応じたア
クセス処理サイクル中に実行するバスアクセス部と、を有することを特徴とするマイクロコンピュータ。
【請求項２】前記第１と第２の装置へのアクセスを行
う際にＣＰＵへ出力するべきウェイト信号の出力時間が
予め設定されたウェイト設定レジスタと、前記ウェイト設定レジスタに設定された前記ウェイト信
号の出力時間に基づいて、前記第１と第２のアクセス要
求の前記アクセス所要時間を判定するアクセス時間判定
部と、をさらに有することを特徴とする請求項１記載のマイク
ロコンピュータ。
【請求項３】前記アクセス完了時刻判定部は、前記第
１の装置への前記第１のアクセス要求に応じたアクセス
完了までの残り時間を示すアクセス完了時間情報を保持
しており、前記アクセス時間判定部において判定された
前記第２のアクセス要求の前記アクセス所要時間と前記
アクセス完了時間情報とを比較することで、前記第１の
装置へのアクセス処理完了時刻と、前記第２の装置への
アクセス処理が完了可能な最先の時刻との先後関係を判
定することを特徴とする請求項２記載のマイクロコンピ
ュータ。
【請求項４】前記第１のアクセス要求は、前記ＣＰＵ
から命令バスを介して出力される命令フェッチ要求であ
り、前記第２のアクセス要求は、前記ＣＰＵからデータ
バスを介して出力されるデータリード要求であることを
特徴とする請求項１記載のマイクロコンピュータ。
【請求項５】前記第１と第２のアクセス要求は、複数
のＣＰＵそれぞれから出力されることを特徴とする請求
項１記載のマイクロコンピュータ。
【請求項６】共有バスを介して複数の装置にアクセス
可能なマイクロコンピュータにおいて、ＣＰＵから異なる装置への複数のアクセス要求が同時期
に発生すると、各装置のアクセス所要時間に基づいて、
先にアクセスする第１の装置と後にアクセスする第２の
装置とのそれぞれへのアクセス処理が完了可能な最先の
時刻の先後関係を判定するアクセス完了時刻判定部と、前記アクセス完了時刻判定部において、前記第１の装置
へのアクセス処理完了時刻よりも先に前記第２の装置へ
のアクセス処理が完了可能と判定された場合、前記第１
の装置へのアクセスを開始後、前記第２の装置へのアク
セスを、前記第１の装置へのアクセス処理サイクル中に
実行するバスアクセス部と、を有することを特徴とするマイクロコンピュータ。
【請求項７】ＣＰＵからの要求に応答して、共有バス
を介して複数の装置にアクセスするバス制御回路におい
て、第１の装置への第１のアクセス要求に応じたアクセス処
理中に、前記ＣＰＵから第２の装置への第２のアクセス
要求が発生すると、前記第１と第２の装置へのアクセス
所要時間に基づいて、前記第１の装置へのアクセス処理
完了時刻と、前記第２の装置へのアクセス処理が完了可
能な最先の時刻との先後関係を判定するアクセス完了時
刻判定部と、前記アクセス完了時刻判定部において、前記第１の装置
へのアクセス処理完了時刻よりも先に前記第２の装置へ
のアクセス処理が完了可能と判定された場合、前記第２
のアクセス要求に応じた前記第２の装置へのアクセス
を、前記第１の装置への第１のアクセス要求に応じたア
クセス処理サイクル中に実行するバスアクセス部と、を有することを特徴とするバス制御回路。
【請求項８】ＣＰＵからの要求に応答して、共有バス
を介して複数の装置にアクセスするバス制御回路におい
て、前記ＣＰＵから異なる装置への複数のアクセス要求が同
時期に発生すると、第１と第２の装置のアクセス所要時
間に基づいて、アクセス所要時間の長い装置から順にア
クセスを開始した場合に先にアクセスする前記第１の装
置と後にアクセスする前記第２の装置とのそれぞれへの
アクセス処理が完了可能な最先の時刻の先後関係を判定
するアクセス完了時刻判定部と、前記第１の装置へのアクセス処理完了時刻よりも先に前
記第２の装置へのアクセス処理が完了可能と判定された
場合、前記第１の装置へのアクセスを開始後、前記第２
の装置へのアクセスを、前記第１の装置へのアクセス処
理サイクル中に実行するバスアクセス部と、を有することを特徴とするバス制御回路。
【請求項９】共有バスを介して複数の装置にアクセス
可能なマイクロコンピュータにおけるデータアクセス方
法であって、第１の装置への第１のアクセス要求に応じたアクセス処
理中に、ＣＰＵから第２の装置への第２のアクセス要求
が発生すると、前記第１と第２の装置へのアクセス所要
時間に基づいて、前記第１の装置へのアクセス処理完了
時刻と、前記第２の装置へのアクセス処理が完了可能な
最先の時刻との先後関係を判定し、前記第１の装置へのアクセス処理完了時刻よりも先に前
記第２の装置へのアクセス処理が完了可能と判定された
場合、前記第２のアクセス要求に応じた前記第２の装置
へのアクセスを、前記第１の装置への第１のアクセス要
求に応じたアクセス処理サイクル中に実行する、ことを特徴とするマイクロコンピュータにおけるデータ
アクセス方法。
【請求項１０】共有バスを介して複数の装置にアクセ
ス可能なマイクロコンピュータにおけるデータアクセス
方法において、ＣＰＵから異なる装置への複数のアクセス要求が同時期
に発生すると、各装置のアクセス所要時間に基づいて、
先にアクセスする第１の装置と後にアクセスする第２の
装置とのそれぞれへのアクセス処理が完了可能な最先の
時刻の先後関係を判定し、前記第１の装置へのアクセス処理完了時刻よりも先に前
記第２の装置へのアクセス処理が完了可能と判定された
場合、前記第１の装置へのアクセスを開始後、前記第２
の装置へのアクセスを、前記第１の装置へのアクセス処
理サイクル中に実行する、ことを特徴とするマイクロコンピュータにおけるデータ
アクセス方法。