JP2004258880A - メモリアービタ及びメモリ制御装置 - Google Patents
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Abstract
【解決手段】メモリシステム40の動作を制御するメモリ制御部30と、起動中の場合には次回アクセス予定アドレスと所定時間内に行うアクセス要求の予測回数とをメモリアービタ20に送信する手段を有するリードDMAC11〜13と、メモリユニットCS0〜4に対するセルフリフレッシュ要求及びリードアクセス要求を受け付けてこれらの要求に係る動作をメモリ制御部30に実行させるメモリアービタ20とを設け、メモリアービタ20がセルフリフレッシュ要求を受け付けた場合、所定時間内にアクセス対象となるメモリ領域を認識し、リードDMACごとに所定時間内の予定アクセス対象メモリ領域のデータを一時的にコピーできるアドレスを設定する。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを記憶手段とするメモリシステムの動作を制御し、メモリシステムの動作を制御するメモリ制御部に対し、リードDMACからの要求を受け付けてこれらの要求に係る動作を実行させ、また、メモリに対するセルフリフレッシュ要求及び解除要求を受け付けてこれらの要求に係る動作をメモリ制御部に実行させるメモリアービタ、及びこのメモリアービタを備えたメモリ制御装置に関する。
【0002】
【従来の技術】
従来から、各種電子機器における記憶手段として、様々なメモリが用いられている。そして、メモリに対するアクセス速度は電子機器の動作速度に大きな影響を及ぼすことから、高速にアクセス可能なメモリの開発が精力的に行われてきた。その結果、現在では例えばSDRAM(Synchronous Dynamic RAM)や、さらに高速にアクセスが可能なDDR SDRAM(Double Data Rate SDRAM)が開発され、広く用いられるようになっている。
【0003】
一方、アクセスの高速化のためには、アクセスする側のメモリ制御装置の改良も重要である。このような改良の試みとしては、例えば特開2001−202777号公報に記載のSDRAMの制御装置が知られており、この装置においては、SDRAMで構成されるメモリシステムに対してセルフリフレッシュをCPUを介することなく設定/解除できるようにすることにより、SDRAMに対する迅速なDMA(ダイレクト・メモリ・アクセス)転送を可能としている。
【0004】
【特許文献1】
特開2001−202777号公報
【0005】
【発明が解決しようとする課題】
ところで、上述したDDR SDRAMは、高速にアクセス可能ではあるが、セルフリフレッシュの解除後200クロックの間はリード不可であるという特性がある。従って、セルフリフレッシュ直後にリードアクセス要求があった場合には、その要求はリードが可能になるまで待たされることになり、この場合には高速なアクセスが行えないという問題があった。
【0006】
本発明は、セルフリフレッシュの解除後、所定クロック間(この例では200クロック間)リード不可であるDDR SDRAMで構成されるメモリシステムを対象としており、このようなメモリシステムにおいて、省エネモード復帰時のDMA転送を迅速に行うことを目的としている。
【0007】
【課題を解決するための手段】
DDR SDRAMはセルフリフレッシュ解除後200クロック間リードアクセス不可である。そこで、本発明では、DDR SDRAMで構成されたメモリシステムに対するメモリアービタが各リード専用DMACより次回のアクセス予定アドレスと例えば200クロック間という所定時間内にアクセスがありうると予測される回数情報を入手しておき、200クロック間アクセスがありうるメモリ領域を認識しておく。省エネ時、セルフリフレッシュの要求があった場合、所定時間アクセスがありうるメモリのデータをメモリシステムのうちの特定のメモリにコピーしておき、本メモリに対してはセルフリフレッシュを実行せず、それ以外のメモリに対してのみセルフリフレッシュを実行する。このように制御すると、セルフリフレッシュ解除中、リードDMACからのアクセス要求があってもセルフリフレッシュされていないメモリにデータをコピーしているため、リード要求にアドレスを変換して即応答することができ、省エネモード復帰時におけるDMA転送の速度が向上する。
【0008】
また、本発明では、DDR SDRAMで構成されたメモリシステムに対するメモリアービタが各リード専用DMACより次回のアクセス予定アドレスと例えば200クロック間という所定時間内にアクセスがありうると予測される回数情報を入手しておき、200クロック間アクセスがありうるメモリ領域を認識しておく。省エネ時、セルフリフレッシュの要求があった場合、所定時間アクセスがありうるメモリ領域がメモリシステムのうちの特定のメモリに集約されていれば、本メモリに対してはセルフリフレッシュを実行せず、それ以外のメモリに対してのみセルフリフレッシュを実行する。このように制御すると、セルフリフレッシュ解除中、リードDMACからのアクセス要求があってもセルフリフレッシュされていないメモリへのアクセスのため、リード要求に即応答することができ、省エネモード復帰時におけるDMA転送の速度が向上する。
【0009】
具体的には、前記目的を達成するため、第1の手段は、セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを記憶手段とするメモリシステムの動作を制御し、前記メモリシステムの動作を制御するメモリ制御部に対し、1以上のリードDMACからの要求を受け付けてこれらの要求に係る動作を実行させ、また、前記メモリに対するセルフリフレッシュ要求及び解除要求を受け付けてこれらの要求に係る動作を前記メモリ制御部に実行させるメモリアービタにおいて、起動中のリードDMACから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数を受信し、受信した前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、リードDMACごとに所定時間内の予定アクセス対象メモリ領域のデータを一時的にコピーできるアドレスを設定する手段とを備えていることを特徴とする。
【0010】
第2の手段は、第1の手段と同様の前提のメモリアービタにおいて、起動中のリードDMACから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数を受信し、受信した前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、セルフリフレッシュ要求時、所定時間内の予定アクセス対象メモリ領域のデータを前記メモリシステムのうちの特定のメモリにコピーする手段とを備えていることを特徴とする。
【0011】
第3の手段は、第1または第2の手段において、セルフリフレッシュ要求時、データがコピーされたメモリに対してはセルフリフレッシュを行わず、それ以外のメモリに対してのみセルフリフレッシュを実行することを特徴とする。
【0012】
第4の手段は、第1ないし第3の手段において、セルフリフレッシュ解除中、リードDMACからのアクセス要求に対し、データのコピー先のアドレスに変換し、前記メモリ制御部に対し変換したアドレスにリードアクセスを要求することを特徴とする。
【0013】
第5の手段は、第1ないし3の手段において、所定時間内の予定アクセス対象メモリ領域がメモリシステムのうちの特定のメモリに集約されている場合には、データのコピー動作を行わないことを特徴とする。
【0014】
第6の手段は、第5の手段において、セルフリフレッシュ要求時、集約していたメモリに対してはセルフリフレッシュを行わず、それ以外のメモリに対してのみ実行することを特徴とする。
【0015】
第7の手段は、セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを記憶手段とするメモリシステムの動作を制御し、前記メモリシステムの動作を制御するメモリ制御部と、前記メモリシステムに記憶されているデータの読み出し要求であるリードアクセス要求を行う1以上のリードDMAユニットと、前記メモリ制御部に対し、1以上のリードDMACからの要求を受け付けてこれらの要求に係る動作を実行させ、また、前記メモリに対するセルフリフレッシュ要求及び解除要求を受け付けてこれらの要求に係る動作を前記メモリ制御部に実行させるメモリアービタとからなるメモリ制御装置において、起動中のリードDMACから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数をメモリアービタに送信する手段と、前記送信する手段によって送信された前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、リードDMACごとに所定時間内の予定アクセス対象メモリ領域のデータを一時的にコピーできるアドレスを設定する手段とを備えていることを特徴とする。
【0016】
第8の手段は、第7の手段と同様の前提のメモリ制御装置において、起動中のリードDMACから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数をメモリアービタに送信する手段と、前記送信する手段によって送信された前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、セルフリフレッシュ要求時、所定時間内の予定アクセス対象メモリ領域のデータを前記メモリシステムのうちの特定のメモリにコピーする手段とを備えていることを特徴とする。
【0017】
第9の手段は、第7または第8の手段において、所定時間内の予定アクセス対象メモリ領域がメモリシステムのうちの特定のメモリに集約されている場合には、データのコピー動作を行わないことを特徴とする。
【0018】
第10の手段は、第9の手段において、セルフリフレッシュ要求時、集約していたメモリに対してはセルフリフレッシュを行わず、それ以外のメモリに対してのみ実行することを特徴とする。
【0019】
なお、以下の実施形態において、所定時間内にアクセス対象となりうるメモリ領域を認識する手段はアクセス対象メモリ領域認識部21,22,23に、所定時間内の予定アクセス対象メモリ領域のデータを一時的にコピーできるアドレスを設定する手段はコピー先アドレス指定(機能)部25に、所定時間内の予定アクセス対象メモリ領域のデータを前記メモリシステムのうちの特定のメモリにコピーする手段はデータコピー(機能)部27にそれぞれ対応し、各手段で行われる動作は、メモリアービタ内のCPUの制御下で実行される。
【0020】
【発明の実施の形態】
以下、図面を参照し、この発明の実施形態について説明する。
【0021】
図1は、本発明の実施形態に係るメモリアービタとメモリ制御部とメモリシステムとの接続図である。
【0022】
このメモリ制御装置1は、メモリシステム40の動作を制御する装置であり、メモリシステム40と接続する半導体集積回路として形成されている。また、メモリシステム40は記憶手段としてDDR SDRAMからなるメモリユニットCS0,CS1,CS2,CS3,CS4を備えている。そしてメモリ制御装置1は、セルフリフレッシュの解除後一定期間(ここでは200クロックとする)はリードアクセス不可であるという特性を持つDDR SDRAM等のメモリに対するセルフリフレッシュ要求を適切に行うことにより、セルフリフレッシュの解除後リード要求に即応できるようにした点が特徴である。
【0023】
このようなメモリ制御装置1は、図1に示すように、リード・ダイレクト・メモリ・アクセス・コントローラ(リードDMAC)11,12,13、セルフリフレッシュ設定/解除部14、メモリアービタ20、及びメモリ制御部30を備えている。
【0024】
リードDMAC11〜13は、図示を省略した通信コントローラやデータ処理ユニット等に接続され、これらのユニットからの要求に応じてメモリシステム40を構成する各メモリユニットCS1〜4に記憶されているデータの読み出し要求であるリードアクセス要求を行うユニットである。この要求は、REQ信号によってメモリアービタ20に送信される。
【0025】
また、セルフリフレッシュ設定部14は、メモリシステム40にセルフリフレッシュを行わせるか否かを設定する手段であり、メモリアービタ20に対してセルフリフレッシュの実行あるいは解除を要求する信号(REQ)を送信する。
【0026】
メモリアービタ20は、アクセス対象メモリ領域認識部21,22,23、対象メモリ判断(機能)部24、コピー先アドレス指定(機能)部25、コピー先アドレス変換(機能)部26及びデータコピー(機能)部27を有する。
【0027】
アクセス対象メモリ領域認識部21〜23は、各リードDMAC11〜13に対しての次回アドレスと予測回数より所定時間内にアクセスがありうるメモリ領域を認識する機能を有する。対象メモリ判断部24は、各リードDMAC11〜13からの所定時間内にアクセスがありうるメモリ領域より対象メモリ(CS0〜4)を判断する機能を有し、この対象メモリ判断部24によってセルフリフレッシュ要求時に起動中の各リードDMAC11〜13の所定時間内にアクセスがありうるメモリ領域からメモリシステム40内のどのメモリが対象なのかを判断することができる。
【0028】
コピー先アドレス指定部25は、一時的にデータをコピーできるアドレスを指定できる機能を有し、リードDMAC11〜13の個数分設けられ(ここでは1つで代表する)、CPUからの要求により、一時的にデータをコピーできるアドレスが設定できる。
【0029】
データコピー部27は、アクセス対象メモリ領域の前記指定されたアドレスへデータをコピーする機能を有し、セルフリフレッシュ要求時、起動中のリードDMAC11〜13に対し、設定されたコピー先アドレスへ所定時間アクセスがありうるメモリ領域分のデータをコピーする。
【0030】
コピー先アドレス変換部26は、リフレッシュ解除中、リードDMAC11〜13からアクセス要求があった場合、要求アドレスからコピー先アドレスへ変換し、メモリ制御部30へ要求を発行する。
【0031】
メモリ制御部30は、メモリアービタ20からの指示に従ってメモリシステム40の動作を制御し、データの入出力やセルフリフレッシュ動作等を行わせるユニットである。なお、セルフリフレッシュ動作については、メモリシステム40全体での一括実行だけでなく、メモリシステム40のうち一部のメモリあるいはメモリ領域のみについての実行も指示することができる。例えばメモリアービタ20よりメモリユニットCS0は非実行、それ以外のメモリユニットCS1〜4は実行の要求を受け付けた場合、メモリユニットCS1〜4のみセルフリフレッシュを実行する。ここでは、メモリシステム40を構成するメモリユニットCS1〜4の単位でセルフリフレッシュが可能であるとするが、さらに細かい単位で可能な構成にしてもよい。
【0032】
このようなメモリ制御装置1において、リードDMAC11〜13には、起動中の場合には、次回にアクセス要求を行う予定のアドレス(Next ADDR)と所定時間内に行うアクセス要求の予測回数(Estimated Cycle)とをメモリアービタ20に送信するアクセス予定送信手段を設けている。ここで、所定時間は、メモリユニット41〜45を構成するDDR SDRAMにおける、セルフリフレッシュの解除後リードアクセスが可能になるまでの時間と同じ時間にするとよいが、これに限られるものではない。また、上記の予測回数は、所定時間内に自身からのアクセス要求があり得ると予測される回数である。リードDMAC11〜13にこのようなアクセス予定送信手段を設けたことにより、メモリアービタ20に対し、所定時間内にアクセスがあり得るメモリ領域を予測するための判断材料を提供することができる。
【0033】
図2は図1に示したメモリアービタの処理手順を示すフローチャートであり、下記の処理は、図示しないROMに格納されたプログラムに基づいて、図示しないRAMをワークエリアとして使用しながら、図示しないCPUが実行する。
【0034】
この手順はステップS1からS15の処理によって構成されている。まず、ステップS1で予めCPUから一時的にコピーできる空き領域のアドレスを各リードDMAC11〜13ごとに設定しておく。なお、本アドレスは特定のメモリ内のアドレスに設定することが望ましい。例えばメモリユニットCS0に一時的にコピー可能な空き領域があれば、メモリユニットCS0内のアドレスを各リードDMAC11〜13に設定する。
【0035】
ステップS2では、ステップS1でCPUから一時的にコピーできる空き領域のアドレスが各リードDMAC11〜13ごとに設定された後、このステップでセルフリフレッシュ要求を受け付ける。次いで、ステップS3で起動中であるRead DAMCの次回アクセス予定アドレスと所定時間内にアクセスがありうると予測される回数を読む。そして、ステップS4で、ステップS3で読み取った次回アドレスと予測回数から所定時間内にアクセスがありうるメモリ領域を認識する。
【0036】
ステップS5では、各リードDMAC11〜13に対する所定時間内にアクセスがありうるメモリ領域が特定のメモリユニットCS0〜4に集約されているかどうかを判断する。ステップS5でメモリ領域が特定のメモリユニット(CS0〜4のいずれか)に集約されていない場合には、ステップS6で、起動中のリードDMAC11〜13ごとに所定時間内にアクセスがありうるメモリ領域のデータ全てをステップS1で設定したアドレスへコピーするようにメモリ制御部30へコピー要求を発行する。
【0037】
データのコピーが終了すると、ステップS7でコピーしたメモリ(ユニット)以外のメモリに対するセルフリフレッシュ要求をメモリ制御部30へ発行する。例えばメモリユニットCS0に全てのデータをコピーしていれば、その他のCS1〜CS4のセルフリフレッシュ要求を発行する。次いで、ステップS8でメモリシステム40に対し、ステップS7で指定したメモリに対してのみセルフリフレッシュを実行する。ステップS8で要求を受けたメモリはステップS9でセルフリフレッシュモードへ移行し、ステップS8で要求を受けたメモリは、ステップS10でセルフリフレッシュ解除要求を受け付け、メモリ制御部30へ解除要求を発行する。そして、ステップS11でセルフリフレッシュ中にリードDMAC11〜13からアクセス要求を受け付け、ステップS12で要求アドレスに対し、ステップS1で設定したコピー先アドレスに変換し、メモリ制御部30へリード要求を発行する。
【0038】
一方、ステップS5でメモリに集約されていれば、ステップS13で集約していたメモリ以外に対するセルフリフレッシュ要求をメモリ制御部30へ発行する。そして、ステップS14で、メモリシステム40に対してステップS13で指定したメモリに対してのみセルフリフレッシュを実行する。
【0039】
このフローチャートに示す処理は、プログラムにしたがってCPUが実行するように構成されているが、メモリ制御装置1を構成する半導体集積回路であるASICによって実行するように構成することもできることは言うまでもない。
【0040】
このようにDDR SDRAMで構成されたメモリシステム40に対するメモリアービタ20が各リード専用DMAC11〜13より次回のアクセス予定アドレスと例えば200クロック間という所定時間内にアクセスがありうると予測される回数情報を入手しておき、200クロック間アクセスがありうるメモリ領域を認識しておく。省エネ時、セルフリフレッシュの要求があった場合、所定時間アクセスがありうるメモリのデータをメモリシステム40のうちの特定のメモリにコピーしておき、本メモリに対してはセルフリフレッシュを実行せず、それ以外のメモリに対してのみセルフリフレッシュを実行する。このように制御すると、セルフリフレッシュ解除中、リードDMAC11〜13からのアクセス要求があってもセルフリフレッシュされていないメモリにデータをコピーしているため、リード要求にアドレスを変換して即応答することができ、省エネモード復帰時におけるDMA転送の速度が向上する。
【0041】
また、省エネ時、セルフリフレッシュの要求があった場合、所定時間アクセスがありうるメモリ領域がメモリシステム40のうちの特定のメモリに集約されていれば、本メモリに対してはセルフリフレッシュを実行せず、それ以外のメモリに対してのみセルフリフレッシュを実行する。このように制御すると、セルフリフレッシュ解除中、リードDMAC11〜13からのアクセス要求があってもセルフリフレッシュされていないメモリへのアクセスのため、リード要求に即応答することができ、省エネモード復帰時におけるDMA転送の速度が向上する。
【0042】
なお、このようなメモリ制御装置1を搭載する装置としては、スキャナ等の画像読取装置、複写機、FAX装置、プリンタ、デジタル複合機等の画像形成装置、その他のサーバ装置やデータ管理装置等の電子装置等がある。そして、これらのうち、特に画像形成装置や画像読取装置においては、待機時に省電力モードに移行して消費電力を低減することが求められている。この場合には消費電力の低減のためセルフリフレッシュ動作が活用されるが、上述したメモリ制御装置1のような制御を行うことにより、省電力モードからの復帰時にセルフリフレッシュを解除した場合に、その後一定期間リードアクセス要求が待たされることがないので、省電力モードからの復帰に要する時間を短縮することができる。
【0043】
なお、図1にはメモリ制御装置1の特徴について説明するための最低限の構成要素のみを示しており、メモリ制御装置1がこれら以外の構成要素、例えばライトDMAC等を備えていてもよいことはもちろんである。また、セルフリフレッシュ設定部14については、メモリ制御装置1の外部に設けてもよい。
【0044】
【発明の効果】
以上のように、本発明によれば、セルフリフレッシュの解除後、所定クロック間リード不可であるDDR SDRAMで構成されるメモリシステムにおいて、省エネモード復帰時のDMA転送を迅速に行うことができる。
【図面の簡単な説明】
【図1】本発明の実施形態に係るメモリ制御装置の構成を示すブロック図である。
【図2】本発明の実施形態に係るメモリ制御装置がメモリシステムにセルフリフレッシュの実行を要求する際のメモリアービタにおける処理手順を示すフローチャートである。
【符号の説明】
1 メモリ制御装置
11〜13 リードDMAC
14 セルフリフレッシュ設定部
20 メモリアービタ
21,22,23 アクセス対象メモリ領域認識部
24 対象メモリ判断部
25 コピー先アドレス指定部
26 コピー先アドレス変換部
27 データコピー部
30 メモリ制御部
40 メモリシステム
CS0〜4 メモリユニット
Claims (10)
- セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを記憶手段とするメモリシステムの動作を制御し、前記メモリシステムの動作を制御するメモリ制御部に対し、1以上のリードDMACからの要求を受け付けてこれらの要求に係る動作を実行させ、また、前記メモリに対するセルフリフレッシュ要求及び解除要求を受け付けてこれらの要求に係る動作を前記メモリ制御部に実行させるメモリアービタにおいて、
起動中のリードDMACから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数を受信し、受信した前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、
リードDMACごとに所定時間内の予定アクセス対象メモリ領域のデータを一時的にコピーできるアドレスを設定する手段と、
を備えていることを特徴とするメモリアービタ。 - セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを記憶手段とするメモリシステムの動作を制御し、前記メモリシステムの動作を制御するメモリ制御部に対し、1以上のリードDMACからの要求を受け付けてこれらの要求に係る動作を実行させ、また、前記メモリに対するセルフリフレッシュ要求及び解除要求を受け付けてこれらの要求に係る動作を前記メモリ制御部に実行させるメモリアービタにおいて、
起動中のリードDMACから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数を受信し、受信した前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、
セルフリフレッシュ要求時、所定時間内の予定アクセス対象メモリ領域のデータを前記メモリシステムのうちの特定のメモリにコピーする手段と、
を備えていることを特徴とするメモリアービタ。 - セルフリフレッシュ要求時、データがコピーされたメモリに対してはセルフリフレッシュを行わず、それ以外のメモリに対してのみセルフリフレッシュを実行することを特徴とする請求項1または2記載のメモリアービタ。
- セルフリフレッシュ解除中、リードDMACからのアクセス要求に対し、データのコピー先のアドレスに変換し、前記メモリ制御部に対し変換したアドレスにリードアクセスを要求することを特徴とする請求項1ないし3のいずれか1項に記載のメモリアービタ。
- 所定時間内の予定アクセス対象メモリ領域がメモリシステムのうちの特定のメモリに集約されている場合には、データのコピー動作を行わないことを特徴とする請求項1ないし3のいずれか1項に記載のメモリアービタ。
- セルフリフレッシュ要求時、集約していたメモリに対してはセルフリフレッシュを行わず、それ以外のメモリに対してのみ実行することを特徴とする請求項5記載のメモリアービタ。
- セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを記憶手段とするメモリシステムの動作を制御し、前記メモリシステムの動作を制御するメモリ制御部と、
前記メモリシステムに記憶されているデータの読み出し要求であるリードアクセス要求を行う1以上のリードDMAユニットと、
前記メモリ制御部に対し、1以上のリードDMACからの要求を受け付けてこれらの要求に係る動作を実行させ、また、前記メモリに対するセルフリフレッシュ要求及び解除要求を受け付けてこれらの要求に係る動作を前記メモリ制御部に実行させるメモリアービタとからなるメモリ制御装置において、
起動中のリードDMACから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数をメモリアービタに送信する手段と、
前記送信する手段によって送信された前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、
リードDMACごとに所定時間内の予定アクセス対象メモリ領域のデータを一時的にコピーできるアドレスを設定する手段と、
を備えていることを特徴とするメモリ制御装置。 - セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを記憶手段とするメモリシステムの動作を制御し、前記メモリシステムの動作を制御するメモリ制御部と、
前記メモリシステムに記憶されているデータの読み出し要求であるリードアクセス要求を行う1以上のリードDMAユニットと、
前記メモリ制御部に対し、1以上のリードDMACからの要求を受け付けてこれらの要求に係る動作を実行させ、また、前記メモリに対するセルフリフレッシュ要求及び解除要求を受け付けてこれらの要求に係る動作を前記メモリ制御部に実行させるメモリアービタとからなるメモリ制御装置において、
起動中のリードDMACから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数をメモリアービタに送信する手段と、
前記送信する手段によって送信された前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、
セルフリフレッシュ要求時、所定時間内の予定アクセス対象メモリ領域のデータを前記メモリシステムのうちの特定のメモリにコピーする手段と、
を備えていることを特徴とするメモリ制御装置。 - 所定時間内の予定アクセス対象メモリ領域がメモリシステムのうちの特定のメモリに集約されている場合には、データのコピー動作を行わないことを特徴とする請求項7または8記載のメモリ制御装置。
- セルフリフレッシュ要求時、集約していたメモリに対してはセルフリフレッシュを行わず、それ以外のメモリに対してのみ実行することを特徴とする請求項9記載のメモリ制御装置。
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