JPH0749841A - マルチマスタ・バスのパイプライン化を行なう方法とそのためのマルチマスタ・ディジタル・コンピュータ・システム - Google Patents

マルチマスタ・バスのパイプライン化を行なう方法とそのためのマルチマスタ・ディジタル・コンピュータ・システム

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JPH0749841A
JPH0749841A JP3003642A JP364291A JPH0749841A JP H0749841 A JPH0749841 A JP H0749841A JP 3003642 A JP3003642 A JP 3003642A JP 364291 A JP364291 A JP 364291A JP H0749841 A JPH0749841 A JP H0749841A
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master
bus
computer system
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digital computer
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JP3003642A
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English (en)
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Charles P Zeller
ピー．ゼラー チャールズ
Michael D Durkin
ディー．ダーキン マイクル
Jr Thomas H Holman
エィチ．ホルマン，ジュニア トーマス
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Dell USA LP
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DER U S EE LP
Dell USA LP
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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Abstract

(57)【要約】 （修正有） 【目的】 マスタ装置がバスをアクセスしている間に、
要求装置がバスをアクセスするパイプライニング機能を
備える。 【構成】 バスと、バスに接続された複数のマスタ装
置、複数のスレーブ装置と、マスタ装置によるバス要求
を仲裁し、マスタ装置から選択された一つに対してバス
を許可するためのバス・コントローラとを有する。各マ
スタ装置はバス・サイクルを発生して所望のスレーブ装
置のデータの授受をすることができる。バス・コントロ
ーラは選択したマスタ装置に対しバスを許可し、所望の
スレーブ装置をアドレス指定する。マスタ装置は、スレ
ーブ装置へ又はからのデータ転送を開始し、それが要求
する限り、アービタを介してのバス制御の保持を許可す
る。バス・コントローラはアービタを介して要求マスタ
装置に対するバス要求を許可する。要求マスタ装置はデ
ータ・マスタ状態に留まって、パイプライン処理を実行
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マルチマスタ・バスの
パイプライニングを実行するマルチマスタ・ディジタル
・コンピュータ・システム及びそのバスの許可方法に関
する。特に、本発明は、現在マスタが未だバスをアクセ
スしている間にマスタとしてバス上に要求装置のパイプ
ライニングを得る装置及び方法に関する。
【０００２】
【従来の技術】最近のコンピュータ・システムにおい
て、バスは、このシステムを構成している各要素を相互
に接続させて種々の要素間で信号を搬送する信号を伝送
するために通常に用いられている。例えば、中央プロセ
ッサは典型的にバス構造を介して種々のメモリ装置及び
入出力装置に接続され、そのシステムの各要素の処理に
必要な信号を転送させる。このバスを介して転送される
信号には、例えばアドレス信号、データ信号、クロック
信号及び他の制御信号が含まれる。このバスは、システ
ムが意図する機能及び処理を実行するために、このよう
に信号をコンピュータ・システムに接続されている全て
の要素に効率良く転送しなければならない。
【０００３】コンピュータ・システムを判断する主要な
指標のうちの一つには、その処理速度従って与えられた
時間内で処理し得るデータ量がある。バスは、コンピュ
ータ・システムが実行する実質的にあらゆる処理に用い
られているので、コンピュータ・システムの総合パフォ
ーマンスに非常に大きな影響を与える。例えば、コンピ
ュータ・システムの速度は、バスが一連のコマンドに応
答し、一方の要素と他方の要素との間でデータを転送し
得る速度によって大いに制限されたものとなる。
【０００４】コンピュータ・システム内でデータの処理
速度を増加させるために用いられる一技術には、パイプ
ライニングの技術がある。この技術は、全てのワードが
これらの行き先要素において読み出されたとの肯定応答
を受信することなく、バス上に複数のデータ・ワードを
逐次書き込むことである。例えば、連続的な各クロック
・サイクルの発生に基づいてバスに沿った一方の位置か
ら他方の位置へ１ワードを書き込むことによるデータの
バースト・モード・データ転送は、パイプライン処理の
一例である。
【０００５】従来のコンピュータにおける種々の形式の
パイプライニングが周知となっている。例えば、大規模
のベクトル・マシンは、時間を節約するためにデータを
レジスタ、加算器、及び出力バッファにパイプライニン
グすることを採用している。即ち、一連の処理レジスタ
のうちの第１のものにデータが送り込まれ、その間、残
りのレジスタには他のデータが保持されている。
【０００６】更に、バス効率を増加させるために、従来
の技術ではシングル・プロセッサ・システム内でアドレ
スのパイプライニングが用いられている。このようなパ
イプライニング・システムでは、現在サイクルのデータ
を転送してしまう前に、マスタが次のサイクルのアドレ
スを発生する。このようにして、スレーブ装置は実際に
サイクルを開始する前にアドレスをデコードすることが
できる。
【０００７】マルチ・プロセッサを備えたコンピュータ
・システムの到来は、複雑なデータ処理機能を実行し得
る速度を非常に高めるものとなった。このような従来の
技術のコンピュータでは、複数のプロセッサが、システ
ム・メモリのような複数の共通要素、複数の入出力装置
及び複数のバス構造を共有する。両プロセッサとも、シ
ステム・バスを介してスレーブ装置への情報及びスレー
ブ装置からの情報を制御するために、バス・マスタとし
て用いることができる。両プロセッサが同時に計算を実
行することができるが、バス・マスタとなり得るのは一
時に一プロセッサのみである。各プロセッサはバスの要
求をしなければならず、バスに対するアクセスが許可さ
れれば、バス・マスタとなり、意図したトランザクショ
ン完了しするとバスを開放し、他のバス・マスタが利用
できるようにする。
【０００８】
【発明が解決しようとする課題】マルチプル・プロセッ
サを備えたコンピュータ・システムのような従来の技術
のバス・マスタ・システムによると、現在バス・マスタ
が要求装置に対してバスの制御を与えようとするとき
は、現在サイクルを完了してから、前述のように要求装
置がバスに対してマスタとしてアクセスするのを許可す
る。しかし、ドナルドソン（Ｄｏｎａｌｄｓｏｎ）ほか
に対する米国特許第４，８３７，７３６号には、中間の
期間でバス・マスタが未だ完了していないトランザクシ
ョンの一時割り込みをして、他のバス・マスタがバス・
サイクルを利用可能にさせるマルチマスタ・システムが
開示されている。例えば、ドラルドソンのものでは、バ
ス・マスタによってコマンド転送が制御されている装置
は、バスを介してコマンド転送と読み出しトランザクシ
ョンの戻しデータ転送との間で、直ちに要求したデータ
を戻すことは許されず、他の装置による複数のサイクル
が許可される。このような構成は、全トランザクション
期間でバスに対するアクセスを周期的に中断する不都合
を防止することができるが、一本のバスのアクセスを同
時に２つのマスタ装置が許すために、バス・マスタ・コ
ンピュータ装置内で整然としたデータ転送速度の最適化
が不可能である。
【課題を解決するための手段】
【０００９】本発明は、マルチマスタ・システムのパイ
プライニングの利点を増加させるものである。現在マス
タは各段階でバスの制御を開放する。これは、要求装置
がマスタとしてバスをアクセスし、かつ所望のスレーブ
装置をアドレス指定してから、現在マスタがそのバスの
制御を放棄するものである。バスが異なる装置により常
時アクセスされるマルチマスタ・システムでは、フォー
マンスをかなり増加することができる。
【００１０】バス・マスタ・ディジタル・コンピュータ
・システムにおいて、現在マスタ装置が前記バスをアク
セスをしている間に、要求装置にバスのアクセスを許可
するパイプライニング技術を用いる。本発明のマルチマ
スタ・ディジタル・コンピュータ・システムでは、マス
タとなり得る少なくとも２つの装置がバスに接続され
る。バスを介して２つの装置のうちのいずれかにより、
少なくとも一台のスレーブ装置がアドレス指定されるこ
とになる。
【００１１】当該コンピュータ・システムを起動した
後、２との装置のうちの一つは自動的に現在バス・マス
タとなる。
【００１２】システム・バス・コントローラは一つのア
ービタを備えている。このアービタは、バス・サイクル
のために２以上の要求装置がそれぞれバスの要求をした
ときに、これらの間での仲裁をし、要求装置のうちの一
つに対してバスの許可をする。選択された要求装置は、
現在バス・マスタがバスのアドレス・ラインを開放した
ならば、要求状態から選択されたアドレス・マスタ状態
に移行する。次いで、選択されたアドレス・マスタはス
レーブ装置をアドレス指定してデータ転送の準備をす
る。この時点で、現在バス・マスタは現在データ・マス
タになる。現在データ・マスタがバスのデータ・ライン
を開放していることを示しているときは、選択されたア
ドレス・マスタは選択されたバス・マスタとなる。次い
で、現在データ・マスタはバスからアイドル状態に移行
する。従って、選択されたマスタがアドレス・マスタで
ある間は、現在マスタがデータ・マスタであることが明
らかである。２つのマスタ装置のみがあり得る場合は、
仲裁は存在しない。なぜならば、仲裁するまでもなくこ
れら装置のうちの一つが必ずマスタ装置となるためであ
る。しかし、これらの場合に、アービタは、要求装置に
対してバス許可信号を発生するのに用いられる。
【００１３】システム・メモリを分割して１以上のマス
タ装置に物理的に関連させることができることに注意す
べきである。前述のように、マスタ・スレーブの関係に
おいて、一方のマスタ装置のメモリはバス・サイクルを
介して他方のマスタ装置に対してアクセス可能である。
【００１４】マスタ装置及びスレーブ装置は当該技術分
野において公知である。バス・コントローラはロジック
・アレーであり、以下で説明する。
【００１５】本発明の主要な目的は、現在マスタ装置が
バスを未だアクセスしている間に、要求装置がバスをア
クセスするパイプライニング機能を備えたマルチマスタ
・ディジタル・コンピュータ・システムを提供すること
にある。
【００１６】
【実施例】現バス・マスタ装置は、バス・マスタの地位
にあり、バスを制御する。バスを制御しようとする要求
装置は、要求状態に入る。要求装置は、アービタからの
許可と、現バス・マスタからのアドレス開放指示とに応
答して、アドレス・マスタ状態に移行する。要求装置
は、データ開放指示に応答して、バス・マスタになる。
このサイクルは、バス・マスタ権の変更のたびに繰り返
される。このバスはパイプライン化されており、異なる
２つのマスタによって、バスのアドレス及びデータ部分
が同時にアクセスされる。このパイプライン化について
の詳細は以下で説明する。
【００１７】図１はバス・マスタ・ディジタル・コンピ
ュータ・システム１０を示す。バス・マスタ・ディジタ
ル・コンピュータ・システム１０は独立したプロセッサ
１１，１３及び１５を有する。メモリ１２ａ及び１２ｂ
はメモリ・コネクタ１７を介してプロセッサ１１に接続
されている。これらのメモリに対してプロセッサ１１が
行なうアクセスは、ローカル・メモリの参照であって、
本発明の要旨ではない。この実施例におけるメモリ１２
ａ及び１２ｂはダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）である。プロセッサ１３及び１５はプ
ロセッサ１１を介してメモリ１２ａ又は１２ｂをアクセ
スすることができる。このコンピュータ・システムにお
いて、このようなメモリ・アクセスは、スレーブ装置と
してのメモリ１２ａ及び１２ｂとプロセッサ１１とに対
してマスタ装置となる要求プロセッサ（１３又は１５）
により実行される。メモリ・バス・サイクル及び入出力
バス・サイクルは、メモリ又は入出力サイクル指定、及
びスレーブ装置のアドレスを除き、同一である。プロセ
ッサ１１，１３及び１５はバス２５を介して相互接続さ
れている。アドレス信号及びデータ信号は、それぞれ双
方向ドライバ１４及び１６を介して入出力チャネル２７
に転送される。これらのドライバは、図示のように、Ｄ
ＩＲ信号及びＥＮ信号によりシステム・コントローラ２
０により制御される。調停（アービトレーション）信号
は、システム・コントローラ２０（図４を参照）内のア
ービタにより以下で説明する動作コードと共に送出され
る。入出力装置２３は種々の周辺装置を表わす。システ
ム・コントローラ２０は、以下で説明する入出力バス・
サイクル及びメモリ・バス・サイクル用のスレーブ状態
マシンを備えている（図６を参照）。
【００１８】システム・コントローラ２０及び入出力装
置２３は入出力チャネル２７に接続されている。システ
ム・アドレス（ＳＡ）、システム・データ（ＳＤ）、及
びローカル・アドレス（ＬＡ）は、システム・コントロ
ーラ２０によりゲートされたときに、双方向ドライバ１
４及び１６を介して入出力チャネル２７に出力される。
スロット２２は付加的な周辺装置又は付加的なメモリの
ために用いられる。
【００１９】図２はプロセッサ１１をブロック形式によ
り示すものである。プロセッサ１１はマイクロプロセッ
サ３０及び演算プロセッサ（ｃｏｐｒｏｃｅｓｓｏｒ）
３１及び３２とから形成されている。この実施例におい
て、マイクロプロセッサ３０はインテル３０３８６であ
り、演算プロセッサ３１はインテル３０３８７型であ
り、演算プロセッサ３２はワイテク（Ｗｅｉｔｅｋ）
（株）により製造された浮動少数点型のものである。勿
論、他の型のマイクロプロセッサ及び演算プロセッサも
同様に用いることもできる。いずれもアドレス・バス、
データ・バス及びコントロール・バスを含むバス３３に
より相互接続されている。キャシュ・コントローラ３５
はバス３３に接続され、更にライン拡張ロジック回路３
７を介してキャシュＳＲＡＭ３９ａ及び３９ｂに接続さ
れている。スヌープ・アドレス・ラッチ３６はバス・ア
ドレスをラッチし、キャシュ・コントローラ３５に送出
する。データ・フロー／ＥＣＣコントローラ４１はバス
３３に接続され、バス３３からローカル・データを受け
取る。コントローラ４１はメモリ／バス・コントローラ
４０に接続され、更にコントローラ４０はバス３３にも
接続されており、制御情報及びアドレス情報の授受をす
る。コントローラ４０は、プロセッサ１１がマスタ装置
となる全メモリ・サイクル及び入出力バス・サイクル用
のマスタ状態マシンと、プロセッサ１１がスレーブ装置
となる全メモリ・サイクル用のスレーブ状態マシンとを
備えている。ＰＯＳＴ ＲＯＭ４２は電源オン、セルフ
・テスト用に用いられる読み出し専用メモリ（ＲＯＭ）
である。コントローラ４１，４０及びＰＯＳＴ ＲＯＭ
４２は図示のようにメモリ・コネクタ１７に接続されて
いる。コントローラ４０及び４１はバス２５にも接続さ
れている。
【００２０】図３は入出力装置２３のブロック図であ
る。図１に示すように、入出力チャネル２７は、複数の
プロセッサと種々の入出力装置との間の通信リンクであ
り、各入力装置は図３に示すように、デコーダ４５，４
６及びＤＭＡコントローラ４７を含む入出力装置５２〜
５７及び６０〜６４はいずれも双方向ドライバ４８及び
４９を介して入出力チャネル２７により制御される。Ｖ
ＧＡ５６はイメージがＶＲＡＭ５７により制御されてい
るビデオ・グラフィク・アダプタである。
【００２１】アービタの回路図は図４に示されている、
この実施例では、このアービタがゲート・アレーにより
実現されているが、ＰＡＬ（プログラマブル・ロジック
・アレー）又は他のロジック・アレーにより実現されて
もよい。
【００２２】以下の説明では、“／”は「主張されてい
ないこと」を表わし、“＊”は論理「積」を表わし、
“＋”は論理「和」を表わし、“〜”はその前の信号が
ローのときに真であることを表わしている。
【００２３】アービタは１以上のバス要求（ＢＵＳＲＥ
Ｑ〜）に応答して次のバス・マスタ装置を割り付ける。
次の現マスタ装置はアービタを含まない特定のコントロ
ールシーケンスに従いバス・コントロールを転送する。
このアービタは、要求マスタ装置に対してそれがバス・
マスタ権者であることを知らせるバス許可信号（ＢＵＳ
ＧＲ）を発生する。１以上のマスタ装置がバスを現在要
求していることを表わす調停ビジー信号（ＡＲＢ−ＢＳ
Ｙ）は、全てのＢＵＳＲＥＱ〜信号の論理ＮＡＮＤ演算
により得られる。このアービタは新しいＢＵＳＧＲ信号
を発行する際はバスの位置による優先度の調停を行な
う。このアービタは公平に要求を実行する。即ち、各Ｂ
ＵＳＲＥＱ〜信号に対してマスクが保持される。検出し
て現要求装置のバスへのアクセスを許可するように対応
するＢＵＳＧＲ信号が主張されたとき、このマスクは、
セットされる。主張されマスクされていないＢＵＳＧＲ
〜信号が存在するとき、全てのマスクがリセットされ
る。
【００２４】ＡＮＤゲート６１，６２及び６３は、それ
ぞれ入力信号ＢＵＳＲＥＱ１〜（反転）及びＭＡＳＫＲ
ＥＷＱ１〜、ＢＵＳＲＥＱ２〜（反転）及びＭＡＳＫ
ＲＥＱ２〜、ＢＵＳＲＥＱ３〜（反転）及びＭＡＳＫ
ＲＥＱ３〜を入力している。これらの入力信号は、３つ
のマスタによるバス要求と、付随するマスク要求とを表
わすものである。このマスク要求は、以下で説明する図
４の回路により決定される。ＡＮＤゲート６９，７０及
び７１は、それぞれその１入力として入力信号ＢＵＳＲ
ＥＱ１〜からＢＵＳＲＥＱ３〜を入力している。ＡＮＤ
ゲート６５，６６及び６７は、それぞれＡＮＤゲート６
１の反転出力を第１の入力として入力している。ＡＮＤ
ゲート６５に対する他の入力はＡＮＤゲート６２の出力
からのものである。ＡＮＤゲート６６に対する他の入力
は、ＡＮＤゲート６２の反転入力、及びＡＮＤゲート６
３の出力である。ＮＡＮＤゲート６７の出力信号は全マ
スク〜のクリア信号であり、この信号は図示のように、
フリップ・フロップ９１，９２及び９３のセット入力に
印加される。
【００２５】ＮＯＲゲート７３の３入力はＡＮＤゲート
６９，７０及び７１の出力からのものである。ＮＯＲゲ
ート７３の出力はＡＮＤゲート７５，７６及び７７の入
力としてそれぞれ供給される。ＡＮＤゲート７５に対す
る他の入力は、ＡＮＤゲート６１の出力からのものであ
る。ＡＮＤゲート７６に対する他の入力はＡＮＤゲート
６５の出力からのものである。ＡＮＤゲート７７に対す
る他の入力はＡＮＤゲート６６の出力からのものであ
る。ＯＲゲート７８の入力はそれぞれＡＮＤゲート６９
及び７５からのものである。ＯＲゲート７９及び８０の
入力はそれぞれＡＮＤゲート７０及び７６，７１及び７
７からのものである。
【００２６】各ＡＮＤ−ＯＲツリー８１，８２及び８３
における一方のＡＮＤゲートは、ＡＮＤ−ＯＲツリー７
８，７９及び８０の出力と、信号ＳＣＬＫとをそれぞれ
入力している。各ＡＮＤ−ＯＲツリー８１，８２及び８
３のにおける他方のＡＮＤゲートは、信号ＳＣＬＫ〜を
入力している。出力ラッチ８５，８６及び８７は信号Ｉ
／Ｏ ＣＬＫによりそれぞれ同期がとられると共に、Ａ
ＮＤ−ＯＲツリー８１，８２及び８３の出力を入力して
いる。ラッチ８５，８６及び８７の出力は、それぞれ信
号ＢＵＳＧＲ１，ＢＵＳＧＲ２及びＢＵＳＧＲ３であ
り、ＡＮＤ−ＯＲツリー８１，８２及び８３の各々の他
方のＡＮＤゲートの他方の入力に供給されている。
【００２７】更に、信号ＢＵＳＧＲ１はＡＮＤゲート６
９の他方の入力として供給されている。信号ＢＵＳＧＲ
２はＡＮＤゲート７０の他方の入力として供給されてい
る。信号ＢＵＳＧＲ３はＡＮＤゲート７１の他方の入力
として供給されている。
【００２８】前述のように、ＮＡＮＤゲート６７の出力
はマスク要求のフリップ・フロップ９１〜９３をセット
する。他方、ＮＡＮＤゲート９５，９６及び９７の出力
はそれぞれフリップ・フロップ９１〜９３をリセットす
る。ＮＡＮＤ９５に対する入力は入力信号ＢＵＳＲＥＱ
１〜、ＢＵＳＧＲ１及びＥＮＡＢＬ ＦＡＩＲＮＥＳＳ
１である。最後の信号は、公平が要求されたときは、ロ
ー・レベルにセットされる。この場合に、ＮＡＮＤゲー
ト９５の出力はフリップ・フロップ９１をリセットし、
これにより信号ＭＡＳＫＲＥＱ１がローとなる。この信
号がローとなると、ＡＮＤゲート６１の出力もローとな
る。同様にして、ＮＡＮＤゲート９６及び９７に対する
入力は、それぞれ入力信号ＢＵＳＲＥＱ２とＢＵＳＧＲ
２、及び入力信号ＢＵＳＲＥＱ３とＢＵＳＧＲ３であ
る。ＮＡＮＤゲート９６及び９７の出力はフリップ・フ
ロップ９２及び９３をリセットする。フリップ・フロッ
プ９２及び９３の出力はそれぞれ信号ＭＡＳＫＲＥＱ２
〜及びＭＡＳＱＲＥＱ３〜である。
【００２９】信号ＭＡＳＫＲＥＱ２〜がローのときは、
ＡＮＤゲート６２の出力がローとなり、入力信号ＢＵＳ
ＲＥＱ２〜をディスエーブルとする。信号ＭＡＳＫＲＥ
Ｑ３〜がローのときは、入力信号ＢＵＳＲＥＱ３がディ
スエーブルとされる。この場合に、信号ＢＵＳＧＲ２及
びＢＵＳＧＲ３は、アクティブとはならない。
【００３０】信号ＥＮＡＢＬＥ ＦＡＩＲＮＥＳＳ１が
アクティブでなければ、許可信号は優先度の順位とな
り、この実施例では信号ＢＵＳＧＲ１から開始する。
【００３１】図５はバス・マスタ状態マシンの状態図で
ある。この実施例では、図５の状態図に示すバス・マス
タ状態マシンはゲート・アレーにより実現されている。
このバス・マスタ状態マシンはＰＡＬ又は他のロジック
・アレーによって実現されてもよい。「トライステー
ト」及び「トライステートにされた」なる用語は、ドラ
イバに制御信号が印加されていないことを意味してお
り、従ってドライバの出力はハイでもローでもない浮動
状態にある。
【００３２】各状態は番号１〜１０により示され、入力
信号の存在により遷移して励起される。例えば、バス・
マスタ・ディジタル・コンピュータ・システム１０から
出力された信号ＲＥＳＥＴ及びＰＲＩＭＳＥＣ〜により
遷移した状態１において、アービタがビジーでなく、か
つ保留状態のバス要求がないときは、マスタ状態マシン
は状態１に留まる。状態１では、アドレス・ラッチを開
放し、ラッチの入力に存在する選択アドレスがセットさ
れることができる。しかし、信号ＡＲＢＢＵＳＹが主張
されなくなれば、直ちに状態２に遷移する。更に、アー
ビタから入力信号ＡＲＢＢＵＳＹ信号が主張されたとき
は、状態１から状態５に遷移する。この時点で、アドレ
スはトライステートになり、アドレス・ラツチを閉じら
れ、信号ＢＵＳＲＥＬ〜が主張される。また、状態５か
ら状態７へ遷移は無条件で進む。次いで、アドレスをト
ライステートにし、アドレス・ラッチが閉じられ、信号
ＢＵＳＲＥＬ〜が主張され、無条件で状態５〜状態７に
入る。
【００３３】信号ＡＲＢＢＵＳＹ及びＲＥＱ ＰＥＮＤ
ＩＮＧが主張されない限り、状態マシンは状態２に留ま
る。信号ＡＲＢＢＵＳＹが主張されたときは、状態５に
入る。信号ＲＥＱ ＰＥＮＤＩＮＧ及びＮＥＸＴ ＡＤ
ＤＲが主張されないときは、状態３に進む。信号ＲＥＱ
ＰＥＮＤＩＮＧ及びＮＥＸＴ ＡＤＤＲが主張されて
いるときは、状態４に進む。前述のように、信号ＡＲＢ
ＢＵＳＹが主張されていなかったときに状態５に進むこ
とを除き、いずれの場合も状態２を抜け出す際に、信号
ＡＤＳ〜が主張され、信号ＲＥＱ ＰＥＮＤＩＮＧをク
リアし、かつアドレス・ラッチを禁止する。信号ＡＤＳ
〜は、図７に関連して説明する適当なアドレス信号及び
コントロール信号の確認である。更に、アービタからの
入力信号ＡＲＢＢＵＳＹが主張されると、状態１から状
態５に遷移する。この時点で、アドレスはトライステー
トなり、アドレス・ラッチを閉じ、信号ＢＵＳＲＥＬ〜
が主張され、かつ状態５から状態７に無条件に遷移す
る。
【００３４】信号ＮＥＸＴ ＡＤＤＲ及びＲＥＱ ＰＥ
ＮＤＩＮＧが主張されると、状態２から状態４に遷移す
る。信号ＮＥＸＴ ＡＤＤＲが主張されていないとき
は、状態２から状態３に遷移する。ＮＥＸＴ ＡＤＤＲ
もＢＲＤＹＩＮも主張されていないときは、バス・マス
タ状態マシンは状態３に留まる。しかし、信号ＮＥＸＴ
ＡＤＤＲ及びＡＲＢＢＵＳＹが主張され、かつ信号ＢＲ
ＤＹＩＮが主張されていないときは、状態３から状態６
に遷移する。信号ＮＥＸＴ ＡＤＤＲが主張され、かつ
信号ＡＲＢＢＵＳＹ及びＢＲＤＹＩＮが主張されていな
いときは、状態３から状態４に遷移する。
【００３５】更に、信号ＢＲＤＹＩＮが主張され、信号
ＡＲＢＢＵＳＹが主張されていないときは、状態３から
状態１に再び遷移し、アービタはビジーでなく、かつス
レーブ装置はレディー（使用可能状態）であることを示
す。アービタがビジーでなく、かつスレーブ装置がレデ
ィーのときは、状態３から状態５に遷移し、それは信号
ＢＲＤＹＩＮ及びＡＲＢＢＵＳＹが主張されることによ
り示される。
【００３６】信号ＢＲＤＹＩＮ及びＡＲＢＢＵＳＹが主
張されていないときは、バス・マスタ状態マシンは状態
４に留まる。信号ＢＲＤＹＩＮが主張され、かつ信号Ａ
ＲＢＢＵＳＹもＲＥＱ ＰＥＮＤＩＮＧも主張されてい
ないときは、状態４から状態１に再び遷移する。信号Ｂ
ＲＤＹＩＮ及びＲＥＱ ＰＥＮＤＩＮが主張され信号Ａ
ＲＢＢＵＳＹが主張されていないときは、状態４から状
態２に再び遷移する。信号ＢＲＤＹＩＮ及びＡＲＢＢＵ
ＳＹのみが主張されていたときは、状態４から状態５に
遷移する。信号ＡＲＢＢＵＳＹが主張され、かつ信号Ｂ
ＲＤＹＩＮが主張されていないときは、状態４から状態
６に遷移する。
【００３７】状態５において、信号ＢＵＳＲＥＬ〜が主
張されていたときは、アドレスをトライステートにし、
アドレス・ラッチを閉じる。
【００３８】状態６では状態５と同じ信号が主張されて
いるが、信号ＢＲＤＹＩＮが主張されない限り状態マシ
ンは状態６に留まる。これが主張されると、状態６から
状態７に遷移する。
【００３９】バス・マスタ・ディジタル・コンピュータ
・システム１０により信号ＲＥＳＥＴが主張され、かつ
信号ＰＲＩＭＳＥＣ〜が主張されていないとき、又は状
態７から無条件に、状態８に遷移する。状態８では、信
号ＢＵＳＲＥＬ〜がトライステートとなり、アドレスも
トライステートとなる。信号ＲＥＱ ＰＥＮＤＩＮＧが
存在しなければ、状態マシンは状態８に留まる。信号Ｒ
ＥＱ ＰＥＮＤＩＮＧが主張されていると、状態９とな
り、信号ＢＵＳＲＥＬ〜が主張され、かつアドレス・ラ
ッチが開放される。信号ＢＵＳＧＲ又は信号ＢＵＳＲＥ
Ｌ〜の主張がないことにより示されるように、バス許可
なし又はバス開放がない限り、状態マシンは状態９に留
まる。ＢＵＳＧＲ信号が主張され、かつＢＵＳＲＥＬ〜
信号が主張されていないときは、状態マシンは状態９か
ら状態１０に遷移する。
【００４０】状態１０では、ＢＵＳＲＥＱ〜信号の主張
が取下げられ、アドレス・ドライバがイネーブルとさ
れ、かつアドレスが駆動される。ＢＵＳＲＥＬ〜信号及
びＢＲＤＹＩＮ信号が主張されない限り状態マシンは状
態１０に留まる。しかし、ＢＵＳＲＥＬ〜信号又はＢＲ
ＤＹＩＮ信号が主張されていると、状態２に遷移する。
【００４１】本発明の構造及び動作をよりよく理解する
ためには、図７のタイミング図に関連させて状態図を見
る必要がある。
【００４２】図６はバス・スレーブ状態マシンの状態図
であり、バス・スレーブ状態マシンは非ローカル・メモ
リ・サイクルにおいては各プロセッサのコントローラ４
０に存在し、また入出力バス・サイクル又はメモリバス
・サイクルにおいてはコントローラ２０に存在する。図
５のバス・マスタ・ステート装置に関して述べた規約
は、図６に示す状態図にも適用される。状態１は、バス
・マスタ・ディジタル・コンピュータ・システム１０か
らの入力信号ＲＥＳＥＴの主張により、遷移したもので
ある。ＡＤＳ〜信号が主張され、ＳＥＬＥＣＴ信号が主
張されていないときは、状態マシンは状態１に留まる。
状態１では、発生した出力信号はデータ出力ドライバを
ディスエーブルとする。ＡＤＳ〜信号が主張されてい
ず、バス・マスタ・ディジタル・コンピュータ・システ
ム１０から特定の装置の選択を表わすＳＥＬＥＣＴ信号
主張されていたときは、バス・アドレス入力ラッチを状
態２に遷移し、これ以後アドレス指定するのを停止す
る。ＢＵＳＹ信号が主張されており、選択した装置がバ
ス・サイクルについてレディーでないことを示す間は、
状態マシンは状態２に留まる。ＢＵＳＹ信号が主張され
ていず、かつＷＲＩＴＥ信号が主張されていれば、状態
２から状態４に進む。ＢＵＳＹ信号が主張されていず、
かつＷＲＩＴＥ信号が主張されているときは、状態２か
ら状態４に遷移する。しかし、ＢＵＳＹ信号が主張され
ていず、ＲＥＡＤ信号が主張されているときは、状態２
から状態３に遷移する。
【００４３】状態４において、出力コマンドは、バス・
データのラッチ、ＲＥＡＤＹＯＵＴ信号の主張、及びメ
モリ格納又は入出力動作の開始を含む。ＲＥＡＤＹＯＵ
Ｔ信号は図５に示すＢＲＤＹＩＮ信号を発生し、更に図
７に示すサイクルの終了を表わすために用いられる。
【００４４】状態３において、出力信号には、ＧＥＴ
ＤＡＴＡ／ＳＴＡＴＵＳ及びＥＮＡＢＬ ＤＡＴＡ Ｏ
ＵＴＰＵＴ ＤＲＩＶＥＲＳ信号が含まれている。信号
ＤＡＴＡＲＤＹの主張の取下げにより示されるようにデ
ータレディではない限り、状態マシンは状態３に留ま
る。ＤＡＴＡＲＤＹＳＩＧ信号が主張されたときは、状
態５に遷移し、ＲＥＡＤＹＯＵＴ信号が主張される。
【００４５】無条件で状態４又は状態５から状態１に遷
移する。状態４では、メモリの格納処理を開始、又は入
出力処理を開始する。状態３では、メモリのデータを受
け取るか、又はある装置からのステータスを受け取る。
このようなデータ又はステータスを受け取ると、データ
出力ドライバをイネーブルしてマスタ装置に情報を送出
する。
【００４６】本発明の動作モード 図面、特に図７を再び参照する。以下の説明において、
移用する「バス」はバス２５を指すものとする。バス２
５はアドレス及びデータを取り扱っている。また、「デ
ータ・バス」及び「アドレス・バス」を引用したとき
は、バス２５のデータ・ベース及びアドレス・バスを指
しているものとする。
【００４７】図７において、入出力クロックは、プロセ
ッサから入出力（Ｉ／Ｏ）システムにへの遷移を同期さ
せ、プロセッサのクロックに対しては非同期となってい
る。ＳＣＬＫ信号は入出力クロックの１／２周波数を有
する。この実施例におけるＳＣＬＫ信号は周波数が１６
ＭＨｚである。ＳＣＬＫ信号の周期は、ＳＣＬＫ信号が
ハイのときに入出力クロックの立上りエッジ、例えばタ
イミング０で開始する。
【００４８】タイミング０で、プロセッサ１５はアドレ
ス・バス（Ａ２〜Ａ２３、ＣＯＮＴＲＯＬ）及びデータ
・ベース（ＤＡＴＡ０〜３１）を制御するバス・マスタ
である。タイミング０において、プロセッサ１１からの
バス要求であるＢＵＳＲＥＱ１信号は、真（ロー）とな
り、スレーブ装置をアクセスするためにプロセッサ１１
のバス要求が主張されていることを表わす。図５に示す
ようにＢＵＳＲＥＱ１〜信号が出力される。アービタ・
ビジー信号ＡＲＢＢＵＳＹはＢＵＳＲＥＱ１〜信号によ
り真（ハイ）に駆動される。
【００４９】タイミング１において、ロー及びハイでア
クティブであるバス開放信号ＢＵＳＲＥＬ〜は、ＡＲＢ
ＢＵＳＹ信号がハイに主張されることに応答して、プロ
セッサ１５によりローに駆動される。更に、アービタに
よるプロセッサ１１のバス許可信号ＢＵＳＧＲ１は、真
（ハイ）に主張される。図５に示すようにＢＵＳＲＥＬ
〜信号が発生する。プロセッサ１１に関しては、それは
バスを要求し、プロセッサ１５はアドレス・バスを開放
し、アービタはプロセッサ１１に対してアドレス・バス
の許可をし、従って、プロセッサ１１は制御を行なうこ
とが可能となる。その直ぐ後で、プロセッサ１５のＡ２
〜Ａ３１、ＣＯＮＴＲＯＬはトライステート状態に遷移
する。図７に示す全バス・サイクルはメモリ・サイクル
でも入出力サイクルでもよいことに注意すべきである。
【００５０】許可信号ＢＵＳＧＲ１からＢＵＳＧＲ３信
号の発生を理解するために、図４を参照するものとす
る。ＢＵＳＲＥＱ１〜信号が真（ロー）、かつ信号ＭＡ
ＳＫＲＥＱ１が偽（ハイ）のときは、ＡＮＤゲート６１
は出力をハイにしてＡＮＤゲート７５に印加する。ＮＯ
Ｒゲート７３に対する３入力が全てローとなると、信号
ＢＵＳＧＲ１からＢＵＳＧＲ３信号は全てハイではない
ので、ＮＯＲゲート７５はハイ信号を出力し、それはＡ
ＮＤ−ＯＲツリー８１を介してラッチ８５に印加され、
Ｉ／Ｏ ＣＬＫ信号によりラッチ８５にセットされる。
ＢＵＳＧＲ１信号は、ハイとなり、ＡＮＤゲート６９及
びＯＲゲート７８を介し、更にクロックによりＡＮＤ−
ＯＲツリー８１を介してラッチ８５に戻され、ＢＵＳＲ
ＥＱ１信号が偽（ハイ）となる時点まで、保持される。
同じような説明がＢＵＳＧＲ２及びＢＵＳＧＲ３信号の
発生にも成立する。
【００５１】図７を参照すると、タイミング２におい
て、プロセッサ１１は、ＢＵＳＲＥＬ〜信号がローとな
っているので、アドレス・マスタ状態に遷移する。タイ
ミング２の直後に、プロセッサ１１に対するＡ２−３１
及びＣＯＮＴＲＯＬ信号はアクティブとなる。更にこの
タイミング２で、プロセッサ１５はＢＵＳＲＥＬ〜信号
をハイに駆動することによりデータ・バスを開放する。
これは、プロセッサ１１が次のクロックでデータ・バス
の制御を獲得することを許す。コントロール信号ＣＯＮ
ＴＲＯＬは、信号ＷＲＩＴ ＯＲ ＲＥＡＤ（Ｗ／Ｒ
〜）、メモリ又はＩ／Ｏ（Ｍ／ＩＯ）、ＤＡＴＡ又はＣ
ＯＮＴＲＯＬ（Ｄ／Ｃ〜）を含み、’３８６マイクロプ
ロセッサの通常の動作に関連したものである。これらの
制御信号により種々の組合わせが実行可能なバス・サイ
クルを形成している。
【００５２】タイミング３において、ＢＵＳＲＥＬ〜信
号がハイとなっているので、プロセッサ１１はバス・マ
スタ状態に遷移し、アドレス・バス及びデータ・バスを
共に制御する。ＢＵＳＲＥＬ〜信号は２つのアクティブ
状態、即ち要求マスタがアドレス・マスタとなり得るこ
とを要求マスタに示すロー状態と、アドレス・マスタが
バス・マスタ（アドレス・マスタ及びデータ・マスタ）
となり得ることを示すハイ状態とを有することに注意す
べきである。
【００５３】更に、タイミング３において、ＢＵＳＲＥ
Ｑ１〜信号は偽（ハイ）に遷移してＡＲＢＢＵＳＹ信号
を偽（ロー）にさせ、要求が完了したことを表わす。Ａ
ＤＳ〜信号は真（ロー）に遷移して信号Ａ２１〜３１及
びＣＯＮＴＲＯＬＳＩＧが有効なことを示す。
【００５４】タイミング４において、ＢＵＳＧＲ１信号
は偽（ロー）に遷移して調停は終了したことを表わし、
ＡＤＳ〜信号は偽（ハイ）となる。更に、ＢＵＳＲＥＱ
２〜信号は真（ロー）に遷移して、プロセッサ１３はバ
スを要求していることを表わす。ＢＵＳＲＥＬ〜信号
は、プロセッサ１１によりバスが開放されていないこと
を意味するハイに留まることに注意すべきである。ＡＲ
ＢＢＵＳＹ信号は、プロセッサ１３からのバス要求のた
めに真（ハイ）に遷移する。更に、信号ＤＡＴＡ０から
ＤＡＴＡ３１もプロセッサ１１のためにアクティブとな
る。この期間では、プロセッサ１１に対するＡ２〜Ａ３
１信号と信号ＣＯＮＴＲＯＬはアクティブでなくなる
が、次のバス・サイクルでは直ちにアクティブとなるこ
とに注意すべきである。この時点では、プロセッサ１１
は、バス・マスタであり、同時にアドレス・マスタかつ
データ・マスタである。
【００５５】タイミング５において、プロセッサ１３に
対するバス許可信号ＢＵＳＧＲ１は真（ハイ）に遷移す
るが、ＢＵＳＲＥＬ〜信号がハイに留まるのでプロセッ
サ１３はバスをアクセスできず、プロセッサ１１は制御
を保持している。ＢＲＤＹＩＮ信号はスレーブ装置によ
りプロセッサ１１に対して主張される。これは、ＲＥＡ
ＤＹ ＯＵＴ信号として図６に示すように、ＢＲＤＹＩ
Ｎ信号を発生するスレーブ状態マシンが発生したレディ
ー信号である。
【００５６】タイミング６において、プロセッサ１１に
対するＡＤＳ〜信号は真（ロー）に遷移して、プロセッ
サ１１の第２のバス・サイクルにおける信号Ａ２〜Ａ３
１及びＣＯＮＴＲＯＬ信号の有効性を知らせる。タイミ
ング６の直ぐ後で、プロセッサ１１に対する信号ＤＡＴ
Ａ０〜ＤＡＴＡ３１はアクティブでなくなる。
【００５７】タイミング７において、プロセッサ１１
は、ＢＵＳＲＥＬ〜信号がローに駆動されることにより
示すように、アドレス・バスを開放する。このことはハ
イのＢＵＳＧＲ２信号と組合わされて、プロセッサ１３
がタイミング８でアドレス・マスタとしてバスをアクセ
スすることを許可する。更に、タイミング７で、プロセ
ッサ１１はその第２のサイクルを終了し、ＡＤＳ〜信号
の主張を取下げ、信号ＤＡＴＡ０〜ＤＡＴＡ３１を指示
し、スレーブ装置によるＢＲＤＹＩＮ信号を主張する。
タイミング７に続いて、プロセッサ１３に対する信号Ａ
２〜Ａ３１、ＣＯＮＴＲＯＬ信号がアクティブとなり、
プロセッサ１１がデータ・マスタにすぎないことを示
す。
【００５８】タイミング８において、プロセッサ１３
は、ＢＵＳＲＥＬ〜信号がローなので、アドレス・マス
タとなる。この時点では、プロセッサ１１はデータ・マ
スタであり、プロセッサ１３はアドレス・マスタであ
る。更に、タイミング８においてプロセッサ１１はＢＵ
ＢＵＳＲＥＬ〜信号をハイに駆動して、タイミング９に
おいてプロセッサ１３をマスタ装置となるのを許可す
る。
【００５９】タイミング９において、ＢＵＳＲＥＱ２〜
信号は偽（ハイ）に遷移して、バス要求の完了を表わ
し、またプロセッサ１３のＡＤＳ〜信号は真（ロー）と
なり、プロセッサ１３に対する信号Ａ２からＡ３１と信
号ＣＯＮＴＲＯＬの有効性を知らせる。タイミング９に
続いて、ＡＲＢＢＵＳＹ信号は偽（ロー）となる。前述
のように、プロセッサ１３はバス・マスタとなる。
【００６０】以上の詳細な説明に従って、動作モード
は、あるパターンに従い、図７に示す残りについて詳細
に説明する必要はないであろう。例えば、タイミング１
０において、スレーブ装置（ＢＵＳＲＥＱ１〜信号及び
ＢＵＳＲＥＱ３〜信号を参照）と通信をするためにバス
に対するアクセスしたい装置がバス要求をする。図４の
アービタは、タイミング１１に示すように、プロセッサ
１１のバス要求に応答し、ＢＵＳＧＲ１信号が主張され
ていないことにより、ＢＵＳＧＲ３信号を主張すべしと
判断する。しかし、プロセッサ１５がバスに対するアク
セスを得るために、現マスタ装置即ちプロセッサ１３は
バスを開放することが必要であり、これをタイミング１
１で行なう。このことは、タイミング１２において、プ
ロセッサ１５がアドレス・マスタとして制御を行なうこ
とを可能にする。更に、タイミング１２において、プロ
セッサ１３によりＢＵＳＲＥＬ〜信号をハイに駆動し、
プロセッサ１５をアドレス・マスタ状態からバス・マス
タ状態に遷移させる。
【００６１】全サイクルにおいて、現バス・マスタは、
ＢＵＳＲＥＬ〜信号をローに駆動して、許可された要求
装置がアドレス・バスを実際にアクセスするのを許可す
る。ＢＵＳＲＥＬ〜信号が現データ・マスタによりハイ
に駆動され、データ・バスに対する実際のアクセスが許
可されたときは、現アドレス・マスタはバス・マスタ状
態に遷移する。タイミング１４において、例えば、ＢＵ
ＳＧＲ１信号は、タイミング１０において再び主張され
たＢＵＳＲＥＱ〜信号に応答して、主張される。タイミ
ング１４において、ＢＵＳＲＥＬ〜信号はプロセッサ１
５によりローに駆動され、プロセッサ１１によるアドレ
ス・バスへのアクセスを許可する。タイミング１６にお
いて、信号ＢＵＳＲＥＬ〜はプロセッサ１５によりハイ
に駆動されて、データ・バスに対するアクセスを許可
し、プロセッサ１１をアドレス・マスタからバス・マス
タに遷移させる。付随する信号Ａ２からＡ３１、ＣＯＮ
ＴＲＯＬ、ＡＤＳ〜、ＢＲＤＹＩＮ、及びＤＡＴＡ０か
らＤＡＴＡ３１のような信号は全て図示のように駆動さ
れ、前述のように説明される。
【００６２】当該技術分野に習熟する者には、特許請求
の範囲に記載する本発明の精神及び範囲から全て逸脱す
ることなく、システム設計、ハードウエア及びソフトウ
エアにおける種々の変更及び修飾をすることができる。
【図面の簡単な説明】
【図１】本発明のマルチマスタ・ディジタル・コンピュ
ータ・システムのブロック図。
【図２】シングル・マスタ・プロセッサのブロック図。
【図３】バス・マスタ・システムの入出力部のブロック
図。
【図４】本発明のアービタの回路図。
【図５】本発明のマスタ状態マシンの状態図。
【図６】本発明の入出力及びメモリ・スレーブ状態マシ
ンの状態図。
【図７】本発明のタイミング関係を示すタイミング図。
【符号の説明】
１０ バス・マスタ・ディジタル・コンピュータ・シス
テム １１，１３，１５ プロセッサ ２０ システム・コントローラ ２３，５２〜５７，６０〜６４ 入出力装置 ２５ バス ３０ マイクロプロセッサ ３１，３２ コプロセッサ ３３ アドレス・バス、データ・バス、コントロール・
バス ４０ メモリ及びバス・コントローラ ４１ データ・フロー及びＥＣＣコントローラ ４７ ＤＭＡコントローラ

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】（１） マルチマスタ・ディジタル・コン
    ピュータ・システムにおいて、 （ａ）バスと、 （ｂ）前記バスに接続され、動作の際に前記バスの使用
    について異なる逐次的な複数の状態を通る少なくとも２
    つのマスタ装置と、 （ｃ）同時に１以上のマスタ装置に前記バスを使用させ
    る手段とを備えたことを特徴とするマルチマスタ・ディ
    ジタル・コンピュータ・システム。
  2. 【請求項２】 請求項１記載のマルチマスタ・ディジタ
    ル・コンピュータ・システムおいて、前記同時に１以上
    のマスタ装置に前記バスを使用させる手段は、前記マス
    タ装置のうちの一つがある固有の状態で動作し、かつ他
    のマスタ装置がその前の又は次の固有の状態で動作する
    ことを特徴とするマルチマスタ・ディジタル・コンピュ
    ータ・システム。
  3. 【請求項３】 請求項１記載のマルチマスタ・ディジタ
    ル・コンピュータ・システムにおいて、前記少なくとも
    ２つのマスタ装置のそれぞれは、動作の際に、アドレス
    ・マスタ状態を介し、かつその直ぐ後でデータ・マスタ
    状態を通過することを特徴とするマルチマスタ・ディジ
    タル・コンピュータ・システム。
  4. 【請求項４】 請求項３記載のマルチマスタ・ディジタ
    ル・コンピュータ・システムにおいて、前記同時に１以
    上のマスタ装置に前記バスを使用させる手段は、前記少
    なくとも２つのマスタ装置の一方が前記データ・マスタ
    状態にあるときに、前記マスタ装置のうちの他方を前記
    アドレス・マスタ状態に移行させることを特徴とするマ
    ルチマスタ・ディジタル・コンピュータ・システム。
  5. 【請求項５】 請求項３記載のマルチマスタ・ディジタ
    ル・コンピュータ・システムにおいて、更に、そのアド
    レス・マスタ状態のときに前記少なくとも２つのマスタ
    装置のそれぞれによりアドレス可能な前記バスに接続さ
    れ、そのデータ・マスタ状態のときにデータを授受する
    少なくとも一つのスレーブ装置を備えていることを特徴
    とするマルチマスタ・ディジタル・コンピュータ・シス
    テム。
  6. 【請求項６】 請求項４記載のマルチマスタ・ディジタ
    ル・コンピュータ・システムにおいて、更に、前記少な
    くとも２つのマスタ装置のそれぞれに優先度を割り付け
    て、同時に要求する複数のマスタ装置のうちのいずれの
    一つが最初に前記アドレス・マスタ状態に移行するのを
    許可すべきかを判断する手段を備えていることを特徴と
    するマルチマスタ・ディジタル・コンピュータ・システ
    ム。
  7. 【請求項７】 マルチマスタ・ディジタル・コンピュー
    タ・システムにおいて、 （ａ）バスと、 （ｂ）前記バスを要求する手段をそれぞれ有し、かつ前
    記バスを開放する手段をそれぞれ有し、バス・サイクル
    及びアドレス・マスタ状態のときに付勢されたアドレス
    手段をそれぞれ有し、かつ次のデータ・マスタ状態のと
    きに情報を送出するデータ手段をそれぞれ有し、前記バ
    スに接続されてバス・サイクルを発生する少なくとも第
    １及び第２のマスタ装置手段と、 （ｃ）そのアドレス・マスタ状態のときに前記第１及び
    第２のマスタ・ステート装置によりアドレス指定可能に
    前記バスに接続され、そのデータ・マスタ状態のときに
    データを授受する少なくとも一つのスレーブ装置と、 （ｄ）前記バス・サイクルのときに前記第１及び第２の
    マスタ装置によりバス要求を仲裁し、かつ前記第１及び
    第２のマスタ装置から選択された一つに対して前記バス
    の許可をして前記スレーブ装置手段とデータの授受を
    し、かつ前記バスの要求に基づいて他方のマスタ装置手
    段に対して前記バスを許可して前記アドレス・マスタ状
    態に遷移させ、かつ前記選択されたマスタ装置手段が前
    記データ・マスタ状態にある間に前記選択されたマスタ
    装置手段が前記バスを開放することにより、前記選択さ
    れたマスタ装置手段から他のマスタ装置へ前記バスの遷
    移をパイプライニング形式により加速させるアービタと
    を備えていることを特徴とするマルチマスタ・ディジタ
    ル・コンピュータ・システム。
  8. 【請求項８】 請求項７記載のマルチマスタ・ディジタ
    ル・コンピュータ・システムにおいて、前記スレーブ装
    置は、前記バス・サイクルを完了したことを示すレディ
    ー信号を供給し、前記選択されたマスタ装置手段を前記
    データ・マスタ状態からアイドル状態へ遷移させる手段
    を備えていることを特徴とするマルチマスタ・ディジタ
    ル・コンピュータ・システム。
  9. 【請求項９】 請求項７記載のマルチマスタ・ディジタ
    ル・コンピュータ・システムにおいて、前記選択された
    マスタ装置手段の前記アドレス手段及び前記データ手段
    は、同時に前記アドレス・マスタ状態の後、かつ前記デ
    ータ・マスタ状態の前のマスタ装置状態のときに付勢さ
    れることを特徴とするマルチマスタ・ディジタル・コン
    ピュータ・システム。
  10. 【請求項１０】 請求項７記載のマルチマスタ・ディジ
    タル・コンピュータ・システムにおてい、更に、メモリ
    手段を備え、前記選択されたマスタが前記メモリ手段か
    ら情報を読み出し、又は前記メモリ手段に情報を書き込
    むように付勢されることを特徴とするマルチマスタ・デ
    ィジタル・コンピュータ・システム。
  11. 【請求項１１】 請求項１０記載のマルチマスタ・ディ
    ジタル・コンピュータ・システムにおいて、前記バス・
    サイクルは一つの入出力サイクル又は一つのメモリ・バ
    ス・サイクルを有し、前記メモリ手段の一部は前記第１
    の装置に接続されると共に、選択的に一台のスレーブ装
    置を備え、かつ前記第２マスタはメモリ・バス・サイク
    ルのときに前記マスタ装置を備えていることを特徴とす
    るマルチマスタ・ディジタル・コンピュータ・システ
    ム。
  12. 【請求項１２】 請求項７記載のマルチマスタ・ディジ
    タル・コンピュータ・システムにおいて、前記バスを要
    求する手段と、前記２つのマスタ装置手段の各バスを開
    放する手段とは、マスタ状態マシンを備えていることを
    特徴とするマルチマスタ・ディジタル・コンピュータ・
    システム。
  13. 【請求項１３】 請求項１２記載のマルチマスタ・ディ
    ジタル・コンピュータ・システムにおいて、前記マスタ
    状態マシンはロジック・アレーを備えていることを特徴
    とするマルチマスタ・ディジタル・コンピュータ・シス
    テム。
  14. 【請求項１４】 請求項７記載のマルチマスタ・ディジ
    タル・コンピュータ・システムにおいて、前記アービタ
    はアービタ状態マシンを備えていることを特徴とするマ
    ルチマスタ・ディジタル・コンピュータ・システム。
  15. 【請求項１５】 請求項１４記載のマルチマスタ・ディ
    ジタル・コンピュータ・システムにおいて、前記アービ
    タはロジック・アレーを備えていることを特徴とするマ
    ルチマスタ・ディジタル・コンピュータ・システム。
  16. 【請求項１６】 請求項８記載のマルチマスタ・ディジ
    タル・コンピュータ・システムにおいて、レディー信号
    を供給する手段はメモリ・スレーブ状態マシンを備えて
    いることを特徴とするマルチマスタ・ディジタル・コン
    ピュータ・システム。
  17. 【請求項１７】 請求項８記載のマルチマスタ・ディジ
    タル・コンピュータ・システムにおいて、前記レディー
    信号を供給する手段は入出力スレーブ状態マシンを備え
    ていることを特徴とするマルチマスタ・ディジタル・コ
    ンピュータ・システム。
  18. 【請求項１８】 請求項１６記載のマルチマスタ・ディ
    ジタル・コンピュータ・システムにおいて、前記スレー
    ブ装置はロジック・アレーを備えていることを特徴とす
    るマルチマスタ・ディジタル・コンピュータ・システ
    ム。
  19. 【請求項１９】 請求項１７記載のマルチマスタ・ディ
    ジタル・コンピュータ・システムにおいて、前記入出力
    スレーブ状態マシンはロジック・アレーを備えているこ
    とを特徴とするマルチマスタ・ディジタル・コンピュー
    タ・システム。
  20. 【請求項２０】 マルチマスタ・ディジタル・コンピュ
    ータ・システムにおいて、 （ａ）バスと、 （ｂ）バス・サイクル及びアドレス・マスタ状態のとき
    に付勢されたアドレス手段をそれぞれ有し、かつ次のデ
    ータ・マスタ状態のときにデータを授受する手段をそれ
    ぞれ有し、かつ前記バスに接続されてバス・サイクルを
    それぞれ発生する複数のマスタ装置手段と、 （ｃ）そのアドレス・マスタ状態のときに前記複数のマ
    スタ・ステート装置から選択された一つによりそれぞれ
    アドレス指定可能に前記バスに接続され、そのデータ・
    マスタ状態のときに前記複数のスレーブ装置から選択さ
    れた一つとデータの授受をする複数のスレーブ装置と、 （ｄ）前記選択されたマスタ装置のために前記バスの要
    求及び開放をし、前記選択されたマスタ装置によりバス
    要求の仲裁をし、前記複数のマスタ装置から選択された
    一つに対して前記バスの許可をし、かつ前記選択された
    マスタ装置が前記データ・マスタ状態にある間に、前記
    選択されたマスタ装置から前記バスを開放することに基
    づいて他方のマスタ装置に対して前記バスを許可して前
    記データ・マスタ状態に移行させることにより、前記選
    択されたマスタ装置から他のマスタ装置へ前記バスの遷
    移をパイプラインニング形式により加速させるバス制御
    手段とを備えていることを特徴とするマルチマスタ・デ
    ィジタル・コンピュータ・システム。
  21. 【請求項２１】 請求項２０記載のマルチマスタ・ディ
    ジタル・コンピュータ・システムにおいて、前記バス制
    御手段は、前記バス・サイクルが完了したことを表わす
    レディー信号を供給し、前記選択されたマスタ装置を前
    記データ・マスタ状態からアイドル状態に遷移させる手
    段を備えていることを特徴とするマルチマスタ・ディジ
    タル・コンピュータ・システム。
  22. 【請求項２２】 請求項２１記載のマルチマスタ・ディ
    ジタル・コンピュータ・システムにおいて、更に、前記
    バス制御手段は前記選択されたマスタ装置のために前記
    バスの要求及び開放をするマスタ・ステート装置を備え
    ていることを特徴とするマルチマスタ・ディジタル・コ
    ンピュータ・システム。
  23. 【請求項２３】 請求項２２記載のマルチマスタ・ディ
    ジタル・コンピュータ・システムにおいて、更に、前記
    バス制御手段は前記マスタ装置による要求を仲裁し、選
    択されたマスタ装置に対して前記バスの許可をし、かつ
    前記選択されたマスタ装置が前記データ・マスタ状態に
    ある間に、前記バスを前記選択されたマスタ装置からの
    開放に基づいて他のマスタ装置に対して前記バスの許可
    をして前記アドレス・マスタ状態に遷移させることを特
    徴とするマルチマスタ・ディジタル・コンピュータ・シ
    ステム。
  24. 【請求項２４】 請求項２３記載のマルチマスタ・ディ
    ジタル・コンピュータ・システムにおいて、前記スレー
    ブ装置はメモリ及び入出力装置を備え、かつ前記バス・
    サイクルは前記メモリを参照するメモリ・バス・サイク
    ルと、前記入出力装置を参照する入出力バス・サイクル
    とを備えていることを特徴とするマルチマスタ・ディジ
    タル・コンピュータ・システム。
  25. 【請求項２５】 請求項２４記載のマルチマスタ・ディ
    ジタル・コンピュータ・システムにおいて、前記レディ
    ー信号を供給する手段はメモリ・スレーブ状態マシンを
    備えていることを特徴とするマルチマスタ・ディジタル
    ・コンピュータ・システム。
  26. 【請求項２６】 請求項２４記載のマルチマスタ・ディ
    ジタル・コンピュータ・システムにおいて、前記レディ
    ー信号を供給する手段は入出力スレーブ状態マシンを備
    えていることを特徴とするマルチマスタ・ディジタル・
    コンピュータ・システム。
  27. 【請求項２７】 請求項２６記載のマルチマスタ・ディ
    ジタル・コンピュータ・システムにおいて、前記マスタ
    状態マシン、前記アービタ状態マシン、前記メモリ状態
    マシン、及び前記入出力スレーブ状態マシンはそれぞれ
    ロジック・アレーを備えていることを特徴とするマルチ
    マスタ・ディジタル・コンピュータ・システム。
  28. 【請求項２８】 マルチマスタ・ディジタル・コンピュ
    ータ・システムにおける現在マスタ装置が未だそのバス
    をアクセスしている間に、マスタ装置に対して前記バス
    の要求をして、そのバス・サイクル期間でそのスレーブ
    装置と授受をするためのマルチマスタ・ディジタル・コ
    ンピュータ・システムにおけるバスの許可方法におい
    て、 （ａ）前記現在マスタ装置のバスの要求をするステップ
    と、 （ｂ）前記現在マスタ装置に対して前記バスの許可をす
    るステップと、 （ｃ）前記現在マスタ装置をアドレス・マスタ状態に遷
    移させるステップと、 （ｄ）前記スレーブ装置をアドレス指定するステップ
    と、 （ｅ）前記現在マスタ装置をデータ・マスタ状態に遷移
    させるステップと、 （ｆ）前記スレーブ装置にデータの書き込む、又は前記
    スレーブ装置からデータの読み出すステップと、 （ｇ）前記要求マスタ装置のために前記バスの要求をす
    るステップと、 （ｈ）前記要求マスタ装置に対して前記バスを開放をす
    るステップと、 （ｉ）前記現在マスタ装置がパイプライニング形式によ
    り前記データ・マスタ状態にある間に、前記要求マスタ
    装置を前記アドレス・マスタ状態に遷移させるステップ
    とを備えていることを特徴とするバスの許可方法。
  29. 【請求項２９】 請求項２８記載のバスの許可方法にお
    いて、更に、前記スレーブ装置をアドレス指定するステ
    ップと共に、前記現在マスタ装置をバス・マスタ状態に
    遷移させるステップを備えていることを特徴とするバス
    の許可方法。
  30. 【請求項３０】 請求項２９記載のバスの許可方法にお
    いて、更に、前記要求マスタ装置を遷移させるステップ
    の後に、前記スレーブ装置からのレディー信号を肯定応
    答することにより前記バス・サイクルを終結させるステ
    ップを備えていることを特徴とするバスの許可方法。
  31. 【請求項３１】 請求項３０記載のバスの許可方法にお
    いて、更に、前記バス・サイクルの終結させるステップ
    の後に、前記現在マスタ装置をアイドル状態に遷移させ
    るステップを備えていることを特徴とするバスの許可方
    法。
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