JP2002509315A - ソース同期および共通クロック・プロトコルによるデータ転送 - Google Patents
ソース同期および共通クロック・プロトコルによるデータ転送Info
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Abstract
(57)【要約】
コンピュータ・システム（１００）において、バス・エージェント（１０２〜１０５）の間でデータを転送する方法および装置を提供する。本発明は、制御信号（４２８、４２６）を第１のエージェント（１０２〜１０５）から第２のエージェント（１０２〜１０５）へ、第１の転送プロトコルを介して伝送すること、および、この制御信号（４２８、４２６）に対応するデータ（３０８）を第１のエージェント（１０２〜１０５）から第２のエージェント（１０２〜１０５）へ、第２の転送プロトコルを介して伝送することを含む。一実施形態では、制御信号（４２８、４２６）が第１のエージェント（１０２〜１０５）から第２のエージェント（１０２〜１０５）へ、バス・クロック（６００）に関する同期伝送を介して伝送され、データが、バス・クロック（６００）に関する非同期伝送を介して伝送される。同期伝送は共通クロック・データ転送プロトコルであり、非同期伝送はソース・クロック・データ転送プロトコルである。
Description
【０００１】 （発明の分野） 本発明は、コンピュータ・システムにおけるデータ転送の分野に関する。
【０００２】 （発明の背景） 現代のコンピュータ・システムは一般に、それぞれシステム・バスに結合され
た多数のエージェントを含んでいる。一般に、エージェントは、各エージェント
をバスに結合する多数のピンを備えた集積回路パッケージである。エージェント
には、たとえば、プロセッサ、メモリ・デバイス、大容量記憶デバイスなどが含
まれることがある。コンピュータ・システムが適切に動作するために、エージェ
ントはバスを介して互いに有効に通信することができなければならない。
た多数のエージェントを含んでいる。一般に、エージェントは、各エージェント
をバスに結合する多数のピンを備えた集積回路パッケージである。エージェント
には、たとえば、プロセッサ、メモリ・デバイス、大容量記憶デバイスなどが含
まれることがある。コンピュータ・システムが適切に動作するために、エージェ
ントはバスを介して互いに有効に通信することができなければならない。
【０００３】 既存のコンピュータ・システムは一般に、データをコンポーネントまたはエー
ジェントの間で事前に定めたクロッキング・スキームに従って転送する。システ
ム・バス・クロックは一般に、送信デバイスから受信デバイスへデータをクロッ
クする。したがって、データを１つのデバイスから別のデバイスへ転送するには
、システム・バス・クロックの少なくとも１つの完全なクロック・サイクルを要
する。
ジェントの間で事前に定めたクロッキング・スキームに従って転送する。システ
ム・バス・クロックは一般に、送信デバイスから受信デバイスへデータをクロッ
クする。したがって、データを１つのデバイスから別のデバイスへ転送するには
、システム・バス・クロックの少なくとも１つの完全なクロック・サイクルを要
する。
【０００４】 しかし、データ転送速度を上げるために、データをソース同期式で転送するこ
ともできる。ソース同期転送では、ストローブがデータ転送と共に送信される。
このストローブは、一般にシステム・バス・クロックの周期よりも短い時間周期
で、データを受信デバイス内にラッチする。
ともできる。ソース同期転送では、ストローブがデータ転送と共に送信される。
このストローブは、一般にシステム・バス・クロックの周期よりも短い時間周期
で、データを受信デバイス内にラッチする。
【０００５】 ソース同期ラッチ・プロトコルは、より大きい周波数でバスを動作させる。た
とえば、共通クロック転送では１チャンクを駆動するのに要する時間で、バス上
では２チャンクのデータを駆動することができる。
とえば、共通クロック転送では１チャンクを駆動するのに要する時間で、バス上
では２チャンクのデータを駆動することができる。
【０００６】 結果として、転送される信号数に対応して増加することのなく、データを転送
する帯域幅を増大させるために、ソース同期プロトコルを使用してデータを転送
し、共通クロック・プロトコルを使用して制御信号を転送するシステムを提供す
ることが有利となる。
する帯域幅を増大させるために、ソース同期プロトコルを使用してデータを転送
し、共通クロック・プロトコルを使用して制御信号を転送するシステムを提供す
ることが有利となる。
【０００７】 （発明の概要） 本発明は、コンピュータ・システムにおいてバス・エージェントの間でデータ
を転送する方法および装置を提供する。本発明は、制御信号を第１のエージェン
トから第２のエージェントへ、第１の転送プロトコルを介して転送すること、お
よび、この制御信号に対応するデータを第１のエージェントから第２のエージェ
ントへ、第２の転送プロトコルを介して転送することを含む。
を転送する方法および装置を提供する。本発明は、制御信号を第１のエージェン
トから第２のエージェントへ、第１の転送プロトコルを介して転送すること、お
よび、この制御信号に対応するデータを第１のエージェントから第２のエージェ
ントへ、第２の転送プロトコルを介して転送することを含む。
【０００８】 （詳細な説明） コンピュータ・システムにおいて、共通クロック・プロトコルを介して制御信
号を転送し、ソース同期プロトコルを介してデータを転送する方法および装置を
説明する。制御信号の転送は、システム・バス・クロックによってクロックされ
、データの移行は、データ・ソースによって転送されたストローブによってクロ
ックされる。
号を転送し、ソース同期プロトコルを介してデータを転送する方法および装置を
説明する。制御信号の転送は、システム・バス・クロックによってクロックされ
、データの移行は、データ・ソースによって転送されたストローブによってクロ
ックされる。
【０００９】 図１は、マルチ・プロセッサ・コンピュータ・システムのブロック図であり、
本発明の実施形態で使用できるものである。コンピュータ・システム１００は、
バス１０１に結合された、プロセッサ、バス・ブリッジ、メモリ・デバイス、周
辺デバイスなどの異なるエージェントの間の通信のためのプロセッサ・メモリ・
バス１０１を含む。プロセッサ・メモリ・バス１０１は、調停バス、アドレスバ
ス、データバスおよび制御バス（図示せず）を含む。一実施形態では、各プロセ
ッサ１０２、１０３、１０４および１０５は、一般にレベル１（Ｌ１）キャッシ
ュ・メモリと呼ばれ、一時的にデータおよび命令を格納する小容量で極度に高速
な内部キャッシュ・メモリ（図示せず）を関連するプロセッサと同じ集積回路上
に含む。また、より大容量のレベル２（Ｌ２）キャッシュ・メモリ１０６がプロ
セッサ１０５に結合され、プロセッサ１０５が使用するためのデータおよび命令
を一時的に格納する。他の実施形態では、メモリ１０６などのＬ２キャッシュを
、プロセッサ１０２〜１０５のいずれか１つに結合することができる。
本発明の実施形態で使用できるものである。コンピュータ・システム１００は、
バス１０１に結合された、プロセッサ、バス・ブリッジ、メモリ・デバイス、周
辺デバイスなどの異なるエージェントの間の通信のためのプロセッサ・メモリ・
バス１０１を含む。プロセッサ・メモリ・バス１０１は、調停バス、アドレスバ
ス、データバスおよび制御バス（図示せず）を含む。一実施形態では、各プロセ
ッサ１０２、１０３、１０４および１０５は、一般にレベル１（Ｌ１）キャッシ
ュ・メモリと呼ばれ、一時的にデータおよび命令を格納する小容量で極度に高速
な内部キャッシュ・メモリ（図示せず）を関連するプロセッサと同じ集積回路上
に含む。また、より大容量のレベル２（Ｌ２）キャッシュ・メモリ１０６がプロ
セッサ１０５に結合され、プロセッサ１０５が使用するためのデータおよび命令
を一時的に格納する。他の実施形態では、メモリ１０６などのＬ２キャッシュを
、プロセッサ１０２〜１０５のいずれか１つに結合することができる。
【００１０】 プロセッサ・メモリ・バス１０１でメモリおよび入力／出力（Ｉ／Ｏ）サブシ
ステムへのアクセスを行うことができる。メモリ・コントローラ１２２がプロセ
ッサ・メモリ・バス１０１に結合され、プロセッサ１０２〜１０５のための情報
および命令を格納するランダム・アクセス・メモリ（ＲＡＭ）または他の動的記
憶デバイス１２１（一般にメイン・メモリと呼ばれる）へのアクセスを制御する
。表示デバイス１３２、キーボード・デバイス１３３、カーソル制御デバイス１
３４、ハード・コピー・デバイス１３５、および大容量記憶デバイス１３６が、
システムＩ／Ｏバス１３１およびプロセッサ・メモリ・バス１０１へ、バス・ブ
リッジ１２４を介して結合される。ブリッジ１２４がプロセッサ・メモリ・バス
１０１およびシステムＩ／Ｏバス１３１へ結合されている。ブリッジ１２４は、
プロセッサ・メモリ・バス１０１またはＩ／Ｏバス１３１のいずれかにあるデバ
イスが他のバス上のデバイスとの間でデータにアクセスあるいはデータを転送す
るための、通信経路またはゲートウェイとなっている。ブリッジ１２４は、シス
テムＩ／Ｏバス１３１とプロセッサ・メモリ・バス１０１との間のインタフェー
スである。Ｉ／Ｏバス１３１は、情報を周辺デバイス１３２〜１３６の間で通信
する。
ステムへのアクセスを行うことができる。メモリ・コントローラ１２２がプロセ
ッサ・メモリ・バス１０１に結合され、プロセッサ１０２〜１０５のための情報
および命令を格納するランダム・アクセス・メモリ（ＲＡＭ）または他の動的記
憶デバイス１２１（一般にメイン・メモリと呼ばれる）へのアクセスを制御する
。表示デバイス１３２、キーボード・デバイス１３３、カーソル制御デバイス１
３４、ハード・コピー・デバイス１３５、および大容量記憶デバイス１３６が、
システムＩ／Ｏバス１３１およびプロセッサ・メモリ・バス１０１へ、バス・ブ
リッジ１２４を介して結合される。ブリッジ１２４がプロセッサ・メモリ・バス
１０１およびシステムＩ／Ｏバス１３１へ結合されている。ブリッジ１２４は、
プロセッサ・メモリ・バス１０１またはＩ／Ｏバス１３１のいずれかにあるデバ
イスが他のバス上のデバイスとの間でデータにアクセスあるいはデータを転送す
るための、通信経路またはゲートウェイとなっている。ブリッジ１２４は、シス
テムＩ／Ｏバス１３１とプロセッサ・メモリ・バス１０１との間のインタフェー
スである。Ｉ／Ｏバス１３１は、情報を周辺デバイス１３２〜１３６の間で通信
する。
【００１１】 プロセッサ１０２〜１０５、バス・ブリッジ１２４、大容量記憶デバイス１２
５、およびメモリ・コントローラ１２２は、それぞれバス・コントローラ１３８
を含む。バス・コントローラ１３８は、それを含むエージェントがプロセッサ・
メモリ・バス１０１の制御を有するとき、プロセッサ・メモリ・バス１０１を介
した通信を制御する。
５、およびメモリ・コントローラ１２２は、それぞれバス・コントローラ１３８
を含む。バス・コントローラ１３８は、それを含むエージェントがプロセッサ・
メモリ・バス１０１の制御を有するとき、プロセッサ・メモリ・バス１０１を介
した通信を制御する。
【００１２】 本発明の一実施形態では、プロセッサ・メモリ・バス１０１でのバスの動作が
、オペレーション、トランザクション、およびフェーズと階層的に編成される。
オペレーションは、自然に整列された記憶場所を読み取ることなど、ソフトウェ
アに対してアトミックに見えるバスのプロシージャである。オペレーションを実
行するには通常１つのトランザクションが必要であるが、多数のトランザクショ
ンが必要になることもある。それは、要求および応答が異なるトランザクション
である遅延応答の場合、あるいは、ソフトウェアがアトミックになると予想する
非線形のメモリ操作の場合である。この実施形態では、トランザクションは、応
答フェーズ中の要求バス調停からトランザクション（たとえば、標準または暗黙
のライトバック応答）の完了まで、単一の要求に関するバスの動作のセットであ
る。
、オペレーション、トランザクション、およびフェーズと階層的に編成される。
オペレーションは、自然に整列された記憶場所を読み取ることなど、ソフトウェ
アに対してアトミックに見えるバスのプロシージャである。オペレーションを実
行するには通常１つのトランザクションが必要であるが、多数のトランザクショ
ンが必要になることもある。それは、要求および応答が異なるトランザクション
である遅延応答の場合、あるいは、ソフトウェアがアトミックになると予想する
非線形のメモリ操作の場合である。この実施形態では、トランザクションは、応
答フェーズ中の要求バス調停からトランザクション（たとえば、標準または暗黙
のライトバック応答）の完了まで、単一の要求に関するバスの動作のセットであ
る。
【００１３】 一実施形態では、トランザクションは最大６つの異なるフェーズからなる。し
かし、あるフェーズは、トランザクションおよび応答のタイムに基づいて任意選
択である。あるいは、追加のフェーズを追加することもできる。フェーズは特定
の信号グループを使用して、特定タイプの情報を通信する。ある実施態様では、
これらのフェーズは次のようになる。 調停フェーズ 要求フェーズ エラー・フェーズ スヌープ・フェーズ 応答フェーズ データ転送フェーズ
かし、あるフェーズは、トランザクションおよび応答のタイムに基づいて任意選
択である。あるいは、追加のフェーズを追加することもできる。フェーズは特定
の信号グループを使用して、特定タイプの情報を通信する。ある実施態様では、
これらのフェーズは次のようになる。 調停フェーズ 要求フェーズ エラー・フェーズ スヌープ・フェーズ 応答フェーズ データ転送フェーズ
【００１４】 一実施形態では、データ転送フェーズは任意選択であり、トランザクションが
データを転送中の場合に使用される。データ・フェーズは、（たとえば、書込み
トランザクションの）要求を開始する時点でデータが使用可能である場合、要求
開始である。データ・フェーズは、（たとえば、読取りトランザクションの）ト
ランザクション応答を生成する時点でデータが使用可能である場合、開始される
応答である。トランザクションは、開始データ転送要求と開始データ転送応答を
共に含むことができる（たとえば、暗黙のライトバックへ変換される書込み）。
データを転送中の場合に使用される。データ・フェーズは、（たとえば、書込み
トランザクションの）要求を開始する時点でデータが使用可能である場合、要求
開始である。データ・フェーズは、（たとえば、読取りトランザクションの）ト
ランザクション応答を生成する時点でデータが使用可能である場合、開始される
応答である。トランザクションは、開始データ転送要求と開始データ転送応答を
共に含むことができる（たとえば、暗黙のライトバックへ変換される書込み）。
【００１５】 本発明の一実施形態では、調停フェーズ、要求フェーズ、エラー・フェーズ、
スヌープ・フェーズ、および応答フェーズに関して転送された信号は、共通クロ
ック・プロトコルを介して転送される（すなわち、システム・バスによってクロ
ックされる）。これについては、以下でより詳細に説明する。しかし、データ転
送フェーズ中に転送されたデータは、クロック・サイクルにつきより大量のデー
タを転送するためにソース同期プロトコルを介して転送される。これについても
、以下でより詳細に説明する。
スヌープ・フェーズ、および応答フェーズに関して転送された信号は、共通クロ
ック・プロトコルを介して転送される（すなわち、システム・バスによってクロ
ックされる）。これについては、以下でより詳細に説明する。しかし、データ転
送フェーズ中に転送されたデータは、クロック・サイクルにつきより大量のデー
タを転送するためにソース同期プロトコルを介して転送される。これについても
、以下でより詳細に説明する。
【００１６】 異なるトランザクションからの異なるフェーズは重なり合うことができるので
、バスの使用をパイプライン化してバスの性能を向上させることができる。図２
は、２つのトランザクションの重なり合うフェーズの一例を示す。図２を参照す
ると、トランザクションは調停フェーズで開始し、ここで要求エージェントがバ
スの所有者となる。調停フェーズは、次のトランザクションを駆動中のエージェ
ントがまだバスを所有しない場合にのみ、発生することが必要である。ある実施
態様では、所有権は、バスの要求エージェントへ、所有権が要求されてから調停
フェーズの２クロック・サイクル以上で授与される。
、バスの使用をパイプライン化してバスの性能を向上させることができる。図２
は、２つのトランザクションの重なり合うフェーズの一例を示す。図２を参照す
ると、トランザクションは調停フェーズで開始し、ここで要求エージェントがバ
スの所有者となる。調停フェーズは、次のトランザクションを駆動中のエージェ
ントがまだバスを所有しない場合にのみ、発生することが必要である。ある実施
態様では、所有権は、バスの要求エージェントへ、所有権が要求されてから調停
フェーズの２クロック・サイクル以上で授与される。
【００１７】 第２のフェーズは要求フェーズであり、ここでバスの所有者が要求およびアド
レス情報をバス上で駆動する。ある実施態様では、要求フェーズは、バスの所有
権が授与された後の１つまたは複数のクロック・サイクルであり（調停フェーズ
があるとすれば）、２クロック・サイクルの長さである。第１のクロックで、ア
ドレス信号が、トランザクション・タイプ、およびメモリ・アクセスのスヌーピ
ングを開始するために十分な情報と共に与えられる。第２のクロックでは、デー
タ転送がデータ・バスの幅より小さい場合にデータのどのバイトを転送すべきか
を識別するために使用されるバイト・イネーブル、遅延応答が要求へ与えられる
イベントにおいてトランザクションを一意的に識別するために使用されるトラン
ザクション識別子、および要求されたデータ転送の長さが、他のトランザクショ
ン情報と共に駆動される。
レス情報をバス上で駆動する。ある実施態様では、要求フェーズは、バスの所有
権が授与された後の１つまたは複数のクロック・サイクルであり（調停フェーズ
があるとすれば）、２クロック・サイクルの長さである。第１のクロックで、ア
ドレス信号が、トランザクション・タイプ、およびメモリ・アクセスのスヌーピ
ングを開始するために十分な情報と共に与えられる。第２のクロックでは、デー
タ転送がデータ・バスの幅より小さい場合にデータのどのバイトを転送すべきか
を識別するために使用されるバイト・イネーブル、遅延応答が要求へ与えられる
イベントにおいてトランザクションを一意的に識別するために使用されるトラン
ザクション識別子、および要求されたデータ転送の長さが、他のトランザクショ
ン情報と共に駆動される。
【００１８】 トランザクションの第３のフェーズは、エラー・フェーズである。エラー・フ
ェーズは、要求によって引き起こされたパリティ・エラーなどのいかなる即時エ
ラーをも示す。エラーが発見された場合、エラー信号が、エラー・フェーズ中に
、トランザクション内でこのエラーを検出したエージェントによってアサートさ
れる。一実施形態によれば、エラーが示されたとき、トランザクションは即時に
落とされ（つまり、トランザクションがそれ以上パイプラインで進行しない）、
そのトランザクションを発行したエージェントによって再駆動することができる
。エージェントがトランザクションを再発行するかどうかは、エージェント自体
に応じて決定される。ある実施態様では、エラー・フェーズは要求フェーズ後の
３クロック・サイクルである。
ェーズは、要求によって引き起こされたパリティ・エラーなどのいかなる即時エ
ラーをも示す。エラーが発見された場合、エラー信号が、エラー・フェーズ中に
、トランザクション内でこのエラーを検出したエージェントによってアサートさ
れる。一実施形態によれば、エラーが示されたとき、トランザクションは即時に
落とされ（つまり、トランザクションがそれ以上パイプラインで進行しない）、
そのトランザクションを発行したエージェントによって再駆動することができる
。エージェントがトランザクションを再発行するかどうかは、エージェント自体
に応じて決定される。ある実施態様では、エラー・フェーズは要求フェーズ後の
３クロック・サイクルである。
【００１９】 一実施形態では、エラー・フェーズ内のエラーのためにキャンセルされていな
いあらゆるトランザクションが、スヌープ・フェーズを有する。スヌープ・フェ
ーズは、トランザクション内でアクセスされたキャッシュ・ラインが有効でない
か、有効であるか、あるいはいずれかのエージェントのキャッシュ内で修正され
た（不正）かを示す。ある実施態様では、スヌープ・フェーズは要求フェーズか
ら４クロック・サイクル以上である。
いあらゆるトランザクションが、スヌープ・フェーズを有する。スヌープ・フェ
ーズは、トランザクション内でアクセスされたキャッシュ・ラインが有効でない
か、有効であるか、あるいはいずれかのエージェントのキャッシュ内で修正され
た（不正）かを示す。ある実施態様では、スヌープ・フェーズは要求フェーズか
ら４クロック・サイクル以上である。
【００２０】 バスのスヌープ・フェーズはスヌープ・イベントがバス上で発生するスヌープ
・ウィンドウを決める。スヌープ・イベントは、バスを介してスヌープ結果を転
送および／または受信するエージェントを参照する。スヌープ・フェーズ中に駆
動する必要があるスヌープ結果を有するエージェントは、これらのスヌープ結果
をスヌープ・イベントとしてスヌープ・ウィンドウ中に駆動する。バスに結合さ
れたすべてのスヌーピング・エージェントは、結果を駆動するエージェントを含
めて、これらのスヌープ結果をスヌープ・イベントとしてスヌープ・ウィンドウ
中に受信する。ある実施態様では、スヌープ・ウィンドウは単一のバス・クロッ
クである。
・ウィンドウを決める。スヌープ・イベントは、バスを介してスヌープ結果を転
送および／または受信するエージェントを参照する。スヌープ・フェーズ中に駆
動する必要があるスヌープ結果を有するエージェントは、これらのスヌープ結果
をスヌープ・イベントとしてスヌープ・ウィンドウ中に駆動する。バスに結合さ
れたすべてのスヌーピング・エージェントは、結果を駆動するエージェントを含
めて、これらのスヌープ結果をスヌープ・イベントとしてスヌープ・ウィンドウ
中に受信する。ある実施態様では、スヌープ・ウィンドウは単一のバス・クロッ
クである。
【００２１】 応答フェーズは、トランザクションが失敗したか成功したか、応答が即時か遅
延か、トランザクションが再試行されるかどうか、または、トランザクションが
データ・フェーズを含むかどうかを示す。トランザクションが応答開始データフ
ェーズを含む場合、これは応答フェーズと一致するデータ転送フェーズに入る。
延か、トランザクションが再試行されるかどうか、または、トランザクションが
データ・フェーズを含むかどうかを示す。トランザクションが応答開始データフ
ェーズを含む場合、これは応答フェーズと一致するデータ転送フェーズに入る。
【００２２】 トランザクションがデータ・フェーズを有していない場合、このトランザクシ
ョンは応答段階で完了する。要求エージェントが、転送する書込みデータを有し
ているか、あるいは要求された読取りデータを有している場合、トランザクショ
ンはデータ・フェーズを有し、これは前者の場合に応答フェーズを越えて拡張す
ることができ、後者の場合に応答フェーズと一致するかあるいはそれを越えて拡
張する。データ・フェーズは、トランザクションがデータ転送を要求する場合に
のみ発生する。データ・フェーズは（たとえば、メモリ・コントローラまたは別
のプロセッサによって）応答開始または要求開始にすることができる。
ョンは応答段階で完了する。要求エージェントが、転送する書込みデータを有し
ているか、あるいは要求された読取りデータを有している場合、トランザクショ
ンはデータ・フェーズを有し、これは前者の場合に応答フェーズを越えて拡張す
ることができ、後者の場合に応答フェーズと一致するかあるいはそれを越えて拡
張する。データ・フェーズは、トランザクションがデータ転送を要求する場合に
のみ発生する。データ・フェーズは（たとえば、メモリ・コントローラまたは別
のプロセッサによって）応答開始または要求開始にすることができる。
【００２３】 バスは、バス・トランザクションを２つの独立したトランザクションに分割す
ることによって、遅延トランザクションを調整する。第１のトランザクションは
、要求エージェントによる要求および応答エージェントによる応答を含む。応答
は、応答エージェントが応答する準備ができている場合、要求データ（または完
了信号）を送信することを含む。この場合、バス・トランザクションが終了する
。しかし、応答エージェントがバス・トランザクションを完了する準備ができて
いない場合、応答エージェントが遅延応答を、バスを介して応答フェーズ中に送
信することができる。遅延応答を送信することによって、他のトランザクション
を発行し、このトランザクションの完了によって延滞されないようにすることが
できる。応答エージェントが遅延バス・トランザクションを完了する準備ができ
たとき、応答エージェントはバスの所有権を調停し、バス上で要求されたデータ
（または完了信号）を含む遅延応答トランザクションを送信する。
ることによって、遅延トランザクションを調整する。第１のトランザクションは
、要求エージェントによる要求および応答エージェントによる応答を含む。応答
は、応答エージェントが応答する準備ができている場合、要求データ（または完
了信号）を送信することを含む。この場合、バス・トランザクションが終了する
。しかし、応答エージェントがバス・トランザクションを完了する準備ができて
いない場合、応答エージェントが遅延応答を、バスを介して応答フェーズ中に送
信することができる。遅延応答を送信することによって、他のトランザクション
を発行し、このトランザクションの完了によって延滞されないようにすることが
できる。応答エージェントが遅延バス・トランザクションを完了する準備ができ
たとき、応答エージェントはバスの所有権を調停し、バス上で要求されたデータ
（または完了信号）を含む遅延応答トランザクションを送信する。
【００２４】 この実施形態では、バスがパイプラインの性質を有するので、多数のトランザ
クションを、バスの異なるフェーズに、異なる時間に置くことができる。たとえ
ば、あるトランザクションをスヌープ・フェーズに置くことができ、第２のトラ
ンザクションはエラー・フェーズにあり、第３のトランザクションは要求フェー
ズにあるということが可能である。したがって、エラー信号および要求信号は、
異なるトランザクションに対応していても、共に同時にバス上で発行することが
できる。
クションを、バスの異なるフェーズに、異なる時間に置くことができる。たとえ
ば、あるトランザクションをスヌープ・フェーズに置くことができ、第２のトラ
ンザクションはエラー・フェーズにあり、第３のトランザクションは要求フェー
ズにあるということが可能である。したがって、エラー信号および要求信号は、
異なるトランザクションに対応していても、共に同時にバス上で発行することが
できる。
【００２５】 本発明の一実施形態では、最大１６のトランザクションをバス上でいかなる特
定の時間でも未処理にすることができ、最大１６のトランザクションをいかなる
特定の時間でも遅延した応答に対して待つことができる。
定の時間でも未処理にすることができ、最大１６のトランザクションをいかなる
特定の時間でも遅延した応答に対して待つことができる。
【００２６】 また、本発明の一実施形態は、暗黙のライトバックもサポートしており、これ
は読取りまたは書込みトランザクションの一部である。暗黙のライトバックは、
要求エージェントが、バスに結合されたキャッシュ内に修正された状態で格納さ
れているキャッシュ・ラインの要求をバスに出したときに発生する。たとえば、
エージェントはバスを介して８バイトのデータ（または、キャッシュ・ライン以
下のある他の量のデータ）の書込みトランザクションを実行することができるが
、これらの８バイトを含むキャッシュ・ラインは、修正された状態で、別のエー
ジェントのキャッシュ内に格納されている。この状況では、キャッシュ・ライン
を修正された状態で含むキャッシュ（または、このキャッシュに結合されたエー
ジェント）が、「ヒット修正」信号をバス上に、このトランザクションのスヌー
プ・フェーズ中に発行する。要求エージェントは８バイトの書込みデータをバス
上に配置し、これが目標エージェントによって検索される。次いで、このトラン
ザクションの応答フェーズと一致して、キャッシュ・ラインを修正された状態で
含むキャッシュが、このキャッシュ・ラインをバスに書き込む。このキャッシュ
・ラインは、ある実施態様では３２または６４バイトである。次いで、要求エー
ジェントによって書き込まれなかったキャッシュ・ライン内のデータのいずれも
が、元のデータ転送からの書込みデータと併合される。
は読取りまたは書込みトランザクションの一部である。暗黙のライトバックは、
要求エージェントが、バスに結合されたキャッシュ内に修正された状態で格納さ
れているキャッシュ・ラインの要求をバスに出したときに発生する。たとえば、
エージェントはバスを介して８バイトのデータ（または、キャッシュ・ライン以
下のある他の量のデータ）の書込みトランザクションを実行することができるが
、これらの８バイトを含むキャッシュ・ラインは、修正された状態で、別のエー
ジェントのキャッシュ内に格納されている。この状況では、キャッシュ・ライン
を修正された状態で含むキャッシュ（または、このキャッシュに結合されたエー
ジェント）が、「ヒット修正」信号をバス上に、このトランザクションのスヌー
プ・フェーズ中に発行する。要求エージェントは８バイトの書込みデータをバス
上に配置し、これが目標エージェントによって検索される。次いで、このトラン
ザクションの応答フェーズと一致して、キャッシュ・ラインを修正された状態で
含むキャッシュが、このキャッシュ・ラインをバスに書き込む。このキャッシュ
・ラインは、ある実施態様では３２または６４バイトである。次いで、要求エー
ジェントによって書き込まれなかったキャッシュ・ライン内のデータのいずれも
が、元のデータ転送からの書込みデータと併合される。
【００２７】 暗黙のライトバックは、読取りトランザクションで発生することもある。たと
えば、要求エージェントは、バス上のメモリ・コントローラを目標とするがスヌ
ーピング・エージェントのキャッシュ・メモリ内の修正されたキャッシュ・ライ
ンもヒットする、読取りトランザクションを実行することができる。この例では
、スヌーピング・エージェントがソース・エージェントとなり、要求されたデー
タを暗黙のライトバックとしてメモリ・コントローラに提供し、メモリ・コント
ローラはライトバック・データをメイン・メモリに格納する。この例ではまた、
要求エージェントが暗黙のライトバック・データをバスから取る（データの「つ
かみ取り」と呼ばれる）。しかし、代替実施形態では、メモリ・コントローラが
つかみ取りを実行することができ、この場合はキャッシュ・ラインが要求エージ
ェントによってバスから取られ、メモリ・コントローラによってバスから取られ
ることも取られないこともある。
えば、要求エージェントは、バス上のメモリ・コントローラを目標とするがスヌ
ーピング・エージェントのキャッシュ・メモリ内の修正されたキャッシュ・ライ
ンもヒットする、読取りトランザクションを実行することができる。この例では
、スヌーピング・エージェントがソース・エージェントとなり、要求されたデー
タを暗黙のライトバックとしてメモリ・コントローラに提供し、メモリ・コント
ローラはライトバック・データをメイン・メモリに格納する。この例ではまた、
要求エージェントが暗黙のライトバック・データをバスから取る（データの「つ
かみ取り」と呼ばれる）。しかし、代替実施形態では、メモリ・コントローラが
つかみ取りを実行することができ、この場合はキャッシュ・ラインが要求エージ
ェントによってバスから取られ、メモリ・コントローラによってバスから取られ
ることも取られないこともある。
【００２８】 図３は、本発明の一実施形態による、制御信号を転送するための共通クロック
・トランザクション中にバス上で発生することを示すタイミング図である。本明
細書のタイミング図では、正方形の記号は信号が駆動されること示し、円の記号
は信号がサンプリングされる（ラッチされる、あるいは取り込まれる）ことを示
し、三角形の記号は信号が受信あるいは観察されることを示す。
・トランザクション中にバス上で発生することを示すタイミング図である。本明
細書のタイミング図では、正方形の記号は信号が駆動されること示し、円の記号
は信号がサンプリングされる（ラッチされる、あるいは取り込まれる）ことを示
し、三角形の記号は信号が受信あるいは観察されることを示す。
【００２９】 本明細書では、信号名に、ＡＤＳ＃など大文字を使用する。１組の関連信号の
信号は、アドレス・ビット４でＡ４など、数値の接尾辞によって区別される。あ
る範囲の数値接尾辞を包含する１組の信号は、たとえば、データ・ビット０から
６３まででＤ［６３−０］と示される。接尾辞「＃」は、信号がアクティブで低
いことを示す。接尾辞「＃」がついていない場合は、信号がアクティブで高いこ
とを示す。ある信号がアクティブである論理レベルは、特定の実施形態について
のみ選択されるものであり、本発明に必須のものではない。「アサートされた」
という用語は、信号がそのアクティブな論理レベルに駆動されることを示す。「
アサート解除された」という用語は、信号がそのインアクティブな論理レベルに
駆動されることを示す。
信号は、アドレス・ビット４でＡ４など、数値の接尾辞によって区別される。あ
る範囲の数値接尾辞を包含する１組の信号は、たとえば、データ・ビット０から
６３まででＤ［６３−０］と示される。接尾辞「＃」は、信号がアクティブで低
いことを示す。接尾辞「＃」がついていない場合は、信号がアクティブで高いこ
とを示す。ある信号がアクティブである論理レベルは、特定の実施形態について
のみ選択されるものであり、本発明に必須のものではない。「アサートされた」
という用語は、信号がそのアクティブな論理レベルに駆動されることを示す。「
アサート解除された」という用語は、信号がそのインアクティブな論理レベルに
駆動されることを示す。
【００３０】 バス・クロック信号ＢＣＬＫ６００は、その立上りエッジでアクティブである
。クロック・サイクルＴ１の開始点で、信号Ａ＃６０２がバス上にアサートされ
る。Ｔ２の開始点で、ＢＣＬＫ６００が信号Ａ＃６０２をラッチする。Ｔ３の開
始点で、Ａ＃６０２のラッチングに応答してＢ＃６０４がアサートされる。Ａ＃
６０２は、Ｔ２で、状態をその本来のインアクティブな状態に変更する。図３か
ら、Ａ＃６０２がアサートされてから２ＢＣＬＫ６００サイクル後に、Ａ＃６０
２に応答してＢ＃６０４がアサートされることが分かる。
。クロック・サイクルＴ１の開始点で、信号Ａ＃６０２がバス上にアサートされ
る。Ｔ２の開始点で、ＢＣＬＫ６００が信号Ａ＃６０２をラッチする。Ｔ３の開
始点で、Ａ＃６０２のラッチングに応答してＢ＃６０４がアサートされる。Ａ＃
６０２は、Ｔ２で、状態をその本来のインアクティブな状態に変更する。図３か
ら、Ａ＃６０２がアサートされてから２ＢＣＬＫ６００サイクル後に、Ａ＃６０
２に応答してＢ＃６０４がアサートされることが分かる。
【００３１】 図４は、一実施形態による、データを転送するためのソース同期データ転送を
示すタイミング図である。結果として、本発明では、共通クロック・プロトコル
を介してデータを転送することに比較して、バス・クロック・サイクルにつきよ
り大量のデータの転送が可能である。４チャンクのデータの例に示すように、Ｄ
１、Ｄ２、Ｄ３およびＤ４が送受信される。ＢＣＬＫ６００は、図３に示す共通
クロック・トランザクションとまったく同じようにその標準周波数で動作する。
図４に示すソース同期プロトコルによれば、データが送信され、ストローブＳＴ
Ｂｐ［３：０］＃３１０およびＳＴＢｎ［３：０］＃３１２でラッチされて、妥
当な信号フライト時間で、共通クロック転送速度の２倍の転送速度が可能となる
。ソース同期ラッチ・プロトコルは、バスを、ＢＣＬＫ６００の周波数の２倍で
操作する。２チャンクのデータがバス上へ、共通クロック転送では１チャンクを
駆動するのに要する時間で駆動される。したがって、帯域幅を２倍にして、これ
に対応して転送信号数が増加することのないようにすることができる。
示すタイミング図である。結果として、本発明では、共通クロック・プロトコル
を介してデータを転送することに比較して、バス・クロック・サイクルにつきよ
り大量のデータの転送が可能である。４チャンクのデータの例に示すように、Ｄ
１、Ｄ２、Ｄ３およびＤ４が送受信される。ＢＣＬＫ６００は、図３に示す共通
クロック・トランザクションとまったく同じようにその標準周波数で動作する。
図４に示すソース同期プロトコルによれば、データが送信され、ストローブＳＴ
Ｂｐ［３：０］＃３１０およびＳＴＢｎ［３：０］＃３１２でラッチされて、妥
当な信号フライト時間で、共通クロック転送速度の２倍の転送速度が可能となる
。ソース同期ラッチ・プロトコルは、バスを、ＢＣＬＫ６００の周波数の２倍で
操作する。２チャンクのデータがバス上へ、共通クロック転送では１チャンクを
駆動するのに要する時間で駆動される。したがって、帯域幅を２倍にして、これ
に対応して転送信号数が増加することのないようにすることができる。
【００３２】 表ＩＶで説明するように、共にアクティブである信号ＤＲＤＹＳ＃４２８およ
びＤＲＤＹ＃４２６は、送信側がデータをソース同期１２８ビット・モードで送
信中であることを示す。Ｄ＃３０２は、駆動側が見るようなデータ信号を含む。
Ｄ＃３０８は、受信側が見るようなデータ信号を含む。ＳＴＢｐ［３：０］＃３
０４およびＳＴＢｎ［３：０］＃３０６は、ストローブ信号の駆動側が見るよう
なストローブ信号である。ＳＴＢｐ［３：０］＃３１０およびＳＴＢｎ［３：０
］＃３１２は、データおよびストローブ信号の受信側が見るようなストローブ信
号である。バス・クロックの立上りエッジと５０％ポイントでは共に、駆動側が
新しいデータを送信する。バス・クロックの２５％ポイントおよび７５％ポイン
トでは共に、駆動側が中心の差動ストローブＳＴＢｐ［３：０］＃３０４および
ＳＴＢｎ［３：０］＃３０６を送信する。受信側は、データをストローブと共に
決定的に取り込む。
びＤＲＤＹ＃４２６は、送信側がデータをソース同期１２８ビット・モードで送
信中であることを示す。Ｄ＃３０２は、駆動側が見るようなデータ信号を含む。
Ｄ＃３０８は、受信側が見るようなデータ信号を含む。ＳＴＢｐ［３：０］＃３
０４およびＳＴＢｎ［３：０］＃３０６は、ストローブ信号の駆動側が見るよう
なストローブ信号である。ＳＴＢｐ［３：０］＃３１０およびＳＴＢｎ［３：０
］＃３１２は、データおよびストローブ信号の受信側が見るようなストローブ信
号である。バス・クロックの立上りエッジと５０％ポイントでは共に、駆動側が
新しいデータを送信する。バス・クロックの２５％ポイントおよび７５％ポイン
トでは共に、駆動側が中心の差動ストローブＳＴＢｐ［３：０］＃３０４および
ＳＴＢｎ［３：０］＃３０６を送信する。受信側は、データをストローブと共に
決定的に取り込む。
【００３３】 一実施形態では、駆動側がＤ［６３：０］＃３０２を駆動する前にＳＴＢｐ［
３：０］＃３０４を事前駆動する。駆動側は、立上りおよび立下りエッジを、Ｓ
ＴＢｐ［３：０］＃３０４およびＳＴＢｎ［３：０］＃３０６上に、データを中
心に送信する。駆動側は、最後のデータが送信された後でストローブをアサート
解除する。受信側は、有効なデータを、ＢＣＬＫ６００に非同期な、両方のスト
ローブ信号と共に取り込む。ＢＣＬＫ６００に同期する信号（ＤＲＤＹＳ＃４２
８およびＤＲＤＹ＃４２６）は、受信側に対して、有効なデータが送信されたこ
とを示す。図４は、両方のエージェントで１２８ビットのデータ転送が可能であ
る場合に、ＢＣＬＫ６００に関して、図３に示す共通クロック・プロトコルによ
る場合の半分の時間で、データを転送できることを示す。
３：０］＃３０４を事前駆動する。駆動側は、立上りおよび立下りエッジを、Ｓ
ＴＢｐ［３：０］＃３０４およびＳＴＢｎ［３：０］＃３０６上に、データを中
心に送信する。駆動側は、最後のデータが送信された後でストローブをアサート
解除する。受信側は、有効なデータを、ＢＣＬＫ６００に非同期な、両方のスト
ローブ信号と共に取り込む。ＢＣＬＫ６００に同期する信号（ＤＲＤＹＳ＃４２
８およびＤＲＤＹ＃４２６）は、受信側に対して、有効なデータが送信されたこ
とを示す。図４は、両方のエージェントで１２８ビットのデータ転送が可能であ
る場合に、ＢＣＬＫ６００に関して、図３に示す共通クロック・プロトコルによ
る場合の半分の時間で、データを転送できることを示す。
【００３４】 図５は、本発明の一実施形態によるエージェントをより詳細に示すブロック図
である。エージェント４００は、データ幅標識４０１、内部制御論理４０２、バ
ス・コントローラ１３８、データ・バッファ４０４および４０６、およびマルチ
プレクサ４０３、４０５および４０８を含む。
である。エージェント４００は、データ幅標識４０１、内部制御論理４０２、バ
ス・コントローラ１３８、データ・バッファ４０４および４０６、およびマルチ
プレクサ４０３、４０５および４０８を含む。
【００３５】 データ幅標識４０１は、エージェント４００がサポートするデータ転送幅の標
識である。一実施形態では、データ幅標識４０１は、エージェント４００がサポ
ートするデータ転送を符号化する２ビット値である。一実施形態によるデータ幅
標識４０１は、事前に構成された値である。標識４０１は、エージェント４００
の特定のピンを、システム・リセット周期でサンプリングされる特定の所定の電
圧レベルに結合させるなど、幅広い範囲の従来のいかなる方法でも事前に構成す
ることができる。他の実施形態では、データ幅標識４０１を再構成可能にするこ
とができる。たとえば、データ幅標識４０１をメモリ・デバイスに格納すること
ができ、あるいは、ソフトウェアによって書き込むことができる構成レジスタの
一部にすることができる。バス・コントローラ１３８は、エージェント４００と
バス１０１の間のインタフェースとなる。バス・コントローラ１３８は、様々な
制御およびアドレス信号をバス１０１の間で転送し、バス１０１へ、かつバス１
０１からのデータの転送も制御する。図示のように、バス１０１は６４ビットの
幅のデータ・バスを有する。他の実施形態では、他のバス幅を使用することがで
きる。
識である。一実施形態では、データ幅標識４０１は、エージェント４００がサポ
ートするデータ転送を符号化する２ビット値である。一実施形態によるデータ幅
標識４０１は、事前に構成された値である。標識４０１は、エージェント４００
の特定のピンを、システム・リセット周期でサンプリングされる特定の所定の電
圧レベルに結合させるなど、幅広い範囲の従来のいかなる方法でも事前に構成す
ることができる。他の実施形態では、データ幅標識４０１を再構成可能にするこ
とができる。たとえば、データ幅標識４０１をメモリ・デバイスに格納すること
ができ、あるいは、ソフトウェアによって書き込むことができる構成レジスタの
一部にすることができる。バス・コントローラ１３８は、エージェント４００と
バス１０１の間のインタフェースとなる。バス・コントローラ１３８は、様々な
制御およびアドレス信号をバス１０１の間で転送し、バス１０１へ、かつバス１
０１からのデータの転送も制御する。図示のように、バス１０１は６４ビットの
幅のデータ・バスを有する。他の実施形態では、他のバス幅を使用することがで
きる。
【００３６】 本発明で使用する信号の概要を、以下の表Ｉに示す。これらの信号の相互作用
については、以下でより完全に論ずる。表Ｉは、本発明で使用する信号の概要で
あるが、エージェント４００またはバス１０１によって転送される信号の網羅的
なリストではなく、本発明にもっとも適切な信号を含むものである。
については、以下でより完全に論ずる。表Ｉは、本発明で使用する信号の概要で
あるが、エージェント４００またはバス１０１によって転送される信号の網羅的
なリストではなく、本発明にもっとも適切な信号を含むものである。
【表１】
【表２】
【００３７】 エージェント４００は、２組のデータ・バッファ４０４および４０６も含む。
エージェント４００は、２組の入力バッファ４０６および２組の出力バッファ４
０４を含む。しかし、代替実施形態では、異なる２組のバッファを有するのでは
なく、入力にも出力にも使用することができる、より多くあるいはより少ないデ
ータ・バッファを含むことができる。
エージェント４００は、２組の入力バッファ４０６および２組の出力バッファ４
０４を含む。しかし、代替実施形態では、異なる２組のバッファを有するのでは
なく、入力にも出力にも使用することができる、より多くあるいはより少ないデ
ータ・バッファを含むことができる。
【００３８】 データ・バッファ４０４は、エージェント４００から別のエージェントへバス
１０１を介して転送中のデータを、一時的に格納する。本発明の一実施形態によ
れば、各データ・バッファ４０４は４つの別々のバッファ４０４ａ、４０４ｂ、
４０４ｃおよび４０４ｄを含み、それぞれが６４ビットのデータを格納すること
ができる。各データ・バッファ４０４は、マルチプレクサ４０３へ入力される。
マルチプレクサ４０３はバス・コントローラ１３８によって制御されるので、バ
ス・コントローラ１３８が、データのどの６４ビット部分がデータ・ラインＤ［
６３：３２］＃４１８およびＤ［３１：０］＃４１９へいずれかの特定の時に提
供されるかを、制御することができる。次いでマルチプレクサ４０３の出力が第
２のマルチプレクサ４０５へ入力され、マルチプレクサ４０５もバス・コントロ
ーラ１３８によって制御される。マルチプレクサ４０５は６４ビットのデータを
マルチプレクサ４０３から取り、上位３２ビットまたは下位３２ビットのいずれ
かをデータ・ラインＤ［３１：０］＃４１９上へ配置する。一実施形態では、デ
ータ・ラインＤ［３１：０］＃４１９上に配置された３２ビットのグループが、
バス・コントローラ１３８から受信された制御信号に依存しており、これらの信
号は、以下でより詳細に論ずるように、トランザクションのデータ転送幅に依存
している。また、一実施形態によれば、マルチプレクサ４０３からの上位３２ビ
ットは、データ・ラインＤ［６３：３２］＃４１８上へも配置されるので、この
上位３２ビットが、６４ビット幅のデータ転送のためにデータ・バス上で使用可
能となる。
１０１を介して転送中のデータを、一時的に格納する。本発明の一実施形態によ
れば、各データ・バッファ４０４は４つの別々のバッファ４０４ａ、４０４ｂ、
４０４ｃおよび４０４ｄを含み、それぞれが６４ビットのデータを格納すること
ができる。各データ・バッファ４０４は、マルチプレクサ４０３へ入力される。
マルチプレクサ４０３はバス・コントローラ１３８によって制御されるので、バ
ス・コントローラ１３８が、データのどの６４ビット部分がデータ・ラインＤ［
６３：３２］＃４１８およびＤ［３１：０］＃４１９へいずれかの特定の時に提
供されるかを、制御することができる。次いでマルチプレクサ４０３の出力が第
２のマルチプレクサ４０５へ入力され、マルチプレクサ４０５もバス・コントロ
ーラ１３８によって制御される。マルチプレクサ４０５は６４ビットのデータを
マルチプレクサ４０３から取り、上位３２ビットまたは下位３２ビットのいずれ
かをデータ・ラインＤ［３１：０］＃４１９上へ配置する。一実施形態では、デ
ータ・ラインＤ［３１：０］＃４１９上に配置された３２ビットのグループが、
バス・コントローラ１３８から受信された制御信号に依存しており、これらの信
号は、以下でより詳細に論ずるように、トランザクションのデータ転送幅に依存
している。また、一実施形態によれば、マルチプレクサ４０３からの上位３２ビ
ットは、データ・ラインＤ［６３：３２］＃４１８上へも配置されるので、この
上位３２ビットが、６４ビット幅のデータ転送のためにデータ・バス上で使用可
能となる。
【００３９】 データ・バッファ４０６は、別のエージェントからエージェント４００へバス
１０１を介して転送中のデータを、一時的に格納する。本発明の一実施形態によ
れば、各データ・バッファ４０６は４つの別々のバッファを含み、それぞれが６
４ビットのデータを格納することができる。バッファ４０６およびマルチプレク
サ４０８は、本質的にバッファ４０４およびマルチプレクサ４０３および４０５
と同じものであるが、ただしこれらは反対方向に働くことが異なる（つまり、こ
れらは、データをバスへ転送するのではなく、バスからデータを格納するように
動作する）。データがＤ［３１：０］＃ライン４１９および場合によってはＤ［
６３：３２］＃ライン４１８から受信され、マルチプレクサ４０８を介してデー
タ・バッファ４０６の１つに入れられる。マルチプレクサ４０８は、６４ビット
のデータをバッファ４０６へ提供するか、あるいは３２ビットのデータを上位ま
たは下位３２ビットとしてバッファ４０６へ提供する。これはバス・コントロー
ラ１３８からの制御信号に基づいて行われ、これらの信号は、以下でより詳細に
論ずるように、トランザクションのデータ転送幅に依存している。
１０１を介して転送中のデータを、一時的に格納する。本発明の一実施形態によ
れば、各データ・バッファ４０６は４つの別々のバッファを含み、それぞれが６
４ビットのデータを格納することができる。バッファ４０６およびマルチプレク
サ４０８は、本質的にバッファ４０４およびマルチプレクサ４０３および４０５
と同じものであるが、ただしこれらは反対方向に働くことが異なる（つまり、こ
れらは、データをバスへ転送するのではなく、バスからデータを格納するように
動作する）。データがＤ［３１：０］＃ライン４１９および場合によってはＤ［
６３：３２］＃ライン４１８から受信され、マルチプレクサ４０８を介してデー
タ・バッファ４０６の１つに入れられる。マルチプレクサ４０８は、６４ビット
のデータをバッファ４０６へ提供するか、あるいは３２ビットのデータを上位ま
たは下位３２ビットとしてバッファ４０６へ提供する。これはバス・コントロー
ラ１３８からの制御信号に基づいて行われ、これらの信号は、以下でより詳細に
論ずるように、トランザクションのデータ転送幅に依存している。
【００４０】 さらに、データがバス・クロックに非同期で転送されたことを考慮すると、こ
のデータはエージェント４００によって、クロック・サイクル境界に交差するウ
ィンドウ内で受信されることになる。したがって、受信されたデータは、エージ
ェント４００によってアクセスされるまで、バッファ４０６内のデスキュー・ラ
ッチ（図示せず）にラッチされる。さらに、バス・コントローラ１３８が一般に
共通クロック信号を使用して、いつこのデータがエージェント４００からアクセ
スされるかを決定することによって、受信されたデータをエージェント４００の
クロックと再同期させる。再同期化を実行するための一実施形態のより詳細な説
明は、特許出願「Ｓｏｕｒｃｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｉｎｔｅｒｆａｃｅ
Ｂｅｔｗｅｅｎ Ｍａｓｔｅｒ ａｎｄ Ｓｌａｖｅ Ｕｓｉｎｇ ａ Ｄｅ
ｓｋｅｗ Ｌａｔｃｈ」、出願日１９９７年５月６日、第０８／８５２，４３８
号で見ることができる。
のデータはエージェント４００によって、クロック・サイクル境界に交差するウ
ィンドウ内で受信されることになる。したがって、受信されたデータは、エージ
ェント４００によってアクセスされるまで、バッファ４０６内のデスキュー・ラ
ッチ（図示せず）にラッチされる。さらに、バス・コントローラ１３８が一般に
共通クロック信号を使用して、いつこのデータがエージェント４００からアクセ
スされるかを決定することによって、受信されたデータをエージェント４００の
クロックと再同期させる。再同期化を実行するための一実施形態のより詳細な説
明は、特許出願「Ｓｏｕｒｃｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｉｎｔｅｒｆａｃｅ
Ｂｅｔｗｅｅｎ Ｍａｓｔｅｒ ａｎｄ Ｓｌａｖｅ Ｕｓｉｎｇ ａ Ｄｅ
ｓｋｅｗ Ｌａｔｃｈ」、出願日１９９７年５月６日、第０８／８５２，４３８
号で見ることができる。
【００４１】 本発明の一実施形態では、エージェントがデータを転送する際に、ソース同期
プロトコルと共通クロック・プロトコルのどちらを介するかを動的に変更するこ
とができる。つまり、バス・トランザクションに関係するすべてのエージェント
がソース同期転送プロトコルをサポートしている場合、データはそれに従って転
送される。そうでない場合、データは共通クロック・プロトコルを介して転送さ
れる。
プロトコルと共通クロック・プロトコルのどちらを介するかを動的に変更するこ
とができる。つまり、バス・トランザクションに関係するすべてのエージェント
がソース同期転送プロトコルをサポートしている場合、データはそれに従って転
送される。そうでない場合、データは共通クロック・プロトコルを介して転送さ
れる。
【００４２】 たとえば、本発明の一実施形態では、エージェント４００が要求をバス上に発
行中のとき、エージェント４００は、エージェント４００がサポートするデータ
転送幅を指示する。一実施形態では、要求フェーズの第２のクロック・サイクル
でアサートされたＲＥＱ［４：３］＃を使用して、この指示がＲＥＱ［４：０］
＃４１４で符号化される。この実施態様でサポートされる特定のデータ転送幅の
符号化を、以下の表ＩＩに示す。「０」はインアクティブな信号を示し、「１」
はアクティブな信号を示す。
行中のとき、エージェント４００は、エージェント４００がサポートするデータ
転送幅を指示する。一実施形態では、要求フェーズの第２のクロック・サイクル
でアサートされたＲＥＱ［４：３］＃を使用して、この指示がＲＥＱ［４：０］
＃４１４で符号化される。この実施態様でサポートされる特定のデータ転送幅の
符号化を、以下の表ＩＩに示す。「０」はインアクティブな信号を示し、「１」
はアクティブな信号を示す。
【表３】
【００４３】 エージェント４００によって与えられる適切な指示は、データ幅標識４０１に
基づいている。一実施形態では、データ幅標識４０１が、表ＩＩに示す４つの符
号化の１つを格納し、これをバス・コントローラ１３８によって直接バス上に配
置することができる。エージェント４００が、バスに結合された別のエージェン
トによって発行された要求の目標である場合、エージェント４００も、目標エー
ジェントとして、エージェント４００がサポートするデータ転送幅を指示する。
一実施形態では、この指示は、ＤＲＤＹ＃４２６、ＤＲＤＹＳ＃４２８、ＴＲＤ
Ｙ＃４２０およびＴＲＤＹＳ＃４２２の１つまたは複数の組み合わせを使用して
行われる。これらの信号によって提供される指示の概要を、要求エージェントが
サポートするものとして示したものに基づいて、以下の表ＩＩＩに示す。
基づいている。一実施形態では、データ幅標識４０１が、表ＩＩに示す４つの符
号化の１つを格納し、これをバス・コントローラ１３８によって直接バス上に配
置することができる。エージェント４００が、バスに結合された別のエージェン
トによって発行された要求の目標である場合、エージェント４００も、目標エー
ジェントとして、エージェント４００がサポートするデータ転送幅を指示する。
一実施形態では、この指示は、ＤＲＤＹ＃４２６、ＤＲＤＹＳ＃４２８、ＴＲＤ
Ｙ＃４２０およびＴＲＤＹＳ＃４２２の１つまたは複数の組み合わせを使用して
行われる。これらの信号によって提供される指示の概要を、要求エージェントが
サポートするものとして示したものに基づいて、以下の表ＩＩＩに示す。
【表４】
【００４４】 ＤＲＤＹ＃４２６およびＤＲＤＹＳ＃４２８信号は、転送が共通クロック・プ
ロトコルに従うか、ソース同期プロトコルに従うかも示す。これを以下の表ＩＶ
に要約する。
ロトコルに従うか、ソース同期プロトコルに従うかも示す。これを以下の表ＩＶ
に要約する。
【表５】
【００４５】 本発明の実施形態では、異なるエージェントが最大３２、６４または１２８ビ
ットの転送をサポートし、上記の表ＩＩＩで論じたような信号を使用するが、ト
ランザクションに関与するエージェントは、バス・コントローラ１３８内で、要
求エージェントがサポートするものとして示されたデータ転送幅が３２または６
４ビットであるか、６４または１２８ビットであるかのレコードを維持する。応
答開始トランザクションでは、ＤＲＤＹ＃４２６およびＤＲＤＹＳ＃４２８のレ
コードが保持される。要求開始トランザクションまたは暗黙のライトバック・ト
ランザクションでは、ＴＲＤＹ＃４２０およびＴＲＤＹＳ＃４２２信号のレコー
ドが保持される。このレコードが保持されることによって、ＴＲＤＹ＃４２０お
よびＴＲＤＹＳ＃４２２をアサートして、元の要求に応じて６４ビットまたは１
２８ビットのいずれかの転送を示すことができる。スヌーピング・エージェント
が、ＴＲＤＹ＃４２０およびＴＲＤＹＳ＃４２２信号を監視する。エージェント
４００がバス上で、エージェントのキャッシュ内の修正されたキャッシュ・ライ
ンをヒットする要求をスヌープした場合、エージェント４００は後にライトバッ
ク・データをバス上に配置中となるが、エージェント４００でサポートするデー
タ転送データ幅を示す。一実施形態では、この指示が、ＤＲＤＹ＃４２６および
ＤＲＤＹＳ＃４２８信号の１つまたは複数を使用して提供される。ＴＲＤＹ＃４
２０信号およびＴＲＤＹＳ＃４２２信号が、上述のように、目標エージェントに
よってアサートされる。これらの信号によって提供される指示の概要を、要求エ
ージェントと目標エージェントが共にサポートするものとして示したデータ転送
幅に基づいて、以下の表Ｖに示す。
ットの転送をサポートし、上記の表ＩＩＩで論じたような信号を使用するが、ト
ランザクションに関与するエージェントは、バス・コントローラ１３８内で、要
求エージェントがサポートするものとして示されたデータ転送幅が３２または６
４ビットであるか、６４または１２８ビットであるかのレコードを維持する。応
答開始トランザクションでは、ＤＲＤＹ＃４２６およびＤＲＤＹＳ＃４２８のレ
コードが保持される。要求開始トランザクションまたは暗黙のライトバック・ト
ランザクションでは、ＴＲＤＹ＃４２０およびＴＲＤＹＳ＃４２２信号のレコー
ドが保持される。このレコードが保持されることによって、ＴＲＤＹ＃４２０お
よびＴＲＤＹＳ＃４２２をアサートして、元の要求に応じて６４ビットまたは１
２８ビットのいずれかの転送を示すことができる。スヌーピング・エージェント
が、ＴＲＤＹ＃４２０およびＴＲＤＹＳ＃４２２信号を監視する。エージェント
４００がバス上で、エージェントのキャッシュ内の修正されたキャッシュ・ライ
ンをヒットする要求をスヌープした場合、エージェント４００は後にライトバッ
ク・データをバス上に配置中となるが、エージェント４００でサポートするデー
タ転送データ幅を示す。一実施形態では、この指示が、ＤＲＤＹ＃４２６および
ＤＲＤＹＳ＃４２８信号の１つまたは複数を使用して提供される。ＴＲＤＹ＃４
２０信号およびＴＲＤＹＳ＃４２２信号が、上述のように、目標エージェントに
よってアサートされる。これらの信号によって提供される指示の概要を、要求エ
ージェントと目標エージェントが共にサポートするものとして示したデータ転送
幅に基づいて、以下の表Ｖに示す。
【表６】
【００４６】 図６は、ソース同期プロトコルに従った、６４バイト読取りトランザクション
と暗黙のライトバックのイベントを示すタイミング図である。この実施形態では
、データ・バスが６４ビット幅なので、トランザクションがそれぞれ６４ビット
の別々の８チャンクの転送を必要とする。
と暗黙のライトバックのイベントを示すタイミング図である。この実施形態では
、データ・バスが６４ビット幅なので、トランザクションがそれぞれ６４ビット
の別々の８チャンクの転送を必要とする。
【００４７】 図６の例では、要求エージェントがＡＤＳ＃４１０をＴ１でアサートして、６
４バイトの読取りトランザクションを開始する。Ｔ２で、要求エージェントがあ
るビットの要求信号｛ＲＥＱ｝４１４をアサートして、６４バイトの長さ、およ
びそれが６４ビット／１２８ビットのエージェントであることを示す。Ｔ５のス
ヌープ・フェーズ中に、ＨＩＴＭ＃４１６がスヌーピング・エージェントによっ
てアサートされる。Ｔ７で、応答エージェントがＴＲＤＹＳ＃４２２およびＴＲ
ＤＹ＃４２０をアサートして、ライトバック・データを受け入れる準備ができて
いること、および１２８ビットのデータ・トランザクションをソース同期モード
で実行できることを示す。応答または目標エージェントが、受信した元の要求に
基づいて適切なＴＲＤＹ＃／ＴＲＤＹＳ＃信号を駆動する責任を負うため、スヌ
ーピング・エージェントからこの負担がなくなる。Ｔ８で、スヌーピング・エー
ジェントが、アサートされたＴＲＤＹＳ＃４２２およびＴＲＤＹ＃４２０と、ア
サート解除されたＤＢＳＹ＃４２４をサンプリングする。Ｔ９で、スヌーピング
・エージェントが、ＤＢＳＹ＃４２４およびＳＢＳＹ＃４８４をアサートするこ
とによってデータ・フェーズを開始する。スヌーピング・エージェントは、Ｔ９
の７５％ポイントで、ＳＴＢｐ［３：０］＃４８０を事前駆動する。
４バイトの読取りトランザクションを開始する。Ｔ２で、要求エージェントがあ
るビットの要求信号｛ＲＥＱ｝４１４をアサートして、６４バイトの長さ、およ
びそれが６４ビット／１２８ビットのエージェントであることを示す。Ｔ５のス
ヌープ・フェーズ中に、ＨＩＴＭ＃４１６がスヌーピング・エージェントによっ
てアサートされる。Ｔ７で、応答エージェントがＴＲＤＹＳ＃４２２およびＴＲ
ＤＹ＃４２０をアサートして、ライトバック・データを受け入れる準備ができて
いること、および１２８ビットのデータ・トランザクションをソース同期モード
で実行できることを示す。応答または目標エージェントが、受信した元の要求に
基づいて適切なＴＲＤＹ＃／ＴＲＤＹＳ＃信号を駆動する責任を負うため、スヌ
ーピング・エージェントからこの負担がなくなる。Ｔ８で、スヌーピング・エー
ジェントが、アサートされたＴＲＤＹＳ＃４２２およびＴＲＤＹ＃４２０と、ア
サート解除されたＤＢＳＹ＃４２４をサンプリングする。Ｔ９で、スヌーピング
・エージェントが、ＤＢＳＹ＃４２４およびＳＢＳＹ＃４８４をアサートするこ
とによってデータ・フェーズを開始する。スヌーピング・エージェントは、Ｔ９
の７５％ポイントで、ＳＴＢｐ［３：０］＃４８０を事前駆動する。
【００４８】 スヌーピング・エージェントは、ＤＲＤＹＳ＃４２８およびＤＲＤＹ＃４２６
をアサートし、有効なデータを、Ｄ［６３：０］＃６０８の立上りエッジ、およ
びＴ１０とＴ１３の間のＢＣＬＫ６００の５０％ポイントで駆動することによっ
て、有効データ転送を開始する。２つの６４ビット・チャンクのデータが、ＢＣ
ＬＫ６００の１クロック周期で、バス上へ駆動される。スヌーピング・エージェ
ントは、立上りおよび立下りエッジを、ＳＴＢｐ［３：０］＃４８０とＳＴＢｎ
［３：０］＃４８２上で、Ｔ１０とＴ１３の間のＢＣＬＫ６００の２５％および
７５％ポイント（各データ転送の中心）で駆動する。スヌーピング・エージェン
トは、立上りエッジをＳＴＢｐ［３：０］＃４８０上で、Ｔ１４の２５％ポイン
トで駆動して、バスを次のエージェントへ引き渡す。
をアサートし、有効なデータを、Ｄ［６３：０］＃６０８の立上りエッジ、およ
びＴ１０とＴ１３の間のＢＣＬＫ６００の５０％ポイントで駆動することによっ
て、有効データ転送を開始する。２つの６４ビット・チャンクのデータが、ＢＣ
ＬＫ６００の１クロック周期で、バス上へ駆動される。スヌーピング・エージェ
ントは、立上りおよび立下りエッジを、ＳＴＢｐ［３：０］＃４８０とＳＴＢｎ
［３：０］＃４８２上で、Ｔ１０とＴ１３の間のＢＣＬＫ６００の２５％および
７５％ポイント（各データ転送の中心）で駆動する。スヌーピング・エージェン
トは、立上りエッジをＳＴＢｐ［３：０］＃４８０上で、Ｔ１４の２５％ポイン
トで駆動して、バスを次のエージェントへ引き渡す。
【００４９】 スヌーピング・エージェントがストローブを駆動してから約１クロック・サイ
クル後、中心のストローブが要求および応答エージェントに到達してデータを取
り込む。到達する各ストローブの対で、新しいチャンクのデータが、要求および
応答エージェントのバッファ内に取り込まれる。Ｔ１１で、要求および応答エー
ジェントがＤＲＤＹＳ＃４２８およびＤＲＤＹ＃４２６をサンプリングし、デー
タが送信されたことを知る。そのしばらく後、要求エージェントおよび応答エー
ジェントが、データをＢＣＬＫ６００ドメイン内にラッチする。したがって、図
６は、ソース同期プロトコルを使用して、１２８ビットのデータを６４ビットの
バスの１クロック周期で送信するバス・エージェントを示す。
クル後、中心のストローブが要求および応答エージェントに到達してデータを取
り込む。到達する各ストローブの対で、新しいチャンクのデータが、要求および
応答エージェントのバッファ内に取り込まれる。Ｔ１１で、要求および応答エー
ジェントがＤＲＤＹＳ＃４２８およびＤＲＤＹ＃４２６をサンプリングし、デー
タが送信されたことを知る。そのしばらく後、要求エージェントおよび応答エー
ジェントが、データをＢＣＬＫ６００ドメイン内にラッチする。したがって、図
６は、ソース同期プロトコルを使用して、１２８ビットのデータを６４ビットの
バスの１クロック周期で送信するバス・エージェントを示す。
【００５０】 上述の明細書では、本発明を、特定の例示的実施形態を参照して説明した。た
とえば、本発明を、特定のシステム構成、信号符号化、およびデータ転送幅を参
照して説明した。様々な修正および変更は、以下の特許請求の範囲で述べるよう
な本発明の幅広い精神および範囲から外れることなく、本明細書で説明したよう
な特定の細部に行うことができる。
とえば、本発明を、特定のシステム構成、信号符号化、およびデータ転送幅を参
照して説明した。様々な修正および変更は、以下の特許請求の範囲で述べるよう
な本発明の幅広い精神および範囲から外れることなく、本明細書で説明したよう
な特定の細部に行うことができる。
【図１】 本発明による多数のエージェント・コンピュータ・システムのブロック図であ
る。
る。
【図２】 本発明の一実施形態によるトランザクション・フェーズの図である。
【図３】 共通クロック・ラッチ・プロトコルを示すタイミング図である。
【図４】 本発明の一実施形態によるソース同期ラッチ・プロトコルを示すタイミング図
である。
である。
【図５】 本発明の一実施形態によるエージェントのブロック図である。
【図６】 本発明の一実施形態による、ソース同期転送を使用した、暗黙のライト・バッ
クを伴う読取り６４バイト・トランザクションを示すタイミング図である。
クを伴う読取り６４バイト・トランザクションを示すタイミング図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，Ｅ Ｅ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ， ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，Ｌ Ｕ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ， ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，Ｕ Ｇ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 サムパス，ディリップ・ケイ アメリカ合衆国・94086・カリフォルニア 州・サニーベイル・ヴィンセント ドライ ブ・1255・アパートメント 108番 (72)発明者 プラサド，ビンディ・エイ アメリカ合衆国・94024・カリフォルニア 州・ロス アルトス・フォーリンリーフ レーン・2060 Ｆターム(参考） 5B077 AA12 BA09 FF12 MM02
Claims (22)
- 【請求項１】 コンピュータ・システムにおいてバス・エージェントの間で
データを転送する方法であって、 制御信号を第１のエージェントから第２のエージェントへ、第１の転送プロト
コルを介して転送するステップと、 前記制御信号に対応するデータを、前記第１のエージェントから前記第２のエ
ージェントへ、第２の転送プロトコルを介して転送するステップと を含む方法。 - 【請求項２】 前記第１の転送プロトコルがバス・クロックに関する同期転
送であり、 前記第２の転送プロトコルが前記バス・クロックに関する非同期転送である請
求項１に記載の方法。 - 【請求項３】 前記同期転送が第１のデータ幅を有し、前記非同期転送が第
２の異なるデータ幅を有する請求項２に記載の方法。 - 【請求項４】 前記非同期転送の前記第２のデータ幅が、前記同期転送の前
記第１のデータ幅よりも大きい請求項３に記載の方法。 - 【請求項５】 前記同期転送が共通クロック・データ転送プロトコルであり
、 前記非同期転送がソース・クロック・データ転送プロトコルである請求項２に
記載の方法。 - 【請求項６】 データ転送を同期的に実行する前記ステップが、 前記データ転送を含む複数の各データ・チャンクに対応する少なくとも１つの
ストローブを転送するステップと、 ストローブを使用して、データ・チャンクを、前記データ転送を受信するエー
ジェントのバッファ内にラッチするステップとを含む請求項２に記載の方法。 - 【請求項７】 データ・チャンクに対応するストローブが、前記バス・クロ
ック速度の２倍の速度で転送される請求項６に記載の方法。 - 【請求項８】 データ・チャンクが前記データ・バスと同じ幅である請求項
７に記載の方法。 - 【請求項９】 前記第１の複数のデータ幅が１２８ビットを含み、非同期デ
ータ転送が前記バス・クロックの１サイクルにつき１２８ビットの転送を含む請
求項６に記載の方法。 - 【請求項１０】 前記第１の複数のデータ幅が２５６ビットを含み、非同期
データ転送が前記バス・クロックの１サイクルにつき２５６ビットの転送を含む
請求項６に記載の方法。 - 【請求項１１】 前記バスが６４ビット幅である請求項１０に記載の方法。
- 【請求項１２】 コンピュータ・システムにおけるバス・エージェントの間
でデータを転送する装置であって、 制御信号を第１のエージェントから第２のエージェントへ、第１の転送プロト
コルを介して転送するように動作可能なバスを含み、 前記バスはさらに、前記制御信号に対応するデータを、前記第１のエージェン
トから前記第２のエージェントへ、第２の転送プロトコルを介して転送するよう
に動作可能である装置。 - 【請求項１３】 前記第１の転送プロトコルがバス・クロックに関する同期
転送であり、 前記第２の転送プロトコルが前記バス・クロックに関する非同期転送である請
求項１２に記載の装置。 - 【請求項１４】 前記同期転送が第１のデータ幅を有し、前記非同期転送が
第２の異なるデータ幅を有する請求項１３に記載の装置。 - 【請求項１５】 前記非同期転送の前記第２のデータ幅が、前記同期転送の
前記第１のデータ幅よりも大きい請求項１４に記載の装置。 - 【請求項１６】 前記同期転送が共通クロック・データ転送プロトコルであ
り、 前記非同期転送がソース・クロック・データ転送プロトコルである請求項１３
に記載の装置。 - 【請求項１７】 データを同期的に転送するために、前記バスがさらに、前
記データ転送を含む複数の各データ・チャンクに対応する少なくとも１つのスト
ローブを転送するように動作可能であり、前記ストローブを使用して、データ・
チャンクを、前記データ転送を受信するエージェントのバッファ内にラッチする
請求項１３に記載の装置。 - 【請求項１８】 データ・チャンクに対応するストローブが、前記バス・ク
ロック速度の２倍の速度で転送される請求項１７に記載の装置。 - 【請求項１９】 データ・チャンクが前記データ・バスと同じ幅である請求
項１８に記載の装置。 - 【請求項２０】 前記第１の複数のデータ幅が１２８ビットを含み、非同期
データ転送が前記バス・クロックの１サイクルにつき１２８ビットの転送を含む
請求項１７に記載の装置。 - 【請求項２１】 前記第１の複数のデータ幅が２５６ビットを含み、非同期
データ転送が前記バス・クロックの１サイクルにつき２５６ビットの転送を含む
請求項１７に記載の装置。 - 【請求項２２】 前記バスが６４ビットの幅である請求項２１に記載の装置
。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/006,322 | 1998-01-13 | ||
| US09/006,322 US6336159B1 (en) | 1997-06-25 | 1998-01-13 | Method and apparatus for transferring data in source-synchronous protocol and transferring signals in common clock protocol in multiple agent processing system |
| PCT/US1999/000199 WO1999036858A1 (en) | 1998-01-13 | 1999-01-05 | Data transferring in source-synchronous and common clock protocols |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002509315A true JP2002509315A (ja) | 2002-03-26 |
| JP2002509315A5 JP2002509315A5 (ja) | 2006-03-02 |
| JP4598270B2 JP4598270B2 (ja) | 2010-12-15 |
Family
ID=21720327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000540501A Expired - Lifetime JP4598270B2 (ja) | 1998-01-13 | 1999-01-05 | ソース同期および共通クロック・プロトコルによるデータ転送 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6336159B1 (ja) |
| EP (1) | EP1046111B1 (ja) |
| JP (1) | JP4598270B2 (ja) |
| CN (1) | CN1199117C (ja) |
| AU (1) | AU2026999A (ja) |
| DE (1) | DE69916993T2 (ja) |
| WO (1) | WO1999036858A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012038125A (ja) * | 2010-08-09 | 2012-02-23 | Nec Corp | 被制御装置、被制御方法、制御装置、及び、制御システム |
| US8463956B2 (en) | 2010-03-04 | 2013-06-11 | Ricoh Company, Ltd. | Data transfer control apparatus |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336159B1 (en) * | 1997-06-25 | 2002-01-01 | Intel Corporation | Method and apparatus for transferring data in source-synchronous protocol and transferring signals in common clock protocol in multiple agent processing system |
| US7581077B2 (en) | 1997-10-30 | 2009-08-25 | Commvault Systems, Inc. | Method and system for transferring data in a storage operation |
| US6418478B1 (en) * | 1997-10-30 | 2002-07-09 | Commvault Systems, Inc. | Pipelined high speed data transfer mechanism |
| JP3592547B2 (ja) * | 1998-09-04 | 2004-11-24 | 株式会社ルネサステクノロジ | 情報処理装置および信号転送方法 |
| US6665807B1 (en) | 1998-09-04 | 2003-12-16 | Hitachi, Ltd. | Information processing apparatus |
| JP4306168B2 (ja) * | 1999-05-31 | 2009-07-29 | 三菱電機株式会社 | データ転送方式 |
| DE19960859A1 (de) * | 1999-12-16 | 2001-07-05 | Trw Automotive Electron & Comp | Entkopplungseinheit für Bussysteme |
| US6609171B1 (en) | 1999-12-29 | 2003-08-19 | Intel Corporation | Quad pumped bus architecture and protocol |
| US6757763B1 (en) * | 2000-04-07 | 2004-06-29 | Infineon Technologies North America Corpration | Universal serial bus interfacing using FIFO buffers |
| US6965648B1 (en) * | 2000-05-04 | 2005-11-15 | Sun Microsystems, Inc. | Source synchronous link integrity validation |
| US6678767B1 (en) * | 2000-10-06 | 2004-01-13 | Broadcom Corp | Bus sampling on one edge of a clock signal and driving on another edge |
| US6715094B2 (en) * | 2000-12-20 | 2004-03-30 | Intel Corporation | Mult-mode I/O interface for synchronizing selected control patterns into control clock domain to obtain interface control signals to be transmitted to I/O buffers |
| US6742160B2 (en) | 2001-02-14 | 2004-05-25 | Intel Corporation | Checkerboard parity techniques for a multi-pumped bus |
| US6711652B2 (en) * | 2001-06-21 | 2004-03-23 | International Business Machines Corporation | Non-uniform memory access (NUMA) data processing system that provides precise notification of remote deallocation of modified data |
| US7006527B1 (en) * | 2001-10-12 | 2006-02-28 | Cypress Semiconductor Corp. | Multistage pipeline bit conversion |
| US7085889B2 (en) | 2002-03-22 | 2006-08-01 | Intel Corporation | Use of a context identifier in a cache memory |
| US7139308B2 (en) * | 2002-04-05 | 2006-11-21 | Sun Microsystems, Inc. | Source synchronous bus repeater |
| US20030217301A1 (en) * | 2002-05-16 | 2003-11-20 | Levy Paul S. | Method and apparatus for transmitting side-band data within a source synchronous clock signal |
| TWI282513B (en) * | 2002-06-12 | 2007-06-11 | Mediatek Inc | A pre-fetch device of instruction for an embedded system |
| KR100437454B1 (ko) * | 2002-07-30 | 2004-06-23 | 삼성전자주식회사 | 소오스 싱크로너스 전송 방식을 이용한 비동기 메모리 및그것을 포함한 시스템 |
| AU2003272456A1 (en) | 2002-09-16 | 2004-04-30 | Commvault Systems, Inc. | System and method for optimizing storage operations |
| US7280589B2 (en) * | 2003-07-24 | 2007-10-09 | Sun Microsystems, Inc. | Source synchronous I/O bus retimer |
| WO2005065084A2 (en) * | 2003-11-13 | 2005-07-21 | Commvault Systems, Inc. | System and method for providing encryption in pipelined storage operations in a storage network |
| US7543094B2 (en) * | 2005-07-05 | 2009-06-02 | Via Technologies, Inc. | Target readiness protocol for contiguous write |
| US7386750B2 (en) * | 2005-07-15 | 2008-06-10 | Hewlett-Packard Development Company, L.P. | Reduced bus turnaround time in a multiprocessor architecture |
| JP4570532B2 (ja) * | 2005-08-02 | 2010-10-27 | パナソニック株式会社 | 動き検出装置、動き検出方法、集積回路およびプログラム |
| US7444448B2 (en) * | 2005-08-03 | 2008-10-28 | Via Technologies, Inc. | Data bus mechanism for dynamic source synchronized sampling adjust |
| US7856571B2 (en) * | 2007-01-22 | 2010-12-21 | Hewlett-Packard Development Company, L.P. | Method and system for communication employing dual slew rates |
| US7924142B2 (en) | 2008-06-30 | 2011-04-12 | Kimberly-Clark Worldwide, Inc. | Patterned self-warming wipe substrates |
| EP2341445B1 (en) * | 2009-12-30 | 2017-09-06 | Intel Deutschland GmbH | Method for high speed data transfer |
| US9087163B2 (en) * | 2012-07-11 | 2015-07-21 | Silicon Image, Inc. | Transmission of multiple protocol data elements via an interface utilizing a data tunnel |
| CN104375965B (zh) * | 2013-08-15 | 2017-09-15 | 竣阳国际开发股份有限公司 | 多工具机操作系统 |
| TWI509418B (zh) * | 2014-06-30 | 2015-11-21 | Chant Sincere Co Ltd | 資料轉換系統與及其控制方法 |
| US9898213B2 (en) | 2015-01-23 | 2018-02-20 | Commvault Systems, Inc. | Scalable auxiliary copy processing using media agent resources |
| US9904481B2 (en) | 2015-01-23 | 2018-02-27 | Commvault Systems, Inc. | Scalable auxiliary copy processing in a storage management system using media agent resources |
| US11010261B2 (en) | 2017-03-31 | 2021-05-18 | Commvault Systems, Inc. | Dynamically allocating streams during restoration of data |
| US10592121B2 (en) | 2017-09-14 | 2020-03-17 | Samsung Electronics Co., Ltd. | Quasi-synchronous protocol for large bandwidth memory systems |
| CN110389919B (zh) * | 2019-07-04 | 2021-03-19 | 苏州浪潮智能科技有限公司 | 基于risc-v处理器的异步收发传输器外设及系统 |
| CN111708312B (zh) * | 2020-04-28 | 2021-11-09 | 北京骥远自动化技术有限公司 | 一种高可靠数据传输plc系统及其数据传输方法 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4353128A (en) | 1980-06-19 | 1982-10-05 | Bell Telephone Laboratories, Incorporated | Synchronous/asynchronous data communication arrangement |
| DE3213345C2 (de) * | 1982-04-08 | 1984-11-22 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Datenübertragungseinrichtung zwischen zwei asynchron gesteuerten Datenverarbeitungssystemen |
| DE3780551T2 (de) * | 1986-09-04 | 1993-03-11 | Fujitsu Ltd | Speichereinrichtung unter verwendung von adressenmultiplex. |
| US4908823A (en) | 1988-01-29 | 1990-03-13 | Hewlett-Packard Company | Hybrid communications link adapter incorporating input/output and data communications technology |
| US5842029A (en) * | 1991-10-17 | 1998-11-24 | Intel Corporation | Method and apparatus for powering down an integrated circuit transparently and its phase locked loop |
| US5640599A (en) * | 1991-12-30 | 1997-06-17 | Apple Computer, Inc. | Interconnect system initiating data transfer over launch bus at source's clock speed and transfering data over data path at receiver's clock speed |
| US5325516A (en) * | 1992-03-09 | 1994-06-28 | Chips And Technologies Inc. | Processor system with dual clock |
| US5280587A (en) * | 1992-03-31 | 1994-01-18 | Vlsi Technology, Inc. | Computer system in which a bus controller varies data transfer rate over a bus based on a value of a subset of address bits and on a stored value |
| US5359232A (en) * | 1992-05-08 | 1994-10-25 | Cyrix Corporation | Clock multiplication circuit and method |
| JP3608804B2 (ja) * | 1993-05-14 | 2005-01-12 | 株式会社ソニー・コンピュータエンタテインメント | バス制御装置 |
| JPH0844665A (ja) | 1994-07-14 | 1996-02-16 | Fujitsu Ltd | 複数のデータ転送サイズ及びプロトコルをサポートするバス |
| TW358907B (en) * | 1994-11-22 | 1999-05-21 | Monolithic System Tech Inc | A computer system and a method of using a DRAM array as a next level cache memory |
| US5754825A (en) | 1995-05-19 | 1998-05-19 | Compaq Computer Corporation | Lower address line prediction and substitution |
| KR0164395B1 (ko) * | 1995-09-11 | 1999-02-18 | 김광호 | 반도체 메모리 장치와 그 리이드 및 라이트 방법 |
| US5727171A (en) * | 1995-11-16 | 1998-03-10 | International Business Machines Corporation | Method and apparatus for allowing multi-speed synchronous communications between a processor and both slow and fast computing devices |
| US5893135A (en) * | 1995-12-27 | 1999-04-06 | Intel Corporation | Flash memory array with two interfaces for responding to RAS and CAS signals |
| US5826067A (en) * | 1996-09-06 | 1998-10-20 | Intel Corporation | Method and apparatus for preventing logic glitches in a 2/n clocking scheme |
| US5802356A (en) | 1996-11-13 | 1998-09-01 | Integrated Device Technology, Inc. | Configurable drive clock |
| US5809291A (en) * | 1997-02-19 | 1998-09-15 | International Business Machines Corp. | Interoperable 33 MHz and 66 MHz devices on the same PCI bus |
| US5901304A (en) * | 1997-03-13 | 1999-05-04 | International Business Machines Corporation | Emulating quasi-synchronous DRAM with asynchronous DRAM |
| US5919254A (en) * | 1997-06-25 | 1999-07-06 | Intel Corporation | Method and apparatus for switching between source-synchronous and common clock data transfer modes in a multiple processing system |
| US6336159B1 (en) * | 1997-06-25 | 2002-01-01 | Intel Corporation | Method and apparatus for transferring data in source-synchronous protocol and transferring signals in common clock protocol in multiple agent processing system |
| US5905391A (en) * | 1997-07-14 | 1999-05-18 | Intel Corporation | Master-slave delay locked loop for accurate delay or non-periodic signals |
| US5978869A (en) * | 1997-07-21 | 1999-11-02 | International Business Machines Corporation | Enhanced dual speed bus computer system |
| US6108736A (en) * | 1997-09-22 | 2000-08-22 | Intel Corporation | System and method of flow control for a high speed bus |
| US5964856A (en) * | 1997-09-30 | 1999-10-12 | Intel Corporation | Mechanism for data strobe pre-driving during master changeover on a parallel bus |
| US6092156A (en) * | 1997-11-05 | 2000-07-18 | Unisys Corporation | System and method for avoiding deadlocks utilizing split lock operations to provide exclusive access to memory during non-atomic operations |
| KR100255664B1 (ko) * | 1997-12-29 | 2000-05-01 | 윤종용 | 반도체 집적회로의 클락 포워딩 회로 및 클락포워딩 방법 |
-
1998
- 1998-01-13 US US09/006,322 patent/US6336159B1/en not_active Expired - Lifetime
-
1999
- 1999-01-05 WO PCT/US1999/000199 patent/WO1999036858A1/en active IP Right Grant
- 1999-01-05 DE DE69916993T patent/DE69916993T2/de not_active Expired - Lifetime
- 1999-01-05 CN CNB998021520A patent/CN1199117C/zh not_active Expired - Fee Related
- 1999-01-05 EP EP99900759A patent/EP1046111B1/en not_active Expired - Lifetime
- 1999-01-05 JP JP2000540501A patent/JP4598270B2/ja not_active Expired - Lifetime
- 1999-01-05 AU AU20269/99A patent/AU2026999A/en not_active Abandoned
-
2001
- 2001-11-06 US US09/991,626 patent/US6598103B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8463956B2 (en) | 2010-03-04 | 2013-06-11 | Ricoh Company, Ltd. | Data transfer control apparatus |
| JP2012038125A (ja) * | 2010-08-09 | 2012-02-23 | Nec Corp | 被制御装置、被制御方法、制御装置、及び、制御システム |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1199117C (zh) | 2005-04-27 |
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| DE69916993T2 (de) | 2005-04-21 |
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| EP1046111A4 (en) | 2002-01-23 |
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