JPH0235553A - 回路モジュール - Google Patents
回路モジュールInfo
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- JPH0235553A JPH0235553A JP63185069A JP18506988A JPH0235553A JP H0235553 A JPH0235553 A JP H0235553A JP 63185069 A JP63185069 A JP 63185069A JP 18506988 A JP18506988 A JP 18506988A JP H0235553 A JPH0235553 A JP H0235553A
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- 238000005549 size reduction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 101100277812 Arabidopsis thaliana DIR8 gene Proteins 0.000 description 1
- 101100136092 Drosophila melanogaster peng gene Proteins 0.000 description 1
- RAQQRQCODVNJCK-JLHYYAGUSA-N N-[(4-amino-2-methylpyrimidin-5-yl)methyl]-N-[(E)-5-hydroxy-3-(2-hydroxyethyldisulfanyl)pent-2-en-2-yl]formamide Chemical compound C\C(N(Cc1cnc(C)nc1N)C=O)=C(\CCO)SSCCO RAQQRQCODVNJCK-JLHYYAGUSA-N 0.000 description 1
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、例えばＣＰＵから時分割で出力されるアドレ
ス信号とデータ信号とを分離する回路モジュールに関す
る。
ス信号とデータ信号とを分離する回路モジュールに関す
る。
（従来の技術）
従来から、例えばＣＰＵから時分割で入力さチにより分
離し、安定したアドレス・バス信号と、バッファリング
されたデータ・バス信号とを出力することができるデー
タ／アドレス分離モジュールが知られている。
離し、安定したアドレス・バス信号と、バッファリング
されたデータ・バス信号とを出力することができるデー
タ／アドレス分離モジュールが知られている。
ところで従来のデータ／アドレス分離モジュールは、例
えば第１２図に示したように、Ｌ Ｓ ７４ＨＣ等の集
積回路のパッケージを１枚のプリント基板上で複数個組
合わせた構成にされているが、このモジュールはサイズ
が太き（、消費電力も多い上に動作が遅いという問題が
あった。
えば第１２図に示したように、Ｌ Ｓ ７４ＨＣ等の集
積回路のパッケージを１枚のプリント基板上で複数個組
合わせた構成にされているが、このモジュールはサイズ
が太き（、消費電力も多い上に動作が遅いという問題が
あった。
（発明が解決しようとする課題）
本発明はこのような事情によりなされたもので、データ
／アドレス分離モジュールのサイズを小さくし、消費電
力を少くし、さらに動作を速くすることを目的としてい
る。
／アドレス分離モジュールのサイズを小さくし、消費電
力を少くし、さらに動作を速くすることを目的としてい
る。
［発明の構成］
（課題を解決するための手段）
本発明の回路モジュールはこの目的を実現するべく、少
くともラッチ、バストランシーバおよれるアドレス信号
とデータ信号とを分離して出力するモードおよび前記デ
ータ信号の上位と・ソトと下位ビットとを任意に交換す
るモードを備え、かつモノリシック構成にされたもので
ある。
くともラッチ、バストランシーバおよれるアドレス信号
とデータ信号とを分離して出力するモードおよび前記デ
ータ信号の上位と・ソトと下位ビットとを任意に交換す
るモードを備え、かつモノリシック構成にされたもので
ある。
（作 用）
本発明の回路モジュールは、プリント基板上に構成され
ていた従来のデータ／アドレス分離モジュールと同等の
回路をモノリシック構成にしたので、サイズが小さく、
消費電力も少い上に動作も速い。
ていた従来のデータ／アドレス分離モジュールと同等の
回路をモノリシック構成にしたので、サイズが小さく、
消費電力も少い上に動作も速い。
（実施例）
以下、本発明の実施例の詳細を図面に基づいて説明する
。
。
第１図は本発明の一実施例を示す図である。
同図において、１はトランスペアレントラッチ、２およ
び３はバストランシーバ、４はデータセレクタである。
び３はバストランシーバ、４はデータセレクタである。
本実施例では、これら回路がＣＭＯ５構造のモノリシッ
クＩＣ上に形成され、外部から時分割入力されるアドレ
ス信号とデータ信号とを分離して出力するモードと、前
記データ信号の上位ビ・ントと下位ビットとを任意に交
換するモードとを備えている。
クＩＣ上に形成され、外部から時分割入力されるアドレ
ス信号とデータ信号とを分離して出力するモードと、前
記データ信号の上位ビ・ントと下位ビットとを任意に交
換するモードとを備えている。
まず本実施例のモジュールにおける各端子の名称とその
機能を説明する。
機能を説明する。
０ＵＴＣはアウトプットコントロール端子であり、この
端子をＨｌレベルにするとアドレスノくス（ＡＯ〜Ａ１
５ 、ＡＤ１８〜ＡＤ１９） 、端子ＯＢ ＨＥ 、端
子Ｏ３２（ＥＮＳ）がＨｌインピーダンス状態になる。
端子をＨｌレベルにするとアドレスノくス（ＡＯ〜Ａ１
５ 、ＡＤ１８〜ＡＤ１９） 、端子ＯＢ ＨＥ 、端
子Ｏ３２（ＥＮＳ）がＨｌインピーダンス状態になる。
ＥＮＬＴはイネーブルラッチ端子であり、ＨＩｌレベル
時アドレス２０ビツト、端子ＢＨＥ １端子Ｓ２をラッ
チする。またＣＰＵの＾ＬＥ信号を入力する。
時アドレス２０ビツト、端子ＢＨＥ １端子Ｓ２をラッ
チする。またＣＰＵの＾ＬＥ信号を入力する。
Ｂ）ＩＥはバイトハイイネーブル端子であり、ｃｐｕか
ら出力されるＢＨＥ信号を入力端子する。この信号はイ
ネーブルラッチ端子ＥＮＬＴによりアドレスノくスと同
じタイミングでラッチされる。
ら出力されるＢＨＥ信号を入力端子する。この信号はイ
ネーブルラッチ端子ＥＮＬＴによりアドレスノくスと同
じタイミングでラッチされる。
ＡＤｌ［ｉ〜ＡＤ１９はアドレス端子であり、ＣＰＵか
ら出力されるアドレスを入力する。
ら出力されるアドレスを入力する。
ＡＤＯ〜ＡＤ１５はアドレスデータ端子（トライステー
ト）であり、ＣＰＵから時分割で出力されるアドレスデ
ータの入出力端子である。
ト）であり、ＣＰＵから時分割で出力されるアドレスデ
ータの入出力端子である。
０Ａ１５〜０Ａ１９はアウトアドレス端子（トライステ
ート）であり、アドレスの出力である。
ート）であり、アドレスの出力である。
ＡＯ〜Ａ１５はアドレス端子（トライステート）であり
、データから分離されたアドレスを出力する。
、データから分離されたアドレスを出力する。
Ｓ２ （ＤＩＩ？Ｓ）はスティタス２端子であり、後述
するスワップモードではスワップゲートのコントロール
端子になる。
するスワップモードではスワップゲートのコントロール
端子になる。
この端子Ｓ２ （ＤＩＲ８）がＨｌレベルの時には、ス
ワップゲートの方向は下位から上位へとなり、ＬＯレベ
ルの時には上位から下位になる。
ワップゲートの方向は下位から上位へとなり、ＬＯレベ
ルの時には上位から下位になる。
なお後述するラッチモード（Ｓ２モード）ではＣＰＵか
らのＳ２信号の入力端子になる。入力されたＳ２信号は
ＥＮＬＴ信号によりアドレスと同じタイミングでラッチ
される。
らのＳ２信号の入力端子になる。入力されたＳ２信号は
ＥＮＬＴ信号によりアドレスと同じタイミングでラッチ
される。
ＥＮＢはイネーブルＢ端子であり、この端子をＨＩｌレ
ベルすることで、上位８ビツトのデータバスをハイイン
ピーダンスにする。
ベルすることで、上位８ビツトのデータバスをハイイン
ピーダンスにする。
Ｄｌｌ？はディレクトリ端子であり、データバスの方向
を示す。この端子がＨｌレベルのときＣＰＵはライト、
ＬＯレベルのときはＣＰＵはリードになる。
を示す。この端子がＨｌレベルのときＣＰＵはライト、
ＬＯレベルのときはＣＰＵはリードになる。
ＥＮＡはイネーブルＡ端子であり、この端子をＨＩｌレ
ベルすることで、下位８ビツトのデータノくスをハイイ
ンピーダンスにする。
ベルすることで、下位８ビツトのデータノくスをハイイ
ンピーダンスにする。
また０ＢＨＥはアウトプットＢｌ（Ｅ端子（トライステ
ート）であり、ＢＨＨの出力端子である。アドレスと同
じタイミングでラッチされる。
ート）であり、ＢＨＨの出力端子である。アドレスと同
じタイミングでラッチされる。
ＳＶ／ＬＴはスワップ／ラッチ端子であり、スワ・ンプ
モードとラッチモードとの切換えを行う。この端子がＨ
ｌレベルのときはスワップモードが選択され、ＬＯレベ
ルのときはラッチモードが選択される。
モードとラッチモードとの切換えを行う。この端子がＨ
ｌレベルのときはスワップモードが選択され、ＬＯレベ
ルのときはラッチモードが選択される。
０３２ （ＥＮＳ）はアウトプットスティタス２端子（
トライステート）であり、スワップモードではスワップ
ゲートのイネーブルコントロール端子になる。
トライステート）であり、スワップモードではスワップ
ゲートのイネーブルコントロール端子になる。
この端子がＨＴレベルのときスワップゲートはＨＩイン
ピーダンスになる。ラッチモードのときはＣＰＵから人
力されたＳ２信号の出力端子になる。
ピーダンスになる。ラッチモードのときはＣＰＵから人
力されたＳ２信号の出力端子になる。
ＤＯ〜Ｄ７、Ｄ８〜Ｄ１５はデータ端子であり、システ
ム側とのデータのやりとりを行う。
ム側とのデータのやりとりを行う。
第２図は本実施例のモジュールをパッケージングした場
合の外観および端子配列を示す図である。
合の外観および端子配列を示す図である。
本実施例のモジュールは８０ビン使用のフラットパッケ
ージに内蔵されており、各端子の機能は第３図に示した
通りである。
ージに内蔵されており、各端子の機能は第３図に示した
通りである。
本実施例のモジュールは、前述したように端子ＳＷ／Ｌ
Ｔによりラッチモード、スワップモードという２つのモ
ードを選択することができる。
Ｔによりラッチモード、スワップモードという２つのモ
ードを選択することができる。
まず端子ＳＷ／ ＬＴをＬＯレベルにするとラッチモー
ドが選択され、端子Ｓ２、端子Ｏ８２はアドレスと同期
してラッチすることができる信号の入出力になる。この
場合にはＥＮＬＴ信号により２２ビツトの同時ラッチが
可能である。
ドが選択され、端子Ｓ２、端子Ｏ８２はアドレスと同期
してラッチすることができる信号の入出力になる。この
場合にはＥＮＬＴ信号により２２ビツトの同時ラッチが
可能である。
端子ＳＶ／ＬＴをＨｌレベルにするとスワップモトが選
択され、端子Ｓ２と端子ＯＳ２とをスワップゲートのコ
ントロール入力信号として使用することができる。この
場合にはデータバスの上位８ビ・ノドと下位８ビツトと
を相互に交換することができる。
択され、端子Ｓ２と端子ＯＳ２とをスワップゲートのコ
ントロール入力信号として使用することができる。この
場合にはデータバスの上位８ビ・ノドと下位８ビツトと
を相互に交換することができる。
そして第４図は本実施例のモジュールの使用方法を説明
する図である。
する図である。
本実施例のモジュールはＣＰＵとシステムとの間に介挿
され、端子ＡＤＯ〜ＡＤ７ （下位８ビツト）を端子
■、端子ＡＤ８〜＾Ｄ１５（上位８ビツト）を端子■、
端子ＤＯ〜Ｄ７を端子■、端子Ｄ８〜ＤＬ５を端子■と
すると、モードに応じて以下に示すように動作する。
され、端子ＡＤＯ〜ＡＤ７ （下位８ビツト）を端子
■、端子ＡＤ８〜＾Ｄ１５（上位８ビツト）を端子■、
端子ＤＯ〜Ｄ７を端子■、端子Ｄ８〜ＤＬ５を端子■と
すると、モードに応じて以下に示すように動作する。
まずラッチモードを選択する場合には、端子Ｓｗ／ＬＴ
をＬＯレベルにする。そして端子ＥＮＡをＬＯレベル、
端子ＥＮＢをＬＯレベル、端子間ＲをＨｌレベルにする
と、ＣＰＵからシステムに１６ビツトのデータを転送す
ることができる。この場合には端子■のデータが端子■
に出力され、端子■のデータが端子■に出力される。
をＬＯレベルにする。そして端子ＥＮＡをＬＯレベル、
端子ＥＮＢをＬＯレベル、端子間ＲをＨｌレベルにする
と、ＣＰＵからシステムに１６ビツトのデータを転送す
ることができる。この場合には端子■のデータが端子■
に出力され、端子■のデータが端子■に出力される。
また端子ＥＮ＾をＬＯレベル、端子ＥＮＢをＩ（ルベル
、端子間ＲをＨＩｌレベルすると、ＣＰＵからシステム
に下位８ビツトのデータだけが転送される。この場合に
は端子■のデータが端子■に出力されるだけである。
、端子間ＲをＨＩｌレベルすると、ＣＰＵからシステム
に下位８ビツトのデータだけが転送される。この場合に
は端子■のデータが端子■に出力されるだけである。
一方、端子ＥＮＡをＨＩｌレベル端子ＥＮＢをＬＯし・
ベル、端子ＤＩＲをＨｌレベルにすると、ＣＰＵからシ
ステムに上位８ビツトのデータだけが転送される。この
場合には端子■のデータが端子■に出力されるだけであ
る。
ベル、端子ＤＩＲをＨｌレベルにすると、ＣＰＵからシ
ステムに上位８ビツトのデータだけが転送される。この
場合には端子■のデータが端子■に出力されるだけであ
る。
他は端子ＥＮ＾、端子ＥＮＢ 、端子間Ｒのレベルに応
じて第５図に示したように動作する。
じて第５図に示したように動作する。
スワップモードを選択する場合には、端子Ｓｗ／′ＬＴ
をＨｌレベルにする。
をＨｌレベルにする。
そして端子ＥＮＡをＬＯレベル、端子ＥＮＢをＨｌレベ
ル、端子Ｄｌｌ？をＨＩｌレベル端子Ｏ８２をＬＯレベ
ル、端子Ｓ２をＨｌレベルにすると、ＣＰＵの下位８ビ
ツトだけがシステム側に送られる。
ル、端子Ｄｌｌ？をＨＩｌレベル端子Ｏ８２をＬＯレベ
ル、端子Ｓ２をＨｌレベルにすると、ＣＰＵの下位８ビ
ツトだけがシステム側に送られる。
すなわち端子■のデータが端子■と端子■とに出力され
る。
る。
一方、端子ＥＮ＾をＨｌレベル、端子ＥＮＤをＬＯレベ
ル、端子間ＲをＩＩｌレベル端子Ｏ３２をＬＯレベル、
端子Ｓ２をＬＯレベルにすると、ＣＰＵの上位８ビツト
だけがシステム側に送られる。
ル、端子間ＲをＩＩｌレベル端子Ｏ３２をＬＯレベル、
端子Ｓ２をＬＯレベルにすると、ＣＰＵの上位８ビツト
だけがシステム側に送られる。
すなわち端子■のデータが端子■と端子■とに出力され
る。
る。
他は端子ＥＮ＾、端子ＥＮＢ 、端子Ｄｌｌ？ 、端子
Ｏ３２、端子Ｓ２のレベルに応じて第６図に示したよう
に動作する。
Ｏ３２、端子Ｓ２のレベルに応じて第６図に示したよう
に動作する。
なお本実施例のモジュールは、電源電圧−０，５〜＋８
．ＯＶで動作する。その他、入力電圧、出力電圧、動作
温度、保存温度は第７図に示した通りである。
．ＯＶで動作する。その他、入力電圧、出力電圧、動作
温度、保存温度は第７図に示した通りである。
また推奨動作条件、直流特性および交流特性については
第８図〜第１０図に示した通りである。
第８図〜第１０図に示した通りである。
以上説明したように本実施例のモジュールは、ＣＰＵか
ら時分割に出力されるアドレス信号とデータ信号とをア
ドレスラッチにより分離し、安定したアドレスバス信号
とバッファリングしたデータバス信号を供給することが
できる。
ら時分割に出力されるアドレス信号とデータ信号とをア
ドレスラッチにより分離し、安定したアドレスバス信号
とバッファリングしたデータバス信号を供給することが
できる。
またデータバスの上位８ビツトと下位８ビツトの交換機
能も内蔵している。
能も内蔵している。
そして本実施例のモジュールはＣＭＯ３のモノリシック
構成にされているので、従来のモジュールでは実現する
ことができなかったシステムの高速化、低消費電力化、
および小形化を実現することができる。
構成にされているので、従来のモジュールでは実現する
ことができなかったシステムの高速化、低消費電力化、
および小形化を実現することができる。
消費電力については、例えば汎用ＩＣを組合わｅて本実
施例のモジュールの等価回路を構成すると、その消費電
力は２８０ＩＩＶ程度になるが、本実施例のモジュール
では１３０ｍＷ程度しか消費しない。
施例のモジュールの等価回路を構成すると、その消費電
力は２８０ＩＩＶ程度になるが、本実施例のモジュール
では１３０ｍＷ程度しか消費しない。
最後に第１１図に従って本実施例のモジュール。
動作速度と多チツプ構成の等価回路の動作速度とを比較
して示す。
して示す。
第１１図（ａ）はトランスペアレントラッチ１に係わる
各端子レベルのタイミング、（ｂ）はバストランシーバ
２に係わる各端子レベルのタイミング、（Ｃ）はスワッ
プモード選択時におけるシステム側への上位ビットおよ
び下位ビットの転送タイミングを示す図である。
各端子レベルのタイミング、（ｂ）はバストランシーバ
２に係わる各端子レベルのタイミング、（Ｃ）はスワッ
プモード選択時におけるシステム側への上位ビットおよ
び下位ビットの転送タイミングを示す図である。
図中の各時間【に対して、を−本実施例二等価回路で示
す（単位ｎＳ）。
す（単位ｎＳ）。
ｔ ＩＯａ −２３： １２０
ｔ ｏｄａ −３７： ９０
ｔ ｏｅａ −２３： １２０
ｔ ｉｏｄ −２３： ２７
ｔ ｏｄｄ ＝４２： ４Ｂ
ｔ ｏｅｄ −２４： ４０
このように本実施例のモジュールは、従来のモジュール
と比較して動作が格段に速い。
と比較して動作が格段に速い。
［発明の効果］
以上説明したように本発明の回路モジュールは、プリン
ト基板上に構成されていた従来のデータ／アドレス分離
モジュールと同等の回路をモノリシック構成にしたので
、サイズが小さく、消費電力も少く、また動作も速い。
ト基板上に構成されていた従来のデータ／アドレス分離
モジュールと同等の回路をモノリシック構成にしたので
、サイズが小さく、消費電力も少く、また動作も速い。
第１図は本発明の一実施例を示す図、第２図は本実施例
のモジュールをパッケージングした場合の外観および端
子配列を示す図、第３図は同モジュールの各端子の機能
を示す図、第４図は同モジュールの使用方法を説明する
図、第５図はラッチモードにおける同モジュールの許容
動作条件を示す図、第６図はスワップモードにおける同
モジュールの動作を示す図、第７図は同モジュールの動
作特性を示す図、第８図は同モジュールの推奨動作条件
を示す図、第９図は同モジュールの直流特性を示す図、
第１Ｏ図は同モジュールの交流特性を示す図、第１１図
は同モジュールの動作タイミングを示す図、第１２図は
従来のデータ／アドレス分離モジュールの外観を示す図
である。 １・・・トランスペアレントラッチ、２，３・・・バス
トランシーバ、４・・・データセレクタ。 出願人 東京エレクトロン株式会社 代理人 弁理士 須 山 佐 − 集１図 下イ１ｍ８ｂｉｔ 第４図 第５図 ！ Ｖｓｓ ＝ ＯＶ 第７図 莞８図 第９図 鵬 図
のモジュールをパッケージングした場合の外観および端
子配列を示す図、第３図は同モジュールの各端子の機能
を示す図、第４図は同モジュールの使用方法を説明する
図、第５図はラッチモードにおける同モジュールの許容
動作条件を示す図、第６図はスワップモードにおける同
モジュールの動作を示す図、第７図は同モジュールの動
作特性を示す図、第８図は同モジュールの推奨動作条件
を示す図、第９図は同モジュールの直流特性を示す図、
第１Ｏ図は同モジュールの交流特性を示す図、第１１図
は同モジュールの動作タイミングを示す図、第１２図は
従来のデータ／アドレス分離モジュールの外観を示す図
である。 １・・・トランスペアレントラッチ、２，３・・・バス
トランシーバ、４・・・データセレクタ。 出願人 東京エレクトロン株式会社 代理人 弁理士 須 山 佐 − 集１図 下イ１ｍ８ｂｉｔ 第４図 第５図 ！ Ｖｓｓ ＝ ＯＶ 第７図 莞８図 第９図 鵬 図
Claims (1)
- （１）少くともラッチ、バストランシーバおよびデータ
セレクタを有し、外部から時分割入力されるアドレス信
号とデータ信号とを分離して出力するモードおよび前記
データ信号の上位ビットと下位ビットとを任意に交換す
るモードを備え、かつモノリシック構成にされているこ
とを特徴とする回路モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185069A JPH0235553A (ja) | 1988-07-25 | 1988-07-25 | 回路モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185069A JPH0235553A (ja) | 1988-07-25 | 1988-07-25 | 回路モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235553A true JPH0235553A (ja) | 1990-02-06 |
Family
ID=16164263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185069A Pending JPH0235553A (ja) | 1988-07-25 | 1988-07-25 | 回路モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS614464A (ja) * | 1984-06-19 | 1986-01-10 | Nichicon Capacitor Ltd | Ｄｃ／ｄｃコンバ−タ駆動用補助電源回路 |
| JPS62178164A (ja) * | 1986-01-29 | 1987-08-05 | Sanken Electric Co Ltd | スイツチングレギユレ−タ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61175845A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | マイクロプロセツサシステム |
| JPS6226561A (ja) * | 1985-07-26 | 1987-02-04 | Toshiba Corp | パ−ソナルコンピユ−タ |
-
1988
- 1988-07-25 JP JP63185069A patent/JPH0235553A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61175845A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | マイクロプロセツサシステム |
| JPS6226561A (ja) * | 1985-07-26 | 1987-02-04 | Toshiba Corp | パ−ソナルコンピユ−タ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS614464A (ja) * | 1984-06-19 | 1986-01-10 | Nichicon Capacitor Ltd | Ｄｃ／ｄｃコンバ−タ駆動用補助電源回路 |
| JPS62178164A (ja) * | 1986-01-29 | 1987-08-05 | Sanken Electric Co Ltd | スイツチングレギユレ−タ |
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