JPS5823376A - 記憶システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の分野 本発明は階層型の周辺メモリ・システムに関し、特にバ
ッキング・ストアからその、ようなメモリ・システムの
前面ストアへデータ信号を転送する周辺メモリ・システ
ムに関する。　　。

先行技術 ホスト（中央処理ユニット）へ接続可能な周辺メモリ・
システムは、ホストに関して種々の目的を達成する。成
るシステムはユーザのデータを記憶し、他のシステムは
ページング及びスワツピング・データを記憶するために
使用される。後者の場合、システムは、ページング及び
スワツピング・プログラム・データ・セットと関連ずけ
て使用されることができる。ページング記憶装置の例は
、ＩＢＭ２３０！％固定ヘッド記憶装置である。これは
、ＩＢＭ社から出版されている「Ｉ　ＢＭ２８３５固定
ヘツド記憶制御装置及びＩ　ＢＭ２３０５固定ヘツド記
憶装置１　（Ｒｅｆｅｒｅｎｃｅ　Ｍａｎ’ｕａ’１ｆ
ｏｒ　　ｒＢＭ２８３５　　Ｓｔｏｒａｇｅ　　Ｃｏｎ
ｔｒｏｌａｎｄ　　ＩＢＭ２３０５　　Ｆｉｘｅｄ　Ｈ
ｅａｄ　　ＳｔｏｒａｇｅＭｏｄｕｌｅ、ＧＡ２６−１
５８９−３）　　に説明されている。この周辺メモリ・
システムは磁気記憶ドラムから構成され、このドラムは
記憶されたデータへの迅速なアクセスを可能にする。ド
ラムの記憶容量には制限があるので、大容量を必要とす
る。大型ホストは、必ずしもＩ　ＢＭ２３０５のページ
ング記憶機構をその最大効率まで有効に使用することが
できない。足りない容量は、ディスク型の直接アクセス
話憶装置（ＤＡＳＤ）によって補われる。

これは、特にスワツピング・データ・セットが使。

用される場合、即ち、多量のシーケンシャル・データ・
セットが迅速にホストと周辺メモリとの間で転送される
場合に行われる。効率を犠牲にすることなく、記憶容量
の制限を軽減するため、ＩＢＭ２１０５の記憶ドラムに
代って階層記憶機構を使用することができる。このよう
な階層記憶機構の例は、Ｅｄｅｎの米国特許′５５６９
９３８に示される。この米国特許は、高速キャラ７：Ｉ
−・メモリをＤＡＳＤ又は磁気テープ・レコーダのよう
なバンキング・ストアへ動作的に接続することによって
、高効率及ν大容量の見かけの記憶装置を実現する方法
を教示している。Ｅｄｅｎは、要求に応じてバッキング
・ストアからキャッシュ又は前面ストアへ、データをペ
ージングすること（要求されたデータの周辺にあるデー
タをページングすることを含む）が有利であることを教
示している。この米国特許は、周辺メモリの一般的アプ
リケーションとしては非常に効果的なものであるが、一
連のバッキング・ストアが共通のキャッシュを共用し、
ホストがマルチタスキング法を採用している場合には、
多量の直列データをキャッシュに転送することは煩雑と
なる。１つの解法は大容量のキャッシュを使用すること
である。この解法は周辺システムのコストを不必要に増
大させ、望ましくない。従って、もつと良い解法が必要
となる。

Ｂｅ１ａｄｙの米国特許３５８８８３９は、所与のワー
ドがリクエストされた時、次のデータ・ワードを転送す
ることを開示している。この構成は、メイン・メモリに
設けられたキャッシュの場合には良好に働く。しかし、
多量のデータ・セットが転送されている場合、１つの追
加的なデータ・セットを転送するだけでは、ホストは必
ずしも周辺メモリ・システムを最大に利用することはで
きない。この最大効率の使用不可能性は、バッキング・
ストアの物理的特性によって加重される。例えば、ＤＡ
ＳＤがバッキング・ストアである場合、ディスク記憶装
置の機械的特性によって生じるいくつかの顕著な遅延境
界が存在する。例えば、１つのディスク記憶装置又は他
のディスク記憶装置を選択する時、実質的な遅延が生じ
る。更に、大部分のディスク記憶装置は＜、７ストを制
限す−るため、記録表面当り１個又は２個の変換器しか
有しない。ディスク記憶装置の全てのデータ領域にアク
セスするには、同心円の記録トラックのそれぞれにアク
セスするため変換器を半径方向に移動させねばならない
。そのようなヘッドの移動はシリンダ・シークと呼ばれ
、電子回路の速度と比較した場合、かなりの遅延を生じ
る。従って、Ｂｅ１ａｄｙの解法は・多くのアプリケー
ションで卓越した効果をもたらすが、マルチ・タスク及
びマルチ・デバイスの環境において、多量のシーケンシ
ャル・データ・セットを処理する場合の問題を解決する
ことができない。

Ｔａｂｉｎｓ　の米国特許３８９８６２４は、ホストと
メイン・メモリの中間にキャッシュ・メモリを接続した
構成を開示している。この特許に従えば、メイン・メモ
リからキャッシュへ１ラインのデータを転送する時点を
選択するため、オペレータ・コントロール・パネルが使
用される。転送は常に１ライ、ンのデータについて起る
。このシステムは、成る場合には有効に使用できるが（
例えば、メイン・メモリとホストとの関係で）、前記の
シーケンシャル・データ・セットの問題を解決すること
はできない。

更に、これらの周辺メモリ・システムにおいて、所望の
目的を達成するため、システム中のホストの介入動作を
最少にすることが望オれる。ホスト介入を最少にする問
題は、Ｂａ５ｓその他の米国特許４２６２３３２に開示
されている。この特許は、ＤＡＳＤ周辺システムへのホ
ストのアクセスを最少にするため、高使用特性及び領域
限定機構を使用する。この特許は、確かにそのような装
置に対するホストの介入を最少にするが、上記先行技術
のいずれも、マルチ・タスキング及びマルチ・デバイス
環境において、共用キャッシュに関して多量のシーケン
シャル・データ・セットをどのように処理するかを教示
していない。

本発明の要約 本発明の目的は、キャッシュの前面ストア又はバッファ
のサイズを最小にしつつ、シーケンシャル・データ信号
転送における遅延の数を減少させるシステムを提供する
ことである。キャッシュを介してバンキング・ストアと
ホストとの間でシー１ケンシヤル・データ信号を転送す
るには、周辺指令の連鎖を使用する。本発明の動作にお
いて、周辺記憶システムは、ホストから、シーケンシャ
ル・デニタが来たるべき周辺動作のセット中でホストに
よってリクエストされる旨の表示を受取る。

上記周辺動作は一連の周辺指令によって特徴づけられる
。上記のシーケン７ヤル表示と共に、表示されたシーケ
ンシャル・ブロックの終りに到るまで順次にアクセスさ
れる上記データ信号のブロックの数を示す信号が与えら
れる。周辺システムは上記ブロック数及びアドレス信号
を上記シーケン７ヤル表示と共に記憶し、続いて受取ら
れる周辺指令が一連の周辺動作として効果的に実行され
るようにする。キャッシュの動作ハ、キャッシュ・ミス
が起る度に・周辺記憶システムはキャッシュ内容を調べ
、シーケンシャル・データを受取ルため、複数のランダ
、ムに選択されたキャラツユ領域を割当てる。次に、シ
ーケンシャル・データの所定数のプロ′ツクが、ディス
ク記憶装置の如きバンキング・ストアからキャッシュへ
迅速−に転送される。ディレクトリイが更新されて、キ
ャッシュ内のランダム＃ロケーションのいずれがシーケ
ンシャル・データを含むかを表示する。そのようなシー
ケンシャル・データのブロックがリクエストされる度に
・ディレクトリイはキャッシュ中のデータを指示し、そ
れがあたかもバッキング・ストアから順次に受取られつ
つあるかの如く表示する。

本発明の他の動作モードにおいて、ホストによってシー
ケンシャルとして限定されたデータの全ては１キヤツン
ユへ転送される。例えば、８ブロツクのデータがシーケ
ンシャルであると表示された場合・最初８個のブロック
がキャッシュへ転送される。ホストは、そのようなデー
タの３個のブロックを読取ることができる。ここで置換
アルゴリズムによって、他の５個のブロックが置換され
たものと仮定する。ホストが次に第４のブロックをリク
エストした時、ミスが起る（第４のブロックは置換され
ている）。シーケンシャル・デー゛りが表示された時、
周辺システムは、シーケンシャル・データの残りのもの
（即ちブロック４から８まで）をキャッシュへ自動的に
転走し、ホストによって“使用させる＼ シーケンシャル・データの転送は、所与のデータ・ブロ
ックに所与あエラー状態を生じるかも知れない。エラー
・ブロックは転送されな°いが、全ての先行するブロッ
クはキゞヤッシュへ転送される。

全ての他のブロックは阜ヤッシュへ転送されることがで
きる。次にホストは、キャッシュから転送されたデータ
・プロ↓りを読取る。転送されなかったブロックへ試み
られたアクセスは、ミスを生じる。ミスのデータに対し
ては、１回だけ再試行が実行されてよい。もし再試行が
不成功であれば、永久的エラーがホストへ表示され、他
のシーケンシャル・データがキャッシュから読取られる
ことができる。エラー・ブロックの復元は、ディスク−
記憶装置を直接にアクセスするため、ホストから無効動
作を起すことによって可能となる。この復元は、ＤＡＳ
Ｄにあるエラーの復元を生じない。

実施例の説明 階層周辺記憶システム１０はホスト１１へ接続される。

ホスト１１は、データ信号を受信及び送信して、ホスト
及び記憶機構で利用できるようにする。記憶システムの
典型的アプリケーションにおいて、ホスト１１は中央処
理ユニット（ＣＰＵ）から構成される。他の応用例では
、ホスト１１は１つの仮想マシン、又はハードウェアＣ
ＰＵの上で走る１セツトの仮想マシンであってよい。更
にホスト１１は多重プロセッサ、付加されたプロセッサ
を有する単一プロセッサであってよい。本発明は非常に
多様な記憶システム１０へ適用することができるが、実
施例は、ページング及びスワツピング・データ・セット
を処理するためのページング周辺記憶システムを示す。

機上で、そのようなページング及びスワツピング・デー
タ・セットは、ホスト１１のためにプログラム・データ
・セットを記憶することに関連する。そのようなものと
して、記憶システム１０は単一のホストへ接続され、一
般的アプリケーションの周辺記憶システムは、複数のホ
ストへ接続されることができる。

本発明は、いずれの形式の周辺記憶システムへも適用ヤ
きる。

ぺ、ジング記憶システム１０とホスト１１との間の通信
は、複数のｌ１０（入出力）接続１２−１５を介して実
行される。これらのＩ１０接続は、ＩＢＭ社から市販さ
れているＩ　ＢＭ５７０シリーズ・コンピュータの入出
力周辺チャネルに従って構成される。このような■１０
接続（通常、チャネル及びサブチャネルと呼ばれる）は
周知であるから、詳細な説明を省略する。記憶システム
１０は複数の直接アクセス記憶装置（ＤＡＳＤ）１６−
１８より成るバッキング・ストアを有する。周辺記憶装
置１０に訃いて、ホスト１１によって実行される全ての
データのアクセス及びデータの記憶は、ＤＡＳＤｌ６−
１８をアドレスすることによって行われる。このアドレ
シングは■１０接続１’２−１５のアーキテクチャ−を
使用して達成されるが、このアーキテクチャ−は論理ブ
ロック１９に要約される。論理羞ロック１９は、ＩＢＭ
入出力接続のためにチャネルで使用されるチャネル指令
ワード（ＣＣＷ）を表わす。典型的には、論理ブロック
１９はアドレス・バイト２０を含む。

アドレス・バイト２０は制御ユニット（ＣＵ’）を指定
する複数のビットを含む。ＣＵは指令を受取るべきユニ
ットである。第２の複数個のピッ）ＤＥ’Ｖは）アクセ
スされるべきＤＡＳＤｌ６−１８を指定する。記憶シス
テム１０において、ＤＡＳＤｌ６−１８の各々は複数の
論理装置゛アドレスを与えられる。即ち、ＤＡ”ＳＤ　
１６　（ＤＯ）は４つのアドレスの任意の１つによって
アドレスされることができる。このような複数アドレシ
ングは、ＩＢＭ２３０５固定ヘッド記憶装置において、
制限された程度で実行されてきた。各ＤＡＳＤに対する
論理アドレスは、アドレス・パイ）２０のＡＣ部分で示
される。従って、ＡＣ部分は、４つの論理アドレスのい
ずれがＤＡＳＤｌ（Ｓをアドレスするためにホスト１１
によって使用されつつあるかを示す２個のビットを有す
る。実施例において、論理アドレスの１つＯＤは、ＤＡ
ＳＤ　１６−１８に対する直接アクセスを示す。即ち、
ホス、ト１１は、ＤＡＳＤＩ＜５−１８に関して、記憶
システム１０があたかも階層システムではないかの如く
動作する。全ての階層は直接アクセスについてバイパス
される。ＡＣ部分が０１．１０．１１に等しい場合、Ｉ
）ＡＳＤ１６−１８からデータを読出し又はそこへデー
タを与えるため、後に説明する階層記憶がアクセスされ
る。ＤＡＳＤの見かけの効率は、これら６つの論理装置
アドレスを使用する場合に改善される。ＡＣ部分は、Ｄ
ＥＶ部分によって示された装置に対して論理的アクセス
通路を示す。

論理ブロック１９の第２のバイトは指令バイト２１であ
る。指令バイト２１は、記憶システム１０へどのような
機能が実行されるべきかを示すコードを含む。第３のバ
イトは指令修正バイト２２である。指令修正バイト２２
は、複数の制御フィールドを有し、これらのフィールド
ハ、記憶システム１Ｄへ、指令バイト２１で表わされた
指令を実行するｔこめ、各種の動作モードを示す。本発
明に関連のあるフィールドはＳＥＱフィールドである。

ホスト１１は、ＳＥＱフィールドを使用して、来たるべ
き転送動作で転送されるべきデータがシーケンシャル・
データであることを記憶システム１０へ知らせる。バイ
ト２２のＳＥＱフィールドがシーケンシャル・データを
示す時、第２の指令修正バイト２３が論理ブロック１９
に含まれる。

バイト２　、３は、ＤＡＳＤｌ６−１８からホスト１１
へ（又はその逆方向へ）シーケンシャル・データ・セッ
トとして転送されるデータ・ブロック又はデータ・セグ
メントの数を示す。ページング環境におけるそのような
シーケンシャル・データ・セットは、スワツピング・デ
ータ・セットとも呼ばれる。東にバイト２２はＲＤフィ
ールドによって読出放棄を指定することができる。ＲＤ
フィールドは、ホスト１１が階層記憶機構から１度デー
タを獲得すれば、キャッシュ中のそのデータは放棄１さ
れることができることを意味する。ＤＡＳＤｌ６−１８
のデータは保持される。更に、ＧＯ（Ｇｕｅｓｔ　　Ｏ
ｐｅｒａｔｉｎｇ　　Ｓｙｓｔｅｍ　）フィールドによ
って、他の制御が与えられる。ホスト１１の仮想コンピ
ュータ環境において、オペレーティング・システムの１
つは記憶システム１０を認識することができる。記憶シ
ステム１０へのアクセスは、データへアクセスし又はデ
ータを記憶するため、他のオペレーティング・システム
へ移されることができる。そのような他のオペレーティ
ング・システムは、最初のオペレーティング・システム
のゲストであり、記憶システムの成る制御局面を修正す
ることは許されない。ノ（イト２２には、本発明と関連
のない他の制御フィールドも含まれる。

階層記憶機構は、半導体ランダム・アクセス形のシステ
ム・ストレージ３０”ｉｒ含む。システム・ストレー？
３０はＤＡＳＤｌ６−１８のためのキャッシュ４０を含
む一キャッシュの使用原理は周知で委るから、キャッシ
ュ４０の目的を説明する必要はあるまい二，コント、ロ
ール３１はホスト１１から周辺指令全受取る。それは、
論理装置アドレスの１つによってＤＡＳＤｌ　６−１　
８をアクセスすると共に、他の３つの論理装置アドレス
に基いて（ＡＣ部分に注意）、キャッシュ４０ヘアクセ
スするためである。データは、記憶システム１０によー
って、キャッシュ４０とＤ’ＡＳＤ１１６−１８の間で
自動的に転送される。この転送は、ホスト′，１１とＤ
ＡＳＤｌ６の間で実行される転送の原理と同じ原理で達
成される。即ち、ホスト１１はＤＡＳＤｌ６−１８へ直
接モードで（、、ＡＣ＝ＯＯ）アクセスするが、それは
、チャネル・アダプタ６２（ＣＡＡ，ＣＡＢ，ＣＡＣ，
ＣＡＤ）、バス７０、直接アクセス・−コントロール５
６、データ・フロー回路６５、装置アダプタ６４、ディ
スク制御アダプタ６５を介して行われる。受電られた論
理ブロック１９は、コントロール６１によって解釈され
る。それは、ホスト１１とＤＡＳＤｌ　６−１８の間の
データ・フローの方向を決定し、かつこの種の記憶装置
を制御する既知の他の機能を決定するためである。キャ
ッシュ４０とＤＡＳＤｌ６−１８の関係は、実質的にホ
スト１１とＤＡＳＤｌ６−１８の関係に等しい。即ち、
ホスト１１が一連のＣＣＷを含む論理ブロック１９によ
り制御を与えている間、コントロール６１は、複数の内
部制御ワード（ｒａｗ）を使用して、キャラ・／ユ４０
とＤＡＳＤ　１　６−　１　８との間のアクセスを与え
ろ。内部制御リード（’ＩＣＷ）は、援に明らかになる
ように、ＣＣＷと同じように構成されている。論理ブロ
ック１９に関して内部制御ワードを変更することによっ
て、転送動作の効率が改善サレル。コントロールろ１は
、チャネル・アダプタ６２を使用する代りに、キャッシ
ュ・アクセス・コントロール６　１　を使用ｔル。コン
トロール６１はシステム・ストレージろ０を動作させ、
φ）つ内部制御ワード２４を使用して、直接アクセス・
コントロールを通してＤＡＳＤ　１　６−　１　８へア
クセスする。チャネル・アダプタ３２０代りに、リンケ
ージ・、ｌ−”−上２５フ５Ｅコントロール６１とコン
トロール５６との間の転送を制御する。リンケージ・ボ
ー′ト２５については、後に第６図を参照して説明する
。

内部制御ワード２４は、指令バイト２１に対応する指令
バイト２６を含な。ここで理解すべきは・同じ指令に対
するコー、ドは等しいこζである。指令バイト２１を省
略できるように、いくつかの追加的指令が設けられてい
る２、指令修正バイト２７は、連鎖フィールドを含む。

このフィールド（含まれる連鎖制御ビットは、通常ホス
ト１１からチャネル・アダプタ′５２を介してコントロ
ール３１へ与えられる連鎖表示と入替る。（ホスト１１
による連鎖表示は、５ＵＰＰＲＥＳＳ　　ＯＵＴタグ信
号を与えることである。）最終状況が記憶システム°１
０によってホスト１１へ報告されるべきである時、連鎖
の５ＵＰＰＲＥＳＳ　　ＯＵＴ表示（即ち、一連の密接
に関連した周辺指令）が、Ｉ１０接続１２−１５と共に
使用される。コントロール６１はタグ制御信号を使用し
ないから、指令修正バイト２７がそのタグ制御信号と入
替るために使り 用される。内部制御ワード２４のアドレス・バイト２８
は、ＤＡＳＤ１６−１８のアドレスの記憶ロケーション
を指定する。内部制御ワードの中では、論理アドレスは
使用されない。事実として、コントロール６１は、階層
記憶機構へ導かれた論理アドレスの全て’１ＤＥＶ部分
へ変換する。アドレス・バイト２８は、ＤＥＶ部分の記
憶されたロケーションを指定するのみならず、シリンダ
・アドレス（Ｃ）、ヘッド・アドレス又はトラック・ア
ドレス（Ｈ）、及びレコード・アドレス（Ｒ）を指定す
る。

レコード・アドレスは、大部分のディスク記憶装置をア
ドレスするときに使用されるセクタ・アドレスに対応す
る。実施例において、４つのレコードが１本のトラック
（Ｈアドレス）上に存在する。従って、レコード・アド
レスは、ディスクが回転する基準地点に関して有するＯ
ｏ、９０’、１８０°、２７０°の、方向に対応して１
．２．３．４　である。設計パラメータとしては、直角
方向とは異った実際の回転方向を規定されてよい。

キャッシュ４０は、バス４１及びチャネル・アダプタ６
２を介して、ホスト１１との間でデータ信号を転送する
。同様に、データ信号は、バス４２及びデータ・フロー
回路６６を介して、キャッゾｉとＤＡｓＤｌ　６−１８
との間を転送される。

キャラシュ４０とホスト１１との間、及びキャラシュ４
０とＤＡＳＤ１６−１８との間における同時転送が望ま
れなければ、バス４１及び４２はデータ転送、によって
−分割される単一のバスへ結合される。キャッシュ４０
（これは数メガ・バイトを含む比較的大型のメモリであ
ることができる）にアクセスするには、コントロール６
１が、装置アドレスをシリンダ・アドレス及びレコード
°アドレスＣＨＲと共に、バス６４を介してハツシュ回
路４４へ送ることを要する。マイクロコード構成であっ
てよいハツシュ回路４４は、ＤＡＳＤのアドレスをハツ
シュ・クラス・インディケータへ変換する。キャッシュ
４０の記憶容量はＤＡＳＤ１６−１８よりはるかに小さ
いので、ＤＡＳ　Ｄ　１６−１８のアドレス範囲は、ア
クセスを容易にするため、ハツシュ・クラスと呼ばれる
クラスへ集中させられる。スキャタ・インーデックス・
テーブル４５は、ハツシュ回路４４によって限定された
クラスの各々について１個のレジスタを有する。

テーブル４５にあるレジスタの内容は、ディレクトリイ
４６に対するアドレス・ポインタである。

ディレクトリイ４６は、ＤＡＳＤ１６−１８へアクセス
するために使用されるアドレスＤＣＨＲを含む。データ
がキャッシュ４０に記憶される時、−Ｅ）−Ａ　Ｓ　Ｄ
　１６−１８のＤＣＨＲアドレスが、キャッシュ４０の
アドレスと共にディレクトリイ４６のエントリイ部分へ
書込まれる。ＤＡＳＤ１６−１８の複数のアドレスが１
つのハツシュ・クラスに対応するので、単一的にリンク
されたハソンユ・クラス・リストがディレクトリイ４６
のエントリイ中に設けられ、・・ツジュ値を用いてキャ
ラシュ４０を走査するには、所与のノ・ツ７ユ・クラス
内の工ントリイを走査するだけでよいように構成されて
いる。ディレクトリイ４６の内容に基いて、キャッシュ
４Ｄは既知の手法を使用してアクセスされる。もし関連
したエントリイがディレクトリイ４６の中で発見されな
ければミスが生じる。その場合、コントロール６１は、
ホスト１１からのデータを受取るためのスペースをキャ
ッシュ４０に割当てるか、内部制御ワード２４及びリン
グ、−ジ・ポート２５を使用してＤＡＳＤ１６−１８・
１１からデータを転送する必要がある。

コントロール３１は、ホストへ接続される制御ユニット
の通常の部分を含む。例えば、アドレス及び指令評価器
５０は、ホスト１１から指令信号を受取りかつ状況信号
をホスト１１へ与えるため、バス５１．５２．５３．５
４を介してチャネルパアダプタ３２と通信する。評価器
５０は、論理ブロック１９のＣＣＷを評価し、記憶装置
１０へ命令を与えて、指令機能を実行させると共に、連
鎖状態を表示し１かつ周辺システムの他の部分から状況
信号を受取って、それをホスト１１へ転送する。

直接モードでは（、即ちＡＣ＝００の時）、評価器５０
はバス５５を介して指令信号を直接アクセス・コントロ
ール５６へ与え、データ信号が既知のＤＡＳＤ手法を用
いてデータ・フロー回路３６と適当なチャネル・アダプ
タ６２との間で転送されるようにする。コントロール５
６は、その機能を実行する時、通常の態様でデータ・フ
ロー回路３３を制御する。

ここで重要なのは階層記憶機構の動作である。

この動作によって、シーケンシャル・データ・セットは
、最小サイズのキャッシュと最小の割当制御機構を使用
して、キャッシュ４０中に置かれることができる。その
場合、効率的な態様で連続性が維持され、ホスト１１の
動作要件を満足させるため、十分な数のデータ・ブロッ
クがキャッシュ中に維持される。評価器５０は、記憶機
構へのアクセスを示すバイト２０中の論理装置アドレス
を受取った時、受取った指令信号を、３つのバス６００
１つを介して、コントロール６１へ与える。

３つのバスは、キャッシュ４０のそれぞれのアクセスを
示す論理バスである。コントロール６１は、受取った指
令及び修正データを、チャネル制御ブロック・レジスタ
６゛３に記憶する。論理装置の各々に対して１個のレジ
スタが存在する。ＤＡＳＤの各々に対して６つの論理装
置アドレスが存在することを想起されたい。従って、も
し８個のＤＡＳＤＩ６−１８があれば、レジスタ６２に
は２４個のレジスタが置かれている。（ＤＡＳＤ１８は
１本のダラシ線として示されているが、実際にはλこの
線上に６個のＤＡＳＤが取付けられている。）各論理装
置の識別情報及び動作状況は、論理装置制御ブロック・
レジスタ６２にある複数のレジスタの１つに保存される
。論理装置へのアクセス（これはキャッシュ４０中のレ
ジスタを、バイト２０のＡＣ及びＤＥＶ部分で示された
アドレスへ割当てることによって表わされる）は、アド
レス・バス６４を経由してハツシュ回路４４に対してな
される。シーケンシャル・データ及びＤＡＳＤ１６−１
８のシーケンシャル・アドレス（ＣＨＲ部分）について
、テーブル４．５中の連続したレジスタがアクセスされ
る。従って、コントロール６１は、ハツシュ回路Δ４に
おける遅延を避けるため、バス６５を介してテーブル４
５にアクセスする。この動作は、シーケンシャル・デー
タが処理されている時、記憶システム１０のホ゛スト１
１に対する応答を早める。コントロール６１が、デイレ
クトリイ４３のバッジ子・クラスを探索することから生
じたミス表示を受取った時、ＤＡＳＤＩ６−１８からキ
ャッシュ４０へのデータ転送リクエストは、リンケージ
・ポート２５を介してバス６６からコントロール５６へ
与えられる。バス６６上の信号は、コントロール５６の
注意をそのリクエストへ向けさせ、内部制御ワードがリ
ンケージ・ポート２５を介してアドレス可能であること
を表示する。マイクロコードを用いた実施例では、リン
ケージ・ポート２５は、後に明らかになるよウニ、マイ
クロコード・リンケージ・ポートである。コントロール
５６は、それが論理ブロック１９に応答する場合と同じ
ようにして、内部制御ワード２４に応答する。リンケー
ジ・ポート２５を介してリクエストされたデータ転送が
完了すると、コントロール５６はバス６７を介してコン
トロール６１へ状況信号を与える。その時点で、キャッ
シュ４０はホスト１１で利用可能なデータを有する。コ
ントロール６１とコントロール５６との間のその他の通
信は、バス６８を介して行われる。

そのような通信はメツセージ・データをリンケージ・ボ
ート２５に記憶することを含む。ＤＡＳＤ１６−１８は
複数の論理装置アドレスに２よってアクセスされるから
、１組のキュー・レジスタ６９が、コントロール６１に
よってリクエストされた装置に関連した動作を待ち行列
に入れる。このようにして、コントロール５６は、論理
装置を介する待合せリクエストとは無関係に、ホスト１
１及びコントロール６１のために、直接アクセス・モー
ドで動作することができる。コントロール５６は・階層
記憶機構と関連ずけて使用できるだけでなく・階層記憶
機構を使用しない周辺記憶システムにおいても使用され
ることができる。

更に、コントロール６１は追加の制御回路を含む。例え
ば、アクチブ・ディレクトリイ・エントリイ・バッファ
・レジスタ７６は、コントロール６１が現在−緒に動作
しているディレクトリイ４３の１つのエントリイを含む
。即ち、ＤＡＳ　Ｄ　１６−１８のアドレスがキャッシ
ュ４０のヒツトを生じた場合、又はキャッシュ４０の１
部がホスト１１によって与えられるべきデータへ割当て
られた場合、レジスタ７６にエントリイを入れることに
よって、レジスタ６１の動作は改善される。即ち、ディ
レクトリイ４３はシステム・ストレージ３００１部であ
り、アクチブなエントリイをレジスタ７６に置くことに
よって、システム・ストレージ３０は、コントロール６
１から独立して、バス４１及び４２を介してデータを転
送できるように解放される。装置バッファ・レジスタ７
７は、ＤＡＳＤ１６−１８に関連した制御情報を含み、
コントロール−５６を介してアクセスを設定する時、コ
ントロール６１によって使用される。そのようなレジス
タは、本発明をマイクロコード構成とした場合に、書込
可能制御ストア中で発見される。

レジスタ７７は単に制御ストアの割当部分であり、指定
されたデータ構造を有しない。バッファ・シーケンス・
テーブル７８は、後に第３図と関連して説明する。それ
は、バス４２上を一連のデータ・ブロックとして転送さ
れるデータ・ブロックの各々についてディレクトリイ４
３を指定するポインタを含み、かつシーケンシャル転送
の間に、どのディレクトリイ・インデックスがキャッシ
ュ４Ｄヘアクセスするために使用されるべきかを決定す
る走査制御機構を含む。このようにして、シーケンシャ
ル転送はアドレス設定なしで実行されることができ・後
に明らかになるように、ＤＡＳ’ＤＩ６−１８からブロ
ックのバーストが中断なしに実行される。

第２図は、第１図に示されたシステムの代替実施例を示
す。第２図の実施例は、第１図のコントロール６１に対
応するプログラム化されたマイクロプロセッサ３１Ｐを
含む。バス７０は、チャネル・アダプタ３２からデータ
・フロー回路３６へ延長され、第１図の場合と同じよう
に動作する。

バス４１及び４２は、それぞれチャネル・アダプタ６２
及′びデータ・フロー回路６６からシステム・ストレー
ジ３０へ延長される。バス４１及び４２は、データ転送
が単一のバスを時分割する場合、１本゛のバスへ結合さ
れてよい。プロセッサ３１Ｐは、データ、フロー回路と
システム・ストレージ！１０との間でデータ転送を制御
する場合、バス７１を介して回路３３へ制御信号を与え
、バス７２を介してシステム・ストレージ３０ヘアドレ
ス及びシーケンシングの制御信号を与える。複数のシス
テム・ストレージ・アドレス・レジスタ（ＳＳＡＲ）７
９は、システム・ストレージ３０ヘアドレスを与える。

例えば、８個又は１６個の５ＳＡＲ７９が設けられてよ
い。従って、プロセッサ３１Ｐ７＞Ｅシステム・ストレ
ージ６０にアクセスする時、それは７ステム・ストレー
ジ３０のアドレスを５ＳＡＲ７９へ与えるのみならず、
どの５ＳＡＲが使用されるべきかをも示す。メモリに対
して複数のアドレス・レジスタを設ける技術は知られて
おり、これ以上詳細に説明しない。

本発明の実施において、５ＳＡＲ７９はシーケンシャル
・データ・ブロックの各バ′−ストのために使用され、
プロセッサ５１Ｐはキャッシュ４０（システム・ストレ
ージ３００１部）のアドレスを５ＳＡＲ７９にロードす
ることによってシステム・ストレージ３０を起動する。

従って、アドレスは連続した７−ケンシヤル・ブロック
の中間で５ＳＡＲ７９ヘロードされる必要はない。シー
ケンシャル転送の間、プロセッサ３１Ｐは、キャッンユ
４０とＤＡＳＤ１６−１８の間でデータ信号の転送を開
始するため、単に５ＳＡＲを参照する。

ここで注意すべきは、キャッシュ４０がシステム６０内
で同じような態様で所与のアドレス・スペースを有する
ことである。ディレクトリイ４３は・異った範囲のアド
レスを有する。５ＳＡＲ７９は、システム・ストレージ
３０のメモリ・アレイの外にある別個の電子レジスタで
ある。プロ声ツサ６１ＰＵ、バス５１−５４を介してチ
ャネル・アダプタ３２と通信する。

プロセイサ３１Ｐの動作は、コントロール・ストア７６
に記憶されたマイクロコード・プログラムに従う。コン
トロール・ストア７３は書込可能であることが望ましい
。１部のみを書込可能にし・プログラムを゛含む部分は
読出専用にすることができる。バス７４はプロセッサ３
１Ｐ’ｉコントロール・ストア７６へ接ｉする。コント
ロール・ストア７６の中には、アドレス及び指令評価器
５００機能を実行するプログラム５０Ｐ、直接アクセス
・コントロール５６の機能を実行するプログラム５６Ｐ
１キヤツシユ・アクセス・コントロール６１０機能を実
行するプログラム６１Ｐ、記憶システム１０の動作に必
要なその他のプログラム７５がある。プログラム５０Ｐ
、５６Ｐ、６ＩＰによってシステム１０を制御するため
、プロセッサ６１Ｐによって使用されるレジスタ乃至記
憶領域には、論理装置制御ブロック・レジスタ６２、チ
ャネル制御ブロック・レジスタ６３、キュー・レジスタ
６９、アクチブ曖ディレクトリイ・エントリイ・バッフ
ァ・レジスタ７６、スキャタ・インデックス・テーブル
４５、装置バッファ・レジスタ７７、リンケージ・ポー
ト２５、バッファ・シーケンス・テーブル７８などがあ
る。非常に容量の大きいキャッシュ４０については、テ
ーブル４．５をシステム・ストレージ３０に記憶するこ
とができる。効率を上げるため、テーブル４５の１ペー
ジを含む１群のレジスタが、コントロール・ストア７３
に設定されてよい。

第２図に示される装置の動作は、第３図乃至第９図を参
照することによって良好に理解できる。

これらの図面は詳細なデータ構造、及び本発明の動作の
理解に必要なマイクロコード部分に対する論理フロー図
を示す。第３図は、本発明に従って記憶７ステム１０を
動作させるため、プロセッサろ１Ｐによって使用される
データ構造を示す。レジスタ６２はデータ信号を含む一
連のレジスタであって％４つの部分に分けられる。基本
部分８０は基本的なデータ構造であって・これは一般的
動作の意味における記憶システム１０の機能を限定する
と共に機能をサポートする。ぺ・−ジンク・パラメータ
部分８１は、ベージング及びスワツピング機能を限定す
るパラメータに関連する部分である。ベージング及びス
ワツピング機能ヲキ１、後に説明するベージング・パラ
メータ設定指命により設定される。指令パラメータ部分
８２は、ホスト１１によって出されたセクタ設定、シー
ク、識別情報探索指令のような指令パラメータを含む。

これらの指令は、既知のディスク記憶装置周辺記憶７ス
テムと関連して使用される。読出パラメータ部分８３は
、続出パラメータをサポートするパラメータを含む。読
出しは、データ信号をＤＡＳＤ１６−１８からキャッシ
ュ４０へ転送することである。

基本部分８０は装置フィールド９Ｄを含む。フィールド
９０は装置終了信号が記憶システム１゜によってホスト
１２へ出されるべきか否かを示す。

チャネル・マスク・フィールド９１は、どのチャネル・
アダプｐ３２が現在の指令を受取ったか（即ち、論理装
置がどのチャネルに関連しているか）を示すピット・パ
ターンを含む。論理装置アドレス・フィールド９２は、
指令と共に受取られた論理アドレス（即ち、第１図のバ
イト２０のＡＣ及びＤＥＶ部分）を示すコードを含む。

指令フィールド９３は第１図のバイト２１からのコード
を含む。シーケンス・フィールド９４は第１図のバイト
２２のＳＥＱ部分を含む。チャネル指令リトライ・フィ
ールド９５は、システム１０によってチャネル指令リト
ライ信号がホスト１１へ送られたか否かを示す。キャッ
シュ・ミスがミス・フィールド９６で示されると、チャ
ネル指令リトライ信号がホスト１１へ送られている。従
って、レジスタ６２は、キャツンユ４０についてミスが
生じたこと、及びシステム１０が適当なチャネル指令リ
トライ信号を与えたことを知らせる。チャネル指令リト
ライ信号は、単に周辺指令の実行中に遅延が必要である
ことをホスト１１へ知らせる。システム１０が指令を実
行できる状態に達すると・それはホストへ装置終了信号
を送る。次Ｋ、ホストは２度目の周辺指令を送り、その
指令はシステム１０によって実行されることができる。

ページング・パラメータ部分８１は、バイト２２のＳＥ
Ｑフィールドに対応するシーケンス・フィールド１００
、及びバイト２２のＲＤフィールドから取られた読出フ
ィールド１０１を含む。カウント・フィールド１０２は
、バイト２３から取られたブロック数を含む。シーケン
シャル拳データの各ブロックがホスト１１へ転送される
度に、カウント・フィールド１０２は１だけ減少される
。

従って、それはキャッシュ４０を介してホスト１１へ転
送されるべきブロックの数を示す。ベース・シリンダ・
フィールド１０３は、シーケンシャル・データがＤＡＳ
Ｄ　１６−１８から転送される場合のシリンダ・アドレ
スＣを含む。即ち、マルチシリンダ・リクエストの場合
、フィールド１０３は・仮想マシン・ミニディスクのＣ
値を含む。

指令パラメータ部分８２は、シーク・アドレス・フィー
ルド１０４にＤＡＳＤのシー°り・アドレスを含み、探
索フィールド１０５に最後又は現在の識別情報探索引数
を含み、セクタ・フィールド１０６に最後又は現在のセ
クタ値を含む。

読出パラメータ部分８３は要求フィー、ルド１１０を合
む。フィールド１１０は、ＤＡＳＤ１６−１８からキャ
ッシュ４０へのデータ転送が要求されていることを示す
。進行フィールド１１１は、ＤＡＳＤ１６−１８からキ
ャッシュ４０への読出しが進行中であることを示す。後
処理フィールド１１２は、ＤＡＳＤ　１６−１８からの
読出しが完了し、成る後処理機能が実行されていること
を示す。装置アドレス・フィールド１１３は、アドレス
されている実際のＤＡＳＤ１６−１８を表示するため・
バイト２０（第１図）から取られたＤＥＶ部分を含む。

ディレクトリイ・インデックス・フィールド１１４は、
どのディレクトリイ・エントリイ・レジスタがレジスタ
６２で指定された論理装置に対応するエントリイを含む
かを示すため、ディレクトリイ４３のインデックス値を
含む。ストレージ・アドレス・レジスタ・フィールド１
１５は、ＤＡＳＤ１６−１８とキャッシュ４０の間のデ
ータ転送で、どの５ＳＡＲ７９がキャッシュ４０にアク
セスするために使用されるかを示す。

保存フィールド１１９は、割込動作を含む各種の動作の
間に、プロセッサ３１Ｐが制御データを保存するために
使用するレジスタ６２の領域を示す。

アクチブ・ディレクトリイ・エントリイ・バッファ・レ
ジスタ７６は、ディレクトリイ４３の各−エントリイと
同じ構成を有する。従ってルジスタ７乙の説明は、ディ
レクトリイ４６の説明と同じである。ディレクトリイ４
３及びレジスタ７６の各エントリイにおいて、インデッ
クス・フィールド１０７はディレクトリイ・エントリイ
の論理アドレスを含む。これは、各エントリイのための
自己識別データである。フィールド１０８は、キャッシ
ュに記憶されたデータ、又は記憶の割当てを受けたデー
タに対応するＤＡＳＤ１６−１８のアドレスを含む。Ｃ
ＣＰフィールドは物理シリンダ・アドレス（即ち、ＤＡ
ＳＤ１６−１８に対するシリンダの実際の物理アドレス
）を含む。Ｈフィールドはヘッド・アドレスを含む。Ｒ
フィールドはレコード・アドレスを含む。Ｐフィールド
はバイト２０のＤＥＶ部分に対応する装置アドレスを含
む。セクタ・フィールドは実際のセクタ値（即ち、読出
しが始′まるディスク回転位置）を含む。

４つのレコー、ドを有するトラックのためのＲフィール
ドの値は、１から４まで変動するが、セクタ・フィール
ドの値は、実際のセクタ・アドレスである。ＤＡＳＤを
アドレスする時、Ｒフィールドの値は、通常のＤＡＳＤ
アドレシング手法を用いて、バイト・レベルで回転位置
インデイケータへ変換される。成る種のホスト・オペレ
ーティング・ンステムにおけるＲフィー　ルドの値は、
１−１２０の範囲をとる。その他の範囲の場合・Ｒフィ
ールドの値はトラックに含まれるレコードの数Ｎのモジ
ュロ値へ減少される。次に、Ｒフィールドの値及びモジ
ュロＮはディスクの回転アドレスへ変換される。そのよ
うなセクタ値は、最小の待ち時間遅延と共にレコードへ
のアクセスを開始するために適している。ＣＣＬフィー
ルドは論理ゾリンタ”・アドレスを含む。このアドレス
は、物理装置上で限定される論理装置のために使用され
る。

リンク・フィールド１０９は、ハツシュ・クラスの全て
のエントリイを相互にリンクするため、重−的にリンク
されたリストのデータ信号コードを含む。所与のハラツ
ユ・クラスの最後のエントリイは、連鎖の終り又はクラ
スの終りを示す特定のコード（ゼロ）を含む。変更フィ
ールド２６９は、キャッシュ４０中のデータが、ＤＡＳ
Ｄ　１６−１８から受取られたため変更されたかどうか
を示す。

本発明の理解に関係のない他のコードを、デイレクトリ
イ４５の各エントリイヘ付加することができる。例えば
、ＭＲＵ−ＬＲＵリストヲ各エントリイに含ませてよい
。

リンケージ・ポート２５は、プログラム５０Ｐ１５６Ｐ
、６１Ｐによってアクセス可能なコントロール・ストア
７６の領域である。この領域は、こしＧ；＞　−ｒ　イ
クロコード・ユニットの実行の相互作用を制御するため
のメツセージ領域である。成る実施型態では、プログラ
ム５０Ｐ及び５６Ｐは１つのコード・セグメントとして
取扱われ、リンケージ・ポート２５は、これら２つのマ
イクロコード・セクショ／によって単一ユニットとして
アクセスされる。リンケージ・ポート２５はコード・ポ
イント・フィールド１１０”を含む。このフィールドは
、制御データをリンケージ・ポートに転送したコードの
部分を示す。即ち、プログラム６ＩＰがエントリイをり
／ケージ・ポート２５に転送した時、プログラム５６Ｐ
はその制御データをフェッチし、機能を実行する。プロ
グラム５６Ｐが、プログラム６１Ｐによるリクエストに
応答して、新しいデータをリンケージ・ポート２５に入
れた時、フィールド１１０１は、コード実行のどの地点
にプログラム５６Ｐが関連しているかをプログラム６Ｉ
Ｐに知らせるので、プログラム＜ＳＩＰは、プログラム
５６Ｐの応答に基いて処理を継続することができる。優
先順位フィールド１１１′は、リンケージ°ボート２５
に入れられたリクエストの優先順位が高いか、低いか、
又は連続処理を要するものかを表示するコードを含む。

有効フィールド１１２１は、リンケージ・ポート２５の
エントリイが有効であるかどうか（即ち、アクションを
要する最近のエントリイであるかどうか）を示す。装置
フィールド１１６１は、ＤＡＳＤｌ＜５−１８のいずれ
がり／ケージ・ポート２５にある現在の制御データと関
連しているかを示すため、バイト２０から取られたＤＥ
Ｖ部分を含む。パラメータ・フィールド１１４１は、メ
ツセージに関連した各種のパラメータ（即ち、どのよう
な機能が実行されるべきであるか、状況情報など）を含
む。

バッファ・シーケンス・テーブル７８は、ＤＡＳＤｌ６
−１８の各々のために１群のレジスタを有する。第１の
レジスタは削除フィールド１２０を含む。フィールド１
２０はディレクトリイ・インデックス１２２−１２１ｅ
指定する１から８までのインデックス値を含む。これら
のインデックスは、削除されるべきディレクトリイ・エ
ントリイを指定する。カウント・フィールド１２１は、
テーブルに含まれる有効なエントリイの数のカウントを
含む。更に、それはアドレスとして使用される。例えば
、最初のディレクトリイ・インデックスは常に１２２に
記憶され、第８番目のディレクトリイ・インデックスは
１２６に記憶される。

フィールド１２１に６の値があれば、第６番目のディレ
クトリイ・インデックスがアクセスされる。

ディレクトリイ・インデックスは、ディレクトリイ４６
の工ントリイの論理アドレスであり、ディレクトリイ４
３に対して迅速なアクセスを可能とする。

第４図はデータの読出し又は書込み転送における一連の
チャネル゛指令ワード（ＣＣＷ）及び内部制御ワード（
ＩＣＷ）を示す。読出転送は、ＤＡＳＤ１６−１８から
ホスト１１への信号転送であり、書込転送はその逆方向
のデータ転送である。

ＣＣＷ連鎖１３０は、ベージング−パラメータ設定（Ｓ
ＰＰ）ＣＣＷ１３２から始まる。第５図は記憶システム
１０によるそのような指令の実行を示す。基本的には、
ＳＰＰ　　ＣＣＷ１３２は、シーケンシャル・データが
記憶システム１０からホスト１１へ転送されるべきか否
かを設定すると共に・第１図の論理ブロック１９０バイ
ト２２で指定される他のパラメータを設定する。ｓｐｐ
　　ｃＣＷ１′５２が１度動作パラメータをシステム１
０へ表示すると、シークＣＣＷ１３３はシーク指令を周
辺記憶システムへ転送する。シーク・パラメータはｓｐ
ｐ　　ｃｃｗ中に含まれていてよい。通常のＤＡＳＤ構
造に従えば、シークの次にセクタ設定ＣＣＷ１！＋４が
続き、その次にＩＤ（識別情報）等価探索ＣＣＷ１３５
が続く。ここで記憶システムは、読出ＣＣＷ１３６によ
って、アドレスされたＤＡＳＤ１６−１８からデータを
読出す準備を完了する。続出指令を受取ると、記憶シス
テム１０は列１３１に示されるアクションを実行する。

先ず、シーク、セクタ設定、及びＩＤ等価探索の各ＣＣ
Ｗはスタック１４０にある。１３７で、第１図に関して
説明したように、ディレクトリイ４３の探索が実行され
る。ヒツトの場合（即ち、要求されたデータがキャッシ
ュ４ｏにあル場合、線１３８によって示されるように、
データは、キャッシュからホストへ、指令を受取ったチ
ャネル・アダプタ３２を介して転送される。他方、デー
タがキャッシュに存在しないことをディレクトリイ４３
が表示すると、線１４１で示されるようにミスが生じる
。この場合、線１４２で示されるように、チャネル指令
リトライ信号が７ステム１゜によって与えられる。これ
は、ホスト１１へ、装置終了信号がシステム１０から受
取られた時、同じ読出指令をシステム１０へ送ることに
よって、読出ＣＣＷ１３６がチャネルによって再実行さ
れねばならないことを知らせる。これが生じると、シス
テム１０は、ＩＣＷ連鎖１４３−１４８を形成する。こ
のＩＣＷ連鎖は、シークＩＣＷ１４３で始まるが、この
ＩＣＷはホスト１１から受取られてスタックされたシー
ク指令から導入される。

マルチトラック動作の場合、工ＣＷはＩＤ探索ハラメー
タから導入される。シークＩＣＷ１４Ｓの次にはセクタ
設定ＩＣＷ１４４が続く。ＩＣＷ１４４はレコード番号
から計算されたセクタを有する。ローカルの入力は、キ
ャッシュ設定ＩＣＷ１４５を作る。このＩＣＷは、プロ
グラム５６Ｐをして・読出されるべきデータが記憶され
るシステム・ストレージ３０のアドレスを、適当な５Ｓ
ＡＲ７９へ挿入せしめる。もし複数のデータ・ブロック
が転送されるべきであれば、１４６で示されるように複
数のキャッシュ設定ＩＣＷが生じる。

次に、ＣＣＷ１３５に対応するＩＤ等価探索ＩＣＷ１４
７が生じる。ＩＤ等価探索ＩＣＷ１４７は最初のキャツ
ーンユ設定ＩＣＷ１４５に対応する。

これは、１つのＩＣＷ１４７を用いて、複数のデータ・
ブロックが順次に読出されることを意°味する。次に、
転送されるべきデータ・ブロックの数に等しい読出ＩＣ
Ｗ１４８がプログラム５６Ｐへ与えられる。それは、キ
ャッシュ設定ＩＣＷＯ数によって指定された所定数のデ
ータ・ブロックを読出すためである。読出しくアドレス
されたＤＡＳＤ１６−１８から５ＳＡＲ９７中に設定さ
れたキャッシュ４０のアドレスへデータを転送すること
）が完了すると、線１５０で示されろように、システム
１０は装置終了信号をホスト１１へ与える。ホスト１１
は、１５１でＣＣＷ１３６に対応する周辺指令を出すこ
とによって直ちに応答する。

勿論、ＩＣＷ連鎖が実行されたばかりであるから、シス
テム１０は１５２でディレクトリイ４３を探索しヒツト
を生じる。次に線１５′５で示されるように、データは
キャッシュ４０からホスト１１へ転送される。１３６で
リクエストされたデータ・プロン〉について、データが
転送されなかった場合、他のミスが生じ、エラー状況が
ホスト１１へ報告される。このエラー状況は、システム
１０がアドレスされたＤＡＳＩ）１６−１８のシリンダ
及びヘッド・アドレスからデータを転送することができ
なかった事実を反映する。次に、ホスト１１は、標準の
ディスク記憶装置回復手法を用いて回復をはかるため、
直接アクセス法（ＡＣ＝ＯＯ）に頼ることができる。省
略符号１５４は、上記の動作が稠度も反復されることを
示すと共に、複数のＤＡＳＤ１６−１８に対する複数の
ＣＣＷ連鎖がインタリーブされることを示す。ＩＣＷ連
鎖ハ、必ずしもＣＣＷ連鎖のシーケンスに従わない。環
境に応じて、ＩＣＷ連鎖は、後に生じるＣＣＷ連鎖によ
って構成されかつ使用されてよい。そのような可能性は
、ＣＣＷ連鎖に関するＩＣＷ連鎖の非同期的局面を示す
。通常、最初のＣＣＷ連鎖は最初のＩＣＷ連鎖を生じる
。任意の時点で、別個のＩＣＷ連鎖はそれぞれのＤＡＳ
Ｄについてアクチブであることができる。

第５図はシステム１０によるＳＰＰ指令の実行を示す。

プログラム５０ＰはＳＰＰ指令を受取るとそれをデコー
ドする。デコードの結果として、プロセッサ３１Ｐはプ
ログラム６ＩＰを能動化する。それが能動化されると、
プロセッサ３１Ｐはプログラム６ＩＰを介して１５５で
本発明に関連のない論理機能を実行する。次に１５６で
、第３図のレジスタ６２がアクセスされ、部分８２にあ
る探索フィールド１０５が１ヘセツトされ、部分８０に
ある装置フィールド９０が０ヘセツトされ、ＣＣＲフィ
ールド９５がＯヘセットされ、シーケンス・フィールド
１００がバイト２２で受取られた値ヘセットされ（Ｘに
よって示される）、読出フィールド１０１がバイト２２
のＲＤ部分の値ヘセットされ、部分８１０カウント・フ
ィールド１０２がバイト２６で示された値ヘセットされ
る。

レジスタ６２の設定に続いて、プロセッサろ１Ｐは１５
５で本発明と関連のない論理機能を実行する。次にプロ
セッサ３１Ｐは、１５７でレジスタ６２のシーケンス・
フィールド１００を調べ、シーケンシャル・データが指
定されているかどうかを調べる。もし指定されていなけ
れば、プロセッサ３１　Ｐバリンケージ・ポート２５を
介してプログラム５０Ｐへ戻る。もしシーケンシャル・
データが指定されていれば、プロセッサ３１Ｐは、１５
８で、カウント・フィールド１０２で示されたブロック
数をプロセッサ３１Ｐの内部レジスタエＲ（図示せず）
へ転送する。実施例において、最大８個のブロックが、
データ・ブロックの所与のバースト中に転送される。カ
ウント・フィールド１０２のカウントが８より大きいか
父は８に等しい時、８個のブロックが転送され、カウン
トは８だけ減少される。カウントが８より少なければ、
そのカウントに等しい数のブロックが転送される。

次に１５９で、ブロック・カウントの値が検査される。

もしそれがゼロでなければ、適当なＳＰＰ指令の実行が
生じている。もしブロック・カウントが０であれば、シ
ーケンシャル・インディケータ又はブロック・カウント
がエラーである。従って、プロセッサ３１Ｐはステップ
１５９からエラー状況報告手順へ進む。

シーク、セクタ設定、ＩＤ等価探索の各ＣＣＷ１３３−
１３５は周知であるから説明しない。システム１０が先
行技術と異なる動作をとるのは、シーケンシャル・デー
タのために読出ＣＣＷ１３６に基いて続出指令を受取っ
た時である。第６図は、シーケンシャル・データを転送
するマ／ン動作を示す。１６０で、受取られた指令がプ
ログラム５０Ｐによって処理される。次にリンケージ・
ボート２５を介して、プログラム６ＩＰがプロセッサ３
１Ｐによって能動化される。指令は再び１６１でデコー
ドされる。それは読出指令であるから、１６２でディレ
クトリイ４３が第１図に関して説明したようにして探索
される。１６３で、プロセッサ３１Ｐは、ディレクトリ
イの探索がヒツトを生じたかミスを生じたかを決定する
。ミスの鳴合、１６４で、指令及び制御情報をキュー・
レジスタ６９に置くことによって、受取られた指令が待
ち行列に入れられ、チャネル指令リトライ信号がホスト
１１へ送られる。キュー・レジスタ６９は任意のフォー
マットを使用することができるから、これ以上説明しな
いが、待ち行列はＤＡＳＤの各々のための先入れ先出し
くＦＩＦＯ）待ち行列である。即ち、８個のＤＡＳＤ１
６−１８が存在すれば、８つの待ち行列が設けられる。

ＦｌＦ’Ｏ待ち行列の使用が重要であるのは、所与の装
置１（ついてホストへの応答シーケンスが、ホストによ
って送られた指令のシーケンスに確実に対応するように
するためである。待ち行列から、プログラム６ＩＰは、
第７図乃至第９図を参照して説明するように、アドレス
されたＤＡＳＤ１６−１８からの読出しを開始する。

１６３で、ディレクトリイ探索のヒツト状態が生じると
、１７０でキャッシュ４０は、適当なチャネル・アダプ
タ３２を介して、データをホスト１１へ壇動的に転送す
る。そのような自動的なキャッシュからホストへの転送
は周知であり、従って説明を省略する。自動的データ転
送の間に、エラーが起るかも知れない。従って、エラー
が検出されると、プロセッサ３１Ｐはエラー報告兼分析
ルーチンへ進む。一般的には、データ転送にエラーは生
じない。１７２で、データ転送が成功裡に完了すると、
プロセッサ３１Ｐは、フィールド１０１を検査するため
レジスタ６２にアクセスする。

もし読出しの後の放棄が表示されていれば、プロセッサ
３１Ｆは、１７３で読出されたばかりのデータ・ブロッ
クをデステージするためキャッシュに入れ、自由になる
。デステージングは、指令が実行されていない時、プロ
セッサ３１Ｐによって実行される。置換アルゴリズムの
要求が生じる前に、データをデステージングすることは
、キャッシュ４０の効率的管理に必要な制御回路を小さ
くする。即ち、自由なスペースが必要となる前に、それ
らが利用可能となる。次に、ステップ１７２又は１７３
のいずれかから論理通路１７４を介して、１７５で、プ
ロセッサ３１Ｐは、ディレクトリイ４３から、データが
キャッシュ４０に保留されるか否かを決定する。キャッ
シュ４０へのデータの保留は、ディレクトリイ４３のピ
ニング・フラグ（図示せず）が消去されるまで、データ
がＤＡＳＤ　１６−１８へ転送され得ないことを意味す
る。もしデータがキャッシュへ保留されるのでなければ
、１７６で読出されたばかりのブロックは・置換アルゴ
リズムのためにＬ　ＲＵ　ＩＪスト（図示せず）中で最
近時に使用されたブロックとされる。

これはディレクトリイ４３にアクセスし、そのディレク
トリイ中で既知の仕様を有するＬＲＵＩＪストを更新す
ることによって達成される。１７７で、本発明と無関係
の論理ステップがプロセッサ６１Ｐによって実行される
。次に１８０で、レジスタ６２が再びｑクセスされて、
シーケンス・フィールド１００が検査される。もしシー
ケンシャル・データが指示されていれば、１８２で、プ
ロセッサ３１Ｐはレジスタ６２のフィールド１０２を調
べて、ブロック・カウントが０に等しいかどうか（即ち
・転送されたばかりのブロックがデータのシーケンス中
で最後のブロックであるかどうか）を決定する。もしそ
れが最後のブロックでなければ・　１８３で、ブロック
・カウントが１だけ減少される。ステップ１８０．１８
２．１８３に続いて、論理通路１８１は、プロセッサ３
１Ｐをプログラム５０Ｐへ戻す。それは、通常の態様で
ホスト１１へ最終的な状況報告を行うためである。

第７図及び第８図はキュー・レジスタ６９にある続出待
ち行列を走査し、ＩＣＷ連鎖を発生する流れ図を示す。

リクエストされた読出しが待ち行列！（入れられた後、
プロセッサ３１Ｐは、システム１０をして、各種の機能
を実行せしめる。例えば、そのような機能として、チャ
ネル・アダプタの１つを介して受取られた指令、及び続
出相合（チャネル指令リトライの対象となった）を転送
したチャネル・アダプタから受取られた他の指令に応答
する機能がある。ホストからの周辺指令の受取りに休止
があれば、シーク及びセクタ設定指令がＤＡＳＤ　１６
−１８に送られる。キャッシュ４Ｑがデータをホスト１
１へ転送したり、ポスト１１からデータを受取ったり、
アドレスされたＤＡｓＤからデータを受取ったりそこへ
転送したりしている間、制御アクティビティ中に休止が
生じると、プロセッサ３１Ｐは、プログラム７５の１部
であるディスパッチャ・マイクロコードを介して、キュ
ー・レジスタ６９を含む作業テーブル（図示せず）を走
査する。もし待ち行列が空であれば（即ち、読出しが起
るべきでなければ）１．プロセッサ３１Ｐは、論理通路
１９２を通って、ディスバソチャ１９０へ戻る。もし読
出しが待ち行列に入れられていることが、キュー・フラ
グを走査することによって、１９１で検出されると、１
９６で、待ち行列のエントリイがキュー・レジスタ６９
からプロセッサ３１Ｐの内部レジスタ（図示せず）へ転
送される。もしこの転送でエラーが生じれば、１９４を
介してエラー報告及び回復手順へ行く。

キュー・レジスタから待ち行列のエントリイが成功裡に
読出されると、１９５でレジスタ６２がアクセスされ、
装置フィールド９０が１へセットされる。それは、成功
した読出しが完了すると、装置終了信号を発生する必要
があるからである。１９６で、本発明と無関連の機能が
実行される。次に２００で、アドレスされた装置に対応
する装置バッファ・レジスタ７７で、連鎖ビットがセッ
トされる。そのビットは、論理連鎖が起ること、即ちア
ドレスされたＤＡＳＤｌ（Ｓ−１８に対する来たるべき
アクセスで、１つを超えるＩＣＷが使用されることを示
す。２０１で、レジスタ６２が再びアクセスされ、シー
ケンス・フィールド１００の値が調べられる。シーケン
シャル・デーｐが指定されていれば、プロセッサ３１Ｐ
は２０２へ進み、来たるべきＩＣＷ連鎖のためのブロッ
ク・カウントをページング・パラメータに等しくセット
する。

所与のＩＣＷ連鎖を通して転送されるブロックの最大数
は、５ＳＡＲ７９の数に等しい。例えば１．８個の５Ｓ
ＡＲがあれば・転送されるブロックの数は最大８個であ
る。更に、遅延限界を考慮しなければならない。例えば
・転送される８個のブロックが２個のシリンダにアクセ
スする必要があれば、最初のシリンダにあるブロックの
みが転送される。

例えば、８個のブロックのうち、最初のシリンダに４ブ
ロツクがあり、第２のシリンダに４ブロツクがあれば、
ブロックの数は４ヘセツトされる。

このアクションは、一連のブロックを転送するのに必要
な時間を最小にし、かつ全ての転送が電子的速度で完了
するようにする。所与のシリンダの第１ブロツクでミス
が起ると、８個までのブロックが自動的に転送されるこ
とができる。更に、ブロックの最大数は、カウント・フ
ィールド１０２にある残りの値よりも決して大きくなら
ない。工ＣＷ連鎖は、シリンダ境界が決してＩＣＷ連鎖
によって横断されないように配列される。そのような配
列は、通常のコンピュータ・プログラミングに従って行
われる。２０１で、もしシーケンシャル・データが指定
されなければ、２０３で転送されるべきブロックの数は
１ヘセツトされる。ブロックを設定する数値は、連鎖フ
ラグ、装置アドレスその池の装置制御データと共に装置
バッファ・レジスタ７７（第１図）へ与えられる。２０
４で、５ＳＡＲ７９の識別情報が０ヘセツトされる。こ
れは、プロセッサ５１Ｐが識別情報０を有する５ＳＡＲ
にアクセスすることを意味する。

２０５で、第１図の論理ブロック１９から得られたＡＣ
及びＤＥＶより成る論理アドレスが物理装置アドレスへ
変換される。実施例において、このアクションは、単に
論理アドレスからＡＣ部分をマスクするととＫよって達
成される。２０６で、本発明と無関連の機能が実行され
る。接続表示２０７は、第８図から来る論理フローの続
きである。

１９０から２０６までの論理ステップは準備ステ　　　
′ツブであり、以下に説明するステップは、一連のブロ
ック転送を設定するため、ループとして反復可能である
。

ループ中の最初のステップ２１ｂは、キャッシュ４０で
スロット又はスペースを割当てる。通常の割当手順がと
られる。即ち自由リスト（図示せず）上のアドレス可能
なスロットが、アドレスされたＤＡＳＤｌ（Ｓ−１８か
ら最初の信号ブロックを受取るべきスロットとして指定
される。次にそのスロットは自由リストから除かれ、プ
ロセッサ３１Ｐ内の内部レジスタ（図示せず）で表示さ
れる。それは、ディレクトリイ４３のどのエントリイを
使用してキャッシュ４０中のスロットｋＲ別するかを示
すためである。ここで注意すべきは、キャッシュ４０中
のそれぞれのアドレス可能なスロットに対して、ディレ
クトリイ４３の中に１つのエントリイ・レジスタが存在
することである。

従って、キャッシュ４０におけるデータの実際のアドレ
スは、ディレクトリイ４３のエントリイを含むレジスタ
から直接引出すことができる。

ステップ２０２又は２０３で設定されたブロックの数に
等しいスロットの数を割当てようと試みた場合、プロセ
ッサ３１Ｐは、２１１で、割当て過程でチラーが生じた
かどうかを決定する。もしエラーが生じていれば、ブロ
ックの全てがアドレスされたＤＡＳＤ　１６−１８から
キャッシュ４０へ成功裡に転送されたとは言えない。従
って、エラー状態が生じた場合、プロセッサ３１Ｐは、
２１２でレジスタ６２のシーケンス・フィールド１００
を調べ・シーケンシャル転送かどうかを決定する。もし
シーケンシャル転送でなければ・ブロセッ＋３ＩＰは論
理通路２１３をたどり、プログ５ム５ＣＪＰへ戻る。そ
れは、置換アルゴリズムの制御を待機して、１個のブロ
ックのために利用可能なスペースを作るためである。

７−ケンシヤル転送の場合、プロセッサ３１Ｐは、２１
４で・転送されるべき最初のブロック上でエラーが生じ
たかどうかを決定する。もしエラーが生じたのであれば
、全体の動作は無効にされる。従って２１５で、レジス
タ６２がアクセスされ、図示されないユニット・チェッ
ク（ＵＣ）フラグが１ヘセツトされ、切断状況（ＤＣ）
フラグが１ヘセツトされ、その他のフラグが０ヘリセツ
トされる。次にプロセッサ３１Ｐは１、論理通路２１６
を介してプログラム５０Ｐへ戻る。もし割当エラーが最
初のブロックについて生じていなければ、残りのブロッ
クのデータ転送が生じる。プロセッサ３１Ｐは通路２１
７から２２０へ進むが、それは、ＩＣＷＩＪストから割
当てられない領域へ転送されるブロックの数を切詰める
ためである。

ステップ２１１へ戻って、もし割当エラーが生じていな
ければ、２１８で、本発明と無関係の機能が実行される
。これらの機能は、割当てに関係のないマイクロコード
論理エラーを分析することを含む。もしスロットが、そ
のようなマイクロコード・エラーのために割当てられな
かったのであれば、切詰ステップ２２０が実行され、ア
ドレスされたＤＡＳＤ１６−１８からキャッシュ４０へ
転送されるブロックの数が減少される。エラーが生じな
いか、又は切詰めがなされた後、プロセッサ３１Ｐは・
　２２１で、本発明と無関係の論理ステップを実行する
。２２２で、レジスタ６２のシーケンス・フィールド１
００が検査される。もしシーケンス・フィールド１００
が０を含むならば、シーケンシャル・データは指定され
ておらず、従って２２３で、キャッシュ４０中でデータ
を受取ルヘキスロットに対応するディレクトリイ４６の
エントリイのインデックスが、レジスタ６２のディレク
トリイ・インデックス・フィールド１１４へ入れられる
。シーケンシャル・データの場合、又はインデックスが
レジスタ６２へ入れられた後・２２４で、後に５ＳＡＲ
７９へ挿入されるべきキャッシュ・アドレスが、レジス
タ６２へ入れられたばかりのディレクトリイ・インデッ
クスから発生される。これは、単にオフセット値をディ
レクトリイ・インデックスの各々へ付加することである
。２２５及び２３１で、シーケンシャル・モードを示す
レジスタ６２のシーケンス・フィールド１００が、プロ
セッサ３１Ｐをして、カウント・フィールド１０２を検
査させ、そのカウントが１より大きいかどうかを調べさ
せる。もしカウントが１より大きければ、２′５２で、
プロセッサ６１Ｐは、転送されつつあるブロックのシー
ケンスにある最初のブロックが、処理されつつあるかど
うかを検査する。もし処理されていなければ、２３６で
、第２のブロックのための新しいキャッシュ・アドレス
が与えられる。次に２３４で、装置バッファ・レジスタ
７７において、第２又はその他ノフロックに対応する５
ＳＡＲ７９がキャッシュ・アドレスヘセットされ、フラ
グがセットされ、ディレクトリイ４３へのポインタがセ
ットされ、キャッシュ・アドレスを受取るべき５ＳＡＲ
７９が指定される。実行されるべぎ一他の機能も、レジ
スタ７７の中で限定されてよい。

ステップ２２５．２６１．２３２からの論理通路２２６
は、本発明と無関係のステップ２２７へ続き、次いでプ
ロセッサ３１Ｐは２２８で、レジスタ６２ヘアクセスし
て、発生されたキャッシュ・アドレスを読出パラメータ
部分８３の現γ下レス・フィールド１１８へ記憶する。

次にプロセッサ３１Ｐは、本発明と無関係のステップ２
２９をとり、接続表示２６５を介して第８図の論理ステ
ップへ進む。

第８図のステップ２４１で、プロセッサ３１Ｐは第６図
のカウント・フィールド１２１を増加させることによっ
て、５ＳＡＲ７９へのポインタを更新する。２４２で、
プロセッサ６１Ｐは、キャッシュ４０へ転送されるべき
ブロックの全てが、キャッシュ４０中で割当てを得られ
たかどうかを決定する。もし割当てを得ていなければ、
プ１セッサ３１Ｐは、接続表示Ｂを介して第７図の接続
表示Ｂへ戻り、キャッシュ４０のスペースラフロックへ
割当てる。このループは、カウント・フィールド１２１
が転送されるべきブロック数と等しいカウント（８を超
えない）を含むようになるまで繰返される。

ループを完了した後、本発明と無関連の論理ステップが
２４４で実行される。２４５で、読出指令がＩＣＷＣ上
へトされる。このＩＣＷはＤＡＳＤ１６のためのデータ
読出指令を表わす。２５０で、レジスタ６２がアクセス
され、ベージング・パラメータ部分８１にあるシーケン
ス・フィールド１００がセットされているかどうかを決
定する。

それがセットされていれば、プロセッサ３１Ｐは、２５
１で、受取られたブロック・カウントが１より大きいか
どうかを決定する。もしそれが１より太きければ、ＩＣ
Ｗ２４（第１図）の指令修正ノくイト２７の連鎖フラグ
がセットされる。１より大きくなれば、ステップ２５０
又は２５１から入ったステップ２５２で、連鎖フラグを
リセットすることによって、バイト２７で連鎖終了が示
される。

２５４−ｔ’、コントロール・ストア７３にある装置バ
ッファ・レジスタ７７はＩＣＷｆｔ受取る。即ち、指令
コード、フラグ、その他の動作表示が受取られる。２５
５で、プロセッサ３１Ｐは、再びレジスタ６２のシーケ
ンス・フィールド１００を検査し、それがシーケンシャ
ルでないかどうかを決定する。１つのブロックのみが転
送されるのであれば、プロセッサ３１Ｐは論理ステップ
２５７を実行ｒるための論理通路２５６をたどる。それ
は、リンケージ・ボート２５を介して、形成されたばか
りのＩＣＷをプログラム５６Ｐへ転送するためである。

シーケンシャル・データ転送の場合、プロセラ？３ＩＰ
はステップ２５５を離れて論理ステップ２６０を実行す
る。それは、カウント・フィールド１２１を次のエント
リイヘ調整するためである。

次に２６１で、残りのブロック・カウントが１より大き
くなければ、ステップ２５７でＩＣＷがプログラム５６
Ｐへ転送される。残りのブロック数が１より大きければ
、残りのＩＣＷを連鎖へ設定するループ２７０が実行さ
れる。２７１で、カウント、キー、データ読出指令及び
マルチトラック指令が設定される。２７２で、プロセッ
サ３１Ｐは、ブロック・シーケンスの中にある最後のブ
ロックが処理されているのかどうかを決定する。□もし
処理されていなければ、ＩＣＷのバイト２７にある連鎖
フラグが１ヘセツトされる。そうでなけレバ、２７４で
、連鎖フラグをリセットすることによって、連鎖状態の
終りが表示される。２７５で、ＩＣＷが装置バッファ・
レジスタ７７へ転送すｔｔル。２７６で、キャッシュ、
・アドレスが装置バッファ・レジスタに記憶され、バー
スト転送のためＫ、それが直ちに５ＳＡＲ７９へ転送さ
れることができるよう忙なる。２７７で、プロセッサ３
１Ｐは、ブロックが最後のブロックであるかどうかを決
定する。もし最後のブロックでなければ２７８でループ
がインデックスされ、通常の制御手法を用いて、内部レ
ジスタ（図示せず）Ｋあるカウントが調整される。最後
のブロックであれば、ステップ２５７が実行される。ル
ープが２７８でインデックスされた時、ステップ２７１
−２７７が再び実行される。

プログラム５６Ｐは、ＩＣＷ連鎖を受取ると、チャネル
・アダプタ３２を介して受取った指令と同じようにその
連鎖を実行する。指令の実行は良く知られているから、
ＩＣＷ連鎖の実行についてはこれ以上説明しない。ここ
で注意すべきは、ＤＡＳＤからキャッシュ４０へ信号を
転送するに当って、プログラム５６ＰはＤＡＳＤをアド
レスするのみならず、レジスタ７７のキャッシュ・アド
レスをＳ　Ｓ　Ａ　Ｒ，７９へ転送し、いくつかのデー
タ・ブロックが単一のデータ・ストリームで転送できる
ようにする（即ち、マルチトラック転送）。

その転送の終りに、プログラム５６Ｐは・エラー表示を
含む結果の状況情報をり／ケージ・ポート２５ヘロード
する。次いで、プロセッサ３１Ｐの動作は、プログラム
５６Ｐからプログラム６１Ｐへ切替えられる。

第９図はポート処理と呼ばれるプログラム６１Ｐの部分
を示す。この部分は、ＤＡＳＤからキャツ／ユ４０への
データ信号の転送に続いて実行される論理ステップであ
ろう先ず、ステップ２８０でリンケージ・ポート２５の
内容が作業レジスタへ転送される。上記内容は装置アド
レス、レジスタ６２へめポインタ、プログラム５６Ｐに
よって発生されろフラグが含まれる。２８１で、プロセ
ッサ３１Ｆはレジスタ６２ヘアクセスし、ＤＡＳＤから
の読出しが進行中でないことを示すため、進行フィール
ド１１１’ｋＯヘリセツトする。２８２で、本発明と無
関連の論理ステップが実行される。２８３で、プロセッ
サ３１Ｐはプログラム５６Ｐのリターン・コードを検査
して、エラーでないかどうか、全て゛の要求されたデー
タ・ブロックがキャッシュ４０へ成功裡に転送されたか
どうか、リターン・コードは０になっているかどうかを
テストする。そのような成功した動作が存在すれば、２
８４でプロセッサ３１Ｐの内部作業レジスタの内容が１
へセットされる。２８５で、レジスタ６２がアクセスさ
れ、シーケンス・フィールド１００が検査される。もし
転送がシーケンシャルでなければ（即ち、１つのデータ
・ブロックのみが転送されるのであれば）、２８７で転
送されるブロックの数が１ヘセツトされる。そうでなけ
れば、２８６で、レジスタ７７に記憶されるように割当
てられたブロックの数が・テーブル７８におけるエント
リイの数を示すためにカウント・フィールド１２１へ転
送される。

ステップ２８３でエラー状態が生じていれば（即ち、リ
ターン・コードが０に等しくなければ）・２９０でエラ
ー分析の論理ステップが実行される。

もしそのような分析によって永久的エラーが表示されれ
ば、プロセッサ３１Ｐは通路２９１をたどり、永久的エ
ラー回復及び報告手順へ進む。この手順は、本発明の範
囲外にある。そうでなければ２９２で、プロセッサ３１
Ｐは指令がマルチトラック指令であったかどうか（即ち
、１つのデータ・ブロックを超えるデータ・ブロックが
自動的に転送されるべきか否か）を決定する。もしマル
チＩ・ラック指令でなければ、エラー状態は単一ブロッ
クの転送を生じ、永久的エラーが処理されて・プロセッ
サ３１Ｐは論理通路２９１へ進む。もし複数のブロック
が転送されたのであれば、それ以上のアクションをとる
ことができる。即ち、１つのブロックはエラーであるか
も知れないが、先行する全てのブロックはエラーなしで
転送されたのかも知れない。プログラム５６Ｐは、リン
ケージ・ポート２５を介して、どのブロックがエラーを
生じたかを表示する。プログラム６ＩＰは、プログラム
５６１から与えられた情報から、とのＩＣＷがエラーに
関連しているかどうかを表示ｔろ。

次にプロセッサ３１Ｐは、２９３で、レジスタ７７から
、直前のＩＣＷをフェッチする。２９４で、もし指令が
ＤＡＳＤからキャッシュ４０ヘデータを読出す指令であ
ったならば、２９５で、プロセッサ３１Ｐは、割当てら
れたスロットからエラー・ブロックの数を減算すること
によって、ブロック・カウントを調整する。２９４で、
データ続出指令以外のエラーの場合（即ち、データ転送
の前に生じたエラーの場合）、プロセッサ３１Ｐは永久
的エラー・ルーチン（説明せず）へ進む。ステップ２８
６．２８７．２９５から入ったステップ３００では、本
発明と無関連のステップが実行される。そのような論理
ステップは内部アドレッシングと無関係である。６０１
で、プロセッサ６１Ｐはレジスタ６２のシーケンス・フ
ィールド１００ヘアクセスし、シーケンシャル転送が表
示されているかどうかを決定する。シーケンシャル転送
の用台、論理通路６０２がステップ３０４へとられて、
転送されたブロックが最初のブロックであるかどうかが
決定される。ブロック・シーケンスとして転送された最
初のブロック、又は非シーケン７ヤル・モードにおける
最初のブロックである場合（後者の場合、１つだけのブ
ロックが転送される）、３０５でプロセッサ３１Ｐは、
後続する論理ステップのために、レジスタ６２の内容を
作業レジスタ（図示せず）へ転送する。この転送は論理
シリンダＣＣＬ、レコード番号Ｒ１論理装置アドレスＤ
１その他の制御データの転送を含む。

最初のブロックではないブロックについては、プロセッ
サ３１Ｐは、３０６で、テーブル７８（第３図）へアク
セスし、そ゛のブロックのために削除フィールド１２１
によって指定されるディレクトリイ・インデックスを参
照する。最初のブロック又は非シーケンシャルのデータ
については、ディレクトリイ・インデックス・フィール
ド１１４が同じ情報を与える。

ディレクトリイ４３の探索については、３０７で、プロ
セッサ３１Ｐは装置アドレスに対応するキャッシュ・ア
ドレスを探す。この探索は、ディレクトリイ４３がＤＡ
ＳＤからキャッシュ４０へ転送されたばかりのデータ・
ブロックに対応するエントリイを有するかどうかを決定
するためのノ１ンシュ動作を含む。同一のＤＡＳＤに対
する複数の並列アクセスが可能であることに注意された
い。

従って、ＤＡＳＤにあるデータの１つのコピーだけがキ
ャッシュ４０に存在するようにしておくことが重要であ
る。この要件はデータの完全性を与える。即ち、２重の
コピーがキャッシュ４０に存在すれば、１つのコピーだ
けが更新され、第２のコピーは更新されないままに残さ
れる（即ちエラーである）ことが起る。更新されたコピ
ーはＤＡＳＤに記憶されキャッシュ４０中のそのコピー
は消去されるかも知れない。後にホストがンステム１０
ヘアクセスする時、キャッシュ４０に存在スる１ラ−、
のコピーがチャネル・アダプタ３２を介してホストへ転
送されるかも知れない。

探索に続いて、３０８でエラー表示が検査される。エラ
ーがない場合、３１０で、プロセッサ３１Ｐは２屯のコ
ピーが発見されたかどうかを決定する。２重エラーがな
い場Ｑ、３１１で１テーブル７８のエントリイ（即ち、
削除フィールド１２０の内容）が計算され、ディレクト
リイ・インデックス１２２．１２６（第３図）がアクセ
スされ、ＤＡＳＤアドレスに対応するディレクトリイ４
３のエントリイをディレクトリイ４３からレジスタ７６
へ転送することによって、それをプロセッサ３１Ｐがア
クセスできるようにする。これらアクションの全ては３
１２で起る。３１６で、プロセッサ３１Ｐはレジスタ７
６中の変更フィールド２６９をリセットする。変更フィ
ールド２６９は、キャッシュ４０の中に変更されたデー
タがあることを示す。変更フィールド２６９を０ヘリセ
ツトすることは、キ１ヤッ、シ、：Ｌ４−１）中のコピ
ーがＤＡＳＤ中のコピーと同じであることを示す。６１
４で、テーブル７８が再びアクセスされ、削除フィール
ド１２０が増加され、カウント・フィールド１２１が減
少される。３１５で、デ・イレクトリイ４６のエントリ
イがキャッシュ４０へ転送されたデータに対応して付加
される。プログラム５６Ｐがキャッシュ４０へのデータ
・ブロックの転送を生じた時、ディレクトリイ４３は未
だ更新されておらず、キャッシュ４０中のデータは未だ
アドレス可能でない。５１５で、通常のやり方でディレ
クトリイ・エントリイを作ることによって、ＤＡＳＤか
らキャッシュ４０へ転送されたデータはアドレス可能に
なる。

他方、３１０で２重コピーが発見されろと、既にキャッ
シュ４０中にあるデータが正しいコピーであるものと（
即ち、それが変更されたものであると）仮定される。従
って、転送されたデータ・ブロックをアドレス可能とせ
ず、次のデータ・ブロックへ進むことが望まれる。６１
６で、カウント・フィールド１２１を減少させ、削除フ
ィールド１２０を増加させることが望まれる。３１７で
、転送されたばかりのブロックが解放され、キャッシュ
４０にはデータの単一のコピーのみが残される。ブロッ
クの解放は、それをアドレス不可能にする。

最後のハウスキーピング論理機能は、ステップ３２０か
ら始まる。ステップ３２０では、ＤＡＳＤからキャッシ
ュ４０へ転送されたデータ・ブロックの全てが後処理さ
れたかどうかが決定される。

もし後処理されていなければ、３２１で、後処理される
べきブロックの数が１だけ減少される。次にプロセッサ
３１Ｐは、論理通路６０２を通って、ステップ３０４−
３１５を含むループを実行する。

全てのデータ・ブロックが後処理されたのであれば、３
２６で、テーブル７８がアクセスされ、カウント・フィ
ールド１２１及び削除フィールド１２０がロヘリセット
される。ステップ６２３は、論理通路３２５を介して論
理通路２９１からも入られる、３２４で、キュー・レジ
スタ６９がアクセスされ、２重の読出しが生じないよう
に、待ち行列からキュー・エントリイが除去される。第
６図において、読出指令は１６４で待ち行列に入れられ
たことを想起されたい。次に６２２で、レジスタ６２が
アクセスされ、チャネル指令リトライ・フィールド９５
、ミス・フィールド９６、後処理フィールド１１２のよ
うな制御フラグ・フィールドがリセットされ、装置フィ
ールド９０をセットすることによって、装置終了表示が
セットされる。１９０では、プログラム５０Ｐを介して
、状況情報がホストへ与えられる。これまでの説明にお
いて、ＤＡＳＤ、からキャッシュ４０へのデータ転送、
及びその逆方向へのデータ転送は、チャネル・アダプタ
３２の動作に関して非同期ベースで生じることに注意さ
れたい。成る状況の十では、チャネル・アダプタ３２を
介して送られるホストからのリクエストは、データ転送
よりも高い優知順位をとることができ、従ってこれまで
説明してきた動作の成るものは、より高い優先順位の動
作とインタリープされてよい。多重処理は周知であるか
ら、その詳細は説明しない。

【図面の簡単な説明】

第１図はホストへ接続された本発明に従う周辺システム
の論理図及び本発明と関連して使用されるチャネル指令
ワード及び内部指令ワードを示す第２図は周辺システム
を制御するためプログラム化されたプロセッサを含む本
発明の代替的実施例の論理ブロック図、 第３図は第１図及び第２図に示される周辺メモリ・シス
テムの動作と関連して使用される各種のデータ構造を示
す図、 第４図はチャネル指令ワード及び内部指令ワードを使用
する周辺メモリ・システムの動作モードを示す図、 第５図は第１図及び第２図に示される周辺メモリ・シス
テムによってページング・パラメータ設定指令が実行さ
れる様子を示す論理フロー図、第６図は第１図及び第２
図に示されるメモリ・システムにおいて続出指令が実行
され、キャッシュ・ヒツトが生じた場合の論理フロー図
、第７図及び第８図はバッキング・ストアからキャソン
ユ・ストアヘシーケンシャルφデータヲ転送する場合の
論理フローであって準備段階及び内部指咎ワードの処理
段階を含むものの図、第９図は第１図及び第２図に示さ
れるメモリ・システムで多量のシーケンシャル・データ
・セットを処理する場合の後処理を示す論理フロー図で
ある。 １０・・・・記憶システム、１１・・・・ポスト、１６
．１′７・・・・直接アクセス記憶装置（ＤＡＳＤ）、
２５・・・・リンケージ・ボート、３０・・・・システ
ム・ストレージ、’　３１°・・・コントロール、３２
・・・・チャネル・アダプタ、３３・・・・データ・フ
ロー回路、３４・・・・装置アダプタ、３５・・・・デ
ィスク制御アダプタ、４０・・・・キャッシュ、４３・
・・・ディレクトリイ、４４・・・・ハゲシュ回路、４
５・・・・スキャタ・インデックス・テーブル、５ｏ・
・・・アドレス及び指令評価器、５６・・・・直接アク
セス・コントロール、６１・・・・キャッシュ−アクセ
ス・コントロール、６２・・・・論理装置制御ブロック
・レジスタ、６６・・・・チャネル制御ブロック・レジ
スタ、６９・・・・キュー・レジスタ、７６・・・・ア
クチブ・ディレクトリイ・エントリイ・バッファ・レジ
スタ、７７・・、・・装置バッファ・レジスタ、７８・
・・・バッファ・７−ケンス・テーブル、７９・・・・
システム記憶アドレス・レジスタ。 出願人　　インターナシ田ナノいビジネス・マシーンズ
・コーポレーション代理人　弁理士　　頓　　　宮　　
　孝　　　−（外１名） 第１頁の続き ０発　明　者　ジョン・ハント・クリスチャンアメリカ
合衆国アリシナ州ツー ソン・イースト・ケープ・ホー ン・ドライブ１２９９５番地 ０発　明　者　マイケル・ハワード・バータング アメリカ合衆国アリシナ用ツー ソン・ノース・タニユリ・ドラ イブ３８６５番地 ０発　明　者　アーサー・バーバート・ノルタアメリカ
合衆国アリシナ州ツー ソン・イースト・プラツク・セ ンナ９１６１番地

Claims (1)

【特許請求の範囲】
1. 高速データ・キャッシュ、低速バッキング記憶装置、及
   び上記データ・キャッシュと低速バッキング記憶′装置
   との間でデータ信号を転送する手段を有しかつホストへ
   接続された記憶システムであって・上記ホストから所定
   のブロック長を有する一連のデータ・ブロックを表示す
   る信号を受取りそれを記憶する手段と、上記データ・キ
   ャッシュから上記ホストへデータ・ブロックを転送しか
   つ上記データ・ブロック表示信号によって限定されたデ
   ータ・ブロックが上記ホストへ送られたことを記憶する
   手段と、上記夾ストからバッキング記憶装置読出指令を
   受取りかつ上記データ・ブロック表示信号及び上記一連
   のデータ・ブロックの中の任意のブロックに対するリク
   エストに応答して、上記データ・ブロック表示信号によ
   って指定されたブロックを１上記記憶システムによって
   上記ホストへ前に転送されなかったブロックｂ最大値に
   達するまで、上記バッキング記憶装置から上記データ・
   キャッシュへ転送する手段とを具備する記憶システム。