JPH04215151A - キャッシュ制御方式 - Google Patents
キャッシュ制御方式Info
- Publication number
- JPH04215151A JPH04215151A JP2401771A JP40177190A JPH04215151A JP H04215151 A JPH04215151 A JP H04215151A JP 2401771 A JP2401771 A JP 2401771A JP 40177190 A JP40177190 A JP 40177190A JP H04215151 A JPH04215151 A JP H04215151A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- level
- eviction
- block
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 17
- 238000012545 processing Methods 0.000 abstract description 2
- 238000010926 purge Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 2
- 101100327917 Caenorhabditis elegans chup-1 gene Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュ制御方式に関
する。
する。
【０００２】
【従来の技術】従来、キャッシュ制御方式における追い
出し制御では、最も過去に参照されたブロックを最も優
先して追い出すＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌ
ｙ Ｕｓｅｄ）方式か、最も過去に入れ替えたブロッ
クを最も優先して追い出すＦＩＦＯ（Ｆａｓｔ−Ｉｎ
Ｆｉｒｓｔ−Ｏｕｔ）方式か、追い出すブロックをラ
ンダムに選択するランダム方式か、上記方式の組み合わ
せ方式をとっていた。
出し制御では、最も過去に参照されたブロックを最も優
先して追い出すＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌ
ｙ Ｕｓｅｄ）方式か、最も過去に入れ替えたブロッ
クを最も優先して追い出すＦＩＦＯ（Ｆａｓｔ−Ｉｎ
Ｆｉｒｓｔ−Ｏｕｔ）方式か、追い出すブロックをラ
ンダムに選択するランダム方式か、上記方式の組み合わ
せ方式をとっていた。
【０００３】
【発明が解決しようとする課題】上述した従来の追い出
し制御では、アクセスされた順番か、入れ替えの順番に
より、追い出しの優先度を決定しているため、個々のプ
ログラムの特性を反映できず効率的なキャッシュの制御
ができず、ヒット率を低下させるという欠点がある。
し制御では、アクセスされた順番か、入れ替えの順番に
より、追い出しの優先度を決定しているため、個々のプ
ログラムの特性を反映できず効率的なキャッシュの制御
ができず、ヒット率を低下させるという欠点がある。
【０００４】本発明の目的は、プログラムの特性に合っ
た効率的な追い出しができ、キャッシュ有効に使用でき
、ヒット率の向上が得られるキャッシュ制御方式を提供
することにある。
た効率的な追い出しができ、キャッシュ有効に使用でき
、ヒット率の向上が得られるキャッシュ制御方式を提供
することにある。
【０００５】
【課題を解決するための手段】本発明のキャッシュ制御
方式は、キャッシュのディレクトリ構成がアソシアティ
ブ方式をとるキャッシュシステムにおいて、プログラム
処理の特性に応じて、前記キャッシュの内容を更新する
時の追い出し優先のレベルを設け、各処理に入る時、該
処理の追い出しレベルを追い出しレベル保持部へ書き込
み、前記キャッシュの対象である主記憶をアクセスした
時に、アクセスした主記憶のコピーをキャッシュブロッ
クに格納すると同時に、この追い出しレベルも一緒に記
憶し、前記キャッシュの内容を更新する際に、前記追い
出しレベルをチェックし追い出しレベルの一番高いブロ
ックから先に追い出す構成であり、又、本発明のキャッ
シュ制御方式はキャッシュのディレクトリ構成がアソシ
アティブ方式をとるキャッシュシステムにおいて、主記
憶のアドレス空間を、前記キャッシュの内容を更新する
時の追い出し優先レベルに応じた複数の空間に分割し、
前記キャッシュの対象である主記憶をアクセスした時に
、アドレスに応じた追い出しレベルを前記キャッシュに
与え、アクセスした主記憶のコピーをキャッシュブロッ
クに格納すると同時に追い出しレベルも一緒に記憶し、
前記キャッシュの内容を更新する際に、前記追い出しレ
ベルをチェックし追い出しレベルの一番高いブロックか
ら先に追い出す構成としてもよい。
方式は、キャッシュのディレクトリ構成がアソシアティ
ブ方式をとるキャッシュシステムにおいて、プログラム
処理の特性に応じて、前記キャッシュの内容を更新する
時の追い出し優先のレベルを設け、各処理に入る時、該
処理の追い出しレベルを追い出しレベル保持部へ書き込
み、前記キャッシュの対象である主記憶をアクセスした
時に、アクセスした主記憶のコピーをキャッシュブロッ
クに格納すると同時に、この追い出しレベルも一緒に記
憶し、前記キャッシュの内容を更新する際に、前記追い
出しレベルをチェックし追い出しレベルの一番高いブロ
ックから先に追い出す構成であり、又、本発明のキャッ
シュ制御方式はキャッシュのディレクトリ構成がアソシ
アティブ方式をとるキャッシュシステムにおいて、主記
憶のアドレス空間を、前記キャッシュの内容を更新する
時の追い出し優先レベルに応じた複数の空間に分割し、
前記キャッシュの対象である主記憶をアクセスした時に
、アドレスに応じた追い出しレベルを前記キャッシュに
与え、アクセスした主記憶のコピーをキャッシュブロッ
クに格納すると同時に追い出しレベルも一緒に記憶し、
前記キャッシュの内容を更新する際に、前記追い出しレ
ベルをチェックし追い出しレベルの一番高いブロックか
ら先に追い出す構成としてもよい。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を示すブロック図であ
り、未発明の第１の実施例によるキャッシュ制御方式は
、ＣＰＵ１と、ＣＰＵ１にデータバス，アドレスバスで
接続されたキャッシュメモリ４と、システムバスを介し
キャッシュメモリ４と接続された主記憶２と、追い出し
制御を行う追い出し制御部７を有しキャッシュメモリ４
を制御するキャッシュコントローラ３と、プログラムの
特性に応じた優先を示す追い出しレベルを保持する追い
出しレベル保持部８とを備える。なお、追い出しレベル
保持部８は、ＣＰＵ１又はキャッシュコントローラ３の
いずれに設けてもよい。
る。図１は本発明の第１の実施例を示すブロック図であ
り、未発明の第１の実施例によるキャッシュ制御方式は
、ＣＰＵ１と、ＣＰＵ１にデータバス，アドレスバスで
接続されたキャッシュメモリ４と、システムバスを介し
キャッシュメモリ４と接続された主記憶２と、追い出し
制御を行う追い出し制御部７を有しキャッシュメモリ４
を制御するキャッシュコントローラ３と、プログラムの
特性に応じた優先を示す追い出しレベルを保持する追い
出しレベル保持部８とを備える。なお、追い出しレベル
保持部８は、ＣＰＵ１又はキャッシュコントローラ３の
いずれに設けてもよい。
【０００７】以下に、動作を説明する。ＣＵＰ１は、主
記憶２にアクセスする時に、アドレスとデータを出す。 キャッシュコントローラ３は、アクセスアドレスを取込
みキャッシュコントローラ３内のアドレスタグ部５と比
較し、キャッシュ内にそのブロックがある場合（ヒット
時）は、リード／ライト信号９をリードにし、キャッシ
ュメモリ４からデータを読み出す。ヒットしない場合は
、システムバスを通して主記憶２からデータを読み出し
、リード／ライト信号９をライトにし、キャッシュメモ
リ４へ格納すると同時にＣＰＵ１へデータを送り、キャ
ッシュコントローラ３内のバリッドビット６を有効にす
る。プログラムが処理の特性（再利用率など）を考慮し
て追い出しレベルを変更したい時に、追い出しレベル保
持部８に、追い出しレベルを設定する。キャッシュコン
トローラ３は、キャッシュメモリ４へ主記憶２の内容を
コピーする時に、レベル保持部８からのレベルを、追い
出し制御部７に、ブロック対応に記憶する。
記憶２にアクセスする時に、アドレスとデータを出す。 キャッシュコントローラ３は、アクセスアドレスを取込
みキャッシュコントローラ３内のアドレスタグ部５と比
較し、キャッシュ内にそのブロックがある場合（ヒット
時）は、リード／ライト信号９をリードにし、キャッシ
ュメモリ４からデータを読み出す。ヒットしない場合は
、システムバスを通して主記憶２からデータを読み出し
、リード／ライト信号９をライトにし、キャッシュメモ
リ４へ格納すると同時にＣＰＵ１へデータを送り、キャ
ッシュコントローラ３内のバリッドビット６を有効にす
る。プログラムが処理の特性（再利用率など）を考慮し
て追い出しレベルを変更したい時に、追い出しレベル保
持部８に、追い出しレベルを設定する。キャッシュコン
トローラ３は、キャッシュメモリ４へ主記憶２の内容を
コピーする時に、レベル保持部８からのレベルを、追い
出し制御部７に、ブロック対応に記憶する。
【０００８】次に、キャッシュの内容を更新する場合、
追い出し制御部７は、記憶してある追い出しレベルを比
較し、レベルの高いブロックを追い出し、空いたブロッ
クへ更新データを入れる。この時、レベル保持部８のレ
ベルは、追い出し優先レベルが低くなるように制御して
も良い。同じレベルの追い出しブロックが複数存在する
場合は、そのレベル内で、ＬＲＵ方式などをとることと
する。
追い出し制御部７は、記憶してある追い出しレベルを比
較し、レベルの高いブロックを追い出し、空いたブロッ
クへ更新データを入れる。この時、レベル保持部８のレ
ベルは、追い出し優先レベルが低くなるように制御して
も良い。同じレベルの追い出しブロックが複数存在する
場合は、そのレベル内で、ＬＲＵ方式などをとることと
する。
【０００９】図２は本発明の第１の実施例におけるプロ
グラムと追い出しレベル例を示す図である。例えば、良
く使用され再利用の可能性が高いスケジューラは、スケ
ジューラに入る時に、追い出しレベル保持部８へ追い出
しレベル「１」を設定する。次に、例えば、アプリケー
ション（ａ）が実行される時は、追い出しレベル「２」
を追い出しレベル保持部８へ設定する。追い出しレベル
保持部８で保持されものは、主記憶２へのアクセスが起
り、キャッシュブロックへ格納時に、ブロック対応に記
憶される。
グラムと追い出しレベル例を示す図である。例えば、良
く使用され再利用の可能性が高いスケジューラは、スケ
ジューラに入る時に、追い出しレベル保持部８へ追い出
しレベル「１」を設定する。次に、例えば、アプリケー
ション（ａ）が実行される時は、追い出しレベル「２」
を追い出しレベル保持部８へ設定する。追い出しレベル
保持部８で保持されものは、主記憶２へのアクセスが起
り、キャッシュブロックへ格納時に、ブロック対応に記
憶される。
【００１０】図３は本発明の第２の実施例を示すブロッ
ク図であり、本発明の第２の実施例によるキャッシュ制
御方式は、ＣＰＵ１と、ＣＰＵ１にデータバス，アドレ
スバスで接続されたキャッシュメモリ４と、システムバ
スを介しキャッシュメモリ４と接続された主記憶２と、
追い出し制御を行う追い出し制御部７を有しキャッシュ
メモリ４を制御するキャッシュコントローラ３と、主記
憶２のアドレス空間に応じた追い出しレベルを発生する
追い出しレベル発生部１０とを備える。なお、追い出し
レベル発生部１０は、ＣＰＵ１又はキャッシュコントロ
ーラのいずれに設けてもよい。
ク図であり、本発明の第２の実施例によるキャッシュ制
御方式は、ＣＰＵ１と、ＣＰＵ１にデータバス，アドレ
スバスで接続されたキャッシュメモリ４と、システムバ
スを介しキャッシュメモリ４と接続された主記憶２と、
追い出し制御を行う追い出し制御部７を有しキャッシュ
メモリ４を制御するキャッシュコントローラ３と、主記
憶２のアドレス空間に応じた追い出しレベルを発生する
追い出しレベル発生部１０とを備える。なお、追い出し
レベル発生部１０は、ＣＰＵ１又はキャッシュコントロ
ーラのいずれに設けてもよい。
【００１１】以下に、動作を説明する。ＣＰＵ１は主記
憶２にアクセスする時に、アドレスとデータを出す。キ
ャッシュコントローラ３は、アクセスアドレスを取込み
、キャッシュコントローラ３内のアドレスタグ部５と比
較し、キャッシュ内にそのブロックがある場合（ヒット
時）は、リード／ライト信号９をリードにし、キャッシ
ュメモリ４からデータを読み出す。ヒットしない場合は
、システムバスを通して主記憶２からデータを読み出し
、リード／ライト信号９をライトにし、キャッシュメモ
リ４へ格納すると同時にＣＰＵ１へデータを送り、キャ
ッシュコントローラ３内のバリッドビット６を有効にす
る。キャッシュメモリ４へ格納する場合、アクセスアド
レスから追い出しレベル発生部８により、アドレス空間
に応じて割り付けられた追い出しレベルをキャッシュコ
ントローラ３へ渡す。キャッシュコントローラ３では、
この追い出しレベルをブロック対応に追い出し制御部７
に記憶する。
憶２にアクセスする時に、アドレスとデータを出す。キ
ャッシュコントローラ３は、アクセスアドレスを取込み
、キャッシュコントローラ３内のアドレスタグ部５と比
較し、キャッシュ内にそのブロックがある場合（ヒット
時）は、リード／ライト信号９をリードにし、キャッシ
ュメモリ４からデータを読み出す。ヒットしない場合は
、システムバスを通して主記憶２からデータを読み出し
、リード／ライト信号９をライトにし、キャッシュメモ
リ４へ格納すると同時にＣＰＵ１へデータを送り、キャ
ッシュコントローラ３内のバリッドビット６を有効にす
る。キャッシュメモリ４へ格納する場合、アクセスアド
レスから追い出しレベル発生部８により、アドレス空間
に応じて割り付けられた追い出しレベルをキャッシュコ
ントローラ３へ渡す。キャッシュコントローラ３では、
この追い出しレベルをブロック対応に追い出し制御部７
に記憶する。
【００１２】次に、キャッシュの内容を更新する場合、
追い出し制御部７は、記憶してある追い出しレベルを比
較し、レベルの高いブロックを追い出し、空いたブロッ
クへ更新データを入れる。この時、アクセス中のレベル
は、追い出し優先レベルが低くなるように制御しても良
い。同じレベルの追い出しブロックが複数存在する場合
は、そのレベル内で、ＬＲＵ方式などをとることとする
。
追い出し制御部７は、記憶してある追い出しレベルを比
較し、レベルの高いブロックを追い出し、空いたブロッ
クへ更新データを入れる。この時、アクセス中のレベル
は、追い出し優先レベルが低くなるように制御しても良
い。同じレベルの追い出しブロックが複数存在する場合
は、そのレベル内で、ＬＲＵ方式などをとることとする
。
【００１３】図２は本発明の第２の実施例におけるアド
レス空間に対応した追い出しレベルとプログラム配置例
を示す図である。例えば、良く使用され、再使用の可能
性が高いスケジューラは、アドレス空間ｄ≦スケジュー
ラ＜ｅの間に置かれ、追い出しレベルの低い「１」が割
りふられ、次に使用率の高いアプリケーションがアドレ
スｃ≦アプリケーション＜ｄのアドレス空間に置かれ、
追い出しレベルの低い「２」が割りふられる。又、良く
使用される関数も、アドレス空間ａ≦関数＜ｂに置かれ
、追い出しレベルの低い「２」が割りふられている。 又、利用率の低いデータは、アドレス空間ｇ≦データ＜
ｈの間に置かれ、追い出しレベルの高い「１５」が割り
ふられている。アドレス空間と追い出しレベルとの対応
方法は一例であり、レベルとプログラムの配置方法も一
例である。
レス空間に対応した追い出しレベルとプログラム配置例
を示す図である。例えば、良く使用され、再使用の可能
性が高いスケジューラは、アドレス空間ｄ≦スケジュー
ラ＜ｅの間に置かれ、追い出しレベルの低い「１」が割
りふられ、次に使用率の高いアプリケーションがアドレ
スｃ≦アプリケーション＜ｄのアドレス空間に置かれ、
追い出しレベルの低い「２」が割りふられる。又、良く
使用される関数も、アドレス空間ａ≦関数＜ｂに置かれ
、追い出しレベルの低い「２」が割りふられている。 又、利用率の低いデータは、アドレス空間ｇ≦データ＜
ｈの間に置かれ、追い出しレベルの高い「１５」が割り
ふられている。アドレス空間と追い出しレベルとの対応
方法は一例であり、レベルとプログラムの配置方法も一
例である。
【００１４】
【発明の効果】以上説明したように本発明は、プログラ
ム処理に入る時にこのプログラム処理の追い出しレベル
を追い出しレベル保持部へ書き込み、ブロック対応にこ
の追い出しレベル保持部からのレベルを記憶し、キャッ
シュの内容を更新する時に記憶した追い出しレベルを比
較し、追い出しレベルの高いものから追い出すことによ
り、又は、主記憶のアドレス空間を、キュッシュの内容
を更新する時の追い出し優先レベルに応じた複数の空間
に分割し、プログラムを、その特性を考慮してアドレス
空間に配置し、キャッシュ対象の主記憶をアクセスした
時に、この追い出しレベルをキャッシュに与えこれを記
憶し、キャッシュのブロック更新の際に、記憶している
追い出しレベルの高いブロックを優先して追い出すこと
により、プログラムの特性にあった効率的な追い出しが
でき、キャッシュを有効に使用でき、ヒット率を上げる
効果がある。
ム処理に入る時にこのプログラム処理の追い出しレベル
を追い出しレベル保持部へ書き込み、ブロック対応にこ
の追い出しレベル保持部からのレベルを記憶し、キャッ
シュの内容を更新する時に記憶した追い出しレベルを比
較し、追い出しレベルの高いものから追い出すことによ
り、又は、主記憶のアドレス空間を、キュッシュの内容
を更新する時の追い出し優先レベルに応じた複数の空間
に分割し、プログラムを、その特性を考慮してアドレス
空間に配置し、キャッシュ対象の主記憶をアクセスした
時に、この追い出しレベルをキャッシュに与えこれを記
憶し、キャッシュのブロック更新の際に、記憶している
追い出しレベルの高いブロックを優先して追い出すこと
により、プログラムの特性にあった効率的な追い出しが
でき、キャッシュを有効に使用でき、ヒット率を上げる
効果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】本発明の第１の実施例におけるプログラムと追
い出しレベル例を示す図である。
い出しレベル例を示す図である。
【図３】本発明の第２の実施例を示すブロックである。
【図４】本発明の第２の実施例におけるアドレス空間に
対応した追い出しレベルとプログラム配置例を示す図で
ある。
対応した追い出しレベルとプログラム配置例を示す図で
ある。
１ ＣＰＵ
２ 主記憶
３ キャッシュコントローラ
４ キャッシュメモリ
５ アドレスタグ部
６ バリッドビット
７ 追い出し制御部
８ 追い出しレベル保持部
９ リード／ライト信号
１０ 追い出しレベル発生部
Claims (2)
- 【請求項１】 キャッシュのディレクトリ構成がアソ
シアティブ方式をとるキャッシュシステムにおいて、プ
ログラム処理の特性に応じて、前記キャッシュの内容を
更新する時の追い出し優先のレベルを設け、各処理に入
る時、該処理の追い出しレベルを追い出しレベル保持部
へ書き込み、前記キャッシュの対象である主記憶をアク
セスした時に、アクセスした主記憶のコピーをキャッシ
ュブロックに格納すると同時に、この追い出しレベルも
一緒に記憶し、前記キャッシュの内容を更新する際に、
前記追い出しレベルをチェックし追い出しレベルの一番
高いブロックから先に追い出すことを特徴とするキャッ
シュ制御方式。 - 【請求項２】 キャッシュのディレクトリ構成がアソ
シアティブ方式をとるキャッシュシステムにおいて、主
記憶のアドレス空間を、前記キャッシュの内容を更新す
る時の追い出し優先レベルに応じた複数の空間に分割し
、前記キャッシュの対象である主記憶をアクセスした時
に、アドレスに応じた追い出しレベルを前記キャッシュ
に与え、アクセスした主記憶のコピーをキャッシュブロ
ックに格納すると同時に追い出しレベルも一緒に記憶し
、前記キャッシュの内容を更新する際に、前記追い出し
レベルをチェックし追い出しレベルの一番高いブロック
から先に追い出すことを特徴とするキャッシュ制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401771A JPH04215151A (ja) | 1990-12-13 | 1990-12-13 | キャッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401771A JPH04215151A (ja) | 1990-12-13 | 1990-12-13 | キャッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04215151A true JPH04215151A (ja) | 1992-08-05 |
Family
ID=18511601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401771A Pending JPH04215151A (ja) | 1990-12-13 | 1990-12-13 | キャッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04215151A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002510085A (ja) * | 1998-03-31 | 2002-04-02 | インテル・コーポレーション | テンポラリ命令及び非テンポラリ命令用の共用キャッシュ構造 |
| JP2010123130A (ja) * | 2008-11-21 | 2010-06-03 | Nvidia Corp | 複数クラスデータキャッシュポリシー |
-
1990
- 1990-12-13 JP JP2401771A patent/JPH04215151A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002510085A (ja) * | 1998-03-31 | 2002-04-02 | インテル・コーポレーション | テンポラリ命令及び非テンポラリ命令用の共用キャッシュ構造 |
| JP2010123130A (ja) * | 2008-11-21 | 2010-06-03 | Nvidia Corp | 複数クラスデータキャッシュポリシー |
| US8868838B1 (en) | 2008-11-21 | 2014-10-21 | Nvidia Corporation | Multi-class data cache policies |
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