JPH1153260A - キャッシュメモリー内蔵半導体装置 - Google Patents
キャッシュメモリー内蔵半導体装置Info
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- JPH1153260A JPH1153260A JP9211653A JP21165397A JPH1153260A JP H1153260 A JPH1153260 A JP H1153260A JP 9211653 A JP9211653 A JP 9211653A JP 21165397 A JP21165397 A JP 21165397A JP H1153260 A JPH1153260 A JP H1153260A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 キャッシュメモリー内蔵半導体装置におい
て、全キャッシュラインの無効化時間の短縮が困難。 【解決手段】 命令タグメモリー４Ａとデータタグメモ
リー４Ｂの共通アドレスラインに同時に書き込み可能と
する。
て、全キャッシュラインの無効化時間の短縮が困難。 【解決手段】 命令タグメモリー４Ａとデータタグメモ
リー４Ｂの共通アドレスラインに同時に書き込み可能と
する。
Description
【０００１】
【発明の属するする技術分野】本発明はキャッシュメモ
リー内蔵半導体装置に係わり、特に、命令キャッシュメ
モリーとデータキャッシュメモリーを内蔵する半導体装
置に関する。
リー内蔵半導体装置に係わり、特に、命令キャッシュメ
モリーとデータキャッシュメモリーを内蔵する半導体装
置に関する。
【０００２】
【従来の技術】従来、命令キャッシュメモリーとデータ
キャッシュメモリーを内蔵する半導体装置では、電源投
入直後やリセット直後のキャッシュメモリー内のデータ
は不定あるいは無効となるため、すべてのキャッシュラ
インを一度無効化しなければならない。一般にキャッシ
ュラインの無効化は、タグメモリー中のＶＡＬＩＤビッ
トを０にセットすることで行う。このキャッシュライン
無効化処理は通常ソフトウエアで実行され、１命令で命
令キャッシュメモリーかデータキャッシュメモリーのど
ちらか一方を１キャッシュライン単位で無効化する。従
ってキャッシュライン数が増加するとその分キャッシュ
ラインの無効化処理回数が増え、全キャッシュラインの
無効化に必要な時間も増加してしまう。
キャッシュメモリーを内蔵する半導体装置では、電源投
入直後やリセット直後のキャッシュメモリー内のデータ
は不定あるいは無効となるため、すべてのキャッシュラ
インを一度無効化しなければならない。一般にキャッシ
ュラインの無効化は、タグメモリー中のＶＡＬＩＤビッ
トを０にセットすることで行う。このキャッシュライン
無効化処理は通常ソフトウエアで実行され、１命令で命
令キャッシュメモリーかデータキャッシュメモリーのど
ちらか一方を１キャッシュライン単位で無効化する。従
ってキャッシュライン数が増加するとその分キャッシュ
ラインの無効化処理回数が増え、全キャッシュラインの
無効化に必要な時間も増加してしまう。
【０００３】図６に、一例としてキャッシュメモリー内
蔵マイクロプロセッサの概略構成図を示す。マイクロプ
ロセッサ１は、ＣＰＵコア２、命令キャッシュメモリー
３Ａ、データキャッシュメモリー３Ｂ、命令タグメモリ
ー４Ａ、データタグメモリー４Ｂ、キャッシュ制御回路
６、システムインターフェイス回路１１を有している。
キャッシュラインを無効化する場合、ＣＰＵコア２はタ
グ書き込み命令を実行し、キャッシュアドレスを決定す
る。キャッシュ制御回路６はＣＰＵコア２からの命令実
行結果からタグメモリーに書き込むタグデータとタグ書
き込み許可信号を生成し、キャッシュアドレスで指定さ
れたタグメモリー中のＶＡＬＩＤビットに０を書き込
む。全キャッシュラインを無効化するためには、上記タ
グ書き込み命令を全キャッシュライン数と等しい回数だ
け繰り返し実行しなければならないことになる。
蔵マイクロプロセッサの概略構成図を示す。マイクロプ
ロセッサ１は、ＣＰＵコア２、命令キャッシュメモリー
３Ａ、データキャッシュメモリー３Ｂ、命令タグメモリ
ー４Ａ、データタグメモリー４Ｂ、キャッシュ制御回路
６、システムインターフェイス回路１１を有している。
キャッシュラインを無効化する場合、ＣＰＵコア２はタ
グ書き込み命令を実行し、キャッシュアドレスを決定す
る。キャッシュ制御回路６はＣＰＵコア２からの命令実
行結果からタグメモリーに書き込むタグデータとタグ書
き込み許可信号を生成し、キャッシュアドレスで指定さ
れたタグメモリー中のＶＡＬＩＤビットに０を書き込
む。全キャッシュラインを無効化するためには、上記タ
グ書き込み命令を全キャッシュライン数と等しい回数だ
け繰り返し実行しなければならないことになる。
【０００４】図７は、従来のキャッシュメモリー構成図
である。タグ書き込み命令を実行することにより、キャ
ッシュ制御回路６によってタグ書き込み許可信号１３と
命令タグデータタグ選択信号１４が生成される。命令タ
グデータタグ選択信号１４は、命令タグメモリーとデー
タタグメモリーのどちらに対してタグ書き込みを許可す
るかを決定するために使われる。例えば命令タグメモリ
ーを無効化する場合、命令タグデータタグ選択信号１４
によりタグ書き込み許可信号１３は命令タグ書き込み許
可信号８Ａへ伝達され、アドレスバス９Ａを通してアド
レス指定された命令タグラインにＶＡＬＩＤビット＝０
のタグデータが書き込まれる。この一連の無効化処理が
キャッシュライン数と同じ回数だけ繰り返し行われる。
データタグメモリーを無効化する場合、タグ書き込み許
可信号１３はデータタグ書き込み信号８Ｂに伝達され、
同様の無効化処理が実行される。
である。タグ書き込み命令を実行することにより、キャ
ッシュ制御回路６によってタグ書き込み許可信号１３と
命令タグデータタグ選択信号１４が生成される。命令タ
グデータタグ選択信号１４は、命令タグメモリーとデー
タタグメモリーのどちらに対してタグ書き込みを許可す
るかを決定するために使われる。例えば命令タグメモリ
ーを無効化する場合、命令タグデータタグ選択信号１４
によりタグ書き込み許可信号１３は命令タグ書き込み許
可信号８Ａへ伝達され、アドレスバス９Ａを通してアド
レス指定された命令タグラインにＶＡＬＩＤビット＝０
のタグデータが書き込まれる。この一連の無効化処理が
キャッシュライン数と同じ回数だけ繰り返し行われる。
データタグメモリーを無効化する場合、タグ書き込み許
可信号１３はデータタグ書き込み信号８Ｂに伝達され、
同様の無効化処理が実行される。
【０００５】
【発明が解決しようとする課題】上述した無効化処理は
本来、特定の１タグラインに強制的にタグデータを書き
込むためのソフトウエア命令を利用し、ＶＡＬＩＤビッ
トに０を書き込むことで全てのキャッシュラインを無効
化しようとするものである。従って全キャッシュライン
の無効化処理は、キャッシュライン数に等しい回数だけ
シーケンシャルに実行するしかなく、且つ命令キャッシ
ュラインとデータキャッシュラインはそれぞれ別々に無
効化しなければならない。
本来、特定の１タグラインに強制的にタグデータを書き
込むためのソフトウエア命令を利用し、ＶＡＬＩＤビッ
トに０を書き込むことで全てのキャッシュラインを無効
化しようとするものである。従って全キャッシュライン
の無効化処理は、キャッシュライン数に等しい回数だけ
シーケンシャルに実行するしかなく、且つ命令キャッシ
ュラインとデータキャッシュラインはそれぞれ別々に無
効化しなければならない。
【０００６】一般に全キャッシュライン無効化処理は、
電源投入直後やリセット直後だけ実行されればよいた
め、本半導体装置を使ったシステム等の実使用レベルで
は決して頻繁に実行されるものではなく、たとえ１回の
全キャッシュライン無効化処理に時間を要したとしても
さして問題視する程ではない。しかしながらＬＳＩテス
ターを使ってデバイスをテストする場合、個々のパター
ンの独立性を維持する必要から、複数あるテストパター
ンの全ての先頭で上記無効化処理を実行しなければなら
ず、その結果、全キャッシュライン無効化処理の実行回
数がテストパターン数に比例して増加してしまう。この
ことはテスト時間の増加につながり、デバイスの生産性
を低下させる大きな要因の１つになっている。他方、デ
バイスに内蔵されるキャッシュメモリー容量は増加の一
途をたどっており、これに伴うキャッシュライン数の増
加によって１回の全キャッシュライン無効化処理に要す
る時間そのものも増加傾向にある。従って益々デバイス
のテスト時間を長くする要因になっている。
電源投入直後やリセット直後だけ実行されればよいた
め、本半導体装置を使ったシステム等の実使用レベルで
は決して頻繁に実行されるものではなく、たとえ１回の
全キャッシュライン無効化処理に時間を要したとしても
さして問題視する程ではない。しかしながらＬＳＩテス
ターを使ってデバイスをテストする場合、個々のパター
ンの独立性を維持する必要から、複数あるテストパター
ンの全ての先頭で上記無効化処理を実行しなければなら
ず、その結果、全キャッシュライン無効化処理の実行回
数がテストパターン数に比例して増加してしまう。この
ことはテスト時間の増加につながり、デバイスの生産性
を低下させる大きな要因の１つになっている。他方、デ
バイスに内蔵されるキャッシュメモリー容量は増加の一
途をたどっており、これに伴うキャッシュライン数の増
加によって１回の全キャッシュライン無効化処理に要す
る時間そのものも増加傾向にある。従って益々デバイス
のテスト時間を長くする要因になっている。
【０００７】本発明の目的は、テスト時間短縮によるデ
バイスの生産性向上という観点から、全キャッシュライ
ン無効化処理の効率化を図ることで、それに要する時間
を短くすることにある。
バイスの生産性向上という観点から、全キャッシュライ
ン無効化処理の効率化を図ることで、それに要する時間
を短くすることにある。
【０００８】
【課題を解決するための手段】本発明のキャッシュメモ
リー内蔵半導体装置においては、命令キャッシュメモリ
ーとデータキャッシュメモリーの共通アドレスとなるタ
グメモリーラインに同時書き込みを許可させ、両方のタ
グのＶＡＬＩＤビットに同時に０を書き込むようにす
る。
リー内蔵半導体装置においては、命令キャッシュメモリ
ーとデータキャッシュメモリーの共通アドレスとなるタ
グメモリーラインに同時書き込みを許可させ、両方のタ
グのＶＡＬＩＤビットに同時に０を書き込むようにす
る。
【０００９】上記手段によれば、例えば命令キャッシュ
メモリーとデータキャッシュメモリーのライン数が等し
い場合、全キャッシュラインの無効化に要する時間を従
来の半分に短縮することができる。
メモリーとデータキャッシュメモリーのライン数が等し
い場合、全キャッシュラインの無効化に要する時間を従
来の半分に短縮することができる。
【００１０】
【発明の実施の形態】本発明の第１の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１１】図１は、本発明の第１の実施形態を示すキ
ャッシュメモリー内蔵半導体装置のキャッシュブロック
図である。本実施形態では、ソフトウエアによって命令
タグとデータタグへの同時書き込みを許可させる。キャ
ッシュ制御回路６は、ＣＰＵコアでのタグ書き込み命令
実行により、タグ書き込み許可信号１３と命令タグデー
タタグ選択信号１４と同時書き込み許可信号１５を生成
することができる。またキャッシュ制御回路６は書き込
み許可信号選択回路１２を有しており、同時書き込み許
可信号１５に１が入力されて同時書き込みが許可される
と、書き込み許可信号選択回路１２は、命令タグ書き込
み許可信号８Ａとデータタグ書き込み許可信号８Ｂの両
方を同時に選択し、タグ書き込み信号１３を伝達する。
キャッシュアドレスは、アドレスバス９Ａと９Ｂを通し
て共通アドレスが命令タグ４Ａとデータタグ４Ｂに同時
に与えられる。一方タグに書き込むデータも、タグバス
７Ａと７Ｂを通して共通タグデータが命令タグ４Ａとデ
ータタグ４Ｂに与えられる。このタグデータはＶＡＬＩ
Ｄビットを含んでおり、キャッシュ無効化時にはＶＡＬ
ＩＤ＝０のデータが命令タグとデータタグに与えられ、
命令タグ書き込み許可信号８Ａとデータタグ書き込み許
可信号８Ｂによって同時に書き込みが行われる。
ャッシュメモリー内蔵半導体装置のキャッシュブロック
図である。本実施形態では、ソフトウエアによって命令
タグとデータタグへの同時書き込みを許可させる。キャ
ッシュ制御回路６は、ＣＰＵコアでのタグ書き込み命令
実行により、タグ書き込み許可信号１３と命令タグデー
タタグ選択信号１４と同時書き込み許可信号１５を生成
することができる。またキャッシュ制御回路６は書き込
み許可信号選択回路１２を有しており、同時書き込み許
可信号１５に１が入力されて同時書き込みが許可される
と、書き込み許可信号選択回路１２は、命令タグ書き込
み許可信号８Ａとデータタグ書き込み許可信号８Ｂの両
方を同時に選択し、タグ書き込み信号１３を伝達する。
キャッシュアドレスは、アドレスバス９Ａと９Ｂを通し
て共通アドレスが命令タグ４Ａとデータタグ４Ｂに同時
に与えられる。一方タグに書き込むデータも、タグバス
７Ａと７Ｂを通して共通タグデータが命令タグ４Ａとデ
ータタグ４Ｂに与えられる。このタグデータはＶＡＬＩ
Ｄビットを含んでおり、キャッシュ無効化時にはＶＡＬ
ＩＤ＝０のデータが命令タグとデータタグに与えられ、
命令タグ書き込み許可信号８Ａとデータタグ書き込み許
可信号８Ｂによって同時に書き込みが行われる。
【００１２】図２は、本実施形態の書き込み許可信号選
択回路１２を表わす回路図である。図３は、図２のタイ
ミングチャートを表わしており、図３を使って書き込み
許可信号選択回路１２の動作を説明する。
択回路１２を表わす回路図である。図３は、図２のタイ
ミングチャートを表わしており、図３を使って書き込み
許可信号選択回路１２の動作を説明する。
【００１３】サイクル１は従来例として命令タグだけを
無効化する場合のタイミングチャートを示す。従って同
時書き込み許可信号１５（ＩＮＶＥＮ）は０である。ア
ドレスバス９Ａ（ＡＤＤＲ）にＡＤＤＲ１が与えられ、
タグバス７Ａ（ＴＡＧ）にはＴＡＧ１が与えられてい
る。ＴＡＧ１中のＶＡＬＩＤビットは０が与えられてい
るものとする。タグ書き込み許可信号１３（ＴＡＧＷＥ
Ｎ）は命令タグデータタグ選択信号１４（ＩＴＡＧＳＥ
Ｌ）が１となって命令タグを選択しているので、命令タ
グ書き込み許可信号８Ａ（ＩＴＡＧＷＥＮ）が１とな
り、ＡＤＤＲ１で指定されたタグメモリーラインにＶＡ
ＬＩＤ＝０を含むタグデータが書き込まれ、このタグメ
モリーラインに対応するキャッシュラインが無効化され
る。一方、データタグ書き込み許可信号８Ｂ（ＤＴＡＧ
ＷＥＮ）は０になっているため、共通アドレスをもつデ
ータタグラインのＶＡＬＩＤビットは何も書き込まれな
い。
無効化する場合のタイミングチャートを示す。従って同
時書き込み許可信号１５（ＩＮＶＥＮ）は０である。ア
ドレスバス９Ａ（ＡＤＤＲ）にＡＤＤＲ１が与えられ、
タグバス７Ａ（ＴＡＧ）にはＴＡＧ１が与えられてい
る。ＴＡＧ１中のＶＡＬＩＤビットは０が与えられてい
るものとする。タグ書き込み許可信号１３（ＴＡＧＷＥ
Ｎ）は命令タグデータタグ選択信号１４（ＩＴＡＧＳＥ
Ｌ）が１となって命令タグを選択しているので、命令タ
グ書き込み許可信号８Ａ（ＩＴＡＧＷＥＮ）が１とな
り、ＡＤＤＲ１で指定されたタグメモリーラインにＶＡ
ＬＩＤ＝０を含むタグデータが書き込まれ、このタグメ
モリーラインに対応するキャッシュラインが無効化され
る。一方、データタグ書き込み許可信号８Ｂ（ＤＴＡＧ
ＷＥＮ）は０になっているため、共通アドレスをもつデ
ータタグラインのＶＡＬＩＤビットは何も書き込まれな
い。
【００１４】サイクル２は、同時書き込み許可信号（Ｉ
ＮＶＥＮ）が１となって命令タグとデータタグヘの同時
書き込みが許可される。命令タグ書き込み許可信号８Ａ
（ＩＴＡＧＷＥＮ）とデータタグ書き込み許可信号８Ｂ
（ＤＴＡＧＷＥＮ）は、同時書き込み許可信号１５（Ｉ
ＮＶＥＮ）が１の時には、タグ書き込み許可信号１３
（ＴＡＧＷＥＮ）と命令タグデータタグ選択信号１４
（ＩＴＡＧＳＥＬ）の論理値に関係なく、強制的に１に
セットされている。これにより、アドレスＡＤＤＲ２で
指定される命令タグとデータタグの共通アドレスライン
にＶＡＬＩＤビット＝０を含むタグデータＴＡＧ２が同
時書き込みされる。従って共通キャッシュアドレスＡＤ
ＤＲ２で指定された命令／データキャッシュラインが１
回のタグ書き込み命令の実行によって同時に無効化され
ることになる。従来は命令キャッシュ書き込み命令とデ
ータキャッシュ書き込み命令を別々に実行していたの
で、命令キャッシュライン数とデータキャッシュライン
数が等しい半導体装置の場合、全キャッシュラインの無
効化に必要なタグ書き込み命令の実行回数が半分で済
む。従って全キャッシュライン無効化処理に要する時間
も半分で済むことになる。
ＮＶＥＮ）が１となって命令タグとデータタグヘの同時
書き込みが許可される。命令タグ書き込み許可信号８Ａ
（ＩＴＡＧＷＥＮ）とデータタグ書き込み許可信号８Ｂ
（ＤＴＡＧＷＥＮ）は、同時書き込み許可信号１５（Ｉ
ＮＶＥＮ）が１の時には、タグ書き込み許可信号１３
（ＴＡＧＷＥＮ）と命令タグデータタグ選択信号１４
（ＩＴＡＧＳＥＬ）の論理値に関係なく、強制的に１に
セットされている。これにより、アドレスＡＤＤＲ２で
指定される命令タグとデータタグの共通アドレスライン
にＶＡＬＩＤビット＝０を含むタグデータＴＡＧ２が同
時書き込みされる。従って共通キャッシュアドレスＡＤ
ＤＲ２で指定された命令／データキャッシュラインが１
回のタグ書き込み命令の実行によって同時に無効化され
ることになる。従来は命令キャッシュ書き込み命令とデ
ータキャッシュ書き込み命令を別々に実行していたの
で、命令キャッシュライン数とデータキャッシュライン
数が等しい半導体装置の場合、全キャッシュラインの無
効化に必要なタグ書き込み命令の実行回数が半分で済
む。従って全キャッシュライン無効化処理に要する時間
も半分で済むことになる。
【００１５】次に、本発明の第２の実施形態について図
面を参照して説明する。
面を参照して説明する。
【００１６】図４は、本発明の第２の実施形態を示すキ
ャッシュメモリー内蔵半導体装置のキャッシュブロック
図である。第１の実施形態ではソフトウエアによって命
令タグとデータタグの同時書き込みを実行したのに対し
て、本実施形態では、外部ピンから直接キャッシュメモ
リーにアクセスできるテストモードを使って、外部から
タグラインのＶＡＬＩＤビットに０を書き込むものであ
る。
ャッシュメモリー内蔵半導体装置のキャッシュブロック
図である。第１の実施形態ではソフトウエアによって命
令タグとデータタグの同時書き込みを実行したのに対し
て、本実施形態では、外部ピンから直接キャッシュメモ
リーにアクセスできるテストモードを使って、外部から
タグラインのＶＡＬＩＤビットに０を書き込むものであ
る。
【００１７】本キャッシュメモリー内蔵半導体装置は、
外部から直接キャッシュメモリーに読み書きできるテス
トモード回路１６を有している。テストモード回路１６
は、外部データバス１０と外部コマンドバス１７と外部
モード信号１８を入力に持ち、書き込み許可信号生成回
路１２、キャッシュアドレス生成回路１３、タグデータ
生成回路１４を有している。外部データバス１０は、外
部からキャッシュアドレスおよびタグデータを入力する
ための信号線である。コマンドバス１７は、どのキャッ
シュブロックにデータを書き込むかを決定するための信
号線である。外部からコマンドバス１７に与える信号の
組み合わせの中には、命令タグとデータタグの同時書き
込みを行うためのコマンドが用意されているものとす
る。外部モード信号１８は、外部から直接キャッシュへ
の書き込みを許可するためのテストモード設定信号であ
る。書き込み許可信号生成回路１２は、外部コマンドバ
ス１７で与えられるコマンドデータに応じて、命令タグ
書き込み許可信号８Ａまたはデータタグ書き込み許可信
号８Ｂまたはその両方を同時に生成することができる。
アドレス生成回路１３は、外部データバス１０で与えら
れたキャッシュアドレスを内部アドレスバス９Ａ、９Ｂ
に伝達するための回路である。タグデータ生成回路１４
は、外部データバス１０で与えられたタグ書き込みデー
タを内部タグバス７Ａ，７Ｂに伝達するための回路であ
る。まず、外部モード信号１８をアクティブにすること
で本半導体装置を、外部からキャッシュアクセス可能な
テストモードに設定する。次に外部データバス１０から
テストモード回路１６にキャッシュアドレスを与える
と、アドレスバス９Ａ、９Ｂには命令タグとデータタグ
に共通のキャッシュアドレスが与えられる。引き続いて
外部データバス１０からテストモード回路１６に書き込
むべきタグデータを与えると、タグバス７Ａ、７Ｂには
命令タグとデータタグに共通のタグデータが与えられ
る。コマンドバス１７によってテストモード回路１６に
命令タグとデータタグ同時書き込みコマンドが与えられ
ると、書き込み許可信号生成回路１２は、命令タグ書き
込み許可信号８Ａとデータタグ書き込み許可信号８Ｂを
同時にアクティブにする。この一連の処理よって、共通
キャッシュアドレスをもつ命令タグラインとデータタグ
ライン両方同時にタグデータが書き込まれる。この時、
書き込まれるタグデータ中のＶＡＬＩＤビットには０を
書き込むことで該当するキャッシュラインを無効化する
ことができる。以上の処理を全てのキャッシュラインに
対して実行すれば、全てのキャッシュラインを無効化す
ることができる。
外部から直接キャッシュメモリーに読み書きできるテス
トモード回路１６を有している。テストモード回路１６
は、外部データバス１０と外部コマンドバス１７と外部
モード信号１８を入力に持ち、書き込み許可信号生成回
路１２、キャッシュアドレス生成回路１３、タグデータ
生成回路１４を有している。外部データバス１０は、外
部からキャッシュアドレスおよびタグデータを入力する
ための信号線である。コマンドバス１７は、どのキャッ
シュブロックにデータを書き込むかを決定するための信
号線である。外部からコマンドバス１７に与える信号の
組み合わせの中には、命令タグとデータタグの同時書き
込みを行うためのコマンドが用意されているものとす
る。外部モード信号１８は、外部から直接キャッシュへ
の書き込みを許可するためのテストモード設定信号であ
る。書き込み許可信号生成回路１２は、外部コマンドバ
ス１７で与えられるコマンドデータに応じて、命令タグ
書き込み許可信号８Ａまたはデータタグ書き込み許可信
号８Ｂまたはその両方を同時に生成することができる。
アドレス生成回路１３は、外部データバス１０で与えら
れたキャッシュアドレスを内部アドレスバス９Ａ、９Ｂ
に伝達するための回路である。タグデータ生成回路１４
は、外部データバス１０で与えられたタグ書き込みデー
タを内部タグバス７Ａ，７Ｂに伝達するための回路であ
る。まず、外部モード信号１８をアクティブにすること
で本半導体装置を、外部からキャッシュアクセス可能な
テストモードに設定する。次に外部データバス１０から
テストモード回路１６にキャッシュアドレスを与える
と、アドレスバス９Ａ、９Ｂには命令タグとデータタグ
に共通のキャッシュアドレスが与えられる。引き続いて
外部データバス１０からテストモード回路１６に書き込
むべきタグデータを与えると、タグバス７Ａ、７Ｂには
命令タグとデータタグに共通のタグデータが与えられ
る。コマンドバス１７によってテストモード回路１６に
命令タグとデータタグ同時書き込みコマンドが与えられ
ると、書き込み許可信号生成回路１２は、命令タグ書き
込み許可信号８Ａとデータタグ書き込み許可信号８Ｂを
同時にアクティブにする。この一連の処理よって、共通
キャッシュアドレスをもつ命令タグラインとデータタグ
ライン両方同時にタグデータが書き込まれる。この時、
書き込まれるタグデータ中のＶＡＬＩＤビットには０を
書き込むことで該当するキャッシュラインを無効化する
ことができる。以上の処理を全てのキャッシュラインに
対して実行すれば、全てのキャッシュラインを無効化す
ることができる。
【００１８】図５は、図４の動作を表わすタイミングチ
ャートである。まず外部モード信号を１にすることで、
本半導体装置がテストモード状態に設定される。外部コ
マンドバスには、命令タグとデータタグの同時書き込み
コマンドを与える。外部データバス上にキャッシュアド
レスＡＤＤＲ１を与えると、内部のアドレスバス（ＡＤ
ＤＲ）には次のキャッシュアドレスＡＤＤＲ２が与えら
れるまでＡＤＤＲ１が出力され続ける。引き続いて、外
部データバス上にタグデータＴＡＧ１を与えると、内部
のタグバス（ＴＡＧ）には次のタグデータＴＡＧ２が与
えられるまでＴＡＧ１が出力され続ける。アドレスバス
（ＡＤＤＲ）とタグバス（ＴＡＧ）のデータが確定した
ところで、命令タグ書き込み許可信号（ＩＴＡＧＷＥ
Ｎ）とデータタグ書き込み許可信号（ＤＴＡＧＷＥＮ）
が同時に１となり、同一キャッシュアドレスをもつ命令
タグラインとデータタグラインヘの同時書き込みが行わ
れる。タグデータ中のＶＡＬＩＤビットには０が与えら
れているため、該当する命令キャッシュラインとデータ
キャッシュラインは同時に無効化されることになる。従
来は命令キャッシュ書き込み処理とデータキャッシュ書
き込み処理を別々に実行していたので、命令キャッシュ
ライン数とデータキャッシュライン数が等しい半導体装
置の場合、全キャッシュラインの無効化に必要なタグ書
き込み命令の実行回数が半分で済む。従って全キャッシ
ュライン無効化処理に要する時間も半分で済むことにな
る。
ャートである。まず外部モード信号を１にすることで、
本半導体装置がテストモード状態に設定される。外部コ
マンドバスには、命令タグとデータタグの同時書き込み
コマンドを与える。外部データバス上にキャッシュアド
レスＡＤＤＲ１を与えると、内部のアドレスバス（ＡＤ
ＤＲ）には次のキャッシュアドレスＡＤＤＲ２が与えら
れるまでＡＤＤＲ１が出力され続ける。引き続いて、外
部データバス上にタグデータＴＡＧ１を与えると、内部
のタグバス（ＴＡＧ）には次のタグデータＴＡＧ２が与
えられるまでＴＡＧ１が出力され続ける。アドレスバス
（ＡＤＤＲ）とタグバス（ＴＡＧ）のデータが確定した
ところで、命令タグ書き込み許可信号（ＩＴＡＧＷＥ
Ｎ）とデータタグ書き込み許可信号（ＤＴＡＧＷＥＮ）
が同時に１となり、同一キャッシュアドレスをもつ命令
タグラインとデータタグラインヘの同時書き込みが行わ
れる。タグデータ中のＶＡＬＩＤビットには０が与えら
れているため、該当する命令キャッシュラインとデータ
キャッシュラインは同時に無効化されることになる。従
来は命令キャッシュ書き込み処理とデータキャッシュ書
き込み処理を別々に実行していたので、命令キャッシュ
ライン数とデータキャッシュライン数が等しい半導体装
置の場合、全キャッシュラインの無効化に必要なタグ書
き込み命令の実行回数が半分で済む。従って全キャッシ
ュライン無効化処理に要する時間も半分で済むことにな
る。
【００１９】
【発明の効果】以上説明したように、本発明の効果は、
同一キャッシュアドレスをもつ命令タグラインとデータ
タグラインヘの同時書き込みを許可することで、全キャ
ッシュラインを無効化するのに要する時間を削減するこ
とができる点である。全キャッシュラインの無効化時に
要する時間を従来の場合と比較すると、本発明により削
減された全キャッシュライン無効化時間△Ｔは以下の式
で与えられる。
同一キャッシュアドレスをもつ命令タグラインとデータ
タグラインヘの同時書き込みを許可することで、全キャ
ッシュラインを無効化するのに要する時間を削減するこ
とができる点である。全キャッシュラインの無効化時に
要する時間を従来の場合と比較すると、本発明により削
減された全キャッシュライン無効化時間△Ｔは以下の式
で与えられる。
【００２０】△Ｔ＝｛Ｌｃ／（Ｌｉ＋Ｌｄ）｝×Ｔ ここで、Ｌｃは共通アドレスをもつ命令キャッシュライ
ンとデータキャッシュラインの組み合わせ数、Ｌｉは全
命令キャッシュライン数、Ｌｄは全データキャッシュラ
イン数，Ｔは従来の全キャッシュライン無効化時間であ
る。従って、命令キャッシュライン数とデータキャッシ
ュライン数が等しく、且つ全てのキャッシュラインが命
令キャッシュラインとデータタグラインの共通キャッシ
ュアドレスを持っている場合には、Ｌｉ＝Ｌｄ且つＬｃ
＝Ｌｉとなるので、削減された無効化時間△Ｔ＝０．５
Ｔ、すなわち従来の半分の時間で全キャッシュラインが
無効化される。
ンとデータキャッシュラインの組み合わせ数、Ｌｉは全
命令キャッシュライン数、Ｌｄは全データキャッシュラ
イン数，Ｔは従来の全キャッシュライン無効化時間であ
る。従って、命令キャッシュライン数とデータキャッシ
ュライン数が等しく、且つ全てのキャッシュラインが命
令キャッシュラインとデータタグラインの共通キャッシ
ュアドレスを持っている場合には、Ｌｉ＝Ｌｄ且つＬｃ
＝Ｌｉとなるので、削減された無効化時間△Ｔ＝０．５
Ｔ、すなわち従来の半分の時間で全キャッシュラインが
無効化される。
【図１】本発明の第１の実施形態を示すキャッシュメモ
リー内蔵半導体装置のキャッシュブロック図である。
リー内蔵半導体装置のキャッシュブロック図である。
【図２】図１の書き込み許可信号選択回路１２を表わす
回路図である。
回路図である。
【図３】図４の動作を表すタイミングチャートである。
【図４】本発明の第２の実施形態を示すキャッシュメモ
リー内蔵半導体装置のキャッシュブロック図である。
リー内蔵半導体装置のキャッシュブロック図である。
【図５】図４の動作を表すタイミングチャートである。
【図６】一般的なキャッシュメモリー内蔵マイクロプロ
セッサの概略構成図である。
セッサの概略構成図である。
【図７】従来のキャッシュメモリー構成図である。
１ マイクロプロセッサ ２ ＣＰＵコア ３Ａ 命令キャッシュメモリ ３Ｂ データキャッシュメモリー ４Ａ 命令タグメモリー ４Ｂ データタグメモリー ５Ａ 命令キャッシュバス ５Ｂ データキャッシュバス ６ キャッシュ制御回路 ７Ａ 命令タグメモリー用タグバス ７Ｂ データタグメモリー用タグバス ８Ａ 命令タグ書き込み許可信号 ８Ｂ データタグ書き込み許可信号 ９Ａ 命令タグメモリー用アドレスバス ９Ｂ データタグメモリー用アドレスバス １０ 外部データバス １１ システムインターフェイスブロック １２ 書き込み許可信号選択回路 １３ タグ書き込み許可信号 １４ 命令タグデータタグ選択信号 １５ 同時書き込み許可信号 １６ テストモード回路 １７ 外部コマンドバス １８ 外部モード信号
Claims (2)
- 【請求項１】 命令キャッシュメモリーとデータキャッ
シュメモリーを内蔵する半導体装置において、 前記命令キャッシュメモリーと前記データキャッシュメ
モリーの共通アドレスラインを同時に無効化処理するこ
とを特徴とするキャッシュメモリー内蔵半導体装置。 - 【請求項２】 前記無効化処理は命令タグ及びデータタ
グの共通アドレスラインに所定のタグデータを与えるこ
とで行われる請求項１記載のキャッシュメモリー内蔵半
導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9211653A JPH1153260A (ja) | 1997-08-06 | 1997-08-06 | キャッシュメモリー内蔵半導体装置 |
| EP98114575A EP0896278A1 (en) | 1997-08-06 | 1998-08-03 | Semiconductor apparatus having internal cache memory |
| KR1019980031681A KR19990023336A (ko) | 1997-08-06 | 1998-08-04 | 내장 캐쉬 메모리를 갖는 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9211653A JPH1153260A (ja) | 1997-08-06 | 1997-08-06 | キャッシュメモリー内蔵半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153260A true JPH1153260A (ja) | 1999-02-26 |
Family
ID=16609368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9211653A Pending JPH1153260A (ja) | 1997-08-06 | 1997-08-06 | キャッシュメモリー内蔵半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0896278A1 (ja) |
| JP (1) | JPH1153260A (ja) |
| KR (1) | KR19990023336A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6701417B2 (en) * | 2001-04-11 | 2004-03-02 | Sun Microsystems, Inc. | Method and apparatus for supporting multiple cache line invalidations per cycle |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2200483B (en) * | 1987-01-22 | 1991-10-16 | Nat Semiconductor Corp | Memory referencing in a high performance microprocessor |
| EP0325422B1 (en) * | 1988-01-20 | 1996-05-15 | Advanced Micro Devices, Inc. | Integrated cache unit |
| JPH0748190B2 (ja) * | 1990-01-22 | 1995-05-24 | 株式会社東芝 | キャッシュメモリ内蔵マイクロプロセッサ |
-
1997
- 1997-08-06 JP JP9211653A patent/JPH1153260A/ja active Pending
-
1998
- 1998-08-03 EP EP98114575A patent/EP0896278A1/en not_active Withdrawn
- 1998-08-04 KR KR1019980031681A patent/KR19990023336A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990023336A (ko) | 1999-03-25 |
| EP0896278A1 (en) | 1999-02-10 |
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