DE3635074A1

DE3635074A1 - Speicheranordnung mit einem speicherarray

Info

Publication number: DE3635074A1
Application number: DE19863635074
Authority: DE
Inventors: Klaus Dipl Ing Heberle
Original assignee: Deutsche ITT Industries GmbH
Current assignee: TDK Micronas GmbH
Priority date: 1986-10-15
Filing date: 1986-10-15
Publication date: 1988-04-21

Description

Die im Patentanspruch angegebene Erfindung befaßt sich mit der Schaffung einer Speicheranordnung für große Datenmengen, z. B. in der Größenordnung von 100 Megabyte, wie sie z. B. bei der Speicherung von digitalisierten Videosignalen mehrerer Halbbilder oder Vollbilder auftre ten, wobei verschiedene Aufzeichnungsarten (z. B. RGB, YUV, FBAS usw.) auch mit unterschiedlichen Datenraten der einzelnen Kanäle möglich sind. Bei der derzeit üblichen Speicherkapazität von marktgängigen Halbleiterspeichern bedeutet dies, daß das Speicherarray aus mehreren handels üblichen Einzelspeichern zusammengesetzt ist, jedoch läßt sich für die Zukunft erwarten, daß die Anzahl der erforder lichen Einzelspeicher mit deren wachsender Speicherkapa zität zurückgehen wird; es läßt sich sogar vermuten, daß ein einziger Speicherchip einmal die entsprechende Spei cherkapazität aufweisen wird.

Aber nicht nur die Speicherkapazität der derzeit handels üblichen Einzelspeicher stellt eine gewisse Schwierig keit bei der Realisierung derartiger Speicheranordnungen dar, sondern auch die derzeit mögliche maximale Datenrate, mit denen die Speicher betrieben werden können, ist niedriger als die bei dem obenerwähnten beispielsweisen Anwendungsfall auftretende Datenrate, die in der Größen ordnung von etwa 20 MHz liegt.

Wie der Erfinder erkannt hat, ist die Speicheranordnung daher so zu organisieren, daß die im Takt eines System takts auftretenden Datenwörter wortweise seriell zu einem Datenblock zusammengefaßt werden und erst jeder vollständige Datenblock in das Speicherarray übernommen wird. Beim Auslesen dieser Datenblöcke aus dem Speicher array ist dieser Vorgang wortweise seriell in zeitlich um gekehrter Richtung auszuführen, so daß die einzelnen Daten wörter aus der Speicheranordnung wieder abgenommen werden können.

Die Erfindung wird anhand des in der Figur der Zeichnung dargestellten Ausführungbeispiels näher erläutert.

Die Speicheranordnung hat die n-stelligen Eingangsbusse be 1, be 2, be 3, bex auf deren jedem im Takt des System takts t Datenwörter zum Eingangskoppelfeld ek gelangen. Dieses besteht aus einer zweidimensionalen Anordnung von Schaltern, vorzugsweise elektronischen Schaltern, die jeweils eine Leitung der Eingangsbusse be 1 . . . bex mit einer Leitung des Koppelfeldausgangsbusses seb verbinden können. Die Anzahl von dessen Leitungen ist somit mindestens gleich der Gesamtzahl der Leitungen der Eingangsbusse eb 1 . . . bex. Die Zuordnung welche Eingangsleitungen mit welchen Ausgangsleitungen des Koppelfelds ek durchverbun den werden, bestimmen die ersten Einstellsignale e 1, die ihm aus dem Zwischenspeicher rm zugeführt sind.

Die ersten Einstellsignale e 1 werden vom Mikroprozessor mp aus den ihm zugeführten Einstelldaten ed berechnet und gelangen von dessen Datenausgang da über einen ent sprechenden Bus zum Dateneinang de des Zwischenspeichers rm. Die zugehörigen Adreßausgänge aa des Mikroprozessors mp liegen während des Einspeicherns in den Zwischenspei cher rm an dessen Adreßeingängen ae. Während des Auslesens aus dem Zwischenspeicher rm liegen dessen Adreßeingänge ae jedoch an den Zählerstandsausgängen za des den System takt t zählenden Zählers z. Diese wahlweise Anschaltung der Adreßeingänge ae an den Zähler z bzw. den Mikropro zessor mp ist in der Figur der Zeichnung schematisch durch den Vielfachumschalter vu gezeigt.

Durch den Einsatz des Mikroprozessors mp ist es möglich und dies stellt einen Vorteil der Erfindung dar, die Einstelldaten ed z. B. manuell, also relativ langsam, an den Mikrocomputer mp zu legen, während die daraus berechneten Einstelldaten e 1 aus dem Zwischenspeicher rm dann sehr schnell, also an den Systemtakt t angepaßt, in das Eingangskoppelfeld ek übernommen werden.

Mittels des Eingangskoppelfelds ek ist es jedoch nicht nur möglich, wie es bereits oben geschildert wurde, x Datenwörter - nach dem Ausführungsbeispiel mit x = 4 also vier Datenwörter - zu einem Datenblock mit xn Stellen zusammenzufassen, sondern es ist jedes beliebige ganz zahlige Vielfache p von n, also m = pn, möglich, was wiederum durch das Schaltmuster der ersten Einstellsi gnale e 1 und somit über den Mikroprozessor mp von den Einstelldaten ed bestimmbar ist.

Wenn ein Schaltmusterzyklus durchlaufen ist, ist somit auch der m-stellige Datenblock im Speicherregister se vollständig enthalten und kann in das Speicherarray s übernommen werden. Diese Übernahme geschieht ebenso wie die Ansteuerung der Adreßeingänge ae des Speicher arrays s mittels des zweiten Zählers z 2, dessen Zählein gang von der Dekoderstufe dc für die Vollständigkeit eines Datenblocks ein entsprechender Zählimpuls zugeführt ist. In der Figur soll die Verbindungsleitung mit dem Eingangskoppelfeld ek und der Dekoderstufe dc die Über wachung des Schaltmuster-Zyklus andeuten.

Soll nun ein im Speicherarray s gespeicherter Datenblock wieder ausgelesen werden und an die n-stelligen Ausgangs busse ba 1, ba 2, ba 3, bax übermittelt werden, so wird unter Ansteuerung der entsprechenden Adresse mittels des zweiten Zählers z 2 dieser Datenblock in das Ausgangs register sa übernommen und von dort in zu der Übernahme in das Eingangsregister se zeitlich spiegelbildlicher Art und Weise über den Speicherarrayausgangsbus sab an das Ausgangskoppelfeld ak gelegt und von dort in Abhängigkeit von den zweiten Einstellsignalen e 2 auf die Ausgangsbusse ba . . . bax durchgeschaltet. In diesem Fall überwacht die Dekoderstufe dc das Ausgangskoppelfeld ak.

Die zweiten Einstellsignale e 2 werden wiederum mittels des Mikroprozessors mp aus den Einstelldaten ed berechnet und über den Zwischenspeicher rm dem Ausgangskoppelfeld ak zugeführt. Da das Einlesen in das Speicherarray s nie zeitgleich mit dem Auslesen erfolgen kann, sondern beide Betriebsarten nur zeitlich nacheinander möglich sind, ist für die Steuerung der beiden Koppelfelder ek, ak nur ein einziger Zwischenspeicher rm mit zugeordnetem Mikroprozes sor mp und erstem Zähler z 1 erforderlich.

Bei einem realisierten Ausführungsbeispiel für die ein gangs erwähnte Speicherung von Videosignalen waren die Eingangs-Ausgangsbusse be 1 . . . bex, ba 1 . . . bax jeweils acht stellig und es waren davon jeweils vier vorhanden (also x = vier). Aus diesen achtstelligen Datenwörtern wurden 64stellige Datenblöcke gebildet, so daß die Frequenz des Taktsystems t zwei- bis achtmal so groß war wie der Übernahmetakt des Speicherarrays s (abhängig davon, wieviele Eingangsbusse benutzt werden).

Bei der Erfindung ist es durch die Wahl der Einstell daten ed möglich, die verschiedensten Varianten der Durchschaltung der einzelnen Eingangsbusse bzw. Ausgangs busse und somit der Zuordnung von Datenwörtern zu Daten blöcken zu erreichen. Dabei ergeben sich dann viele Möglichkeiten der Reihenfolge, der aus den einzelnen Eingangsbussen stammenden Datenwörter in den jeweiligen Datenblöcken. So können beispielsweise nach jeweils vier Datenwörtern des Eingangsbusses be 1 drei des Eingangsbus ses be 2, zwei des Eingangsbusses be 2, und eines des Ein gangsbusses bex aufeinander folgen. Diese Reihenfolge kann beim Auslesen wieder rückgängig gemacht werden, jedoch ist es ohne weiteres auch möglich, die Zuordnung der Datenwör ter auf den Ausgansbussen ba 1 . . bax in anderer gewün schter Weise vorzunehmen.

Im Bedarfsfall können zwischen dem Ausgang des Eingangs koppelfeldes ek und dem Eingangsregister se des Speicher arrays s sowie dessen Ausgangsregister sa und dem Eingang des Ausgangskoppelfeldes ak jeweils ein FIFO-Speicher (= First-In-First-Out-Speicher) angeordnet werden, die von einer gemeinsamen Steuerstufe angesteuert werden, die wiederum ihrerseits entsprechende Signale aus dem Speicherarrays und dem Zwischenspeicher rm zur Steuerung der beiden FIFO-Speicher heranzieht.

Claims

Speicheranordnung
- - mit einem Speicherarray (s) mit Eingangsregister (se) und Ausgangsregister (sa) für m-stellige Datenblöcke,
- - mit mehreren n-stelligen Eingangsbussen (be . .) und mehreren n-stelligen Ausgangsbussen (ba . .), wobei m ein ganzzahliges Vielfaches (p) von n ist (m = pn),
- - mit einem Eingangskoppelfeld (ek), das die auf den Eingangsbussen (be . .) im Takt eines Systemtakts (t) auftretenden Datenwörter wortweise seriell in Abhängig keit von ersten Einstellsignalen (e 1) unter Bildung eines Datenblocks zum Eingangsregister (se) durchschal tet, von wo jeder vollständige Datenblock in das Spei cherarray (s) übernommen wird,
- - mit einem Ausgangskoppelfeld (ak), das, nachdem in das Ausgangsregister (sa) ein Datenblock übernommen ist, dessen Datenwärter wortweise seriell in Abhängig keit von zweiten Einstellsignalen (e 2) auf die Ausgangs busse (ba . . .) aufteilt und durchschaltet,
- - mit einem Mikroprozessor (mp), der aus Einstelldaten (ed) die Einstellsignale (e 1, e 2) der beiden Koppelfelder (ek, ak) berechnet,
- - mit einem Zwischenspeicher (rm), dessen Dateneingänge (de) an den Datenausgängen (da) des Mikroprozessors und dessen Adreßeingänge (ae) während des Speicherns mit den Adreßausgängen (aa) des Mikroprozessors, da gegen während des Auslesens mit den Zählerstandausgängen (za) eines die Impulse des Systemtakts (t) zählenden ersten Zählers (z 1 ) verbunden sind, und
- - mit einem zweiten Zähler (z 2), dessen Zählerstandaus gänge (za) mit den Adreßeingängen (ae) des Speicherar rays (s) verbunden sind und dessen Zähleingang am Ausgang einer Decoderstufe (dc) für die Vollständigkeit eines Datenblocks liegt.