JPS60117350A - メモリマッピング装置 - Google Patents
メモリマッピング装置Info
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- JPS60117350A JPS60117350A JP58225737A JP22573783A JPS60117350A JP S60117350 A JPS60117350 A JP S60117350A JP 58225737 A JP58225737 A JP 58225737A JP 22573783 A JP22573783 A JP 22573783A JP S60117350 A JPS60117350 A JP S60117350A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はページンダ方式を適用するメモリマツピング
装置に関する。
装置に関する。
この梅のメモリマツピング装置では、一般に物理メモリ
を一定サイズのページに分割し、そのページ単位に論理
アドレスと物理アドレスのマツピングがページテーブル
を用いて行なわれる。第１図はこのような一般的彦メモ
リマツピング装置を示すもので、１１は各エントリにペ
ージアドレスを有するページテーブル（マツピング用の
変換テーブル）である。ページテーブル１１は、オフセ
ット（ページ内オフセット）・Ａおよびページ番号Ｂか
らなる論理アドレス１２のページ番号Ｂによって索引さ
れる。この索引によシ４−ジテーブル１１から得られる
ページアドレス（ページ開始起点アドレス、−１！−ジ
のページアドレス）と、論理アドレス１２のオフセット
Ａとは連結されて物理アドレス１３となる。なお、ペー
ジアドレス、オフセットＡは物理アドレス１３のそれぞ
れ上位アドレスｂ。
を一定サイズのページに分割し、そのページ単位に論理
アドレスと物理アドレスのマツピングがページテーブル
を用いて行なわれる。第１図はこのような一般的彦メモ
リマツピング装置を示すもので、１１は各エントリにペ
ージアドレスを有するページテーブル（マツピング用の
変換テーブル）である。ページテーブル１１は、オフセ
ット（ページ内オフセット）・Ａおよびページ番号Ｂか
らなる論理アドレス１２のページ番号Ｂによって索引さ
れる。この索引によシ４−ジテーブル１１から得られる
ページアドレス（ページ開始起点アドレス、−１！−ジ
のページアドレス）と、論理アドレス１２のオフセット
Ａとは連結されて物理アドレス１３となる。なお、ペー
ジアドレス、オフセットＡは物理アドレス１３のそれぞ
れ上位アドレスｂ。
下位アドレスａを構成する。
上述の説明から明らかなように、ページテーブルはペー
ジ数だけのエントリ数を必要とする。
ジ数だけのエントリ数を必要とする。
このため、メモリ素子の高密度化並びに低価格化、更に
はソフトウェア量の膨大化に伴って、主メモリサイズが
ますます増加する傾向にある今日、ページテーブル自体
のサイズも大きくする必要性が生じてきている。この結
果、従来のメモリマツピング装置では、ページテーブル
用の高速メモリが大量に必要となシ、且つページテーブ
ル書替えのためのオーバヘッドが増加し、問題で・あっ
た。
はソフトウェア量の膨大化に伴って、主メモリサイズが
ますます増加する傾向にある今日、ページテーブル自体
のサイズも大きくする必要性が生じてきている。この結
果、従来のメモリマツピング装置では、ページテーブル
用の高速メモリが大量に必要となシ、且つページテーブ
ル書替えのためのオーバヘッドが増加し、問題で・あっ
た。
〔発明の目的〕
この発明は上記事情に鑑みてなされたものでその目的は
、ページテーブルサイズの縮小化カ図れるメモリマツピ
ング装置を提供することにある。
、ページテーブルサイズの縮小化カ図れるメモリマツピ
ング装置を提供することにある。
この発明は、全アドレス空間をページ単位で分割して使
用する際、比較的小さなサイズのページ（第２種ページ
）に分割した方が、プログラム等の取り扱いには便利で
あるが、そのための領域としては全アドレス空間の一部
で充分テあることに着目してなされたもので、比較的小
さなサイズのページ′（第２種ページ）と、比較的大き
なサイズのページ（第１種ページ）トノ２種のページが
導入された構成となっている。
用する際、比較的小さなサイズのページ（第２種ページ
）に分割した方が、プログラム等の取り扱いには便利で
あるが、そのための領域としては全アドレス空間の一部
で充分テあることに着目してなされたもので、比較的小
さなサイズのページ′（第２種ページ）と、比較的大き
なサイズのページ（第１種ページ）トノ２種のページが
導入された構成となっている。
そこで本発明では、各エントリに、ページテーブル指定
ビットおよびページサイフカ２Ｍバイトの第１種ページ
に対する第１種イージアドレスを含み、第１乃至第４フ
イールドからなる論理アドレスの第３および第４フイー
ルドの連結情報で索引される第１ページテーブルと、各
エントリに、ページサイズが２Ｌ（Ｌ（Ｍ ）バイトの
第２種ページに対する第２種ページアドレスを含み、上
記論理アドレスの上記第２および第３フイールドの連結
情報で索引される第２ページテーブルとが設けられてい
る。そして、上記論理アドレスの第１フイールド、第２
フイールドおよび上記第１テーブルを索引して得られる
第１種ページアドレスの連結情報、または上記論理アド
レスの第１フイールドおよび上記第２ページテーブルを
索引して得られる第２種イージアドレスの連結情報のい
ずれか一方が、物理アドレスとして選択手段によシ選択
される。゛・この際いずれが選択されるかは、第１ペー
ジテーブルを索引して得られるページテーブルｆｆａ定
ピ、トによりて決定される・ 〔発明の実施例〕 第１図はこの発明の一実施例に係るメモリマツピング装
置の構成を示す。同図において符号２１は第１フイール
ドＡ（下位アドレス）、第２フィールドＢ、第３フイー
ルドＣ１および第４フイールドＤ（上位アドレス）の各
フィール５− ドアドレスからなる論理アドレス２２のフィールドＣ，
Ｄの連結情報に基づいて索引される第１ページテーブル
である。この実施例において、論理アドレス２２は２種
のアドレス構造を有している。一つは、フィールドＣ，
Ｄから々るページ番号（第１種ページ番号）、およびフ
ィールドＡ、Ｂからなるページ内オフセット（第１種オ
フセット）で構成される第１種アドレス構造である。他
の一つは、フィールドＢ、Ｃからなるページ番号（第２
種ページ番号）、およびフィールドＡからなるページ内
オフセット（第２種オフセット）で構成される第２種ア
ドレス構造である。論理アドレス２２は例えば２４ピツ
ト構成である。また論理アドレス２２を構成する各フィ
ールドＡ、Ｂ、Ｃ，Ｄのフィールド長（ビット長）は、
それぞれ１０ピツト、６ピツト、４ビツト、４ピツトで
ある。この場合、第１種アドレス構造の対象ページ（第
１種ページ） ＰＡＧＥｌのサイズは、２ Ｂ（Ｂ；バ
イト）、即ち６４ＫＢ（Ｋ＝１，０２４）である。また
、第６一 ２種アドレス構造の対象ページ（第２種ページ）ＰＡＧ
Ｅ ２のサイズは、２１０Ｂ１即ちＩ ＫＢである。第
１ページテーブル２１の各エントリには、Ｋ−ジテーブ
ル指定ビットＴ（１ビツト）およびページサイズが６４
ＫＢ （２”Ｂ ）の第１種ページＰＡＧＥ １に対
する第１種ページアドレスＰＡＪ（８ピツト）が登録さ
れる。
ビットおよびページサイフカ２Ｍバイトの第１種ページ
に対する第１種イージアドレスを含み、第１乃至第４フ
イールドからなる論理アドレスの第３および第４フイー
ルドの連結情報で索引される第１ページテーブルと、各
エントリに、ページサイズが２Ｌ（Ｌ（Ｍ ）バイトの
第２種ページに対する第２種ページアドレスを含み、上
記論理アドレスの上記第２および第３フイールドの連結
情報で索引される第２ページテーブルとが設けられてい
る。そして、上記論理アドレスの第１フイールド、第２
フイールドおよび上記第１テーブルを索引して得られる
第１種ページアドレスの連結情報、または上記論理アド
レスの第１フイールドおよび上記第２ページテーブルを
索引して得られる第２種イージアドレスの連結情報のい
ずれか一方が、物理アドレスとして選択手段によシ選択
される。゛・この際いずれが選択されるかは、第１ペー
ジテーブルを索引して得られるページテーブルｆｆａ定
ピ、トによりて決定される・ 〔発明の実施例〕 第１図はこの発明の一実施例に係るメモリマツピング装
置の構成を示す。同図において符号２１は第１フイール
ドＡ（下位アドレス）、第２フィールドＢ、第３フイー
ルドＣ１および第４フイールドＤ（上位アドレス）の各
フィール５− ドアドレスからなる論理アドレス２２のフィールドＣ，
Ｄの連結情報に基づいて索引される第１ページテーブル
である。この実施例において、論理アドレス２２は２種
のアドレス構造を有している。一つは、フィールドＣ，
Ｄから々るページ番号（第１種ページ番号）、およびフ
ィールドＡ、Ｂからなるページ内オフセット（第１種オ
フセット）で構成される第１種アドレス構造である。他
の一つは、フィールドＢ、Ｃからなるページ番号（第２
種ページ番号）、およびフィールドＡからなるページ内
オフセット（第２種オフセット）で構成される第２種ア
ドレス構造である。論理アドレス２２は例えば２４ピツ
ト構成である。また論理アドレス２２を構成する各フィ
ールドＡ、Ｂ、Ｃ，Ｄのフィールド長（ビット長）は、
それぞれ１０ピツト、６ピツト、４ビツト、４ピツトで
ある。この場合、第１種アドレス構造の対象ページ（第
１種ページ） ＰＡＧＥｌのサイズは、２ Ｂ（Ｂ；バ
イト）、即ち６４ＫＢ（Ｋ＝１，０２４）である。また
、第６一 ２種アドレス構造の対象ページ（第２種ページ）ＰＡＧ
Ｅ ２のサイズは、２１０Ｂ１即ちＩ ＫＢである。第
１ページテーブル２１の各エントリには、Ｋ−ジテーブ
ル指定ビットＴ（１ビツト）およびページサイズが６４
ＫＢ （２”Ｂ ）の第１種ページＰＡＧＥ １に対
する第１種ページアドレスＰＡＪ（８ピツト）が登録さ
れる。
符号２３は論理アドレス２２のフィールドＢ。
Ｃの連結情報に基づいて索引される第２ベージテ〜プル
である。第２ページテーブル２３の各エントリには、Ｒ
−ジサイズがｌ ＫＢ （２”Ｂ ）の第２種ページＰ
ＡＧＥ２に対する第２種ページアドレスＰＡ ２ （１
４ビツト）が登録される。
である。第２ページテーブル２３の各エントリには、Ｒ
−ジサイズがｌ ＫＢ （２”Ｂ ）の第２種ページＰ
ＡＧＥ２に対する第２種ページアドレスＰＡ ２ （１
４ビツト）が登録される。
符号２４は、論理アドレス２２のフィールドＡと、フィ
ールドＢと、第１ページテーブル２ノを索引して得られ
る第１ｆ！ＭページアドレスＰＡ １との連結情報、ま
たは論理アドレス２２のフィールドＡと、第２ページテ
ーブル２３を索引して得られる第２種ページアドレスＰ
Ａ２との連結情報のいずれか一方を（論理アドレス２２
に始’−１’；ｂ ）物理アドレス２５として選択出力
するデータセレクタである。このデータセレクタ２４に
対する選択制御ビットとして、第１ページテーブル２１
を索引して得られるページテーブル指定４ピツ）Ｔが用
いられる。なお、第１ページテーブル２１および第２ペ
ージテーブル２３の各エントリには、メモリ保護を目的
としたメモリ保護情報、該当ページが主メモリ上に存在
するか否かを示すビット等が含まれるのが一般的である
が、ここでは省略されている。
ールドＢと、第１ページテーブル２ノを索引して得られ
る第１ｆ！ＭページアドレスＰＡ １との連結情報、ま
たは論理アドレス２２のフィールドＡと、第２ページテ
ーブル２３を索引して得られる第２種ページアドレスＰ
Ａ２との連結情報のいずれか一方を（論理アドレス２２
に始’−１’；ｂ ）物理アドレス２５として選択出力
するデータセレクタである。このデータセレクタ２４に
対する選択制御ビットとして、第１ページテーブル２１
を索引して得られるページテーブル指定４ピツ）Ｔが用
いられる。なお、第１ページテーブル２１および第２ペ
ージテーブル２３の各エントリには、メモリ保護を目的
としたメモリ保護情報、該当ページが主メモリ上に存在
するか否かを示すビット等が含まれるのが一般的である
が、ここでは省略されている。
ここで２種のページテーブル２１．２３．２種のアドレ
ス構造を導入する理由（即ち２種のメモリマツピング方
式を適用する理由）について、第３図を参照して説明す
る。この実施例では、２４ビツトの論理アドレス２２で
実現される２ ２４ ｎ１即ち１６ＭＢ（Ｍ＝１，０２
４Ｋ）のアドレス空間を、ページサイズが２”Ｂ（６４
ＫＢ ）の第１種ページＰＡＧＥ １に２５６分割して
いる。
ス構造を導入する理由（即ち２種のメモリマツピング方
式を適用する理由）について、第３図を参照して説明す
る。この実施例では、２４ビツトの論理アドレス２２で
実現される２ ２４ ｎ１即ち１６ＭＢ（Ｍ＝１，０２
４Ｋ）のアドレス空間を、ページサイズが２”Ｂ（６４
ＫＢ ）の第１種ページＰＡＧＥ １に２５６分割して
いる。
この第１種ページＰＡＧＥ １に対するマツピング用変
換テーブルが第１ページテーブル２１である。
換テーブルが第１ページテーブル２１である。
第１ページテーブル２ノの必要エントリ数は２５６（２
／２−２）である。しかし、第１種ページＰＡＧＥ １
のようにサイズが大きいページでは、プログラムやデー
タのエリア（いわゆる主メモリエリア）として使用する
場合、その大部分が未使用エリアとなってしまい、主メ
モリ使用効率が低下する。主メモリエリアに適用するペ
ージのページサイズは、例えば２９Ｂ （５１２Ｂ）〜
２”Ｂ （２ＫＢ ）が適当である。そこで、この実施
例では、主メモリエリア用のページとしてページサイズ
が２Ｂ（ＩＫＢ）の第２種ページＰ厄２を導入している
。この第２種ページＰＡＧＥ ２に対するマツピング用
テーブルが第２ページテーブル２３である。しかし、１
６ＭＢのアドレス空間を全て第２種ページＰＡＧＥ ２
に分割して使用したのでは、従来技術で述べたようにペ
ージテーブルのサイズが大きくなってしまう。例えばペ
ージサイズが２Ｂ（ＩＫＢ）であれば、ページテーブル
必要エントリ数は２／２ −２ と膨大なものとなる。
／２−２）である。しかし、第１種ページＰＡＧＥ １
のようにサイズが大きいページでは、プログラムやデー
タのエリア（いわゆる主メモリエリア）として使用する
場合、その大部分が未使用エリアとなってしまい、主メ
モリ使用効率が低下する。主メモリエリアに適用するペ
ージのページサイズは、例えば２９Ｂ （５１２Ｂ）〜
２”Ｂ （２ＫＢ ）が適当である。そこで、この実施
例では、主メモリエリア用のページとしてページサイズ
が２Ｂ（ＩＫＢ）の第２種ページＰ厄２を導入している
。この第２種ページＰＡＧＥ ２に対するマツピング用
テーブルが第２ページテーブル２３である。しかし、１
６ＭＢのアドレス空間を全て第２種ページＰＡＧＥ ２
に分割して使用したのでは、従来技術で述べたようにペ
ージテーブルのサイズが大きくなってしまう。例えばペ
ージサイズが２Ｂ（ＩＫＢ）であれば、ページテーブル
必要エントリ数は２／２ −２ と膨大なものとなる。
ところで、１６ＭＢのアドレス空間の９−
うち、主メモリエリアとして使用される空間は僅かであ
る。アドレス空間の大部分は例えばＩｌｏ ＆−ドエリ
アとして使用されることが多い。
る。アドレス空間の大部分は例えばＩｌｏ ＆−ドエリ
アとして使用されることが多い。
このＩｌｏ ＆−ドエリアに適用するページのページサ
イズは、主メモリエリアに適用するページと異なシ、大
きくてよい。
イズは、主メモリエリアに適用するページと異なシ、大
きくてよい。
そこで、この実施例では、第３図に示す如く、ページサ
イズが２Ｂ（６４ＫＢ）の第１種ページＰＡＧＥ １に
２５６分割された１ ６ ＭＢのアドレス空間の始めの
Ｉ ＭＢを主メモリエリアに割ｂａて、このＩ ＭＢの
エリアをページサイズが２Ｂ（ＩＫＢ）ノ第２ａヘーシ
ＰＡＧＥ２１Ｃ２／２ （＝２ ）分割使用している。
イズが２Ｂ（６４ＫＢ）の第１種ページＰＡＧＥ １に
２５６分割された１ ６ ＭＢのアドレス空間の始めの
Ｉ ＭＢを主メモリエリアに割ｂａて、このＩ ＭＢの
エリアをページサイズが２Ｂ（ＩＫＢ）ノ第２ａヘーシ
ＰＡＧＥ２１Ｃ２／２ （＝２ ）分割使用している。
こうすることによシ、第２−（−ジテープル２３の必要
エントリ数は２ で済む。また、１６ＭＢのアドレス空
間の残りの１５ＭＢのエリアはＩ１０ボードエリアに割
り当てられる。そして、この実施例では、第１ページテ
ーブル２１を索引する（論理アドレス２２の）フィール
ドＣ，Ｄの連結情報（第１種アドレス構造の８ビツトの
第１種ページ番号）の上位４ビット１０− （即ちフィールドＤの情報）が ｏｏｏｏ”である各エ
ントリ内のページテーブル指定ビットＴは論理″’１”
（第２−！！−ジテーブル２３内のページアドレスＰＡ
２の選択使用を指定）、それ以外のエントリ内のペー
ジテーブル指定ピッ）Ｔは論理“’Ｏ” （第１ページ
テーブル２１内のページアドレスＰＡ １の選択使用を
指定）となっている。
エントリ数は２ で済む。また、１６ＭＢのアドレス空
間の残りの１５ＭＢのエリアはＩ１０ボードエリアに割
り当てられる。そして、この実施例では、第１ページテ
ーブル２１を索引する（論理アドレス２２の）フィール
ドＣ，Ｄの連結情報（第１種アドレス構造の８ビツトの
第１種ページ番号）の上位４ビット１０− （即ちフィールドＤの情報）が ｏｏｏｏ”である各エ
ントリ内のページテーブル指定ビットＴは論理″’１”
（第２−！！−ジテーブル２３内のページアドレスＰＡ
２の選択使用を指定）、それ以外のエントリ内のペー
ジテーブル指定ピッ）Ｔは論理“’Ｏ” （第１ページ
テーブル２１内のページアドレスＰＡ １の選択使用を
指定）となっている。
以上の説明から理解されるように１フイールドＤの情報
が’ｏｏｏｏ”′である論理アドレス２２は、第２種ペ
ージＰＡＧＥ ２内アドレスを示す。
が’ｏｏｏｏ”′である論理アドレス２２は、第２種ペ
ージＰＡＧＥ ２内アドレスを示す。
この場合、論理アドレス２２のフィールドＢ。
Ｃの連結情報（１０ビツト）は（第２種アドレス構造の
）第２種ページ番号を示し、フィールドＡの情報（１０
ビツト）は（第２種アドレス構造の）第２種オフセット
を示す。これに対し、フィールドＤの情報が” ｏ ｏ
ｏ ｏ”でない論理アドレス２２は、第１種ページ内
アドレスヲ示す。この場合、論理アドレス２２のフィー
ルドＣ，Ｄの連結情報（８ビツト）は（第１種アドレス
構造の）第１種ページ番号を示し、フィールドＡ、Ｈの
連結情報（１６ビツト）は（第１種アドレス構造の）第
１種オフセットを示す。
）第２種ページ番号を示し、フィールドＡの情報（１０
ビツト）は（第２種アドレス構造の）第２種オフセット
を示す。これに対し、フィールドＤの情報が” ｏ ｏ
ｏ ｏ”でない論理アドレス２２は、第１種ページ内
アドレスヲ示す。この場合、論理アドレス２２のフィー
ルドＣ，Ｄの連結情報（８ビツト）は（第１種アドレス
構造の）第１種ページ番号を示し、フィールドＡ、Ｈの
連結情報（１６ビツト）は（第１種アドレス構造の）第
１種オフセットを示す。
次に、第２図の構成の動作を説明する。メモリアクセス
に際し、論理アドレス２２は第２図に示すメモリマツピ
ング装置に導かれる。しかして、論理アドレス２２のフ
ィールドＣ，Ｄの連結情報（８ビツト）が（第１種アド
レス構造の）第１種ページ番号として第１−２−ジテー
ブル２１に導かれる。これと同時に、論理アドレス２２
のフィールドＢ、Ｃの連結情報（１０ビツト）ば（第２
種アドレス構造の）第２種ページ番号として第２ページ
テーブル２３に導かれる。これによシ、第１−１！−ジ
テーブル２１および第２ページテーブル２３が同時に索
引される。
に際し、論理アドレス２２は第２図に示すメモリマツピ
ング装置に導かれる。しかして、論理アドレス２２のフ
ィールドＣ，Ｄの連結情報（８ビツト）が（第１種アド
レス構造の）第１種ページ番号として第１−２−ジテー
ブル２１に導かれる。これと同時に、論理アドレス２２
のフィールドＢ、Ｃの連結情報（１０ビツト）ば（第２
種アドレス構造の）第２種ページ番号として第２ページ
テーブル２３に導かれる。これによシ、第１−１！−ジ
テーブル２１および第２ページテーブル２３が同時に索
引される。
第１ページテーブル２１が索引されることにより当該テ
ーブル２１から読み出される該当エントリ情報中の第１
種ページアドレスＰＡ １ （８ビツト）ハ、論理アド
レス２２のフィールドＢ。
ーブル２１から読み出される該当エントリ情報中の第１
種ページアドレスＰＡ １ （８ビツト）ハ、論理アド
レス２２のフィールドＢ。
Ａの連結情報（第１種アドレス構造の１６ビツトの第１
種オフセット）と連結されてデータセレクタ２４の一方
の入力部に導かれる。また、第２ページテーブル２３が
索引されることによシ当該テーブル２３から読み出され
る該当エントリ情報中の第２種ページアドレスＰＡ ２
（１４ビツト）は、論理アドレス２２のフィールドＡ
の情報（第２種アドレス構造の１０ビツトの第２種オフ
セット）と連結されてデータセレクタ２４の他方の入力
部に導かれる。このデータセレクタ２４には、第１ペー
ジテーブル２３が索引されることによシ得られるエント
リ情報中のページテーブル指定ビットＴが、選択制御ビ
ットとして導かれる。データセレクタ２４は例えばＴ
＝ ”０”の場合、前記一方の入力部への入力情報（即
ちＰＡ １を上位アドレス、Ｂを中位アドレス、Ａを下
位アドレスとするＰＡ １ 、 Ｂ 、 Ａの連結情報
）を論理アドレス２２に対する物理アドレス２５として
選択出力する。これに対しＴ＝”１″の場合、データセ
レクタ２４は前記他方の入力部への入力情報（即ちＰＡ
２を上位アト１３− レス、Ａを下位アドレスとするＰＡ、？、Ａの連結情報
）を論理アドレス２２に対する物理アドレス２５として
選択出力する。
種オフセット）と連結されてデータセレクタ２４の一方
の入力部に導かれる。また、第２ページテーブル２３が
索引されることによシ当該テーブル２３から読み出され
る該当エントリ情報中の第２種ページアドレスＰＡ ２
（１４ビツト）は、論理アドレス２２のフィールドＡ
の情報（第２種アドレス構造の１０ビツトの第２種オフ
セット）と連結されてデータセレクタ２４の他方の入力
部に導かれる。このデータセレクタ２４には、第１ペー
ジテーブル２３が索引されることによシ得られるエント
リ情報中のページテーブル指定ビットＴが、選択制御ビ
ットとして導かれる。データセレクタ２４は例えばＴ
＝ ”０”の場合、前記一方の入力部への入力情報（即
ちＰＡ １を上位アドレス、Ｂを中位アドレス、Ａを下
位アドレスとするＰＡ １ 、 Ｂ 、 Ａの連結情報
）を論理アドレス２２に対する物理アドレス２５として
選択出力する。これに対しＴ＝”１″の場合、データセ
レクタ２４は前記他方の入力部への入力情報（即ちＰＡ
２を上位アト１３− レス、Ａを下位アドレスとするＰＡ、？、Ａの連結情報
）を論理アドレス２２に対する物理アドレス２５として
選択出力する。
このように、この実施例では、メモリマツピングに２種
の方式が適用され、ページテーブル指定ビットＴの論理
値によシ、これらの方式が使い分けられる。この実施例
によれば、第２ページテーブル２３に相当する（−Ｅ！
−ジサイズがＩ ＫＢのページ用）ページテーブルだけ
を導入した場合に比べ、当該テーブルに必要なエントリ
数を２１０／２ ” −１７１６に縮小することができ
る。但し、（第２−２−ジテーブル２３よジエントリ数
。
の方式が適用され、ページテーブル指定ビットＴの論理
値によシ、これらの方式が使い分けられる。この実施例
によれば、第２ページテーブル２３に相当する（−Ｅ！
−ジサイズがＩ ＫＢのページ用）ページテーブルだけ
を導入した場合に比べ、当該テーブルに必要なエントリ
数を２１０／２ ” −１７１６に縮小することができ
る。但し、（第２−２−ジテーブル２３よジエントリ数
。
ワード数が少なくて済む）第１−２−ジテーブル２１が
必要となるが、この増加分は殆んど問題とならない〇 なお、前記実施例では論理アドレスが２４ピツト、論理
アドレスを構成するフィールドＡ。
必要となるが、この増加分は殆んど問題とならない〇 なお、前記実施例では論理アドレスが２４ピツト、論理
アドレスを構成するフィールドＡ。
Ｂ、Ｃ，Ｄのビット長がそれぞれ１０ビツト。
６ビツト、４ビツト、４ビツトであるものとして説明し
たが、これらのビット数については前１４− 記実施例に限定されるものではない。また、ページテー
ブル指定ピッ）Ｔが第２ページテーブルの各エントリに
含まれているものであってもよい。但し、第１ページテ
ーブルに含まれている場合に比べ、ページテーブル容量
が若干増加する可能性がある。
たが、これらのビット数については前１４− 記実施例に限定されるものではない。また、ページテー
ブル指定ピッ）Ｔが第２ページテーブルの各エントリに
含まれているものであってもよい。但し、第１ページテ
ーブルに含まれている場合に比べ、ページテーブル容量
が若干増加する可能性がある。
以上詳述したようにこの発明によればページテーブルサ
イズの縮小化を図ることができ、ページテーブル書替え
のためのオーバヘッドの減少が図れる。
イズの縮小化を図ることができ、ページテーブル書替え
のためのオーバヘッドの減少が図れる。
第１図は従来のメモリマツピング装置の構成を示すブ０
ツク図、第２図はこの発明の一実施例に係るメモリマツ
ピング装置の構成を示すブロック図、第３図はアドレス
空間のページ分割例を説明する図である。 ２ノ・・・第１ページテーブル１．２３・・・第２ペー
ジテーブル、２４・・・データセレクタ。 １５− 第２図 第１図 第３図
ツク図、第２図はこの発明の一実施例に係るメモリマツ
ピング装置の構成を示すブロック図、第３図はアドレス
空間のページ分割例を説明する図である。 ２ノ・・・第１ページテーブル１．２３・・・第２ペー
ジテーブル、２４・・・データセレクタ。 １５− 第２図 第１図 第３図
Claims (1)
- 各エントリに、ページテーブル指定ビットおよびページ
サイズが２Ｍバイトの第１種ページに対する第１種ペー
ジアドレスを含み、第１乃至第４フイールドからなる論
理アドレスの第３および第４フイールドの連結情報で索
引される第１ページテーブルと、各エントリに、ページ
サイズが２Ｌ（Ｌ＜Ｍ）バイトの第２種ページに対する
第２種ページアドレスを含み、上記論理アドレスの上記
第２および第３フイールドの連結情報で索引される第２
ページテーブルと、上記論理アドレスの第１フイールド
、第２フイールドおよび上記第１ページテーブルを索引
して得られる上記第１種ページアドレスの連結情報、ま
たは上記論理アドレスの第１フイールドおよび上記第２
ページテーブルを索引して得られる上記第２種ページア
ドレスの連結情報のいずれか一方を、上記ページテーブ
ル指定ビットに応じ、物理アドレスとして選択する選択
手段とを具備することを特徴とするメモリマツピング装
置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225737A JPS60117350A (ja) | 1983-11-30 | 1983-11-30 | メモリマッピング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225737A JPS60117350A (ja) | 1983-11-30 | 1983-11-30 | メモリマッピング装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117350A true JPS60117350A (ja) | 1985-06-24 |
Family
ID=16834038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225737A Pending JPS60117350A (ja) | 1983-11-30 | 1983-11-30 | メモリマッピング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117350A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199139A (ja) * | 1985-03-01 | 1986-09-03 | Nec Corp | 情報処理装置 |
| JPS627022A (ja) * | 1985-07-03 | 1987-01-14 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| JPH01125640A (ja) * | 1987-11-11 | 1989-05-18 | Hitachi Ltd | アドレス変換方式 |
| JP2008515093A (ja) * | 2004-09-30 | 2008-05-08 | インテル コーポレイション | 大アドレス容量に及ぶ変換テーブルを用いた、アドレス変換の性能向上 |
| JP2008541214A (ja) * | 2005-05-05 | 2008-11-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 動的論理パーティショニングによるコンピューティング環境におけるコンピュータ・メモリの管理 |
-
1983
- 1983-11-30 JP JP58225737A patent/JPS60117350A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199139A (ja) * | 1985-03-01 | 1986-09-03 | Nec Corp | 情報処理装置 |
| JPS627022A (ja) * | 1985-07-03 | 1987-01-14 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| JPH01125640A (ja) * | 1987-11-11 | 1989-05-18 | Hitachi Ltd | アドレス変換方式 |
| JP2008515093A (ja) * | 2004-09-30 | 2008-05-08 | インテル コーポレイション | 大アドレス容量に及ぶ変換テーブルを用いた、アドレス変換の性能向上 |
| JP4772795B2 (ja) * | 2004-09-30 | 2011-09-14 | インテル コーポレイション | 大アドレス容量に及ぶ変換テーブルを用いた、アドレス変換の性能向上 |
| JP2008541214A (ja) * | 2005-05-05 | 2008-11-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 動的論理パーティショニングによるコンピューティング環境におけるコンピュータ・メモリの管理 |
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