JP2970372B2 - 音源パラメータ供給装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は楽音波形を特徴付ける
ための種々のパラメータの供給タイミングを調整するこ
とのできる音源パラメータ供給装置に関する。

【０００２】

【従来の技術】従来、電子楽器などに適用される楽音発
生装置（音源）は、発生する楽音波形を特徴付けるため
の種々の楽音パラメータを記憶するパラメータ記憶手段
を有する。通常、楽音発生装置は複数の楽音信号を同時
に発音するために時分割チャンネル処理で動作してい
る。この時分割チャンネル処理における各チャンネルの
処理は、パイプライン制御で行われているので、楽音発
生装置はパイプライン制御の各処理段階で使用される楽
音パラメータをパラメータ記憶手段から逐次読み出す必
要がある。従って、パラメータ記憶手段は各チャンネル
毎にパイプライン制御の各処理段階で使用される複数の
楽音パラメータを記憶することのできる複数の記憶領域
（レジスタ群）で構成される。

【０００３】

【発明が解決しようとする課題】従来の楽音発生装置に
おいては、パラメータ記憶手段から出力される楽音パラ
メータの出力タイミングについては何も考慮されていな
い。すなわち、時分割チャンネル処理の各チャンネルの
開始タイミングに同期してパラメータ記憶手段から楽音
パラメータが出力されると、楽音発生装置ではそれをデ
ィレイ等の遅延回路を用いてパイプライン制御の各処理
段階の処理タイミングに合致するように遅延させて、タ
イミング調整を行っていた。しかしながら、遅延回路は
楽音パラメータを格納できるビット数で、かつ、遅延時
間に対応した段数の長さで構成されなければならないた
め、回路構成上大きな割合を占めるという問題があっ
た。

【０００４】本発明は上述の点に鑑みてなされたもので
あり、パイプライン制御の各処理段階の処理タイミング
に都合よくパラメータ記憶手段から楽音パラメータが出
力されるように楽音パラメータの出力タイミングを任意
に調整することのできる音源パラメータ供給装置を提供
することを目的とする。

【０００５】

【課題を解決するための手段】この発明に係る音源パラ
メータ供給装置は、時分割チャンネル処理における各チ
ャンネルの処理を、逐次入力する楽音パラメータに基づ
いてパイプライン制御で行い、所望の楽音信号を生成す
る楽音生成手段と、前記時分割チャンネル処理のチャン
ネル番号を順次出力することによって前記パイプライン
制御の開始時点を指定するタイミングカウンタと、前記
パイプライン制御の各処理段階で使用される楽音パラメ
ータをその楽音パラメータ毎に設けられた記憶領域に記
憶するパラメータ記憶手段と、所定のチャンネル番号の
パイプライン制御が開始してから前記楽音パラメータが
使用されるまでの時間に基づいて前記所定のチャンネル
番号を変更し、変更されたチャンネル番号を書込アドレ
スとして前記楽音パラメータを前記パラメータ記憶手段
に記憶し、前記タイミングカウンタが指定中のチャンネ
ル番号を読出アドレスとして前記パイプライン制御中の
各チャンネルの各処理段階で使用される楽音パラメータ
を前記パラメータ記憶手段の各記憶領域から読み出して
前記楽音生成手段に供給するパラメータ供給手段とを備
えたものである。

【０００６】

【作用】楽音生成手段は、時分割チャンネル処理で動作
し、楽音パラメータに基づいて所望の楽音信号を生成す
る。パラメータ記憶手段は、パイプライン制御の各処理
段階で使用される楽音パラメータをその楽音パラメータ
毎に設けられた各記憶領域に記憶している。楽音生成手
段は、各チャンネルの処理をパラメータ記憶手段から逐
次入力される楽音パラメータに基づいてパイプライン制
御で行う。このとき、パイプライン制御の開始時点は、
タイミングカウンタから順次出力されるチャンネル番号
によって指定される。従って、所定のチャンネルのパイ
プライン制御が開始すると、そのパイプライン制御の各
処理段階に応じた楽音パラメータをパラメータ記憶手段
から逐次読み出して楽音生成手段に供給する必要があ
る。そこで、パラメータ供給手段は、所定のチャンネル
番号のパイプライン制御が開始してから楽音パラメータ
が使用されるまでの時間に基づいて前記所定のチャンネ
ル番号を変更し、変更されたチャンネル番号を書込アド
レスとして楽音パラメータをパラメータ記憶手段に記憶
する。所定のチャンネル番号のパイプライン制御が開始
してから楽音パラメータが使用されるまでの時間はタイ
ミングカウンタから順次出力されるチャンネル番号に基
づいて算出できるので、パラメータ供給手段は、その時
間に基づいて所定のチャンネル番号を変更し、変更され
たチャンネル番号を書込アドレスとして楽音パラメータ
をパラメータ記憶手段に記憶する。タイミングカウンタ
が指定中のチャンネル番号を読出アドレスとしてパイプ
ライン制御中の各チャンネルの各処理段階で使用される
楽音パラメータをパラメータ記憶手段の各記憶領域から
読み出して楽音生成手段に供給する。例えば、チャンネ
ル番号『１』のパイプライン制御が開始した場合に、そ
の開始タイミングから楽音パラメータの使用される処理
段階までの時間がチャンネル番号で２個分に相当する場
合、パラメータ供給手段は、チャンネル番号『１』を
『３』に変更し、その変更されたチャンネル番号『３』
を書き込みアドレスとして楽音パラメータを記憶する。
従って、この楽音パラメータは、タイミングカウンタか
ら出力されるチャンネル番号が『３』となった時点で、
パラメータ記憶手段から読み出されて楽音生成手段に供
給されるようになる。このように、パイプライン制御の
各処理段階の処理タイミングに都合よくパラメータ記憶
手段から楽音パラメータが読み出されるので、楽音パラ
メータの出力タイミングを遅延回路などで調整しなくて
も、任意にその出力タイミングを調整することができ
る。

【０００７】

【実施例】以下、この発明の実施例を添付図面に従って
詳細に説明する。図２は、本発明の一実施例に係る波形
メモリタイプの音源を内蔵した電子楽器の全体構成を示
す図である。マイクロプロセッサユニット（ＣＰＵ）２
０は、この電子楽器全体の動作を制御するものである。
このＣＰＵ２０に対しては、データ及びアドレスバス２
６を介してＲＯＭ２１、ＲＡＭ２２、鍵盤２３、パネル
スイッチ２４、パネル表示器２５及び音源回路２７が接
続されている。

【０００８】ＲＯＭ２１はＣＰＵ２０の各種プログラム
や各種データを格納するものであり、リードオンリーメ
モリ（ＲＯＭ）で構成されている。ＲＡＭ２２は、ＣＰ
Ｕ２０がプログラムを実行する際に発生する各種データ
を一時的に記憶するものであり、ランダムアクセスメモ
リ（ＲＡＭ）の所定のアドレス領域がそれぞれ割り当て
られ、レジスタ、フラグ、バッファ等として利用され
る。

【０００９】鍵盤２３は、発音すべき楽音の音高を選択
するための複数の鍵を備えており、各鍵の操作に応じて
ノートオン、ノートオフ、ベロシティ、ピッチデータ等
の各種データをデータ及びアドレスバス２６を介してＣ
ＰＵ２０に出力する。鍵盤２３の代わりにコンピュータ
等を接続し、所望の演奏データを入力するようにしても
よい。

【００１０】パネルスイッチ２４は、音色、音量、効果
等を選択・設定・制御するための各種操作子を含むもの
である。パネル表示器２５はＣＰＵ２０の制御状態、設
定データの内容等の各種の情報を液晶パネル（ＬＣＤ）
等に表示するものである。

【００１１】音源回路２７は、発生すべき楽音の音高に
対応して変化する周波数データに応じて音源回路２７内
の波形メモリ２Ｄから楽音波形データを順次読み出すメ
モリ読み出し方式により、楽音信号を発生するものであ
り、複数のチャンネルで楽音信号の同時発生が可能であ
り、データ及びアドレスバス２６を経由して与えられた
演奏データ（ＭＩＤＩ規格に準拠したデータ等）を入力
し、このデータに基づき楽音信号を発生する。なお、こ
の実施例では、電子楽器は３２チャンネル時分割で動作
する。

【００１２】音源回路２７は、複数のチャンネルで楽音
信号の同時発生が可能であり、データ及びアドレスバス
２６を経由して与えられた演奏データ（ピッチデータＫ
Ｃ、ノートオン、波形スタートアドレス（ＷＳＡ）、ル
ープスタートアドレス（ＬＰＳ）、ループエンドアドレ
ス（ＬＰＥ）、レート、レベル、その他の各種のパラメ
ータやＭＩＤＩ規格に準拠したデータ等）を入力し、こ
れらのデータに基づき楽音信号を発生し、サウンドシス
テム２Ｋに出力する。

【００１３】音源回路２７は、パラメータ供給手段２
８、低周波発生部（ＬＦＯ）２９、差分生成部（ＰＧ）
２Ａ、差分加算部（ＡＤＣ）２Ｂ、波形補間部（ＩＴ
Ｐ）２Ｃ、波形メモリ２Ｄ、レベル補間処理部（ＥＧ）
２Ｅ、フィルター制御部（ＤＣＦ）２Ｆ、エンベロープ
制御部（ＥＧＭ）２Ｇ、チャンネル累算部（ＡＣＣ）２
Ｈ及びシリアル出力部２Ｈからなる。

【００１４】パラメータ供給手段２８は、データ及びア
ドレスバス２６を介してＣＰＵ２０から供給される演奏
データを一時的に記憶したり、音源側のデータをデータ
及びアドレスバス２６を介してＣＰＵ２０に出力したり
する。低周波発生部２９は、パラメータ供給手段２８か
らの低周波発生用のレートデータＬＲＤ及びピッチ変調
データ（Ｐｉｔｃｈ Ｍｏｄｕｌａｔｉｏｎ Ｄｉｐｔ
ｈ）ＰＭＤを入力し、エフェクト用の変調波形（三角
波、矩形波、鋸歯状波など）を発生し、それにピッチ変
調データＰＭＤを乗算し、その乗算結果を変調波形ＭＷ
１として差分生成部２Ａ及びレベル補間処理部２Ｅに出
力する。

【００１５】差分生成部２Ａは、パラメータ供給手段２
８からの周波数ナンバＦＮ、オクターブデータＯＣＤ及
び低周波発生部２９からの変調波形を入力し、周波数ナ
ンバＦＮ及び変調波形ＭＷ１に応じた変調波形キースケ
ーリングを行い、それをオクターブデータに対応しただ
けデータシフトし、シフトされたデータを波形メモリ２
Ｄの読み出し速度を指定する読出速度データＶＤとして
差分加算部２Ｂに出力する。この読出速度データＶＤ
は、整数部と小数部とからなるデータである。

【００１６】差分加算部２Ｂは、パラメータ供給手段２
８から入力される波形メモリ２Ｄの読み出し区間を指定
するデータ（波形スタートアドレスＷＳＡ、ループスタ
ートアドレスＬＰＳＡ、ループエンドアドレスＬＰＥ
Ａ）と、差分生成部２Ａからの読出速度データＶＤとに
基づいて、その波形スタートアドレスＷＳＡを基準に読
出速度データＶＤを順次加算する。そして、差分加算部
２Ｂは、その加算値がループスタートアドレスＬＰＥＡ
に達した時点で今度はループスタートアドレスＬＰＳＡ
を基準に読出速度データＶＤを順次加算し、ループスタ
ートアドレスＬＰＳＡからループエンドアドレスＬＰＥ
Ａまでの間のアドレスを繰り返し波形メモリ２Ｄに出力
する。

【００１７】また、差分加算部２Ｂは、加算された値の
中から整数部のデータを読出アドレスＡＤＤとして波形
メモリ２Ｄに出力し、小数部のデータＤｃを波形補間部
２Ｆに出力する。読出速度データＶＤの値が小さい時は
読出アドレスＡＤＤの増加量は小さくなるため、波形メ
モリ２Ｄから出力される楽音波形信号の音高は低くな
り、読出速度データＶＤの値が大きい時は読出アドレス
ＡＤＤの増加量は大きくなるため、波形メモリ２Ｄから
出力される楽音波形信号の音高は高くなる。

【００１８】波形メモリ２Ｄは、立上り部（アタック
部）を構成する複数周期分のデータと、その後の持続部
（ループ部）を構成する１周期分のデータとからなる波
形データ等を記憶しており、差分加算部２Ｂからの読出
アドレスＡＤＤを入力し、この読出アドレスＡＤＤに応
じた領域に記憶されている波形データＷ１を波形補間部
２Ｃに出力する。波形補間部２Ｃは、パラメータ供給手
段２８からのデータフォーマットＤＦに基づいてデータ
変換を行い、さらに差分加算部２Ｂからの小数部のアド
レスＤｃに基づいて連続４サンプル読出に対応した４点
補間を波形データＷ１に施し、その波形補間された波形
データＷ２をフィルター制御部２Ｆに出力する。

【００１９】レベル補間処理部２Ｅは、パラメータ供給
手段２８からカットオフ指定データＣＤ、エンベロープ
指定データＥＤ及び振幅変調データＡＭＤを入力し、カ
ットオフ指定データＣＤに基づいて補間処理されたフィ
ルター係数ＦＣをフィルター制御部２Ｆに出力すると共
に、エンベロープ指定データＥＤに対応した形状の振幅
エンベロープを発生し、低周波発生部２９からの変調波
形ＭＷ２に振幅変調データＡＭＤを乗算し、その乗算結
果をこの振幅エンベロープに加算し、その加算結果をエ
ンベロープ波形ＥＮＶとしてエンベロープ制御部２Ｇに
出力する。

【００２０】フィルター制御部２Ｆは、レベル補間処理
部２Ｅからのフィルタ係数ＦＣに基づいて波形補間部２
Ｃからの波形データＷ２に所望のフィルタリング処理を
施し、その周波数成分の調整された波形データＷ３をエ
ンベロープ制御部２Ｇに出力する。エンベロープ制御部
２Ｇは、フィルター制御部２Ｆからの波形データＷ３に
レベル補間処理部２Ｅからのエンベロープ波形ＥＮＶを
乗算し、その音量制御された波形データＷ４をチャンネ
ル累算部２Ｈに出力する。

【００２１】チャンネル累算部２Ｈは、パラメータ供給
手段２８から入力するパンニング指定データＰＤに基づ
いて、エンベロープ制御部２Ｇから順次出力される各チ
ャンネルの波形データＷ４を各系列毎にパンニング指定
データを乗算して、系列毎に累算処理してシリアル出力
部２Ｊに出力する。

【００２２】シリアル出力部２Ｊは、チャンネル累算部
２Ｈで累算されたディジタルの楽音信号をシリアルの楽
音信号に変換してサウンドシステム２Ｋに出力する。サ
ウンドシステム２Ｋは、シリアル出力部２Ｊからのシリ
アルの楽音信号をパラレルに変換し、それをさらにアナ
ログの楽音信号に変換してスピーカから発音する。

【００２３】図１は、本発明の一実施例に係る図２のパ
ラメータ供給手段２８の詳細構成を示す図である。この
実施例では、パラメータ供給手段２８は、タイミング発
生部１、アドレスラッチ（Ａラッチ）２、データラッチ
（Ｄラッチ）３、書込用デコード信号発生部４、チャン
ネルラッチ（ｃｈラッチ）５、オフセットＲＯＭ６、加
算器７、チャンネルカウンタ（ｃｈカウンタ）８、最上
位制御部９、セレクタ１０、パラメータ記憶手段（ＤＲ
ＡＭ）１１〜１Ｎ、反転回路１Ｐ及びアンド回路１Ｑか
ら構成される。

【００２４】タイミング発生部１は、データ及びアドレ
スバス２６を介して書込制御信号ＷＳ及びチップセレク
ト信号ＣＳをＣＰＵ２０から入力する。このチップセレ
クト信号ＣＳは、ＣＰＵ２０が出力するアドレスの中の
上位アドレスである。従って、ＣＰＵ２０が出力するア
ドレスの中の下位アドレスＡＤＤは、アドレスラッチ２
に入力する。タイミング発生部１は、チップセレクト信
号ＣＳを入力することによってアクティブとなり、ロー
レベル“０”の書込信号ＷＳを入力すると、それに応じ
てアドレスラッチ２及びデータラッチ３にラッチパルス
ＬＷを出力する。アドレスラッチ２は、タイミング発生
部１からのラッチパルスＬＷを入力することによってア
ドレスＡＤＤをラッチする。データラッチ３は、タイミ
ング発生部１からのラッチパルスＬＷを入力することに
よってパラメータデータＤＡＴＡをラッチする。

【００２５】タイミング発生部１は、書込信号ＷＳがロ
ーレベル“０”からハイレベル“１”になると、それに
応じた書込タイミング信号ＷＴＳを出力する。書込デコ
ード信号発生部４は、書込タイミング信号ＷＴＳがハイ
レベル“１”になった場合に、アドレスラッチ２にラッ
チされているアドレスＡＤＤをデコードし、書込デコー
ド信号ＷＤＳ（０）〜ＷＤＳ（Ｎ）をチャンネルラッチ
５及びＤＲＡＭ１１〜１Ｎに出力する。すなわち、書込
デコード信号発生部４はアドレスラッチ２にラッチされ
ているアドレスＡＤＤが「０」の場合には書込デコード
信号ＷＤＳ（０）をチャンネルラッチ５に、アドレスＡ
ＤＤが「１」の場合には書込デコード信号ＷＤＳ（１）
をＤＲＡＭ１１に、アドレスＡＤＤが「２」の場合には
書込デコード信号ＷＤＳ（２）をＤＲＡＭ１２に、アド
レスＡＤＤが「Ｎ」の場合には書込デコード信号ＷＤＳ
（Ｎ）をＤＲＡＭ１Ｎにそれぞれ出力する。

【００２６】チャンネルラッチ５は、書込デコード信号
発生部４から書込デコード信号ＷＤＳ（０）を入力する
と、それに応じてデータラッチ３にラッチされている８
ビット構成のデータＷＤの中の５ビットだけをラッチ
し、その５ビット構成のチャンネル選択データＣＳＤを
加算器７に出力する。一方、オフセットＲＯＭ６は、ア
ドレスラッチ２にラッチされている８ビット構成のアド
レスＡＤＤの中の５ビットだけを入力し、それを４ビッ
ト構成のオフセットデータＯＤに変換して加算器７に出
力する。

【００２７】加算器７は、オフセットＲＯＭ６からの４
ビット構成のオフセットデータＯＤとチャネルラッチ５
からの５ビット構成のチャンネル選択データＣＳＤとを
加算し、その加算値を書込チャンネルアドレスＷＣＡと
してセレクタ１０に出力する。この書込チャンネルアド
レスＷＣＡはＤＲＡＭ１１〜１Ｎのどのチャンネルにデ
ータを書き込むのかを示すものである。

【００２８】チャンネルカウンタ８は、０チャンネルか
ら３１チャンネルまでを順次カウントし、そのチャンネ
ルカウント値ＣＨＣを最上位制御部９に出力する。この
実施例では、各チャンネルタイミングの約半分の時間を
ＤＲＡＭ１１〜１Ｎのリフレッシュに使用するので、最
上位制御部９は各チャンネルタイミングの前半でチャン
ネルカウンタ８から出力されるチャンネルカウント値Ｃ
ＨＣの最上位ビットを反転したものをチャンネル選択信
号ＣＤＡとしてセレクタ１０に出力する。

【００２９】セレクタ１０は、加算器７からの書込チャ
ンネルアドレスＷＣＡ及び最上位制御部９からのチャン
ネル選択信号ＣＤＡを入力し、いずれか一方をタイミン
グ発生部１からの書込タイミング信号ＷＴＳに応じて各
ＤＲＡＭ１１〜１Ｎに出力する。すなわち、セレクタ１
０は、書込タイミング信号ＷＴＳがローレベル“０”の
場合には最上位制御部９からのチャンネル選択信号ＣＤ
Ａを各ＤＲＡＭ１１〜１Ｎに出力し、書込タイミング信
号ＷＴＳがハイレベル“１”の場合には加算器７からの
書込チャンネルアドレスＷＣＡを各ＤＲＡＭ１１〜１Ｎ
に出力する。

【００３０】反転回路１Ｐは、タイミング発生部１から
の書込タイミング信号ＷＴＳを反転して、アンド回路１
Ｑに出力する。アンド回路１Ｑは、反転回路１Ｐからの
反転出力とクロック信号φＸを入力し、反転出力がハイ
レベル“１”の時にゲートを開き、クロック信号φＸを
ゲート通過クロック信号φＸＧを各ＤＲＡＭ１１〜１Ｎ
に共通に出力する。このクロック信号φＸは、各チャン
ネルタイミングの後半にＤＲＡＭの動作スロットに対応
して出力されるパルス信号である。

【００３１】ＤＲＡＭ１１〜１Ｎは、音源回路２７を制
御するための各種データ（低周波発生用のレートデータ
ＬＲＤ、ピッチ変調データＰＭＤ、周波数ナンバＦＮ、
オクターブデータＯＣＤ、波形スタートアドレスＷＳ
Ａ、ループスタートアドレスＬＰＳＡ、ループエンドア
ドレスＬＰＥＡ、データフォーマットＤＦ、カットオフ
指定データＣＤ、エンベロープ指定データＥＤ、振幅変
調データＡＭＤ、パンニング指定データＰＤ及びその他
の各種データ）を格納しておき、ゲート通過クロック信
号φＸＧのタイミングに対応したチャンネル選択信号Ｃ
ＤＡのアドレスに格納してあるデータＲＤ（１）〜ＲＤ
（Ｎ）を出力する。

【００３２】例えば、ＤＲＡＭ１１はレートデータＬＲ
Ｄを、ＤＲＡＭ１２はピッチ変調データＰＭＤを、ＤＲ
ＡＭ１３は周波数ナンバＦＮを、ＤＲＡＭ１４はオクタ
ーブデータＯＣＤを、ＤＲＡＭ１５はループエンドアド
レスＬＰＥＡを、ＤＲＡＭ１６はループスタートアドレ
スＬＰＳＡを、ＤＲＡＭ１７は波形スタートアドレスＷ
ＳＡを、ＤＲＡＭ１８はデータフォーマットＤＦを、Ｄ
ＲＡＭ１９はカットオフ指定データＣＤを、ＤＲＡＭ１
Ａはエンベロープ指定データＥＤを、ＤＲＡＭ１Ｂは振
幅変調データＡＭＤを、ＤＲＡＭ１Ｃはパンニング指定
データＰＤを、それぞれ記憶する。

【００３３】図３は、図２のパラメータ記憶手段（ＤＲ
ＡＭ）の詳細構成を示す図である。図３において、ＤＲ
ＡＭ（ｉ）は記憶セル３１、ラッチ３２及び出力ラッチ
３３から構成される。ここで、ｉはＤＲＡＭの番号を示
す。記憶セル３１は、８ビット構成のデータを３２チャ
ンネル分記憶することができる。記憶セル３１は、ライ
トイネーブル端子Ｗにローレベル“０”の書込デコード
信号ＷＤＳ（ｉ）を入力している場合には、動作クロッ
クφＤＲＡＭの１動作クロック毎にセレクタ１０からの
チャンネル選択信号ＣＤＡに対応するアドレスのデータ
をリフレッシュし、逆にライトイネーブル端子Ｗにハイ
レベル“１”の書込デコード信号ＷＤＳ（ｉ）を入力し
ている場合には、リフレッシュの代わりにデータラッチ
３にラッチされている８ビット構成のデータＷＤ（書込
データ）をチャンネル選択信号ＣＤＡに対応するアドレ
スに書き込む。

【００３４】ラッチ３２は、ゲート通過クロック信号φ
ＸＧの入力に応じて記憶セル３１からのデータを一時的
にラッチする。ゲート通過クロック信号φＸＧは、図６
のように各チャンネルタイミングの後半にＤＲＡＭの動
作スロットに対応して出力されるパルス信号である。出
力ラッチ３３は、出力クロック信号φＯＵＴの入力に応
じてラッチ３２にラッチされているデータをラッチし、
データＲＤ（ｉ）として出力する。出力クロック信号φ
ＯＵＴは、各チャンネルタイミングに同期したパルス信
号である。

【００３５】図４は、図２のパラメータ記憶手段（ＤＲ
ＡＭ）の別の例を示す図である。図４において、ＤＲＡ
Ｍ（ｊ）は記憶セル４１、ラッチ４２，４３，４４及び
出力ラッチ４５から構成される。ここで、ｊはＤＲＡＭ
の番号を示す。記憶セル４１は、２４ビット構成のデー
タを３２チャンネル分記憶することができる。ラッチ４
２は、書込デコード信号ＷＤＳ（ｊ）の立上り時点でデ
ータラッチ３にラッチされている８ビット構成のデータ
ＷＤ（書込データ）をラッチし、書込デコード信号ＷＤ
Ｓ（ｊ）の立ち下がりに応じてラッチしてあるデータを
記憶セル４１のデータ入力端子ＤＩに出力する。ラッチ
４３は、書込デコード信号ＷＤＳ（ｊ＋１）の立上り時
点でデータラッチ３にラッチされている８ビット構成の
データＷＤ（書込データ）をラッチし、書込デコード信
号ＷＤＳ（ｊ＋１）の立ち下がりに応じてラッチしてあ
るデータを記憶セル４１のデータ入力端子ＤＩに出力す
る。

【００３６】記憶セル４１は、ライトイネーブル端子Ｗ
にローレベル“０”の書込デコード信号ＷＤＳ（ｊ＋
２）を入力している場合には、動作クロックφＤＲＡＭ
の１動作クロック毎にセレクタ１０からのチャンネル選
択信号ＣＤＡに対応するアドレスのデータをリフレッシ
ュする。一方、記憶セル４１は、ライトイネーブル端子
Ｗにハイレベル“１”の書込デコード信号ＷＤＳ（ｊ＋
２）を入力している場合には、リフレッシュの代わりに
データラッチ３及びラッチ４２，４３にラッチされてい
る８ビット構成のデータＷＤ（書込データ）をチャンネ
ル選択信号ＣＤＡに対応するアドレスに書き込み、全体
で２４ビット構成のデータを記憶する。

【００３７】ラッチ４４は、ゲート通過クロック信号φ
ＸＧの入力に応じて記憶セル４１からの２４ビット構成
のデータを一時的にラッチする。出力ラッチ４５は、出
力クロック信号φＯＵＴの入力に応じてラッチ４４にラ
ッチされている２４ビット構成のデータをラッチし、８
ビット構成のデータＲＤ（ｊ），ＲＤ（ｊ＋１），ＲＤ
（ｊ＋２）からなる２４ビット構成のデータＲＤ（ｊ，
ｊ＋１，ｊ＋２）を出力する。

【００３８】図５は、音源回路２７の３２チャンネル時
分割楽音発生処理の概要と、その処理に必要な各レジス
タデータの出力タイミングとの関係を示すタイムチャー
ト図である。音源回路２７は３２チャンネル時分割処理
で楽音発生を行い、さらに各チャンネルの処理をパイプ
ライン制御で行う。すなわち、音源回路２７はチャンネ
ルカウンタ８から出力されるチャンネルカウント値ＣＨ
Ｃをタイミング信号としてパイプライン制御で波形生成
処理及びエンベロープ付与（ＥＧ）処理を行う。このと
き、パラメータ供給手段２８からは、各種データ（レー
トデータＬＲＤ、ピッチ変調データＰＭＤ、周波数ナン
バＦＮ、オクターブデータＯＣＤ、波形スタートアドレ
スＷＳＡ、ループスタートアドレスＬＰＳＡ、ループエ
ンドアドレスＬＰＥＡ、データフォーマットＤＦ、カッ
トオフ指定データＣＤ、エンベロープ指定データＥＤ、
振幅変調データＡＭＤ、パンニング指定データＰＤ）が
それぞれの処理に必要なタイミングで出力される。

【００３９】図５は、チャンネルカウント値ＣＨＣが１
８チャンネル（１８ｃｈ）になった時点で１７チャンネ
ル（１７ｃｈ）の波形発生処理を開始する場合を示して
ある。チャンネルタイミングが１８及び１９チャンネル
の間に低周波発生部（ＬＦＯ）２９による処理が行われ
る。チャンネルタイミングが１８チャンネルになった時
点で、低周波発生部２９はパラメータ供給手段２８から
のレートデータＬＲＤを入力し、これに基づいてエフェ
クト用の変調波形（三角波、矩形波、鋸歯状波など）を
発生する。チャンネルタイミングが１９チャンネルにな
った時点で、低周波発生部１９はパラメータ供給手段２
８からのピッチ変調データＰＭＤを入力し、エフェクト
用の変調波形にピッチ変調データＰＭＤを乗算し、その
乗算結果を変調波形ＭＷ１として差分生成部２Ａ及びレ
ベル補間処理部２Ｅに出力する。

【００４０】チャンネルタイミングが２０及び２１チャ
ンネルの間に差分生成部（ＰＧ）２Ａによる処理が行わ
れる。チャンネルタイミングが２０チャンネルになった
時点で、差分生成部２Ａはパラメータ供給手段２８から
の周波数ナンバＦＮを入力し、これと低周波発生部２９
からの変調波形ＭＷ１とに応じた変調波形キースケーリ
ングを行う。チャンネルタイミングが２１チャンネルに
なった時点で、パラメータ供給手段２８からはオクター
ブデータＯＣＤが差分生成部２Ａに出力される。差分生
成部２Ａは、キースケーリングされたデータをオクター
ブデータＯＣＤに対応しただけデータシフトし、シフト
されたデータを波形メモリ２Ｄの読み出し速度を指定す
る読出速度データＶＤとして差分加算部２Ｂに出力す
る。

【００４１】チャンネルタイミングが２２及び２３チャ
ンネルの間に差分加算部（ＡＤＣ）２Ｂによる処理が行
われる。チャンネルタイミングが２２チャンネルになっ
た時点で、差分加算部２Ｂはパラメータ供給手段２８か
らループエンドアドレスＬＰＥＡを入力し、チャンネル
タイミングが２３チャンネルになる直前にループスター
トアドレスＬＰＳＡを入力し、チャンネルタイミングが
２３チャンネルになった直後に波形スタートアドレスＷ
ＳＡを入力する。差分加算部２Ｂは、これらのアドレス
と差分生成部２Ａからの読出速度データＶＤとに基づい
て、その波形スタートアドレスＷＳＡを基準に読出速度
データＶＤを順次加算し、その加算値がループスタート
アドレスＬＰＥＡに達した時点で今度はループスタート
アドレスＬＰＳＡを基準に読出速度データＶＤを順次加
算し、ループスタートアドレスＬＰＳＡからループエン
ドアドレスＬＰＥＡまでの間のアドレスを繰り返し波形
メモリ２Ｄに出力する。同時に、差分加算部２Ｂは、加
算された値の中から整数部のデータを読出アドレスＡＤ
Ｄとして波形メモリ２Ｄに出力し、小数部のデータＤｃ
を波形補間部２Ｆに出力する。このとき、波形メモリ２
Ｄは、差分加算部２Ｂからの読出アドレスＡＤＤに応じ
た領域に記憶されている波形データＷ１を波形補間部２
Ｃに出力する。

【００４２】チャンネルタイミングが２４チャンネルか
ら２５チャンネルの中間までの間に波形補間部（ＩＴ
Ｐ）２Ｃによる処理が行われる。チャンネルタイミング
が２４チャンネルになった時点で、波形補間部２Ｃはパ
ラメータ供給手段２８からデータフォーマットＤＦを入
力し、それに基づいてデータ変換を行い、差分加算部２
Ｂからの小数部のアドレスＤｃに基づいて連続４サンプ
ル読出に対応した４点補間を波形データＷ１に施し、そ
の波形補間された波形データＷ２をフィルター制御部２
Ｆに出力する。

【００４３】チャンネルタイミングが２５チャンネルの
間にレベル補間処理部２Ｅによるフィルター係数補間
（ＣＥＧ）処理が行われる。チャンネルタイミングが２
５チャンネルになった時点で、レベル補間処理部２Ｅは
パラメータ供給手段２８からカットオフ指定データＣＤ
を入力し、それに基づいて補間処理されたフィルター係
数ＦＣをフィルター制御部２Ｆに出力する。

【００４４】チャンネルタイミングが２５チャンネルの
中間から２６チャンネルまでの間にフィルター制御部２
Ｆによる処理が行われる。チャンネルタイミングが２５
チャンネルの中間になった時点で、レベル補間処理部２
Ｅからのフィルタ係数ＦＣに基づいて波形補間部２Ｃか
らの波形データＷ２に所望のフィルタリング処理を施
し、その周波数成分の調整された波形データＷ３をエン
ベロープ制御部２Ｇに出力する。

【００４５】チャンネルタイミングが２７チャンネルの
間にレベル補間処理部２Ｅによるエンベロープ波形生成
（ＡＥＧ）処理が行われる。チャンネルタイミングが２
７チャンネルになった時点で、レベル補間処理部２Ｅは
パラメータ供給手段２８からエンベロープ指定データＥ
Ｄ及び振幅変調データＡＭＤを入力する。レベル補間処
理部２Ｅは、エンベロープ指定データＥＤに対応した形
状の振幅エンベロープを発生し、低周波発生部２９から
の変調波形ＭＷ２に振幅変調データＡＭＤを乗算し、そ
の乗算結果をこの振幅エンベロープに加算し、その加算
結果をエンベロープ波形ＥＮＶとしてエンベロープ制御
部２Ｇに出力する。

【００４６】チャンネルタイミングが２８チャンネルか
ら２９チャンネルの途中までの間にエンベロープ制御部
２Ｇによる処理が行われる。すなわち、チャンネルタイ
ミングが２８チャンネルになった時点で、エンベロープ
制御部２Ｇはフィルター制御部２Ｆからの波形データＷ
３にレベル補間処理部２Ｅからのエンベロープ波形ＥＮ
Ｖを乗算し、その音量制御された波形データＷ４をチャ
ンネル累算部２Ｈに出力する。

【００４７】チャンネルタイミングが２９チャンネルの
途中から３０チャンネルの途中までの間にチャンネル累
算部２Ｈによる処理が行われる。チャンネルタイミング
が２８チャンネルになった時点で、チャンネル累算部２
Ｈはパラメータ供給手段２８からパンニング指定データ
ＰＤを入力し、そのパンニング指定データＰＤに基づい
て、エンベロープ制御部２Ｇから順次出力される各チャ
ンネルの波形データＷ４を各系列毎にパンニング指定デ
ータを乗算して、各系列毎に累算処理してシリアル出力
部２Ｊに出力する。

【００４８】なお、図５に示されたオフセットデータＯ
Ｄは、各データをパラメータ供給手段２８の各ＤＲＡＭ
１１〜１Ｎに書き込む際にオフセットＲＯＭ６から出力
されるオフセットである。レートデータＬＲＤのオフセ
ットデータＯＤは『０』、ピッチ変調データＰＭＤのオ
フセットデータＯＤは『１』、周波数ナンバＦＮのオフ
セットデータＯＤは『２』、オクターブデータＯＣＤの
オフセットデータＯＤは『３』、ループエンドアドレス
ＬＰＥＡ及びループスタートアドレスＬＰＳＡのオフセ
ットデータＯＤは『４』、波形スタートアドレスＷＳＡ
のオフセットデータＯＤは『５』、データフォーマット
ＤＦのオフセットデータＯＤは『６』、カットオフ指定
データＣＤのオフセットデータＯＤは『７』、エンベロ
ープ指定データＥＤ及び振幅変調データＡＭＤのオフセ
ットデータＯＤは『９』、パンニング指定データＰＤの
オフセットデータＯＤは『１０』である。

【００４９】従って、１７チャンネルに関連した各デー
タは、チャンネル選択データＣＳＤの『１７』と前述の
オフセットデータＯＤとの加算によって得られた書込チ
ャンネルアドレスＷＣＡに書き込まれる。例えば、１７
チャンネルに関連したレートデータＬＲＤはＤＲＡＭ１
１の書込チャンネルアドレスＷＣＡの『１７』に、ピッ
チ変調データＰＭＤはＤＲＡＭ１２の書込チャンネルア
ドレスＷＣＡの『１８』に、周波数ナンバＦＮはＤＲＡ
Ｍ１３の書込チャンネルアドレスＷＣＡの『１９』に、
オクターブデータＯＣＤはＤＲＡＭ１４の書込チャンネ
ルアドレスＷＣＡの『２０』に、ループエンドアドレス
ＬＰＥＡはＤＲＡＭ１５の書込チャンネルアドレスＷＣ
Ａの『２１』に、ループスタートアドレスＬＰＳＡはＤ
ＲＡＭ１６の書込チャンネルアドレスＷＣＡの『２１』
に、波形スタートアドレスＷＳＡはＤＲＡＭ１７の書込
チャンネルアドレスＷＣＡの『２２』に、データフォー
マットＤＦはＤＲＡＭ１８の書込チャンネルアドレスＷ
ＣＡの『２３』に、カットオフ指定データＣＤはＤＲＡ
Ｍ１９の書込チャンネルアドレスＷＣＡの『２４』に、
エンベロープ指定データＥＤはＤＲＡＭ１Ａの書込チャ
ンネルアドレスＷＣＡの『２６』に、振幅変調データＡ
ＭＤはＤＲＡＭ１Ｂの書込チャンネルアドレスＷＣＡの
『２６』に、パンニング指定データＰＤはＤＲＡＭ１Ｃ
の書込チャンネルアドレスＷＣＡの『２７』に、それぞ
れ記憶される。

【００５０】他のチャンネルに関連したデータも上述よ
うにしてパラメータ供給手段２８のＤＲＡＭ１１〜１Ｎ
の所定のアドレスに書き込まれる。そして、各チャンネ
ルに関連した各データは、各チャンネルタイミングに対
応したタイミングで都合よくパラメータ供給手段２８か
ら読み出されるようになる。

【００５１】図６は、ＣＰＵ２０がＬ番目のＤＲＡＭ
（Ｌ）のｍチャンネルにパラメータデータを書き込む際
の処理の概要を示すタイムチャート図である。ＣＰＵ２
０は、パラメータデータＤＡＴＡを１つのチャンネルタ
イミングよりも長い時間だけ出力し、その出力中に書込
制御信号ＷＳをハイレベル“１”からローレベル“０”
にし、パラメータデータＤＡＴＡの出力停止と同時に書
込制御信号ＷＳをローレベル“０”からハイレベル
“１”にする。

【００５２】タイミング発生部１は、書込制御信号ＷＳ
の立ち下がりに同期して、ラッチパルスＬＷをアドレス
ラッチ２及びデータラッチ３に出力し、書込制御信号Ｗ
Ｓの立ち上がりに同期して、書込タイミング信号ＷＴＳ
を書込デコード信号発生部４及び反転回路１Ｐに出力す
る。ラッチパルスＬＷを入力したアドレスラッチ２はア
ドレスＡＤＤをラッチし、それを書込デコード信号発生
部４に出力する。一方、ラッチパルスＬＷを入力したデ
ータラッチ３はパラメータデータＤＡＴＡをラッチし、
それを書込データＷＤとしてチャンネルラッチ５及びＤ
ＲＡＭ１１〜１Ｎに出力し続ける。

【００５３】書込タイミング信号ＷＴＳを入力した書込
デコード信号発生部４は、アドレスラッチ２からのアド
レスＡＤＤをデコードし、書込デコード信号ＷＤＳ
（Ｌ）をＤＲＡＭ１Ｌに出力する。例えば、書込データ
ＷＤがレートデータＬＲＤの場合には、書込デコード信
号発生部４は書込デコード信号ＷＤＳ（１）をＤＲＡＭ
１１に出力する。

【００５４】パラメータ供給手段２８は、上述のような
ＣＰＵ２０からの制御信号に対応した動作とは独立し
て、動作クロックφＤＲＡＭ及びクロック信号φＸに対
応したデータ読み出し処理及びＤＲＡＭリフレッシュ処
理を行っている。図６では、チャンネルカウント値ＣＨ
Ｃの『６』に対応するチャンネルタイミングの前半でタ
イミング発生部１が書込タイミング信号ＷＴＳを出力し
た場合におけるデータ書込動作が第１の例ＥＸ１として
示されており、チャンネルカウント値ＣＨＣの『２２』
に対応するチャンネルタイミングの後半でタイミング発
生部１が書込タイミング信号ＷＴＳを出力した場合にお
けるデータ書込動作が第２の例ＥＸ２として示されてい
る。

【００５５】第１の例ＥＸ１では、チャンネルカウンタ
８がチャンネルカウント値ＣＨＣ１として『４』、
『５』、『６』、『７』を出力する。このとき、最上位
制御部９は各チャンネルタイミングの前半でチャンネル
カウント値ＣＨＣ１の最上位ビットを反転しているの
で、図６のようなチャンネル選択信号ＣＤＡ１がセレク
タ１０から出力する。なお、チャンネルカウント値ＣＨ
Ｃ１が『６』になった時点で、タイミング発生部１から
の書込タイミング信号ＷＴＳは動作スロット１個分だけ
ハイレベル“１”となる。

【００５６】書込タイミング信号ＷＴＳがハイレベル
“１”の間は、セレクタ１０は加算器７からの書込チャ
ンネルアドレスＷＣＡを各ＤＲＡＭ１１〜１Ｎに出力
し、書込デコード信号発生部４はＬ番目のＤＲＡＭ１Ｌ
に対して書込デコード信号ＷＤＳ（Ｌ）を出力する。こ
こで、書込チャンネルアドレスＷＣＡはオフセットデー
タＯＤとチャンネル選択データＣＳＤの『ｍ』とを加算
した値である。これによって、データラッチ３にラッチ
されている書込データＷＤがＤＲＡＭ１Ｌの書込チャン
ネルアドレスＷＣＡに書き込まれる。

【００５７】一方、ゲート通過クロック信号φＸＧ１は
各チャンネルタイミングの後半の２個の動作スロットに
同期して発生しており、書込タイミング信号ＷＴＳはチ
ャンネルタイミングの前半でハイレベル“１”となって
いるため、このゲート通過クロック信号φＸＧ１は変化
することはない。従って、ＤＲＡＭ１１〜１Ｎは、各チ
ャンネルタイミングの後半部分のチャンネル選択信号Ｃ
ＤＡ１に対応するアドレスのデータＲＤ（Ｌ）１を順次
出力する。

【００５８】第２の例ＥＸ２では、チャンネルカウンタ
８がチャンネルカウント値ＣＨＣ２として『２１』、
『２２』、『２３』、『２４』を出力する。このとき、
図６のようなチャンネル選択信号ＣＤＡ２がセレクタ１
０から出力する。なお、第２の例ＥＸ２では、チャンネ
ルカウント値ＣＨＣ２が『２２』の最後の動作クロック
の間に、タイミング発生部１からの書込タイミング信号
ＷＴＳがハイレベル“１”となる。

【００５９】書込タイミング信号ＷＴＳがハイレベル
“１”の間は、第１の例ＥＸ１の場合と同様にセレクタ
１０は加算器７からの書込チャンネルアドレスＷＣＡを
各ＤＲＡＭ１１〜１Ｎに出力し、書込デコード信号発生
部４はＬ番目のＤＲＡＭ１Ｌに対して書込デコード信号
ＷＤＳ（Ｌ）を出力する。従って、データラッチ３にラ
ッチされている書込データＷＤはＤＲＡＭ１Ｌの書込チ
ャンネルアドレスＷＣＡに書き込まれる。

【００６０】一方、書込タイミング信号ＷＴＳはチャン
ネルタイミングの第４の動作スロットでハイレベル
“１”となっているため、その第４の動作スロットに対
応したゲート通過クロック信号φＸＧ１（第２パルス）
が消失する。ところが、ＤＲＡＭ１１〜１Ｎは第３の動
作スロットに対応したゲート通過クロック信号φＸＧ１
（第１パルス）に応じてデータＲＤ（Ｌ）２を予めラッ
チ３２又はラッチ４２にラッチしているので、ＤＲＡＭ
１１〜１Ｎからは、次のチャンネルタイミングにチャン
ネル選択信号ＣＤＡ２に対応したアドレスのデータＲＤ
（Ｌ）２を出力する。

【００６１】図７は、図１のチャンネルラッチ、オフセ
ットＲＯＭ及び加算器の別の構成例を示す図である。す
なわち、図１においては、チャンネルラッチ５からのチ
ャンネル選択データＣＳＤとオフセットＲＯＭ６からの
オフセットデータＯＤとを加算器７で加算することによ
って、書込チャンネルアドレスＷＣＡを生成していた。
図７は、この書込チャンネルアドレスＷＣＡを生成する
別の構成例を示すものである。

【００６２】図７の（Ａ）では、チャンネルラッチ５と
変換ＲＯＭ７Ａによって書込チャンネルアドレスＷＣＡ
を生成している。チャンネルラッチ５は、書込デコード
信号発生部４から書込デコード信号ＷＤＳ（０）を入力
すると、それに応じてデータラッチ３にラッチされてい
る８ビット構成のデータＷＤの中の５ビットだけをラッ
チし、その５ビット構成のチャンネル選択データＣＳＤ
を変換ＲＯＭ７Ａに出力する。一方、変換ＲＯＭ７Ａ
は、チャンネルラッチ５からのチャンネル選択データＣ
ＳＤの５ビットと、アドレスラッチ２にラッチされてい
る８ビット構成のアドレスＡＤＤの中の５ビットとパラ
レルに入力し、それを５ビット構成の書込チャンネルア
ドレスＷＣＡとしてセレクタ１０に出力している。

【００６３】図７の（Ｂ）では、チャンネルラッチ５、
第１変換ＲＯＭ６Ｂ及び第２変換ＲＯＭ７Ｂによって書
込チャンネルアドレスＷＣＡを生成している。チャンネ
ルラッチ５は、書込デコード信号発生部４から書込デコ
ード信号ＷＤＳ（０）を入力すると、それに応じてデー
タラッチ３にラッチされている８ビット構成のデータＷ
Ｄの中の５ビットだけをラッチし、その５ビット構成の
チャンネル選択データＣＳＤを変換ＲＯＭ７Ｂに出力す
る。一方、第１変換ＲＯＭ６Ｂは、アドレスラッチ２に
ラッチされている８ビット構成のアドレスＡＤＤの中の
５ビットだけを入力し、それを３ビット構成のデータに
変換して第２変換ＲＯＭ７Ｂに出力する。第２変換ＲＯ
Ｍ７Ｂは、第１変換ＲＯＭ６Ｂからの３ビット構成のデ
ータとチャネルラッチ５からの５ビット構成のチャンネ
ル選択データＣＳＤとからなる８ビット構成のデータを
入力し、それをさらに５ビット構成の書込チャンネルア
ドレスＷＣＡに変換して、セレクタ１０に出力する。図
７のようにして書込チャンネルアドレスＷＣＡを生成す
れば、書込チャンネルアドレスを単純にオフセットする
だけでなく、チャンネルの並び替えなどを自由に行うこ
とができる。

【００６４】なお、上述の実施例では、ＤＲＡＭの動作
スロットとして１チャンネル当たり４つの場合について
説明したが、これはほんの一例にすぎない。従って、１
チャンネル当たり動作可能であれば、複数スロットでＤ
ＲＡＭを動作してもよいことはいうまでもない。また、
上述の実施例では、波形メモリを読み出して楽音を発生
する楽音発生装置を例に説明したが、本発明の音源パラ
メータ供給装置は入力する波形サンプルを波形メモリに
書き込む、いわゆるサンプラーやディジタルレコーダ等
にも適用することは可能である。

【００６５】

【発明の効果】以上のようにこの発明によれば、パイプ
ライン制御の各処理段階の処理タイミングに都合よくパ
ラメータ記憶手段から楽音パラメータが読み出されるの
で、楽音パラメータの出力タイミングを遅延回路などで
調整しなくても、任意にその出力タイミングを調整する
ことができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施例に係る図２のパラメータ供
給手段の詳細構成を示す図である。

【図２】 図２は、本発明の一実施例に係る波形メモリ
タイプの音源を内蔵した電子楽器の全体構成を示す図で
ある。

【図３】 図３は、図２のパラメータ記憶手段（ＤＲＡ
Ｍ）の詳細構成を示す図である。

【図４】 図４は、図２のパラメータ記憶手段（ＤＲＡ
Ｍ）の別の例を示す図である。

【図５】 図５は、音源回路の３２チャンネル時分割楽
音発生処理の概要と、その処理に必要な各レジスタデー
タの出力タイミングとの関係を示すタイムチャート図で
ある。

【図６】 図２のＣＰＵがＬ番目のＤＲＡＭ（Ｌ）のｍ
チャンネルにパラメータデータを書き込む際の処理の概
要を示すタイムチャート図である。

【図７】 図１のチャンネルラッチ、オフセットＲＯＭ
及び加算器の別の構成例を示す図である。

【符号の説明】

１…タイミング発生部、２…アドレスラッチ、３…デー
タラッチ、４…書込デコード信号発生部、５…チャンネ
ルラッチ、６…オフセットＲＯＭ、７…加算器、８…チ
ャンネルカウンタ、９…最上位制御部、１０…セレク
タ、１１〜１Ｎ…パラメータ記憶手段（ＤＲＡＭ）、１
Ｐ…反転回路、１Ｑ…アンド回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 時分割チャンネル処理における各チャン
   ネルの処理を、逐次入力する楽音パラメータに基づいて
   パイプライン制御で行い、所望の楽音信号を生成する楽
   音生成手段と、 前記時分割チャンネル処理のチャンネル番号を順次出力
   することによって前記パイプライン制御の開始時点を指
   定するタイミングカウンタと、 前記パイプライン制御の各処理段階で使用される楽音パ
   ラメータをその楽音パラメータ毎に設けられた記憶領域
   に記憶するパラメータ記憶手段と、 所定のチャンネル番号のパイプライン制御が開始してか
   ら前記楽音パラメータが使用されるまでの時間に基づい
   て前記所定のチャンネル番号を変更し、変更されたチャ
   ンネル番号を書込アドレスとして前記楽音パラメータを
   前記パラメータ記憶手段に記憶し、前記タイミングカウ
   ンタが指定中のチャンネル番号を読出アドレスとして前
   記パイプライン制御中の各チャンネルの各処理段階で使
   用される楽音パラメータを前記パラメータ記憶手段の各
   記憶領域から読み出して前記楽音生成手段に供給するパ
   ラメータ供給手段とを備えたことを特徴とする音源パラ
   メータ供給装置。