KR20190122875A - 데이터 버스를 가진 반도체 레이어드 장치 - Google Patents

데이터 버스를 가진 반도체 레이어드 장치 Download PDF

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KR20190122875A
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지까라 곤도
아끼노리 후나하시
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마이크론 테크놀로지, 인크.
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Abstract

반도체 칩 사이의 데이터 통신 장치 및 방법이 설명된다. 예시적인 장치는 복수의 데이터 신호를 수신하고 제1 데이터 중복 포트 및 복수의 제1 데이터 포트 사이의 복수의 대응하는 제1 포트에 복수의 데이터 신호를 더 제공하는 제1 스위치 회로를 포함하는 제1 다이; 제2 데이터 중복 포트 및 복수의 제2 데이터 포트 사이의 복수의 대응하는 제2 포트에서 제1 다이로부터 복수의 데이터 신호를 수신하고 메모리 어레이에 복수의 데이터 신호를 더 제공하는 제2 스위치 회로를 포함하는 제2 다이를 포함한다.

Description

데이터 버스를 가진 반도체 레이어드 장치
높은 데이터 신뢰성, 고속 메모리 접근, 저전력 소비 및 칩 사이즈 감소는 반도체 메모리에서 요구되는 특징이다. 최근, 3차원(3D) 메모리 장치가 소개되었다. 일부 3D 메모리 장치는 칩(예를 들어, 다이)을 수직으로 적층하고 관통 기판 비아(through substrate vias, TSVs)를 이용하여 칩을 상호 연결함으로써 형성된다. 3D 메모리 장치의 이점은 회로 딜레이 및 전력 소비를 줄이는 더 짧은 상호 연결, 상이한 레이어에서 기능 블록 사이의 다수의 수직 비아 및 상당히 작은 차지 공간을 포함한다. 따라서, 3D 메모리 장치는 더 높은 메모리 접근 속도, 저전력 소비 및 칩 사이즈 감소에 기여한다. 예시적인 3D 메모리 장치는 하이브리드 메모리 큐브(Hybrid Memory Cube, HMC), 고대역폭 메모리(High Bandwidth Memory, HBM) 및 Wide-I/O 다이내믹 랜덤 액세스 메모리(dynamic random access memory, DRAM)을 포함한다.
예를 들어, 고대역폭 메모리(HBM)는 고성능 DRAM 인터페이스 칩 및 수직 적층 DRAM 칩을 포함하는 메모리 유형이다. 4개의 DRAM 칩(예를 들어, 코어 칩)의 일반적인 HBM 스택은 총 8개의 입력/출력 채널과 총 1024 비트의 폭을 위해 칩 당 2개의 128비트 채널을 가진다. HBM의 인터페이스(IF) 칩은 서로 독립적으로 기능하는, 8개의 입력/출력 채널을 가진 인터페이스를 제공한다. HBM에서, 관통 기판 비아(TSVs)를 통한 칩 사이(예를 들어, 인터페이스 칩과 코어 칩 사이)의 데이터 전송은 캐패시터로서 TSVs에서의 전류 충전 및 방전으로 인해, 고전력 소비를 야기할 수 있다.
3D 메모리 장치(예를 들어, HBM 등)는 호스트 제어기와 칩(예를 들어, 다이) 사이의 데이터 전송에서 전류를 감소시키기 위해 읽고 쓰는 동작 동안 DBI(data bus inversion)을 지원한다. 도 1a에 도시된 것처럼, 3D 메모리 장치의 DBI 인코더는 DBI 알고리즘을 이용하여 쓰기 데이터를 인코딩하고 DBI 비트 또는 호스트 장치로부터 메모리 장치 칩까지의 쓰기 데이터가 반전 되었는지를 나타내는 비트를 전송한다. 도 1b에 도시된 것처럼, DBI 인코더는 데이터 버스 상의 현재 데이터 비트(Di)와 데이터 버스 상의 이전 데이터 비트(Dn-1)을 비교하고 동시에 전이되는 데이터 비트의 수가 데이터 비트의 수의 절반보다 크면 반전 후 데이터 비트(Do)를 전송함으로써 이전 데이터 비트와 현재 데이터 비트 사이의 동시에 전이되는 데이터 비트의 수를 최소화한다. 따라서, DBI는 데이터 버스 상의 전이에 따라 데이터 비트의 수를 감소시키고 데이터 비트의 전이로 인한 전류를 감소시킨다. 데이터 반전이 적용되었는지 신호를 보내기 위하여, 하나의 DBI 비트(DBIo)가 데이터 비트에 추가된다. DBI 인코딩 동작은 DBI 가능 신호(EN)의 주장에 반응하여 활성화된다. 복수의 다이 사이에서 데이터 전송을 위한 많은 TSVs를 가지는 복수의 다이를 갖는 3D 메모리 장치의 경우, DBI를 지원하기 위한 많은 DBI 비트가 증가하고 TSVs의 수가 따라서 증가한다. 도 1a의 DBI 인코더로부터의 DBI 비트(DBIo) 및 출력 데이터 비트(Do)는 도 2a에 도시된 것처럼 입력 DBI 비트(DBIi) 및 입력 데이터 비트(Do)로서 DBI 디코더에 공급되며, 도 2b에 도시된 것처럼 인코딩 DBI 비트는 원본 데이터 비트로 디코딩된다. DBI 디코딩 동작은 또한 DBI 인코더 및 DBI 디코더에 공통으로 제공되는 DBI 가능 신호의 주장에 응답하여 활성화된다.
한편, 3D 메모리 장치에서, 서로 적층된 인접한 다이들 사이에 데이터를 전송하기 위한 TSVs에서, 인접 배선에 대한 부적합한 연결, 불량한 연결로 인한 높은 임피던스를 가지게 되는 개방형 단자, 오염으로 인한 높은 저항과 같은 연결 결함이 있을 수 있다. 장치의 수율을 높이기 위해, 도 3에 도시된 것처럼, 중복 TSV(redundant TSV) 및 도미노 회로(domino circuit)가 각 다이에 제공된다. 중복 TSV를 이용하는 도미노 회로의 구체적 동작은 기술분야에서 잘 알려져 있는바 생략하도록 할 것이다.
도 1a는 종래 기술에 따른 DBI 인코더의 개략적인 다이어그램이다.
도 1b는 종래 기술에 따른 DBI 인코더의 동작을 나타내는 진리표이다.
도 2a는 종래 기술에 따른 DBI 디코더의 개략적인 다이어그램이다.
도 2b는 종래 기술에 따른 DBI 디코더의 동작을 나타내는 진리표이다.
도 3a는 종래 기술에 따른 도미노 회로의 개략적인 다이어그램이다.
도 3b는 종래 기술에 따른 도미노 회로의 동작을 나타내는 진리표이다.
도 4a는 본 개시의 실시예에 따른 IF 칩 및 코어 칩을 포함하는 메모리 장치 및 호스트 장치의 블록 다이어그램이다.
도 4b는 본 개시의 실시예에 따른 도 4A의 IF 칩 및 코어 칩의 가능 입력 및 모드 등록기 설정의 진리표이다.
도 4c는 본 개시의 실시예에 따른 도 4A의 IF 칩 및 코어 칩의 가능 입력 및 모드 등록기 설정의 진리표이다.
도 4d는 본 개시의 실시예에 따른 메모리 칩의 도미노 회로에 결합하는 데이터 버스의 개략적인 다이어그램이다.
도 4e는 본 개시의 실시예에 따른 도미노 회로에 결합하는 데이터 버스의 진리표이다.
도 5a 내지 5i는 본 개시의 실시예에 따른 메모리 칩의 코어 도미노 회로 및 IF 도미노 회로 사이에 결합하는 데이터 버스의 개략적인 다이어그램이다.
본 발명의 다양한 실시예들이 첨부된 도면을 참조하여 아래에서 상세하게 설명될 것이다. 다음의 상세한 설명은 본 발명이 실시될 수 있는 특정 양태 및 실시예를 예시적으로 나타내는 첨부 도면을 참조한다. 이러한 실시예들은 기술분야의 당업자가 본 발명을 실시 가능하도록 충분히 상세하게 설명된다. 다른 실시예들이 이용될 수 있고, 구조, 논리적 및 전기적 변경은 본 발명의 범위를 벗어나지 않고서 이루어 질 수 있다.
도 4a는 본 개시의 실시예에 따른 IF 칩(11) 및 코어 칩(12)를 포함하는 메모리 장치(1) 및 호스트 장치(2)의 블록 다이어그램이다. 메모리 장치(1)는 서로 적층된 코어 칩(12) 및 IF 칩(11)을 포함할 수 있다. 일부 실시예에서, 하나 이상의 다른 코어 칩이 코어 칩(12) 위에 서로 겹쳐 적층될 수 있다. 호스트 장치(2) 및 메모리 장치(1)는 DBI 알고리즘을 이용하여 변환된(예를 들어, 인코딩, 디코딩 등) DBI 데이터를 통신할 수 있다. 호스트 장치(2)는 호스트 DBI 인코더(21)를 포함할 수 있다. 데이터 비트를 기록하는 동안, 호스트 DBI 인코더(21)는 데이터 입력 노드(Di)에서 이전 데이터 비트(Dpre)를 수신한 후 현재 데이터 비트(Dcur)를 수신할 수 있다. 전압 또는 논리 레벨에서 Dpre에서 Dcur로의 전이(예를 들어, 논리 저레벨에서 논리 고레벨로, 또는 논리 저레벨에서 논리 고레벨로)하는 비트의 수가 Dcur에서 데이터 비트의 수의 절반보다 많으면, 호스트 DBI 인코더(21)는 DBI 인코딩을 통해 Dcur을 인코딩할 수 있다. 예를 들어, Dpre에서 Dcur로 전이되는 데이터 비트의 수가 전송되기 위한 데이터 비트의 수의 절반보다 작으면, 호스트 DBI 인코더(21)는 데이터 출력 노드(Do)로부터 데이터 노드(261)에 결합된 출력 버퍼(211)에 반전 없이 Dcur를 제공할 수 있고, DBI 출력 노드(DBIo)로부터 DBI 노드(262)에 결합된 출력 버퍼(212)에 “DBI 인코딩 없음”을 나타내는 DBI 비트 “0”을 더 제공할 수 있다. Dpre에서 Dcur로 전이되는 데이터 비트의 수가 전송되기 위한 데이터 비트의 수의 절반보다 크거나 같으면, 호스트 DBI 인코더(21)는 데이터 노드(261)에 결합된 출력 버퍼(211)에 반전된 데이터(Dcur)를 제공할 수 있고, DBI 노드(262)에 결합된 출력 버퍼(212)에 “DBI 인코딩”을 나타내는 DBI 비트 “1”을 더 제공할 수 있다.
메모리 장치(1)의 IF 칩(11)은 IF DBI 디코더(23)를 포함할 수 있다. IF DBI 디코더(23)는 입력 버퍼(231)에서 데이터 노드(261) 상의 데이터 비트를 수신할 수 있고, DBI 입력 버퍼(232)에서 DBI 노드(262) 상의 DBI 비트를 더 수신할 수 있다. IF DBI 디코더(23)는 DBI 입력 버퍼(232)로부터 DBI 비트를 수신하는 DBI 입력 노드(DBIi) 및 입력 버퍼(231)로부터 데이터 비트를 수신하는 Di 노드를 포함할 수 있다. IF DBI 디코더(23)는 IF DBI 디코더(23)의 가능(EN) 입력에서 수신된 IFDecoderEn 신호에 의해 활성화될 수 있다. IFDecoderEn 신호가 비활성인 경우(예를 들어, 논리 저레벨), IF DBI 디코더(23)는 데이터 비트가 DBI 인코딩 대상이 아니라고 판단하고 Do 노드에서 출력 버퍼(234)를 통해 코어 칩(12)에 결합된 TSV 데이터 버스(27)로 데이터 비트를 제공한다. IFDecoderEn 신호가 활성인 경우(예를 들어, 논리 고레벨), IF DBI 디코더(23)는 데이터가 DBI 인코딩 대상인지를 판단한다. IF DBI 디코더(23)는 IFDecoderEn 신호가 활성인 동안 DBIi 노드에서 수신된 DBI 비트가 활성인 경우 더 검사한다. DBI 비트가 “DBI 인코딩”을 나타내는 활성(예를 들어 “1”)인 경우, IF DBI 디코더(23)는 Di 노드에서 데이터 비트를 디코딩할 수 있고 Do 노드에서 디코딩된 데이터 비트를 제공할 수 있다. DBI 비트가 비활성(예를 들어, “0”)인 경우, IF DBI 디코더(23)는 데이터 반전 없이 Do 노드에 Di 노드에서 데이터 비트를 제공할 수 있다.
메모리 장치(1)의 IF 칩(11)은 DBI 인코더(24)를 포함할 수 있다. IF DBI 인코더(24)는 데이터 비트를 수신하는 Di 노드를 포함할 수 있다. IF DBI 인코더(24)는 IF DBI 인코더(24)의 가능(EN) 입력에서 수신된 IFEncoderEn 신호에 의해 활성화될 수 있다. IFEncoderEn 신호가 비활성(예를 들어, 논리 저레벨)인 경우, IF DBI 인코더(24)는 현재 데이터 비트가 DBI 인코딩 대상이 아니라고 판단하고 출력 버퍼(241)를 통해 호스트 장치(2)에 결합된 데이터 노드(261)에 Do 노드로부터 현재 데이터 비트를 제공한다. IFEncoderEn 신호가 활성(예를 들어, 논리 고레벨)이면, IF DBI 인코더(24)는 현재 데이터 비트가 DBI 인코딩 대상이라고 판단한다. 예를 들어, 어레이(25)로부터 판독된 이전 데이터 비트에서 현재 데이터 비트로 전이된 데이터 비트의 수가 전송되기 위한 데이터 비트의 수의 절반보다 작은 경우, IF DBI 인코더(24)는 데이터 노드(261)에 결합된 출력 버퍼(241)에 Do 노드로부터 현재 데이터 비트(예를 들어, 반전 없이)를 제공할 수 있고 DBI 노드(262)에 결합된 출력 버퍼(242)에 멀티플렉서(243)을 통해 DBI 출력 노드(DBIo)로부터 “DBI 인코딩 없음”을 나타내는 DBI 비트 “0”을 더 제공할 수 있다. 이전 데이터 비트에서 현재 데이터 비트로 전이된 데이터 비트의 수가 전송을 위한 데이터 비트의 수의 절반보다 크거나 같은 경우, IF DBI 인코더(24)는 데이터 노드(261)에 결합된 출력 버퍼(241)에 반전 후 현재 데이터 비트인 데이터 비트를 제공할 수 있고 DBI 노드(262)에 결합된 출력 버퍼(242)에 멀티플렉서(243)를 통해 “DBI 인코딩”을 나타내는 DBI 비트 “1”을 더 제공할 수 있다. 멀티플렉서(243)는 IFEncoderEn 신호가 활성(예를 들어, 논리 고레벨)이면 인코더(24)의 DBIo를 선택할 수 있다. 한편, IFEncoderEn 신호가 비활성(예를 들어, 논리 저레벨)이면, 멀티플렉서(243)는 이후에 설명될 IF 도미노 회로(210)의 DBI칩 노드에 결합된 DBI 입력 버퍼(244)의 출력을 선택할 수 있다. 호스트 장치(2)는 호스트 DBI 디코더(22)를 포함할 수 있다. 호스트 DBI 디코더(22)는 데이터 입력 노드(Di)에서 입력 버퍼(221)을 통해 데이터 노드(261)로부터 데이터 비트를 그리고 DBI 입력 노드(DBIi)에서 입력 버퍼(222)를 통해 DBI 노드(262)로부터 DBI 비트를 수신할 수 있다. IF 칩(11) 및 코어 칩(12)는 IF 도미노 회로(210) 및 코어 도미노 회로(220)를 각각 포함할 수 있다. 예를 들어, IF 도미노 회로(210)는 출력 버퍼(234)의 출력 노드(또는 DBI 입력 버퍼(244)의 입력 노드)와 TSV 데이터 노드(271)의 세트 사이에 위치할 수 있다. IF 도미노 회로(210)는 중복 TSV 노드(272)에 결합된 Dred 노드를 더 포함할 수 있다. 예를 들어, 코어 도미노 회로(220)는 입력 버퍼(281)의 입력 노드(또는 출력 버퍼(291)의 출력 노드)와 TSV 데이터 노드의 세트 사이에 위치할 수 있다. 코어 도미노 회로(220)는 중복 TSV 노드(272)에 결합된 Dred 노드를 더 포함할 수 있다. 도 3a 및 도 3b의 도미노 회로(130)에 대응하는 구성 요소의 설명은 반복되지 않을 것이다.
코어 칩(12)은 코어 DBI 인코더(29) 및 코어 DBI 디코더(28)를 포함할 수 있고, DBI 비트는 중복 TSV(272)를 통해 코어 칩(12)에 전송될 수 있다. 코어 DBI 디코더(28)는 COREDecoderEn 신호에 응답하여 IF DBI 디코더 회로(23)와 동일한 동작을 수행할 수 있다. 코어 DBI 인코더(29)는 COREEncoderEn 신호에 응답하여 IF DBI 인코더 회로(24)와 동일한 동작을 수행할 수 있다.
도 4d는 본 개시의 실시예에 따른 메모리 칩의 도미노 회로에 커플링된 데이터 버스의 개략도이다. 도 4e는 본 개시의 실시예에 따른 도미노 회로에 커플링된 데이터 버스의 진리표이다. 도 4d에 도시된 도미노 회로(330)는 도 4a의 코어 도미노 회로(220) 및 IF 도미노 회로(210)로서 사용될 수 있다. 예를 들어, 도미노 회로(330)는 칩의 데이터 노드와 결합된 칩 데이터 포트(Dchip [0:(x-1)])(x: 데이터 비트의 수)와 TSV 데이터 포트(Dtsv[0:x]) 및/또는 데이터 중복 포트(Dred)를 포함할 수 있다. 도미노 회로(330)는 데이터 중복 포트(Dred)에 결합될 수 있는 DBI칩 포트를 더 포함할 수 있다. TSV 데이터 포트([k])(k: (x-1)보다 작은 양의 정수)와 결합된 비아가 결함을 가지고 중복 가능 신호(RedEN)가 “0”보다 크면, 결함이 있는 비아는 데이터 전송 경로로부터 분리될 수 있고(높은 임피던스 상태(HiZ)에서 유지) 반면 결함이 있는 비아 상에서 전송되기 위한 비트 데이터가 우회될 수 있다. DBI 인코딩 및 디코딩은 “0”보다 큰 중복 가능 신호(RedEN)에 응답하여, IF 칩(11)에서 실행될 수 있다. 중복 가능 신호(RedEN)이 “0”이면, 결함이 있는 비아로 인해 중복 비트 사용이 없음을 나타낸다. 모든 칩 데이터 포트(Dchip[7:0])는 모든 TSV 데이터 포트(Dtsv[7:0])와 결합될 수 있고, DBI 비트는 데이터 중복 포트(Dred)에 전송될 수 있고 DBI 인코딩 및 디코딩은 코어 칩(12)에서 실행될 수 있다.
도 4a로 되돌아가면, 기록 동작에서, IF DBI 디코더(23)는 선택기(41a)로부터 IF DBI 디코더(23)의 가능(EN) 입력에서 수신된 IFDecoderEn 신호에 의해 활성화될 수 있다. 선택기(41a)는 모드 등록기(20a)로부터 신호 및 RedEn 신호를 수신할 수 있고 모드 등록기(20a)로부터 신호 및 RedEn 신호에 응답하여 IFDecoderEn 신호를 제공할 수 있다. 도 4b는 본 개시의 실시예에 따른, TSV 데이터 노드(271) 상에서 비아 결함 없음을 나타내는 RedEn 신호의 경우에서(예를 들어, “0”), 도 4a의 코어 칩(12) 및 IF 칩(11)의 가능 입력과 모드 레지스터 설정의 진리표이다. TSV 데이터 노드(271) 상의 비아 결함 없음으로 인해, 선택기(41a)는 TSV 데이터 노드(271) 상에서 비아 결함 없음을 나타내는 RedEn 신호에 응답하여 비활성 상태(예를 들어,”0”)에서 IFDecoderEn 및 IFEncoderEn 신호를 제공할 수 있다. 따라서, TSV 데이터 노드(271)는 DBI 인코딩 데이터를 전송하기 위해 이용될 수 있고, 중복 TSV 노드(272)는 IF 도미노 회로(210)의 데이터 중복 포트(Dred)에서 코어 도미노 회로(220)의 데이터 중복 포트(Dred)로 DBI 비트를 전송할 수 있다. TSV 데이터 노드(271) 상에서 결함 있는 비아의 위치를 나타내는 RedEn 신호의 경우, 선택기(41a)는 도 4c에 도시된 것처럼 모드 등록기(20a)의 신호를 통해 IFDecoderEn 및 IFEncoderEn 신호를 제공할 수 있다. 만일 IFDecoderEn 신호가 활성 상태에 있으면 IF DBI 디코더(23)는 DBI 입력 버퍼(232)에서 수신된 DBI 비트에 응답하여 입력 버퍼(231)에서 DBI-인코딩된 데이터를 디코딩할 수 있다. IF DBI 디코더(23)는 IF 도미노 회로(210) 및 TSV 데이터 노드(271)(결함 있는 비아를 제외) 및 중복 TSV 노드(272)(결함 있는 비아를 대체)를 통해 DBI 인코딩을 디코딩한 후 데이터를 출력 버퍼(234)에 제공할 수 있고, DBI 비트는 중복 TSV 노드(272)를 통해 코어 칩(12)에 전송되지 않을 수 있다.
코어 다이(12)에서, 선택기(41b)는 모드 등록기(20b)로부터 신호 및 RedEn 신호를 수신할 수 있고 모드 등록기(20b)로부터 신호 및 RedEn 신호에 응답하여 COREDecoderEn 신호를 제공할 수 있다. 예를 들어, 도 4b에 도시된 것처럼, RedEn 신호가 TSV 데이터 노드(271) 상에서 비아 결함 없음을 나타내는 동안 선택기(41b)는 활성 상태(예를 들어, “1”)의 기록 DBI 가능 비트(MR-WDBI 가능)에 응답하여 활성 상태(예를 들어, “1”)의 COREDecoderEn 신호를 제공할 수 있다. 따라서, 입력 버퍼(281)는 코어 도미노 회로(220)의 TSV 데이터 포트(Dtsv)가 TSV 데이터 노드(271)로부터 데이터를 수신하면, 코어 도미노 회로(220)의 Dchip 포트로부터 데이터를 수신할 수 있고 DBI 입력 버퍼(282)는 코어 도미노 회로(220)의 데이터 중복 포트(Dred)가 중복 TSV 노드(272)로부터 DBI 비트를 수신하면, DBI 입력 버퍼(282)는 코어 도미노 회로(220)의 DBIchip 포트로부터 DBI 비트를 수신할 수 있다. 코어 DBI 디코더(28)는 선택기(41b)로부터 코어 DBI 디코더(28)의 가능(EN) 입력에서 수신된 COREDecoderEn 신호에 의해 활성화될 수 있다. 모드 등록기(20b)의 신호가 활성 상태인 경우, 코어 DBI 디코더(28)는 DBI 입력 버퍼(282)로부터 수신된 DBI 비트에 응답하여 입력 버퍼(281)로부터 DBI 인코딩 데이터를 디코딩할 수 있다. 코어 DBI 디코더(28)는 메모리 어레이(25)에 DBI 인코딩을 디코딩한 후 데이터를 제공할 수 있다. 예를 들어, 선택기(41b)는 도 4c에 도시된 것처럼 TSV 데이터 노드(271) 상에서 결함 있는 비아의 위치를 나타내는, “1”보다 크거나 같은 RedEn 신호에 응답하여, 비활성 상태(예를 들어, “0”)의 COREDecoderEn 신호를 제공할 수 있고, 코어 DBI 디코더(28) 및 코어 DBI 인코더(29)는 비활성화 될 수 있다. 코어 도미노 회로(220)의 TSV 데이터 포트(Dtsv) 및 중복 포트(Dred)는 결함 있는 비아를 우회하여 중복 TSV 노드(272) 및 TSV 데이터 노드(271)를 통해 IF 도미노 회로(210)로부터 데이터를 수신할 수 있다. 코어 도미노 회로(220)는 각각 Dchip 및 DBIchip 포트로부터 입력 버퍼(281) 및 DBI 입력 버퍼(282)에 데이터를 제공할 수 있다. 코어 DBI 디코더(28)는 수신 데이터 상에서 DBI 디코딩 동작을 수행하지 않고 어레이(25)에 수신 데이터를 그대로 제공할 수 있다.
예를 들어, 판독 동작에서, 데이터는 어레이(25)로부터 판독될 수 있고 코어 칩(12)의 코어 DBI 인코더(29)에 제공될 수 있다. 코어 DBI 인코더(29)는 선택기(41b)로부터 코어 DBI 인코더(29)의 가능(EN) 입력에서 수신된 COREEncoderEn 신호에 의해 활성화 될 수 있다. 선택기(41b)는 모드 등록기(20b)로부터 신호 및 RedEn 신호를 수신할 수 있고 모드 등록기(20b)로부터 신호 및 RedEn 신호에 응답하여 COREEncoderEn 신호를 제공할 수 있다. 예를 들어, 도 4b에 도시된 것처럼, 선택기(41b)는 RedEn 신호가 TSV 데이터 노드(271) 상에서 비아 결함 없음을 나타내는 “0”인 동안 활성 상태(예를 들어, “1”)의 판독 DBI 가능 비트(MR-RDBI 가능)에 응답하여 활성 상태(예를 들어, “1”)의 COREEncoderEn 신호를 제공할 수 있다. 따라서, TSV 데이터 노드(271)는 코어 도미노 회로(220)의 TSV 데이터 포트(Dtsv)에서 IF 도미노 회로(210)의 TSV 데이터 포트(Dtsv)로 DBI 인코딩 데이터를 전송하기 위해 사용될 수 있고, 중복 TSV 노드(272)는 코어 도미노 회로(220)의 데이터 중복 포트(Dred)에서 IF 도미노 회로(210)의 데이터 중복 포트(Dred)로 DBI 비트를 전송할 수 있다. 예를 들어, TSV 데이터 노드(271) 상에서 결함 비아의 위치를 나타내는, “1”보다 크거나 같은 RedEn 신호에 응답하여, 선택기(41b)는 도 4c에 도시된 것처럼 비활성 상태(예를 들어, “0”)의 COREEncoderEn 신호를 제공할 수 있다.
코어 DBI 인코더(29)는 활성 COREEncoderEn 신호에 응답하여 DBI 알고리즘을 통해 어레이(25)로부터 데이터를 인코딩 할 수 있고, 출력 버퍼(291)에 데이터를 DBI 출력 버퍼(292)에 활성 DBI 비트를 각각 제공할 수 있다. 비활성 상태(예를 들어, “0”)의 COREEncoderEn 신호의 경우, 코어 DBI 인코더(29)는 DBI 인코딩을 적용할 수 없고 데이터는 출력 버퍼(291)을 통해 코어 도미노 회로(220)에 제공된다. 코어 도미노 회로(220)는 출력 버퍼(291) 및 DBI 출력 버퍼(292)로부터 Dchip 포트에서 및 DBI 칩 포트에서 데이터 및 DBI 비트를 각각 수신할 수 있다. RedEn 신호가 TSV 데이터 노드(271) 상에서 비아 결함 없음을 나타내는 “0”과 같은 경우, 코어 도미노 회로(220)는 TSV 데이터 포트(Dtsv) 및 데이터 중복 포트(Dred)로부터 TSV 데이터 노드(271) 및 중복 TSV 노드(272)를 통해 데이터 및 DBI 비트를 IF 칩(11)에 각각 전송할 수 있다. TSV 데이터 노드(271) 상에서 결함 있는 비아의 위치를 나타내는, RedEn 신호가 “1”보다 크거나 같은 경우, 코어 도미노 회로(220)의 TSV 데이터 포트(Dtsv) 및 중복 포트(Dred)는 결함 있는 비아를 우회하여 TSV 데이터 노드(271) 및 중복 TSV 노드(272)를 통해 코어 도미노 회로(220)로부터 데이터를 제공할 수 있다.
RedEn 신호가 “1”보다 크거나 같은 경우, IF 도미노 회로(210)는 결함 있는 비아를 우회하여 TSV 데이터 포트(Dtsv) 및 데이터 중복 포트(Dred)에서 TSV 데이터 노드(271) 및 중복 TSV 노드(272)를 통해 데이터를 수신할 수 있다. IF DBI 인코더(24)는 선택기(41a)로부터 IF DBI 인코더(24)의 가능(EN) 입력 에서 수신된 IFencoderEN 신호에 의해 활성화될 수 있다. 선택기(41a)는 모드 등록기(20a)로부터 신호 및 RedEn 신호를 수신할 수 있고 모드 등록기(20a)로부터 신호 및 RedEn 신호에 응답하여 IFEncoderEn 신호를 제공할 수 있다. 예를 들어, 도 4c에 도시된 것처럼, TSV 데이터 노드(271) 상에서 결함있는 비아를 나타내는, RedEn 신호가 “1”보다 크거나 같은 동안, 선택기(41a)는 활성 상태(예를 들어, “1”)의 판독 DBI 가능 비트(MR-RDBI 가능)에 응답하여 활성 상태(예를 들어, “1”)의 IFEncoderEn 신호를 제공할 수 있다. IF DBI 인코더(24)는 활성 IFEncoderEn 신호에 응답하여 DBI 알고리짐을 가진 입력 버퍼(245)를 통해 IF 도미노 회로(210)로부터 데이터를 인코딩할 수 있고 출력 버퍼(241)에 DBI 인코딩 데이터를 그리고 멀티플렉서(243)에 활성 DBI 비트를 각각 제공할 수 있다.
RedEn 신호가 TSV 데이터 노드(271) 상에서 비아 결함 없음을 나타내는 “0”인 경우, IF 도미노 회로(210)는 TSV 데이터 포트(Dtsv) 및 데이터 중복 포트(Dred)에서 TSV 데이터 노드(271) 및 중복 TSV 노드(272)를 통해 데이터 및 DBI 비트를 수신할 수 있다. IF 도미노 회로(210)는 입력 버퍼(245)에 데이터를 그리고 DBI 입력 버퍼(244)에 DBI 비트를 제공할 수 있다. 선택기(41a)는 도 4b에 도시된 것처럼 “0”인 RedEn 신호에 응답하여 비활성 상태(예를 들어, “0”)의 IFEncoderEn 신호를 제공할 수 있다. IF DBI 인코더(24)는 비활성 IFEncoderEn 신호에 응답하여 입력 버퍼(245)에서 출력 버퍼(241)로 제공되는 입력 버퍼(245)로부터의 데이터를 제공할 수 있다. DBI 입력 버퍼(244)는 멀티플렉서(243)에 DBI 비트를 제공할 수 있다. IFEncoderEN 신호에 응답하여, 멀티플렉서(243)는 DBI 입력 버퍼(244)를 통해 코어 DBI 인코더(29) 또는 IF DBI 인코더(24) 중 어느 하나로부터의 DBI 비트를 제공할 수 있다. 예를 들어, DBI 인코딩이 코어 DBI 인코더(29)에서 수행될 경우, 멀티플렉서(243)는 DBI 입력 버퍼(244)에서 DBI 출력 버퍼(242)로 DBI 비트를 제공할 수 있고 DBI 인코딩이 IF DBI 인코더(24)에서 수행되거나 DBI 인코딩이 아닌 것이 수행될 경우(그러면 DBI 비트가 비활성 상태”0”에 있을 수 있음), 멀티플렉서(243)는 IF DBI 인코더(24)에서 DBI 출력 버퍼(242)로 DBI 비트를 제공할 수 있다.
따라서, 코어 DBI 디코더(28) 및 코어 DBI 인코더(29)는 중복 가능 신호(RedEN)가 TSV 데이터 노드(271)에서 비아 결함 없음을 나타내는 “0”과 같으면 DBI 비트에 응답하여 DBI 인코딩 및 DBI 디코딩을 수행할 수 있다. 중복 TSV 노드(272)는 DBI 비트를 전송하고 DBI 인코딩 신호는 TSV 데이터 노드(271)의 비아에서 전류를 감소시키기 위해 TSV 데이터 노드(271)의 비아 상에서 전송된다. IF DBI 디코더(23) 및 IF DBI 인코더(24)는 RedEN 신호가 TSV 데이터 노드의 결함 있는 비아의 위치를 나타내는”0”보다 크면 DBI 비트에 응답하여 DBI 디코딩 및 DBI 인코딩을 수행할 수 있고 중복 TSV 노드(272)는 결함 있는 비아가 디스에이블(disable)되는 동안 데이터의 비트를 전송할 수 있다.
도 5a 내지 도 5i는 본 개시의 실시예에 따른 메모리 칩의 코어 도미노 회로(520) 및 IF 도미노 회로(510) 사이의 데이터 버스 커플링의 개략도이다. 예를 들어, IF 도미노 회로(510) 및 코어 도미노 회로(520)는 도 4a의 IF 도미노 회로(210) 및 코어 도미노 회로(220) 일 수 있다. 도 5a 내지 5i에서, 데이터 비트의 수는 8이고 IF 도미노 회로(510) 및 코어 도미노 회로(520)에서 칩 데이터 포트(Dchip[0:7])가 있다. 그러나, 데이터 비트의 수는 8개로 제한되지 않으며, 데이터 버스 커플링은 임의의 복수의 데이터 비트에 적용가능할 수 있다.
도 5a에서, IF 도미노 회로(510) 및 코어 도미노 회로(520) 사이의 비아(571, TSV-0 내지 TSV-7)에 비아 결함이 없다. 따라서, IF 도미노 회로(510)의 칩 데이터 포트(Dchip[0:7]) 및 코어 도미노 회로(520)의 칩 데이터 포트(Dchip[0:7])는 대응하는 비아(571, TSV-0 내지 TSV-7)에 의해 각각 결합될 수 있다. IF 도미노 회로(510)의 DBIchip 포트 및 코어 도미노 회로(520)의 DBIchip 포트는 중복 비아(572, TSV-red)에 의해 결합될 수 있다.
도 5b에서, 비아(571)는 결함 있는 비아(TSV-0)을 포함할 수 있다. IF 도미노 회로(510)은 “1”과 같은 RedEn 신호에 응답하여 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0])를 결합할 수 있다. 코어 도미노 회로(520)는 결함 있는 TSV-0을 나타내는 “1”인 RedEn 신호에 응답하여 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0])를 결합할 수 있다. 따라서, 코어 도미노 회로(520) 및 IF 도미노 회로(510)의 Dchip[0] 포트는 중복 비아(572, TSV-red)에 의해 결합될 수 있다.
도 5c에서, 비아(571)는 결합 있는 비아(TSV-1)를 포함할 수 있다. IF 도미노 회로(510)는 결함 있는 TSV-1을 나타내는 “2”와 같은 RedEn 신호에 응답하여 비아(571, TSV-0) 및 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0:1])를 결합할 수 있다. 코어 도미노 회로(520)는 “2”와 같은 RedEn 신호에 응답하여 비아(571, TSV-0) 및 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0:1])를 결합할 수 있다. 따라서, 코어 도미노 회로(520) 및 IF 도미노 회로(510)의 Dchip[0:1] 포트는 비아(571, TSV-0) 및 중복 비아(572, TSV-red)에 의해 결합될 수 있다.
도 5d에서, 비아(571)는 결함 있는 비아(TSV-2)를 포함할 수 있다. IF 도미노 회로(510)은 결함 있는 TSV-2를 나타내는 “3”과 같은 RedEn 신호에 응답하여 비아(571, TSV-0 및 TSV-1) 및 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0:2])를 결합할 수 있다. 코어 도미노 회로(520)은 “3”과 같은 RedEn 신호에 응답하여 비아(571, TSV-0 및 TSV-1) 및 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0:2])를 결합할 수 있다. 따라서, 코어 도미노 회로(520) 및 IF 도미노 회로(510)의 Dchip[0:2] 포트는 비아(571, TSV-0 및 TSV-1) 및 중복 비아(572, TSV-red)에 의해 결합될 수 있다.
도 5e에서, 비아(571)는 결함 있는 비아(TSV-3)를 포함할 수 있다. IF 도미노 회로(510)은 결함 있는 TSV-3를 나타내는 “4”와 같은 RedEn 신호에 응답하여 비아(571, TSV-0 내지 TSV-2) 및 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0:3])를 결합할 수 있다. 코어 도미노 회로(520)은 “4”와 같은 RedEn 신호에 응답하여 비아(571, TSV-0 내지 TSV-2) 및 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0:3])를 결합할 수 있다. 따라서, 코어 도미노 회로(520) 및 IF 도미노 회로(510)의 Dchip[0:3] 포트는 비아(571, TSV-0 내지 TSV-2) 및 중복 비아(572, TSV-red)에 의해 결합될 수 있다.
도 5f에서, 비아(571)는 결함 있는 비아(TSV-4)를 포함할 수 있다. IF 도미노 회로(510)은 결함 있는 TSV-4를 나타내는 “5”와 같은 RedEn 신호에 응답하여 비아(571, TSV-0 내지 TSV-3) 및 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0:4])를 결합할 수 있다. 코어 도미노 회로(520)은 “5”와 같은 RedEn 신호에 응답하여 비아(571, TSV-0 내지 TSV-3) 및 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0:4])를 결합할 수 있다. 따라서, 코어 도미노 회로(520) 및 IF 도미노 회로(510)의 Dchip[0:4] 포트는 비아(571, TSV-0 내지 TSV-3) 및 중복 비아(572, TSV-red)에 의해 결합될 수 있다.
도 5g에서, 비아(571)는 결함 있는 비아(TSV-5)를 포함할 수 있다. IF 도미노 회로(510)은 결함 있는 TSV-5를 나타내는 “6”과 같은 RedEn 신호에 응답하여 비아(571, TSV-0 내지 TSV-4) 및 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0:5])를 결합할 수 있다. 코어 도미노 회로(520)은 “6”과 같은 RedEn 신호에 응답하여 비아(571, TSV-0 내지 TSV-4) 및 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0:5])를 결합할 수 있다. 따라서, 코어 도미노 회로(520) 및 IF 도미노 회로(510)의 Dchip[0:5] 포트는 비아(571, TSV-0 내지 TSV-4) 및 중복 비아(572, TSV-red)에 의해 결합될 수 있다.
도 5h에서, 비아(571)는 결함 있는 비아(TSV-6)를 포함할 수 있다. IF 도미노 회로(510)은 결함 있는 TSV-6을 나타내는 “7”과 같은 RedEn 신호에 응답하여 비아(571, TSV-0 내지 TSV-5) 및 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0:6])를 결합할 수 있다. 코어 도미노 회로(520)은 “7”과 같은 RedEn 신호에 응답하여 비아(571, TSV-0 내지 TSV-5) 및 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0:6])를 결합할 수 있다. 따라서, 코어 도미노 회로(520) 및 IF 도미노 회로(510)의 Dchip[0:6] 포트는 비아(571, TSV-0 내지 TSV-5) 및 중복 비아(572, TSV-red)에 의해 결합될 수 있다.
도 5i에서, 비아(571)는 결함 있는 비아(TSV-7)를 포함할 수 있다. IF 도미노 회로(510)은 결함 있는 TSV-7을 나타내는 “8”과 같은 RedEn 신호에 응답하여 비아(571, TSV-0 내지 TSV-6) 및 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0:7])를 결합할 수 있다. 코어 도미노 회로(520)은 “8”과 같은 RedEn 신호에 응답하여 비아(571, TSV-0 내지 TSV-6) 및 중복 비아(572, TSV-red)에 칩 데이터 포트(Dchip[0:7])를 결합할 수 있다. 따라서, 코어 도미노 회로(520) 및 IF 도미노 회로(510)의 Dchip[0:7] 포트는 비아(571, TSV-0 내지 TSV-6) 및 중복 비아(572, TSV-red)에 의해 결합될 수 있다.
RedEn 신호가 “0”보다 크면, DBI 비트는 중복 비아(572,TSV-red)를 통해 전송될 수 있고 DBI 인코딩 및 DBI 디코딩은 IF 다이에서 수행될 수 있고, 때문에 중복 비아(572, TSV-red)는 비아(571)의 결함 있는 비아를 수리하기 위해 이용될 수 있다.
본 개시의 실시예에서, 장치는 제1 단자세트를 포함한다. 제1 단자세트는 데이터 신호의 복수의 비트를 각각 수신하도록 구성되는 복수의 제1 단자, DBI 신호, 데이터 신호가 논리 레벨에서 반전되는지를 나타내는 DBI 신호를 수신하도록 구성되는 제2 단자를 포함한다. 장치는 제2 단자세트를 더 포함한다. 제2 단자세트는 복수의 제3 단자 및 제4 단자를 포함한다. 장치는 제1 단자세트 및 제2 단자세트 사이에 결합되고 제1 제어 정보를 공급하는 제1 스위치 회로를 더 포함한다. 제1 스위치 회로는 각각 복수의 제3 단자에 복수의 제1 단자를 결합하고, 제1 제어 정보가 제1 상태에 있으면 제4 단자에 제2 단자를 결하도록 구성될 수 있다. 제1 스위치 회로는 각각 제1 제어 정보가 제1 상태와 다른 상태에 있을 때, 제4 단자에 복수의 제1 단자 중 하나를 결합하고 제3 단자 중 선택된 하나에 제1 단자 중 남아 있는 하나를 결합하도록 더 구성된다.
추가적으로 또는 선택적으로, 각각 제4 단자에 결합된 제2 비아 및 제3 단자에 결합된 복수의 제1 비아를 더 포함한다.
추가적으로 또는 선택적으로, 제1 다이 및 제2 다이가 더 포함된다. 제1 다이는 제1 단자세트, 제2 단자세트 및 제1 스위치 회로를 포함한다. 제1 다이 및 제2 다이는 복수의 제1 비아 및 제2 비아의 개입을 통해 서로 적층된다.
추가적으로 또는 선택적으로, 제2 다이 및 제1 다이 중 하나는 제2 비아 및 복수의 제1 비아를 포함한다.
추가적으로 또는 선택적으로, 제1 다이는 제1 DBI 디코더 및 제1 DBI 인코더 중 적어도 하나를 포함한다. 제2 다이는 제2 DBI 디코더 및 제2 DBI 인코더 중 적어도 하나를 포함한다. 제2 다이의 제2 DBI 디코더 및 제2 DBI 인코더 중 적어도 하나는 제어 정보가 제1 상태에 있으면 활성화되도록 구성된다. 제1 다이의 제1 DBI 디코더 및 제1 DBI 인코더 중 적어도 하나는 제어 정보가 제1 상태와 다른 상태에 있으면 활성화되도록 구성된다.
추가적으로 또는 대안적으로, 제2 다이는 제3 단자세트, 제4 단자세트 및 제3 단자세트와 제4 단자세트 사이에 삽입된 제2 스위치 회로를 포함한다. 제3 단자 세트는 복수의 제1 비아에 각각 결합된 복수의 제5 단자; 그리고 제2 비아에 결합된 제6 단자를 포함한다. 제4 단자세트는 복수의 제7 단자 그리고 제8 단자를 포함한다. 제1 스위치 회로는 복수의 제7 단자에 복수의 제5 단자를 각각 결합하도록 구성되고, 제1 스위치 회로가 복수의 제3 단자에 복수의 제1 단자를 각각 결합하면 제8 단자에 제6 단자를 결합하고, 제4 단자에 제2 단자를 결합하도록 구성된다. 제2 스위치 회로는 제1 스위치 회로가 제4 단자에 복수의 제1 단자 중 하나를 결합하고 제3 단자 중 선택된 하나에 제1 단자 중 남은 하나를 더 결합하면, 제5 단자 중 선택된 하나에 제7 단자 중 남은 하나를 결합하고 제6 단자에 복수의 제7 단자 중 하나를 각각 결합한다.
본 개시의 다른 양태에서, 장치는 복수의 제1 데이터 경로, 제2 데이터 경로, 복수의 제1 데이터 신호와 연관되는 제2 데이터 신호 및 복수의 제1 데이터 신호를 수신하도록 구성된 제1 스위치 회로를 포함하는 제1 다이를 포함한다. 제1 스위치 회로는 복수의 제1 데이터 경로에 복수의 제1 데이터 신호를 각각 제공하도록 구성되고, 제1 작동 모드가 활성이면 제2 데이터 경로에 제2 데이터 신호를 제공하고, 제2 작동 모드가 활성이면, 제1 데이터 경로 중 선택된 하나에 제1 데이터 신호 중 남은 하나를 그리고 제2 데이터 경로에 복수의 제1 데이터 신호 중 하나르를 각각 제공한다. 제2 다이는 제2 데이터 경로 및 복수의 제1 데이터 경로에 결합된 제2 스위치 회로를 포함한다. 제2 스위치 회로는 제1 작동 모드가 활성이면 제2 데이터 신호 및 복수의 제1 데이터 신호를 제공하도록 구성되고, 제2 작동 모드가 활성이면 복수의 제1 데이터 신호를 더 제공하도록 구성된다.
추가적으로 또는 선택적으로, 복수의 제1 데이터 경로는 복수의 제1 비아를 포함하고, 제2 데이터 경로는 제2 비아를 포함한다.
추가적으로 또는 선택적으로, 제1 스위치 회로 및 제2 스위치 회로는 복수의 제1 비아 사이의 결함 있는 비아 또는 복수의 제1 비아 사이의 결함 있는 제1 비아의 부재를 나타내는 중복 가능 신호를 수신하도록 구성된다. 제1 작동 모드는 결함 있는 비아의 부재를 나타내는 중복 가능 신호에 적어도 부분적으로 응답하여 활성화되고 제2 작동 모드는 결함 있는 비아를 나타내는 중복 가능 신호에 적어도 부분적으로 응답하여 활성화된다.
추가적으로 또는 선택적으로, 복수의 제1 데이터 신호 중 하나는 결함 있는 비아 대신 제2 비아에 제공된다.
추가적으로 또는 선택적으로, 제2 다이는 메모리 어레이를 더 포함한다. 제2 스위치 회로는 메모리 어레이에 데이터를 기록하도록 복수의 제1 데이터 신호를 출력한다.
추가적으로 또는 선택적으로, 제1 다이는 복수의 인코딩 데이터 신호를 수신하도록 구성되고 인코딩 데이터 신호를 디코딩하도록 구성되는 제1 디코더를 더 포함한다.
추가적으로 또는 선택적으로, 복수의 인코딩 데이터 신호는 DBI(data bus inversion)에 의해 인코딩된다.
추가적으로 또는 선택적으로, 제1 다이는 데이터 인코딩이 가능한지를 나타내는 데이터 인코딩 가능 비트를 포함하도록 구성되는 모드 등록기를 더 포함하고, 제1 디코더는 활성화 된 데이터 인코딩 가능 비트에 응답하여 디코딩을 수행하도록 활성화된다.
추가적으로 또는 선택적으로, 제2 다이는 인코딩 데이터 신호를 디코딩하도록 구성되고 복수의 인코딩 데이터 신호를 수신하도록 구성되는 제2 디코더를 더 포함한다.
추가적으로 또는 선택적으로, 제1 다이는 데이터 인코딩이 가능한지를 나타내는 인코딩 가능 비트를 포함하도록 구성된 제1 모드 등록기를 더 포함하고, 제1 디코더는 결함 있는 제1 비아를 나타내는 중복 가능 신호 및 활성화된 데이터 인코딩 비트에 부분적으로 응답하여 디코딩을 수행하도록 활성화된다. 제2 다이는 데이터 인코딩이 가능하지를 나타내는 데이터 인코딩 가능 비트를 포함하도록 구성된 제2 모드 등록기를 더 포함한다. 제2 비아는 데이터 인코딩 신호를 전송하도록 구성되고, 제2 디코더는 결함 있는 제1 비아가 없음을 나타내는 중복 가능 신호 및 활성화된 데이터 인코딩 비트에 적어도 부분적으로 응답하여 활성화되도록 구성된다. 제2 디코더는 데이터 인코딩 신호에 적어도 부분적으로 응답하여 복수의 인코딩 데이터 신호를 디코딩하도록 구성된다.
본 개시의 다른 양태에서, 장치는 복수의 데이터 신호를 수신하도록 구성된 제1 스위치 회로를 포함하고, 제1 데이터 중복 포트 및 복수의 제1 데이터 포트 사이의 복수의 대응하는 제1 포트에 복수의 데이터 신호를 제공하도록 더 구성되고, 복수의 데이터 신호는 제1 모드의 제어 비트에 의해 수반되는 복수의 데이터 비트를 포함하고, 복수의 데이터 신호는 제어 비트에 의해 수반되지 않는 복수의 데이터 비트를 포함하는 제1칩을 포함한다. 장치는 제1 칩에 결합되는 제2 칩을 더 포함하고, 제2 칩은 제2 데이터 중복 포트 및 복수의 제2 데이터 포트 사이에 복수의 대응하는 제2 포트에서 제1 칩으로부터 복수의 데이터 신호를 수신하도록 구성되고 메모리 어레이에 복수의 데이터 신호를 제공하도록 더 구성된다. 장치는 복수의 제2 데이터 포트 및 복수의 제1 데이터 포트에 각각 결합되도록 구성되는 복수의 제1 비아; 그리고 제1 데이터 중복 포트 및 제2 데이터 중복 포트를 결합하도록 구성되는 제2 비아를 더 포함한다. 제1 스위치 회로 및 제2 스위치 회로는 복수의 제1 비아 사이의 결함 있는 제1 비아 또는 결함 없는 제1 비아를 나타내는 중복 가능 신호를 수신하도록 구성된다. 제1 스위치 회로는 제1 스위치 회로로부터 결함 있는 제1 비아를 결합 해제하도록 구성되고 복수의 제1 데이터 포트 사이에서 하나의 제1 데이터 포트를 제2 비아에 결합하도록 더 구성된다. 제2 스위치 회로는 제2 스위치 회로로부터 결함 있는 제1 비아를 결합 해제하도록 구성되고 복수의 제2 데이터 포트 사이에서 하나의 제2 데이터 포트를 제2 비아에 결합하도록 더 구성된다.
추가적으로 또는 선택적으로, 컨트롤러는 데이터 신호가 DBI 인코딩 없이 제2 데이터 또는 DBI 인코딩된 제1 데이터를 포함하는지를 나타내는 DBI 비트를 제공하도록 더 구성된다. 제1 칩은 제1 데이터를 포함하는 데이터 신호를 나타내는 DBI 비트에 적어도 부분적으로 응답하여 제2 칩에 제1 데이터를 제공하도록 구성되고, 제2 데이터를 제3 데이터로 변환하고 제2 데이터를 포함하는 데이터 신호를 나타내는 DBI 비트에 적어도 부분적으로 응답하여 제2 칩에 상기 제3 데이터를 제공하도록 더 구성된다.
추가적으로 또는 선택적으로, 제1 칩은 데이터 신호가 제2 데이터를 포함하면, 제2 데이터를 제3 데이터로 변환하고 결함 있는 제1 비아를 나타내는 중복 가능 신호에 적어도 부분적으로 응답하여 제2 칩에 제3 데이터를 제공하도록 구성되고, 데이터 신호가 제2 데이터를 포함하면, 제1 비아 결함 없음을 나타내는 중복 가능 신호에 적어도 부분적으로 응답하여 제2 칩에 제2 데이터를 제공하도록 구성된다. 제2 비아는 중복 가능 신호가 제1 비아 결함 없음을 나타내는 경우, DBI 비트를 전송하도록 구성된다.
추가적으로 또는 선택적으로, 제2 칩은 제1 비아 결함 없음을 나타내는 중복 가능 신호 및 DBI 비트에 적어도 부분적으로 응답하여 제2 데이터를 제3 데이터로 변환하도록 구성되고, 메모리 어레이에 제3 데이터 또는 제1 데이터 중 어느 하나를 제공하도록 더 구성된다.
상기에서 설명된 실시예에서 사용된 신호의 논리 레벨은 단지 예시일 뿐이다. 그러나, 다른 실시예에서, 본 개시에서 구체적으로 설명된 것들 이외의 신호의 논리 레벨의 조합이 본 개시의 범위로부터 벗어나지 않고서 사용될 수 있다.
본 발명이 특정 바람직한 실시예 및 예시와 관련하여 개시되었지만, 본 발명이 구체적으로 개시된 실시예를 넘어 다른 대안적인 실시예 및/또는 발명의 용도 및 명백한 변형 및 그 등가로 확장된다는 것을 이해할 것이다. 또한, 본 발명의 범위 내에 있는 다른 변형은 본 개시에 기반하여 당업자에게 명백할 것이다. 실시예들의 특정 특징 및 양태의 다양한 조합 또는 하위 조합이 만들어 질 수 있고 여전히 본 발명의 범위 내에 속한다는 것 또한 고려된다. 개시된 실시예의 다양한 특징 및 양태는 개시된 발명의 다양한 모드를 형성하기 위하여 서로 결합되거나 대체될 수 있음을 이해해야 한다. 따라서, 여기 개시된 본 발명의 적어도 일부 실시예의 범위는 상기 기술된 특정 개시된 실시예에 의해 제한되어서는 안된다.

Claims (20)

  1. 데이터 신호의 복수의 비트를 각각 수신하도록 구성되는 복수의 제1 단자; 및
    상기 데이터 신호가 논리 단계에서 반전되는지를 나타내는 DBI(data bus inversion) 신호를 수신하도록 구성되는 제2 단자;를 포함하는 제1 단자세트:
    복수의 제3 단자; 및
    제4 단자;를 포함하는 제2 단자세트; 및
    상기 제1 단자세트 및 상기 제2 단자세트 사이에 결합되고 제1 제어 정보를 공급하는 제1 스위치 회로를 포함하고:
    상기 제1 스위치 회로는 상기 제1 제어 정보가 제1 상태에 있으면 상기 제4 단자에 상기 제2 단자를 결합하고, 상기 복수의 제3 단자에 상기 복수의 제1 단자를 각각 결합하도록 구성되고,
    상기 제1 스위치 회로는 상기 제1 제어 정보가 상기 제1 상태와 다른 상태에 있으면, 각각, 상기 제4 단자에 상기 복수의 제1 단자 중 하나를 결합하고 상기 제3 단자 중 선택된 하나에 상기 제1 단자 중 남은 하나를 결합하도록 더 구성되는, 장치.
  2. 제1항에 있어서, 상기 제3 단자에 각각 결합된 복수의 제1 비아 및 상기 제4 단자에 결합된 제2 비아를 더 포함하는, 장치.
  3. 제2항에 있어서, 상기 장치는 제1 다이 및 제2 다이를 더 포함하고,
    상기 제1 다이는 상기 제1 단자세트, 상기 제2 단자세트 및 상기 제1 스위치 회로를 포함하고,
    상기 제1 다이 및 상기 제2 다이는 상기 복수의 제1 비아 및 제2 비아의 개입을 통해 서로 적층되는, 장치.
  4. 제3항에 있어서, 상기 제1 다이 및 상기 제2 다이 중 하나는 상기 복수의 제1 비아 및 제2 비아를 포함하는, 장치.
  5. 제3항에 있어서, 상기 제1 다이는 제1 DBI 디코더 및 제1 DBI 인코더 중 적어도 하나를 포함하고,
    상기 제2 다이는 제2 DBI 디코더 및 제2 DBI 인코더 중 적어도 하나를 포함하고,
    상기 제2 다이의 상기 제2 DBI 디코더 및 상기 제2 DBI 인코더 중 적어도 하나는 상기 제어 정보가 상기 제1 상태에 있을 때 활성화되도록 구성되고,
    상기 제1 다이의 상기 제1 DBI 디코더 및 상기 제1 DBI 인코더 중 적어도 하나는 상기 제어 정보가 상기 제1 상태와 다른 상태에 있을 때 활성화되도록 구성되는, 장치.
  6. 제5항에 있어서, 상기 제2 다이는,
    제3 단자세트;
    제4 단자세트; 및
    상기 제3 단자세트와 상기 제4 단자세트 사이에 삽입된 제2 스위치 회로를 포함하고,
    상기 제3 단자세트는,
    상기 복수의 제1 비아에 각각 결합된 복수의 제5 단자; 및
    상기 제2 비아에 결합된 제6 단자를 포함하고,
    제4 단자세트는,
    복수의 제7 단자; 및
    제8 단자를 포함하고,
    상기 제1 스위치 회로는, 상기 복수의 제7 단자에 상기 복수의 제5 단자를 각각 결합하고, 상기 제1 스위치 회로가 상기 복수의 제3 단자에 상기 복수의 제1 단자를 각각 결합하면 상기 제8 단자에 상기 제6 단자를 결합하고, 상기 제4 단자에 상기 제2 단자를 결합하도록 구성되고,
    상기 제2 스위치 회로는, 상기 제1 스위치 회로가 상기 제4 단자에 상기 복수의 제1 단자 중 하나를 결합하고 상기 제3 단자 중 선택된 하나에 상기 제1 단자 중 남은 하나를 더 결합하면, 각각, 상기 제5 단자 중 선택된 하나에 상기 제7 단자 중 남은 하나를 결합하고 상기 제6 단자에 상기 복수의 제7 단자 중 하나를 결합하도록 더 구성되는, 장치.
  7. 복수의 제1 데이터 경로;
    제2 데이터 경로;
    복수의 제1 데이터 신호와 연관되는 제2 데이터 신호 및 복수의 제1 데이터 신호를 수신하도록 구성된 제1 스위치 회로를 포함하는 제1 다이로서, 여기서, 상기 제1 스위치 회로는,
    제1 작동 모드가 활성이면 상기 제2 데이터 경로에 상기 제2 데이터 신호를 제공하고, 복수의 제1 데이터 경로에 복수의 제1 데이터 신호를 각각 제공하고,
    제2 작동 모드가 활성이면, 상기 제1 데이터 경로 중 선택된 하나에 상기 제1 데이터 신호 중 남은 하나를 그리고 상기 제2 데이터 경로에 상기 복수의 제1 데이터 신호 중 하나를 각각 제공하는, 상기 제1 다이; 및
    상기 제2 데이터 경로 및 상기 복수의 제1 데이터 경로에 결합된 제2 스위치 회로를 포함하는 제2 다이;를 포함하고,
    여기서, 상기 제2 스위치 회로는 상기 제1 작동 모드가 활성이면 상기 제2 데이터 신호 및 상기 복수의 제1 데이터 신호를 제공하도록 구성되고, 상기 제2 작동 모드가 활성이면 상기 복수의 제1 데이터 신호를 제공하도록 더 구성되는, 장치.
  8. 제7항에 있어서,
    상기 복수의 제1 데이터 경로는 복수의 제1 비아를 포함하고; 그리고
    상기 제2 데이터 경로는 제2 비아를 포함하는, 장치.
  9. 제8항에 있어서, 상기 제1 스위치 회로 및 상기 제2 스위치 회로는 상기 복수의 제1 비아 사이의 결함 있는 비아 또는 상기 복수의 제1 비아 사이의 결함 있는 제1 비아의 부재를 나타내는 중복 가능 신호를 수신하도록 구성되고,
    여기서, 상기 제1 작동 모드는 결함 있는 비아의 부재를 나타내는 상기 중복 가능 신호에 적어도 부분적으로 응답하여 활성화되고 상기 제2 작동 모드는 상기 결함 있는 비아를 나타내는 상기 중복 가능 신호에 적어도 부분적으로 응답하여 활성화되는, 장치.
  10. 제9항에 있어서, 상기 복수의 제1 데이터 신호 중 하나는 상기 결함 있는 비아 대신 상기 제2 비아에 제공되는, 장치.
  11. 제10항에 있어서, 상기 제2 다이는 메모리 어레이를 더 포함하고,
    상기 제2 스위치 회로는 상기 메모리 어레이에 데이터를 기록하도록 상기 복수의 제1 데이터 신호를 출력하는 장치.
  12. 제8항에 있어서, 상기 제1 다이는 복수의 인코딩 데이터 신호를 수신하도록 구성되고 상기 인코딩 데이터 신호를 디코딩하도록 구성되는 제1 디코더를 더 포함하는, 장치.
  13. 제12항에 있어서, 상기 복수의 인코딩 데이터 신호는 DBI(data bus inversion)에 의해 인코딩되는, 장치.
  14. 제12항에 있어서, 상기 제1 다이는 데이터 인코딩이 가능한지를 나타내는 데이터 인코딩 가능 비트를 포함하도록 구성되는 모드 등록기를 더 포함하고, 상기 제1 디코더는 활성화 된 상기 데이터 인코딩 가능 비트에 응답하여 디코딩을 수행하도록 활성화되는, 장치.
  15. 제12항에 있어서, 상기 제2 다이는 상기 복수의 인코딩 데이터 신호를 수신하도록 구성되는 상기 인코딩 데이터 신호를 디코딩하도록 구성되고 제2 디코더를 더 포함하는, 장치.
  16. 제15항에 있어서, 상기 제1 다이는 데이터 인코딩이 가능한지를 나타내는 인코딩 가능 비트를 포함하도록 구성된 제1 모드 등록기를 더 포함하고, 상기 제1 디코더는 결함 있는 제1 비아를 나타내는 상기 중복 가능 신호 및 활성화된 상기 데이터 인코딩 비트에 부분적으로 응답하여 디코딩을 수행하도록 활성화되고,
    상기 제2 다이는 데이터 인코딩이 가능하지를 나타내는 데이터 인코딩 가능 비트를 포함하도록 구성된 제2 모드 등록기를 더 포함하고, 상기 제2 비아는 데이터 인코딩 신호를 전송하도록 구성되고, 상기 제2 디코더는 결함 있는 제1 비아가 없음을 나타내는 상기 중복 가능 신호 및 활성화된 상기 데이터 인코딩 비트에 적어도 부분적으로 응답하여 활성화되도록 구성되고, 상기 제2 디코더는 상기 데이터 인코딩 신호에 적어도 부분적으로 응답하여 상기 복수의 인코딩 데이터 신호를 디코딩하도록 구성되는, 장치.
  17. 복수의 데이터 신호를 수신하도록 구성된 제1 스위치 회로를 포함하고, 제1 데이터 중복 포트 및 복수의 제1 데이터 포트 사이의 복수의 대응하는 제1 포트에 상기 복수의 데이터 신호를 제공하도록 더 구성되고, 상기 복수의 데이터 신호가 제1 모드의 제어 비트에 의해 수반되는 복수의 데이터 비트를 포함하고, 상기 복수의 데이터 신호가 상기 제어 비트에 의해 수반되지 않는 복수의 데이터 비트를 포함하는 제1칩;
    상기 제1 칩에 결합되고, 제2 데이터 중복 포트 및 복수의 제2 데이터 포트 사이에 복수의 대응하는 제2 포트에서 상기 제1 칩으로부터 상기 복수의 데이터 신호를 수신하도록 구성되고 메모리 어레이에 상기 복수의 데이터 신호를 제공하도록 더 구성되고,
    복수의 제1 비아가 상기 복수의 제2 데이터 포트 및 상기 복수의 제1 데이터 포트에 각각 결합되도록 구성되는, 제2 칩; 및
    상기 제1 데이터 중복 포트 및 상기 제2 데이터 중복 포트를 결합하도록 구성되는 제2 비아를 포함하고,
    상기 제1 스위치 회로 및 상기 제2 스위치 회로는 상기 복수의 제1 비아 사이의 결함 있는 제1 비아 또는 결함 없는 제1 비아를 나타내는 중복 가능 신호를 수신하도록 구성되고,
    상기 제1 스위치 회로는 상기 제1 스위치 회로로부터 상기 결함 있는 제1 비아를 결합 해제하도록 구성되고 상기 복수의 제1 데이터 포트 사이에서 하나의 제1 데이터 포트를 상기 제2 비아에 결합하도록 더 구성되고,
    상기 제2 스위치 회로는 상기 제2 스위치 회로로부터 상기 결함 있는 제1 비아를 결합 해제하도록 구성되고 상기 복수의 제2 데이터 포트 사이에서 하나의 제2 데이터 포트를 상기 제2 비아에 결합하도록 구성되는, 장치.
  18. 제17항에 있어서, 상기 제어기는 데이터 상기 신호가 DBI 인코딩 없이 상기 제2 데이터 또는 DBI 인코딩된 상기 제1 데이터를 포함하는지를 나타내는 DBI 비트를 제공하도록 더 구성되고,
    상기 제1 칩은 상기 제1 데이터를 포함하는 상기 데이터 신호를 나타내는 상기 DBI 비트에 적어도 부분적으로 응답하여 상기 제2 칩에 상기 제1 데이터를 제공하도록 구성되고, 상기 제2 데이터를 제3 데이터로 변환하고 상기 제2 데이터를 포함하는 상기 데이터 신호를 나타내는 상기 DBI 비트에 적어도 부분적으로 응답하여 상기 제2 칩에 상기 제3 데이터를 제공하도록 더 구성되는, 장치.
  19. 제18항에 있어서, 상기 제1 칩은 상기 데이터 신호가 상기 제2 데이터를 포함하면, 상기 제2 데이터를 상기 제3 데이터로 변환하고 상기 결함 있는 제1 비아를 나타내는 상기 중복 가능 신호에 적어도 부분적으로 응답하여 상기 제2 칩에 상기 제3 데이터를 제공하도록 구성되고, 상기 데이터 신호가 상기 제2 데이터를 포함하면, 제1 비아 결함 없음을 나타내는 상기 중복 가능 신호에 적어도 부분적으로 응답하여 상기 제2 칩에 상기 제2 데이터를 제공하도록 더 구성되고,
    상기 제2 비아는 상기 상기 중복 가능 신호가 제1 비아 결함 없음을 나타내는 경우, 상기 DBI 비트를 전송하도록 구성되는, 장치.
  20. 제19항에 있어서, 상기 제2 칩은 제1 비아 결함 없음을 나타내는 상기 중복 가능 신호 및 상기 DBI 비트에 적어도 부분적으로 응답하여 상기 제2 데이터를 상기 제3 데이터로 변환하도록 구성되고, 상기 메모리 어레이에 상기 제3 데이터 또는 상기 제1 데이터 중 어느 하나를 제공하도록 더 구성되는 장치.
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