JP3000966B2

JP3000966B2 - オンライン回線モニタシステム

Info

Publication number: JP3000966B2
Application number: JP9178103A
Authority: JP
Inventors: 佳賢藤田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-07-03
Filing date: 1997-07-03
Publication date: 2000-01-17
Anticipated expiration: 2017-07-03
Also published as: JPH1127282A; US6333915B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＴＭ（Asynchrono
us Transfer Mode：非同期転送モード）セルを単位とし
てクロスコネクトを行うＡＴＭセルクロスコネクト装置
に使用されるオンライン回線モニタシステムに係わり、
詳細にはクロスコネクトを行う回路ブロックの故障の診
断を行うためのオンライン回線モニタシステムに関す
る。

【０００２】

【従来の技術】現用回線と予備回線を備えた冗長構成の
通信網では、現用回線に障害が発生した場合には予備回
線への切り替えを行うようになっている。このような通
信網では、現用回線が断となったり入力断が発生した場
合のような大きな障害が発生したときに、これをトリガ
として現用回線から予備回線への切り替えを行うように
なっている。

【０００３】図８は、特開平４−５１７２３号公報に示
された従来のオンライン回線モニタシステムを表わした
ものである。このシステムは、現用回線１１と予備回線
１２を介してこれらの両端に接続された第１および第２
の回線切替装置１３、１４を備えている。このうちの第
２の回線切替装置１４は、予備回線１２の一端へ試験信
号を送出する試験信号発生回路１６と、この予備回線１
２の他端に戻される試験信号を受信して回線の状態を判
定する試験信号検出回路１７を備えている。また、第２
の回線切替装置１４は切替接続点１８〜２１を備えてい
る。切替接続点１８は、試験信号を送受信する回線の切
り替えを行う第１のスイッチ（図示せず）により制御さ
れ、切替接続点１９〜２１は、現用回線１１と予備回線
１２の切り替えを行う第３のスイッチ（図示せず）によ
り制御される。

【０００４】第１の回線切替装置１３は、試験信号を送
受信する回線を第１のスイッチに対応させて切り替える
第２のスイッチ（図示せず）と、第２のスイッチに設け
られ切替接続点２３を有し試験信号を折り返すループバ
ック回路２４と、切替接続点２５〜２７を有し現用回線
１１および予備回線１２を切り替える第４のスイッチ
（図示せず）とを備えている。

【０００５】このオンライン回線モニタシステムでは、
現用回線１１が通常使用される。したがって、第１の回
線切替装置１３内の第４のスイッチは、この図８に示す
ように切替接続点２５と切替接続点２６とを接続し、第
２の回線切替装置１４内の第３のスイッチは同じく図８
に示すように切替接続点１９と切替接続点２０とを接続
している。このとき、予備回線側は第１の回線切替装置
１３の第２のスイッチにより、図８に示すように切替接
続点２３と切替接続点２７を接続し、第２の回線切替装
置１４内の第１のスイッチにより、図８に示すように切
替接続点１８と切替接続点２１を接続する。これによっ
て、予備回線１２は第１の回線切替装置１３側でループ
バック状態となり、第２の回線切替装置１４の試験信号
発生回路１６から予備回線１２へ送出された試験信号は
試験信号検出回路１７に戻ってくる。試験信号検出回路
１７は、特性の良否判定を行って不良であれば警報を発
する。保守者はこの場合に予備回線１２の修理を行うこ
とで、予備回線１２を常に正常な状態に保つようにして
いる。

【０００６】図９は、このオンライン回線モニタシステ
ムで現用回線に障害が発生して予備回線への切り替えが
行われた状態を表わしたものである。図８と同一部分に
は同一の符号を付している。この図に示すように試験信
号発生回路１６と試験信号検出回路１７は、障害となっ
た現用回線１１側に接続されることになる。これによ
り、保守者は障害となった現用回線１１の特性を知るこ
とができる。

【０００７】図１０は、特開昭６２−２７９７５２号公
報に示されたオンライン回線モニタシステムを表わした
ものである。このシステムは二重ループ光通信網に適用
されたもので、中央制御装置３１は両系の光ループ全体
を制御するシステム制御部３２と、０系の中央制御部３
３と、１系の中央制御部３９とからなっている。この中
央制御装置３１は、分散配置されている端局装置３６、
３７、３８と、０系光伝送路４０および１系光伝送路４
１をそれぞれ通じてループ接続されている。すなわち、
０系の中央制御部３３、０系の端局制御部４３、４４、
４５は、０系光伝送路４０を通じてループ接続され、１
系の中央制御部３９、１系の端局制御部４６、４７、４
８が１系光伝送路４１を通じてループ接続される。０系
光伝送路４０と１系光伝送路４１は相反する伝送方向を
もっている。中央制御装置３１はある特定チャネルのあ
る定められたビットパターンを反転二連送して光伝送路
上に常に送出している。

【０００８】図１１は、ある光伝送路上にビット誤りが
生じた場合を示したものである。この図で図１０と同一
部分には同一の符号を付している。図１１で×印を示し
た箇所が障害点５１である。障害点５１の両隣りの端局
装置３４、３５では、中央制御装置３１から送出された
ビットパターンが、連続してＲ回以上異常が発生したこ
とを、０系の場合には０系の端局制御部４４が、１系の
場合には１系の端局制御部４６が検出し、ループバック
動作を行う。更に、中央制御装置３１内のシステム制御
部３２により、０系の中央制御部３３と１系の中央制御
部３９に対してバイパス指示またはループバック指示が
行われ、破線で示したような一重化構成がとられるよう
になっている。

【０００９】

【発明が解決しようとする課題】このように図８〜図１
１に示した従来のオンライン回線モニタシステムでは、
現用回線に何らかの大きな障害が発生したときに、これ
をトリガとして現用回線から予備回線への切り替えを行
うようになっており、現用回線を使用しながら、これに
試験信号を混入させて現用回線の良否を判定するといっ
たような手法を採用していない。これは、従来の通信シ
ステムではＳＴＭ(Synchronous TransferMode：同期転
送モード）が主流であり、サービスを中断させない状態
で、実際の信号に試験用の信号を混入させることができ
ないからである。

【００１０】もちろん、従来のシステムでも現用回線の
チェックを行う手法として、バイト単位で処理される信
号にパリティを付加する手法が存在した。この手法で
は、受信端でチェックすることで信号の誤りの有無を判
別することができる。しかしながら、この手法を使用し
た場合には、パリティビットが１ビット構成のとき、合
計で２ビットの誤りが発生したときには良否の判定が不
可能になるという問題がある。更に、このパリティチェ
ックだけで回路のすべての診断を行えるものでもないの
で、回路動作の良否を判定する手法としては不十分なも
のであった。また、パリティビットを増加させていく
と、これに伴って通信の処理を行う回路部分の規模が大
きくなるといった問題もあった。

【００１１】そこで本発明の目的は、運用回線としての
信号に回路ブロックの診断用の信号を混在させて伝送す
ることのできるオンライン回線モニタシステムを提供す
ることにある。

【００１２】

【課題を解決するための手段】請求項１記載の発明で
は、（イ）通常のＡＴＭセルを２系統に分岐して出力す
る信号分岐手段と、（ロ）この信号分岐手段によって分
岐された系統別のＡＴＭセルを入力してクロスコネクト
を行う第１および第２のクロスコネクト盤と、（ハ）こ
れら第１および第２のクロスコネクト盤の出力側に配置
されこれらの出力の一方を選択する選択手段と、（ニ）
第１および第２のクロスコネクト盤の信号処理を行う部
分を構成する複数の回路ブロックのそれぞれ先頭に、通
常のＡＴＭセルと共にこれとは別の回路診断用の試験用
ＡＴＭセルを入力する試験用ＡＴＭセル入力手段と、
（ホ）第１および第２のクロスコネクト盤の信号処理を
行う部分における通常のＡＴＭセルの滞留状態に応じて
試験用ＡＴＭセル入力手段から入力されるＡＴＭセルの
間隔を変えて輻輳の発生を防止する試験用ＡＴＭセル送
出間隔制御手段と、（へ）第１および第２のクロスコネ
クト盤の信号処理を行う部分を構成する複数の回路ブロ
ックを順次通過して最終段の回路ブロックから出力され
る試験用ＡＴＭセルを通常のＡＴＭセルから分離する試
験用ＡＴＭセル分離手段と、（ト）第１および第２のク
ロスコネクト盤の試験用ＡＴＭセル分離手段によって分
離された試験用ＡＴＭセルのデータ部に誤りがないかど
うかをそれぞれ判別し誤りが検出されたときそのクロス
コネクト盤の信号処理を行う部分が故障であると判定す
る故障判定手段と、（チ）この故障判定手段がクロスコ
ネクト盤の信号処理を行う部分が故障であると判別した
とき正常なクロスコネクト盤からＡＴＭセルを出力させ
るよう選択手段を制御する選択手段制御手段とをオンラ
イン回線モニタシステムに具備させる。

【００１３】すなわち請求項１記載の発明では、試験用
ＡＴＭセルをクロスコネクトを行う第１および第２のク
ロスコネクト盤のそれぞれの信号処理を行う部分を構成
する回路ブロックに通常のＡＴＭセルと同様に入力し
て、試験用ＡＴＭセル分離手段によって分離された試験
用ＡＴＭセルのデータ部に誤りがあればその信号処理を
行う部分が故障であると判定する。そして、故障判定手
段がクロスコネクト盤の信号処理を行う部分が故障であ
ると判別したとき正常なクロスコネクト盤からＡＴＭセ
ルを出力させるよう選択手段を制御するようにしてい
る。

【００１４】請求項２記載の発明では、故障判定手段
は、ＡＴＭセル分離手段によって分離された試験用ＡＴ
Ｍセルのデータ部を、信号処理を行う部分を構成する回
路ブロックに送出する前の試験用ＡＴＭセルのデータ部
と比較し、これが一致しないとき該当するクロスコネク
ト盤が故障していると判定することを特徴としている。

【００１５】

【発明の実施の形態】

【００１６】

【実施例】以下実施例につき本発明を詳細に説明する。

【００１７】図１は本発明の一実施例におけるオンライ
ン回線モニタシステムで監視の対象となる信号処理ブロ
ックの構成を表わしたものである。実施例のシステム
は、ＣＰＵ（中央処理装置）ブロック１０１と、第１〜
第９の受信側メモリブロック１０２ ₁ 〜１０２ ₉ と、同じ
く第１〜第９の送信側メモリブロック１０３ ₁ 〜１０３ ₉
を備えている。ここで第１〜第８の受信側メモリブロッ
ク１０２ ₁ 〜１０２ ₈ は８つの入力ポートに１つずつ対応
しており、それぞれ８ビットパラレルの第１〜第８の入
力信号（通常のＡＴＭセル）１０４ ₁ 〜１０４ ₈ の格納を
行うようになっている。第９の受信側メモリブロック１
０２ ₉ は、ＣＰＵブロック１０１から出力される８ビッ
トパラレルの入力信号（試験用ＡＴＭセル）１０５を入
力するようになっている。第１〜第８の送信側メモリブ
ロック１０３ ₁ 〜１０３ ₈ は８つの入力ポートに１つずつ
対応しており、それぞれ８ビットパラレルの第１〜第８
の出力信号１０６ ₁ 〜１０６ ₈ の読み出しを行うようにな
っている。第９の送信側メモリブロック１０３ ₉ からは
８ビットパラレルの出力信号（試験用ＡＴＭセル）１０
７が読み出され、ＣＰＵブロック１０１に入力されるよ
うになっている。

【００１８】各ポートの入出力スループットは、１５５
Ｍｂ／ｓ（メガ・ビット／秒）であり、信号内容は連続
したＡＴＭセルである。また、それぞれの入力信号１０
４ ₁ 〜１０４ ₈ は互いに非同期であり、異なるタイミング
を有している。第１〜第８の入力信号１０４ ₁ 〜１０４ ₈
は、８ビットパラレルに展開されており、１ビットを単
位とする速度は１９．４４ＭＨｚ（メガ・ヘルツ）とな
っている。ＣＰＵブロック１０１から第９の受信側メモ
リブロック１０２ ₉ に送出される入力信号１０５も同様
である。

【００１９】なお、この実施例のインタフェースはＡＴ
Ｍフォーラムにて標準化された“ＵＴＯＰＩＡ１インタ
フェース”と互換であり、入力された第１〜第８の入力
信号１０４ ₁ 〜１０４ ₈ および入力信号１０５は、受信側
メモリブロック１０２ ₁ 〜１０２ ₈ で、１つのシステムク
ロックに同期化される。本実施例でこのシステムクロッ
クの周波数は２５ＭＨｚとなっている。

【００２０】第１〜第９の受信側メモリブロック１０２
₁ 〜１０２ ₉ と第１〜第９の送信側メモリブロック１０３
₁ 〜１０３ ₉ の間には、第１〜第９の受信側メモリブロッ
ク１０２ ₁ 〜１０２ ₉ 側から順に、第１〜第８のシリアル
・パラレルブロック（Ｓ／Ｐ）１２１ ₁ 〜１２１ ₈ 、ＳＲ
ＡＭブロック１２２および第１〜第８のパラレル・シリ
アルブロック（Ｐ／Ｓ）１２３ ₁ 〜１２３ ₈ が配置されて
いる。

【００２１】第１〜第９の受信側メモリブロック１０２
₁ 〜１０２ ₉ は、それぞれ格納した１ビットずつの信号
（１３１ ₀₁ 〜１３１ ₀₈ ）、……、（１３９ ₀₁ 〜１３
９ ₀₈ ）を第１〜第８のシリアル・パラレルブロック１２
１ ₁ 〜１２１ ₈ に２５ＭＨｚの速度で分離して供給する。
第１〜第８のシリアル・パラレルブロック１２１ ₁ 〜１
２１ ₈ は、８ビットパラレルのこれらの信号（１３１ ₀₁
〜１３１ ₀₈ ）、……、（１３９ ₀₁ 〜１３９ ₀₈ ）をそれら
のブロックごとに時分割で４８ビットずつの信号（１４
１ ₀₁ 〜１４１ ₄₈ ）、……、（１４８ ₀₁ 〜１４８ ₄₈ ）に分
離多重する。これらの信号（１４１ ₀₁ 〜１４１ ₄₈ ）、…
…、（１４８ ₀₁ 〜１４８ ₄₈ ）はＳＲＡＭブロック１２２
に書き込まれる。

【００２２】ＳＲＡＭブロック１２２には、ＣＰＵブロ
ック１０１から書込アドレス信号１５１が入力される。
第１〜第８のシリアル・パラレルブロック１２１ ₁ 〜１
２１ ₈ から信号１５２として有効なセルが来たときの
み、書込パルス１５４がこのＳＲＡＭブロック１２２に
入力される。ＳＲＡＭブロック１２２には、同様にＣＰ
Ｕブロック１０１から読出アドレス１５５と読出パルス
１５６が入力されるようになっている。このうちの読出
パルス１５６に基づいてＳＲＡＭブロック１２２から信
号（１６１ ₀₁ 〜１６１ ₄₈ ）、（１６２ ₀₁ 〜１６２ ₄₈ ）、
……（１６８ ₀₁ 〜１６８ ₄₈ ）が読み出される。これら読
み出された信号（１６１ ₀₁ 〜１６１ ₄₈ ）、（１６２ ₀₁ 〜
１６２ ₄₈ ）、……（１６８ ₀₁ 〜１６８ ₄₈ ）は、第１〜第
８のパラレル・シリアルブロック１２３ ₁ 〜１２３ ₈ の対
応するものに入力され、それぞれ４８ビットを単位とし
て時分割に多重化される。

【００２３】第１〜第８のパラレル・シリアルブロック
１２３ ₁ 〜１２３ ₈ は、第１〜第８のシリアル・パラレル
ブロック１２１ ₁ 〜１２１ ₈ の場合と同様に、第１〜第９
の受信側メモリブロック１０２ ₁ 〜１０２ ₉ から時分割で
送られてきたビットパラレルな信号を第１の受信側メモ
リブロック１０２ ₁ から第９の受信側メモリブロック１
０２ ₉ まで順に処理していき、これらの結果を信号１７
１ ₀₁ 〜１７１ ₀₉ 、１７２ ₀₁ 〜１７２ ₀₉ 、……１７８ ₀₁ 〜
１７８ ₀₉ として、それぞれ対応する第１〜第９の送信側
メモリブロック１０３ ₁ 〜１０３ ₉ へと送出する。第１〜
第９の送信側メモリブロック１０３ ₁ 〜１０３ ₉ では、第
１〜第９の受信側メモリブロック１０２ ₁ 〜１０２ ₉ と同
様に、８ビットを単位としてこれらを一旦メモリ内に書
き込んだ後、８ビットのパラレルな第１〜第８の出力信
号１０６ ₁ 〜１０６ ₈ として出力することになる。この信
号インタフェイスは、第１〜第８の入力信号１０４ ₁ 〜
１０４ ₈ と同様に、ＡＴＭフォーラム（Ｆｏｒｕｍ）で
標準化されたＵＴＯＰＩＡ１インタフェイスと互換であ
る。このＵＴＯＰＩＡ１インタフェイスは、“ UTOPIA
，AnATM −PHY Interface Specification Level1
，Ver ．2.01 3 ／21，’1994 by ATM Forum”
（以下参考文献（１）という。）に記載されている。

【００２４】次に、図１に示した各ブロック間で信号フ
ォーマットがどのように変換され、，どのようなタイミ
ング処理でＡＴＭセルを単位とした交換が行われるかに
ついて説明を行う。

【００２５】図２は、第１の入力信号１０４ ₁ について
のＡＴＭセルのフォーマットを示したものであり、５バ
イトのセルヘッダ部１９１と、４８バイトのデータ部１
９２から構成されている。この図に示したフォーマット
は、ＩＴＵ−ＴやＡＴＭフォーラム（“User−Network
Interface（UNI ）Specification ，Ver ．3.1 Se
p．，’1994 by ＡＴＭ Forum ”（以下参考文献
（２）という。））等の標準化団体にて標準化されてい
るものである。第２〜第９の受信側メモリブロック１０
２ ₂ 〜１０２ ₉ に入力される第２〜第８の入力信号１０４
₂ 〜１０４ ₈ および入力信号１０５も同様のＡＴＭセルで
あり、非同期に入力されることになる。ここで、特に第
９の受信側メモリブロック１０２ ₉ へは、ＣＰＵブロッ
ク１０１から８ビットパラレルの入力信号１０５がＡＴ
Ｍセルの形で書き込まれることになる。図１に示した第
１〜第８の出力信号１０６ ₁ 〜１０６ ₈ も、この図２に示
したＡＴＭセルのフォーマットと同一のフォーマットと
なっている。

【００２６】第１〜第９の受信側メモリブロック１０２
₁ 〜１０２ ₉ では、入力されたこれらＡＴＭセルの５バイ
トのセルヘッダ部が取り除かれ、４８バイトのデータ部
１９２のみが次の第１〜第８のシリアル・パラレルブロ
ック１２１ ₁ 〜１２１ ₈ へと出力される。出力のされかた
としては、データ部１９２の４８バイトを１ビットずつ
に分け、第１のビットｂｉｔ ₁ から第８のビットｂｉｔ ₈
のそれぞれを第１のデータＤ ₁ から第４８のデータＤ ₄₈
として、図３に示したようなフォーマットとして８ビッ
ト分を順に出力するようにしている。信号１７１ ₀₁ 〜１
７１ ₀₈ 、１７２ ₀₁ 〜１７２ ₀₈ 、……１７８ ₀₁ 〜１７８ ₀₈
も、この図３に示したと同一のフォーマットとなってい
る。

【００２７】図１に示した第１のシリアル・パラレルブ
ロック１２１ ₁ は、第１〜第９の受信側メモリブロック
１０２ ₁ 〜１０２ ₉ からの第１のビットｂｉｔ ₁ を時分割
に多重分離の展開を行い、図４に示すフォーマットでＳ
ＲＡＭブロック１２２へ、４８ビットのデータ幅として
出力する。ＳＲＡＭブロック１２２は、この第１のシリ
アル・パラレルブロック１２１ ₁ から出力される信号
（１４１ ₀₁ 〜１４１ ₄₈ ）のみならず、第２〜第８のシリ
アル・パラレルブロック１２１ ₂ 〜１２１ ₈ から出力され
る信号（１４１ ₀₁ 〜１４１ ₄₈ ）、……、（１４８ ₀₁ 〜１
４８ ₄₈ ）についても処理を行うことは前記した。この処
理方法が具体的にどのようなものであるかは、後に詳細
に説明する。なお、図４に示したフォーマットは、ＳＲ
ＡＭブロック１２２から第１のパラレル・シリアルブロ
ック１２３ ₁ に出力される信号（１６１ ₀₁ 〜１６１ ₄₈ ）
についてのフォーマットと同一である。

【００２８】第１〜第８のシリアル・パラレルブロック
１２１ ₁ 〜１２１ ₈ までの処理では、図２に示したＡＴＭ
セルのデータ部１９２の４８バイトについて、それぞれ
が完全に３４８ビット幅（＝４８×８）として、多重分
離された形でＳＲＡＭブロック１２２に書き込まれる。
ＳＲＡＭブロック１２２には、時分割で第１〜第９の受
信側メモリブロック１０２ ₁ 〜１０２ ₉ から出力されたＡ
ＴＭセルが次々と順番に書き込まれることになる。

【００２９】このＳＲＡＭブロック１２２に対するアド
レスは、ＣＰＵブロック１０１によって制御される。す
なわち、書込アドレス信号１５１と書き込まれるセルが
有効であるとする信号１５２を受けて書込パルス１５４
がＳＲＡＭブロック１２２に出力され、読出アドレス１
５５と読出パルス１５６とによって、データ部１９２と
しての３８４ビットの情報がデータ交換され、セルを単
位としてクロスコネクトされることになる。このとき、
ＣＰＵブロック１０１は、ＳＲＡＭブロック１２２の使
用されているメモリ量を知ることになる。

【００３０】クロスコネクトされたセルのデータ部１９
２は、ＳＲＡＭブロック１２２から信号（１６１ ₀₁ 〜１
６１ ₄₈ ）、（１６２ ₀₁ 〜１６２ ₄₈ ）、……（１６８ ₀₁ 〜
１６８ ₄₈ ）として読み出される。この後、それぞれ４８
本を単位として第１〜第８のパラレル・シリアルブロッ
ク（Ｐ／Ｓ）１２３ ₁ 〜１２３ ₈ へ入力され、時分割で４
８多重される。そして、図３に示した信号のフォーマッ
トで信号１７１ ₀₁ 〜１７１ ₀₈ 、１７２ ₀₁ 〜１７２ ₀₈ 、…
…１７８ ₀₁ 〜１７８ ₀₈ として、それぞれ対応する第１〜
第９の送信側メモリブロック１０３ ₁ 〜１０３ ₉ へ出力さ
れる。例えば、第１のパラレル・シリアルブロック１２
３ ₁ について説明すると、図２で示されるＡＴＭセルの
データ部１９２における第１のビットｂｉｔ ₁ について
処理が行われ、時分割に９つの受信側メモリブロック１
０２ ₁ 〜１０２ ₉ から送られてきたＡＴＭセルのデータ部
１９２における第１のビットｂｉｔ ₁ について多重化が
行われて、次の段の第１〜第９の送信側メモリブロック
１０３ ₁ 〜１０３ ₉ へと出力されることになる。

【００３１】同様なことが第２〜第８のパラレル・シリ
アルブロック１２３ ₂ 〜１２３ ₈ についても行われる。そ
して、ＡＴＭセルのデータ部１９２の第２のビットｂｉ
ｔ ₂ 〜第８のビットｂｉｔ ₈ について処理が行われて、次
の段の第１〜第９の送信側メモリブロック１０３ ₁ 〜１
０３ ₉ へ出力される。

【００３２】第１〜第９の送信側メモリブロック１０３
₁ 〜１０３ ₉ では、第１〜第８のパラレル・シリアルブロ
ック（Ｐ／Ｓ）１２３ ₁ 〜１２３ ₈ からの信号１７１ ₀₁ 〜
１７１ ₀₈ 、１７２ ₀₁ 〜１７２ ₀₈ 、……１７８ ₀₁ 〜１７８
₀₈ を、図２に示したＡＴＭセルのフォーマットにする。
このため、図２に示した５バイトのセルヘッダ部１９１
を付け加えて、ＡＴＭフォーラムで標準化された、すで
に説明した“ＵＴＯＰＩＡ１インタフェース”と互換な
信号インターフェイスを有する第１〜第８の出力信号１
０６ ₁ 〜１０６ ₈ として外部に出力することになる。ま
た、第９の送信側メモリブロック１０３ ₉ へは、ＣＰＵ
ブロック１０１と同様にＡＴＭセルが書き込まれる。

【００３３】ところで、図１に示されるＡＴＭセルを単
位とするクロスコネクトは時分割で行われるが、これが
どのようなタイミングで行われるかについて説明を行
う。すでに説明した通り本実施例のオンライン回線モニ
タシステムでは、すべての信号が１つのシステムクロッ
ク（２５ＭＨｚ）に同期化されて時分割で処理される。

【００３４】図５は、第１のシリアル・パラレルブロッ
クに対する情報の入出の様子を表わしたものである。同
図（ａ）は、システムクロック（２５ＭＨｚ）の出力波
形を表わしたものである。図１に示す第１のシリアル・
パラレルブロック１２１ ₁ には、図５（ｂ）〜（ｅ）に
示すように、第１〜第９の受信側メモリブロック１０２
₁ 〜１０２ ₉ からＡＴＭセルのデータ部１９２（図２）の
第１のビットｂｉｔ ₁ の情報が順に読み出されて入力さ
れる。これらのメモリブロック１０２ ₁ 〜１０２ ₉ からの
情報が、図３に示す第１のデータＤ ₁ から第４８のデー
タＤ ₄₈ 間で読み出されたときに、４８ビット幅のデータ
として第１のシリアル・パラレルブロック１２１ ₁ から
出力される。すなわち図５は、ＡＴＭセルのデータ部１
９２の第１のビットｂｉｔ ₁ （図３）が４８ビット多重
分離されていくことを示すものである。ただし、第１の
受信側メモリブロック１０２ ₁ 、読み出されるべき有効
なＡＴＭセルが到着していない場合、データ部１９２は
「ｎｕｌｌ」となり、有効なデータは読み出されない。

【００３５】図６は、第１〜第８のシリアル・パラレル
ブロックからのデータの読み出しとＳＲＡＭブロックに
対するデータの書き込みの様子を表わしたものである。
第１〜第８のシリアル・パラレルブロック１２１ ₁ 〜１
２１ ₈ から３４８ビット幅（＝４８×８）に展開された
ＡＴＭセルのデータ部１９２（図２）が順に、第１〜第
９の受信側メモリブロック１０２ ₁ 〜１０２ ₉ の順で読み
出される。そして、同図（ａ）に示すようにＳＲＡＭブ
ロック１２２に順に書き込まれ、同図（ｂ）に示すよう
にこのＳＲＡＭブロック１２２から読み出されていく。
これらの図の横方向は時間ｔの経過を表わしており、同
図（ａ）と（ｂ）で示したように、書き込みと読み出し
には位相のずれ（時間の差）がある。これらの読み書き
のタイミングは、ＣＰＵブロック１０１（図１）からの
書込アドレス信号１５１および読出アドレス信号１５５
の発生タイミング、および書込パルス１５４と読出パル
ス１５６ならびに２５ＭＨｚのシステムクロックに同期
している。したがって、アドレスを変えることでＡＴＭ
セルのデータ部１９２をクロスコネクトして、信号１０
４ ₁ 、……１０４ ₈ 、１０５を任意の出力信号１０６ ₁ 〜
１０６ ₈ としてセルヘッダ部１９１を付加して出力する
ことができる。

【００３６】次に第１〜第８のパラレル・シリアルブロ
ック１２３ ₁ 〜１２３ ₈ では、すでに説明した第１〜第８
のシリアル・パラレルブロック１２１ ₁ 〜１２１ ₈ と全く
逆の動作で４８ビット多重を行って、信号１７１ ₀₁ 〜１
７１ ₀₈ 、１７２ ₀₁ 〜１７２ ₀₈ 、……１７８ ₀₁ 〜１７８ ₀₈
を出力し、これらを第１〜第９の送信側メモリブロック
１０３ ₁ 〜１０３ ₉ に入力する。

【００３７】本実施例では、図１に示したようにＡＴＭ
セルを単位とするクロスコネクト回路ブロックで、通常
の信号としてのＡＴＭセルデータを、第１〜第８の入力
信号１０４ ₁ 〜１０４ ₈ として第１〜第９の受信側メモリ
ブロック１０２ ₁ 〜１０２ ₉ に入力し、また、第１〜第９
の送信側メモリブロック１０３ ₁ 〜１０３ ₉ からは第１〜
第８の出力信号１０６ ₁ 〜１０６ ₈ として出力している。
このようにＡＴＭセルデータ交換サービスを中断させる
ことなく、ＣＰＵブロック１０１からある決められたパ
ターンを有する試験用ＡＴＭセルを入力信号１０５とし
て出力している。そして、これを第９の受信側メモリブ
ロック１０２ ₉ から、第１〜第８のシリアル・パラレル
ブロック１２１ ₁ 〜１２１ ₈ ならびにＳＲＡＭブロック１
２２を通して、第１〜第８のパラレル・シリアルブロッ
ク１２３ ₁ 〜１２３ ₈ 、第９の送信側メモリブロック１０
３ ₉ というようにデータ部１９２（図２）を巡回させ
て、再びＣＰＵブロック１０１に戻すようにしている。
これにより、送出した試験用ＡＴＭセルのデータ部１９
２を照合させて、クロスコネクト回路ブロック全体の診
断を周期的に行うようにしている。

【００３８】すなわち、本実施例では送出した試験用Ａ
ＴＭセルの３４８ビットあるデータ部１９２の内容が１
ビットでも間違っていたならば、図１に示した回路ブロ
ックのいずれかが故障していると判定することができ
る。また、この試験用ＡＴＭセルの送出間隔を変えるこ
とにより、判定に要する時間を変更することができ、Ｓ
ＲＡＭブロック１２２の通常のデータセルの滞留状態に
応じてＳＲＡＭのメモリサイズと有効セル数とを計算す
ることで、ＳＲＡＭブロック１２２に輻輳を起こさせる
ことなく故障の判定を行うことができる。

【００３９】次に、以上説明した実施例のオンライン回
線モニタシステムが実際のシステムに適用される場合を
説明する。

【００４０】図７はＡＴＭクロスコネクト装置の全体的
な構成を表わしたものである。この装置は、装置外部か
らＩＴＵ−ＴやＡＴＭフォーラム（参考文献（２））等
で標準化されたインタフェースである複数本のＳＴＭ−
１信号２０１を入力する第１の回線カード２０２と、回
線カード２０２の出力側に設けられた１対のＡＴＭクロ
スコネクト盤２０３、２０４と、これらの出力側に設け
られたいずれか一方がアクティブな第１および第２のト
ライステートバッファ２０５、２０６と、これらのトラ
イステートバッファ２０５、２０６の出力側に配置され
ＳＴＭ−１信号２０７を出力する第２の回線カード２０
８と、第１および第２のＡＴＭクロスコネクト盤２０
３、２０４からの情報に基づいて第１および第２のトラ
イステートバッファ２０５、２０６の制御を行う制御盤
２０９から構成されている。

【００４１】このＡＴＭクロスコネクト装置では、第１
の回線カード２０２がＳＴＭ−１信号２０１のポインタ
処理を行い、オーバヘッド部分を取り除く。そして、純
粋なＡＴＭセルとして、ＡＴＭフォーラムにおいて標準
化されたインタフェースであるＵＴＯＰＩＡ１（参考文
献（１））と互換性のある信号２１１として出力され
る。この信号２１１は２分岐され、第１および第２のＡ
ＴＭクロスコネクト盤２０３、２０４に入力される。第
１および第２のＡＴＭクロスコネクト盤２０３、２０４
におけるクロスコネクトを行うクロスコネクトブロック
２０３Ａ、２０４Ａは、それぞれのブロック内でＡＴＭ
セルを単位としてクロスコネクトを行うもので、それら
の内部構成は図１に示したものと同じである。

【００４２】これらのクロスコネクトブロック２０３
Ａ、２０４Ａ内では、図１に示したＣＰＵブロック１０
１が常に試験用ＡＴＭセルを送出し、クロスコネクトブ
ロック２０３Ａ、２０４Ａ内部の故障を発見した場合に
は直ちに信号２１２または２１３をアクティブにする。
これらの信号２１２、２１３を入力する制御盤２０９
は、このアクティブ状態で制御信号２１４、２１５を出
力して、トライステートバッファ２０５、２０６を制御
する。これにより、第１あるいは第２のＡＴＭクロスコ
ネクト盤２０３、２０４から第２の回線カード２０８へ
送出される信号をアクティブにしたり、送出を停止させ
ることができる。

【００４３】この図７に示した例では、第１のトライス
テートバッファ２０５がアクティブとなっており、オン
ライン（運用状態）となっている。この状態では、第２
のトライステートバッファ２０６の出力が停止されてお
り、オフライン（待機状態）となっている。第１および
第２のＡＴＭクロスコネクト盤２０３、２０４のいずれ
か一方から出力された信号２１６は出力側の第２の回線
カード２０８に入力される。このときのインタフェース
は、信号２１１と同様にＵＴＯＰＩＡ１（参考文献
（１））とである。

【００４４】第２の回線カード２０８では、第１の回線
カード２０２とは逆の処理をポインタ処理を行い、オー
バヘッド部分を挿入して、再び複数本のＳＴＭ−１信号
２０７を出力することになる。

【００４５】この図７に示したＡＴＭクロスコネクト装
置では、第１および第２のクロスコネクト盤２０３、２
０４で常に既述の故障判定が行われる。そして、現状で
待機状態（オフライン）側である第２のＡＴＭクロスコ
ネクト盤２０４側では、主信号である信号２１１を同様
に入力しているので、第１のＡＴＭクロスコネクト盤２
０３側で故障が発見され、第２のＡＴＭクロスコネクト
盤２０４が運用状態（オンライン）になるべく切り替え
が行われた時には、迅速にクロスコネクトサービスを提
供することができる。また、サービスを提供しながら故
障を発見できるように、クロスコネクトブロック２０３
Ａ、２０４Ａでは試験用ＡＴＭセルを常に出力してこれ
らをモニタしているので、第１と第２のＡＴＭクロスコ
ネクト盤２０３、２０４の間で切り替えが発生しても、
オンラインサービスへの影響を最小限に抑えることがで
きる。

【００４６】

【発明の効果】以上説明したように請求項１記載の発明
によれば、ＡＴＭの技術を使用することで、現用系であ
るか予備系であるかを問わず、試験用ＡＴＭセルを用い
てＡＴＭセルを単位としてクロスコネクトを行う信号処
理を行う部分を構成する回路ブロックの診断を常に行う
ことができ、障害の発生に迅速に対処することができ
る。しかも本発明では、通常のＡＴＭセルの量に応じて
試験用ＡＴＭセルの量を調整するので、データセルの滞
留による輻輳を効果的に防止することができる。

【００４７】また、請求項１記載の発明では、第１およ
び第２のクロスコネクト盤の信号処理を行う部分を構成
する複数の回路ブロックのそれぞれ先頭に回路診断用の
試験用ＡＴＭセルを入力し、これら信号処理を行う部分
を構成する複数の回路ブロックを順次通過して最終段の
回路ブロックから出力される試験用ＡＴＭセルを通常の
ＡＴＭセルから分離して、分離後の試験用ＡＴＭセルの
データ部に誤りがないかどうかをそれぞれ判別し誤りが
検出されたときそのクロスコネクト盤の信号処理を行う
部分が故障であると判定することにしている。これによ
り、クロスコネクト盤の信号処理を行う各回路ブロック
の異常の有無を常に判定することができるので、障害が
発生したとき確実にクロスコネクト盤の切り替えを行う
ことができるだけでなく、現在使用していない予備系の
クロスコネクト盤についてもその異常の有無を常に判定
することができるという利点もある。

【図面の簡単な説明】

【図１】本発明の一実施例におけるオンライン回線モニ
タシステムで監視の対象となる信号処理ブロックの構成
を表わしたブロック図である。

【図２】本実施例で受信側メモリブロックへ入力する信
号および送信側メモリブロックから出力される信号につ
いてのＡＴＭセルのフォーマットを示したフォーマット
説明図である。

【図３】本実施例で受信側メモリブロックから出力され
る信号およびパラレル・シリアルブロックから出力され
る信号のフォーマットを示したフォーマット説明図であ
る。

【図４】本実施例でシリアル・パラレルブロックから出
力される信号およびＳＲＡＭブロックから出力される信
号のフォーマットを示したフォーマット説明図である。

【図５】本実施例で第１のシリアル・パラレルブロック
に対する情報の入出のタイミングを示したタイミング図
である。

【図６】本実施例で第１〜第８のシリアル・パラレルブ
ロックからのデータの読出とＳＲＡＭブロックに対する
データの書き込みの様子を表わした説明図である。

【図７】本発明の適用されるＡＴＭクロスコネクト装置
の全体的な構成を表わしたブロック図である。

【図８】従来提案されたオンライン回線モニタシステム
の第１の例における回線切り替え前の状態を示すブロッ
ク図である。

【図９】従来提案されたオンライン回線モニタシステム
の第１の例における回線切り替え後の状態を示すブロッ
ク図である。

【図１０】従来提案されたオンライン回線モニタシステ
ムの第２の例を示すシステム構成図である。

【図１１】従来提案されたオンライン回線モニタシステ
ムの第２の例で光伝送路上にビット誤りが生じた場合を
示す説明図である。

【符号の説明】

１０２受信側メモリブロック１０３送信側メモリブロック１０４、１０５入力信号１０７出力信号１２１シリアル・パラレルブロック１２２ＳＲＡＭブロック１２３パラレル・シリアルブロック１９１セルヘッダ部１９２データ部× ２０３第１のＡＴＭクロスコネクト盤２０３Ａ、２０４Ａクロスコネクトブロック２０４第２のＡＴＭクロスコネクト盤２０９制御盤

フロントページの続き (56)参考文献特開平５−227117（ＪＰ，Ａ) 特開平５−292112（ＪＰ，Ａ) 特開平６−164622（ＪＰ，Ａ) 特開平６−311541（ＪＰ，Ａ) 特開平７−107524（ＪＰ，Ａ) 特開平８−172485（ＪＰ，Ａ) 特開平５−3489（ＪＰ，Ａ) 特開平８−256129（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/28

Claims

(57)【特許請求の範囲】

【請求項１】通常のＡＴＭセルを２系統に分岐して出
力する信号分岐手段と、この信号分岐手段によって分岐された系統別のＡＴＭセ
ルを入力してクロスコネクトを行う第１および第２のク
ロスコネクト盤と、これら第１および第２のクロスコネクト盤の出力側に配
置されこれらの出力の一方を選択する選択手段と、前記第１および第２のクロスコネクト盤の信号処理を行
う部分を構成する複数の回路ブロックのそれぞれ先頭
に、前記通常のＡＴＭセルと共にこれとは別の回路診断
用の試験用ＡＴＭセルを入力する試験用ＡＴＭセル入力
手段と、前記第１および第２のクロスコネクト盤の前記信号処理
を行う部分における前記通常のＡＴＭセルの滞留状態に
応じて前記試験用ＡＴＭセル入力手段から入力されるＡ
ＴＭセルの間隔を変えて輻輳の発生を防止する試験用Ａ
ＴＭセル送出間隔制御手段と、前記第１および第２のクロスコネクト盤の前記信号処理
を行う部分を構成する複数の回路ブロックを順次通過し
て最終段の回路ブロックから出力される前記試験用ＡＴ
Ｍセルを前記通常のＡＴＭセルから分離する試験用ＡＴ
Ｍセル分離手段と、前記第１および第２のクロスコネクト盤の試験用ＡＴＭ
セル分離手段によって分離された試験用ＡＴＭセルのデ
ータ部に誤りがないかどうかをそれぞれ判別し誤りが検
出されたときそのクロスコネクト盤の前記信号処理を行
う部分が故障であると判定する故障判定手段と、この故障判定手段が前記クロスコネクト盤の前記信号処
理を行う部分が故障であると判別したとき正常なクロス
コネクト盤からＡＴＭセルを出力させるよう前記選択手
段を制御する選択手段制御手段とを具備することを特徴
とするオンライン回線モニタシステム。
【請求項２】前記故障判定手段は、ＡＴＭセル分離手
段によって分離された試験用ＡＴＭセルのデータ部を前
記信号処理を行う部分を構成する回路ブロックに送出す
る前の試験用ＡＴＭセルのデータ部と比較し、これが一
致しないときそのクロスコネクト盤が故障していると判
定することを特徴とする請求項１記載のオンライン回線
モニタシステム。