JPH1127282A - オンライン回線モニタシステム - Google Patents
オンライン回線モニタシステムInfo
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- JPH1127282A JPH1127282A JP9178103A JP17810397A JPH1127282A JP H1127282 A JPH1127282 A JP H1127282A JP 9178103 A JP9178103 A JP 9178103A JP 17810397 A JP17810397 A JP 17810397A JP H1127282 A JPH1127282 A JP H1127282A
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- atm
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/64—Hybrid switching systems
- H04L12/6402—Hybrid switching fabrics
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 運用回線としての信号に回路ブロックの診断
用の信号を混在させて伝送することのできるオンライン
回線モニタシステムを得ること。 【解決手段】 運用系のＡＴＭクロスコネクト盤の受信
メモリブロック１０２１〜１０２８には通常のＡＴＭセ
ルが入力され、受信メモリブロック１０２９には試験用
ＡＴＭセル（入力信号１０５）が入力される。各ブロッ
ク１２１、１２２、１２３を経て送信側メモリブロック
１０３で試験用ＡＴＭセル（出力信号１０７）が分離さ
れ、ＣＰＵブロック１０１に入力される。ＣＰＵブロッ
ク１０１は、出力信号１０７のデータ部を入力信号１０
５のそれぞれと比較して、一致していない場合には運用
系から予備系への切り替えを行う。
用の信号を混在させて伝送することのできるオンライン
回線モニタシステムを得ること。 【解決手段】 運用系のＡＴＭクロスコネクト盤の受信
メモリブロック１０２１〜１０２８には通常のＡＴＭセ
ルが入力され、受信メモリブロック１０２９には試験用
ＡＴＭセル（入力信号１０５）が入力される。各ブロッ
ク１２１、１２２、１２３を経て送信側メモリブロック
１０３で試験用ＡＴＭセル（出力信号１０７）が分離さ
れ、ＣＰＵブロック１０１に入力される。ＣＰＵブロッ
ク１０１は、出力信号１０７のデータ部を入力信号１０
５のそれぞれと比較して、一致していない場合には運用
系から予備系への切り替えを行う。
Description
【０００１】
【発明の属する技術分野】本発明はＡＴＭ（Asynchrono
us Transfer Mode：非同期転送モード）セルを単位とし
てクロスコネクトを行うＡＴＭセルクロスコネクト装置
に使用されるオンライン回線モニタシステムに係わり、
詳細にはクロスコネクトを行う回路ブロックの故障の診
断を行うためのオンライン回線モニタシステムに関す
る。
us Transfer Mode：非同期転送モード）セルを単位とし
てクロスコネクトを行うＡＴＭセルクロスコネクト装置
に使用されるオンライン回線モニタシステムに係わり、
詳細にはクロスコネクトを行う回路ブロックの故障の診
断を行うためのオンライン回線モニタシステムに関す
る。
【０００２】
【従来の技術】現用回線と予備回線を備えた冗長構成の
通信網では、現用回線に障害が発生した場合には予備回
線への切り替えを行うようになっている。このような通
信網では、現用回線が断となったり入力断が発生した場
合のような大きな障害が発生したときに、これをトリガ
として現用回線から予備回線への切り替えを行うように
なっている。
通信網では、現用回線に障害が発生した場合には予備回
線への切り替えを行うようになっている。このような通
信網では、現用回線が断となったり入力断が発生した場
合のような大きな障害が発生したときに、これをトリガ
として現用回線から予備回線への切り替えを行うように
なっている。
【０００３】図８は、特開平４−５１７２３号公報に示
された従来のオンライン回線モニタシステムを表わした
ものである。このシステムは、現用回線１１と予備回線
１２を介してこれらの両端に接続された第１および第２
の回線切替装置１３、１４を備えている。このうちの第
２の回線切替装置１４は、予備回線１２の一端へ試験信
号を送出する試験信号発生回路１６と、この予備回線１
２の他端に戻される試験信号を受信して回線の状態を判
定する試験信号検出回路１７を備えている。また、第２
の回線切替装置１４は切替接続点１８〜２１を備えてい
る。切替接続点１８は、試験信号を送受信する回線の切
り替えを行う第１のスイッチ（図示せず）により制御さ
れ、切替接続点１９〜２１は、現用回線１１と予備回線
１２の切り替えを行う第３のスイッチ（図示せず）によ
り制御される。
された従来のオンライン回線モニタシステムを表わした
ものである。このシステムは、現用回線１１と予備回線
１２を介してこれらの両端に接続された第１および第２
の回線切替装置１３、１４を備えている。このうちの第
２の回線切替装置１４は、予備回線１２の一端へ試験信
号を送出する試験信号発生回路１６と、この予備回線１
２の他端に戻される試験信号を受信して回線の状態を判
定する試験信号検出回路１７を備えている。また、第２
の回線切替装置１４は切替接続点１８〜２１を備えてい
る。切替接続点１８は、試験信号を送受信する回線の切
り替えを行う第１のスイッチ（図示せず）により制御さ
れ、切替接続点１９〜２１は、現用回線１１と予備回線
１２の切り替えを行う第３のスイッチ（図示せず）によ
り制御される。
【０００４】第１の回線切替装置１３は、試験信号を送
受信する回線を第１のスイッチに対応させて切り替える
第２のスイッチ（図示せず）と、第２のスイッチに設け
られ切替接続点２３を有し試験信号を折り返すループバ
ック回路２４と、切替接続点２５〜２７を有し現用回線
１１および予備回線１２を切り替える第４のスイッチ
（図示せず）とを備えている。
受信する回線を第１のスイッチに対応させて切り替える
第２のスイッチ（図示せず）と、第２のスイッチに設け
られ切替接続点２３を有し試験信号を折り返すループバ
ック回路２４と、切替接続点２５〜２７を有し現用回線
１１および予備回線１２を切り替える第４のスイッチ
（図示せず）とを備えている。
【０００５】このオンライン回線モニタシステムでは、
現用回線１１が通常使用される。したがって、第１の回
線切替装置１３内の第４のスイッチは、この図８に示す
ように切替接続点２５と切替接続点２６とを接続し、第
２の回線切替装置１４内の第３のスイッチは同じく図８
に示すように切替接続点１９と切替接続点２０とを接続
している。このとき、予備回線側は第１の回線切替装置
１３の第２のスイッチにより、図８に示すように切替接
続点２３と切替接続点２７を接続し、第２の回線切替装
置１４内の第１のスイッチにより、図８に示すように切
替接続点１８と切替接続点２１を接続する。これによっ
て、予備回線１２は第１の回線切替装置１３側でループ
バック状態となり、第２の回線切替装置１４の試験信号
発生回路１６から予備回線１２へ送出された試験信号は
試験信号検出回路１７に戻ってくる。試験信号検出回路
１７は、特性の良否判定を行って不良であれば警報を発
する。保守者はこの場合に予備回線１２の修理を行うこ
とで、予備回線１２を常に正常な状態に保つようにして
いる。
現用回線１１が通常使用される。したがって、第１の回
線切替装置１３内の第４のスイッチは、この図８に示す
ように切替接続点２５と切替接続点２６とを接続し、第
２の回線切替装置１４内の第３のスイッチは同じく図８
に示すように切替接続点１９と切替接続点２０とを接続
している。このとき、予備回線側は第１の回線切替装置
１３の第２のスイッチにより、図８に示すように切替接
続点２３と切替接続点２７を接続し、第２の回線切替装
置１４内の第１のスイッチにより、図８に示すように切
替接続点１８と切替接続点２１を接続する。これによっ
て、予備回線１２は第１の回線切替装置１３側でループ
バック状態となり、第２の回線切替装置１４の試験信号
発生回路１６から予備回線１２へ送出された試験信号は
試験信号検出回路１７に戻ってくる。試験信号検出回路
１７は、特性の良否判定を行って不良であれば警報を発
する。保守者はこの場合に予備回線１２の修理を行うこ
とで、予備回線１２を常に正常な状態に保つようにして
いる。
【０００６】図９は、このオンライン回線モニタシステ
ムで現用回線に障害が発生して予備回線への切り替えが
行われた状態を表わしたものである。図８と同一部分に
は同一の符号を付している。この図に示すように試験信
号発生回路１６と試験信号検出回路１７は、障害となっ
た現用回線１１側に接続されることになる。これによ
り、保守者は障害となった現用回線１１の特性を知るこ
とができる。
ムで現用回線に障害が発生して予備回線への切り替えが
行われた状態を表わしたものである。図８と同一部分に
は同一の符号を付している。この図に示すように試験信
号発生回路１６と試験信号検出回路１７は、障害となっ
た現用回線１１側に接続されることになる。これによ
り、保守者は障害となった現用回線１１の特性を知るこ
とができる。
【０００７】図１０は、特開昭６２−２７９７５２号公
報に示されたオンライン回線モニタシステムを表わした
ものである。このシステムは二重ループ光通信網に適用
されたもので、中央制御装置３１は両系の光ループ全体
を制御するシステム制御部３２と、０系の中央制御部３
３と、１系の中央制御部３４とからなっている。この中
央制御装置３１は、分散配置されている端局装置３６、
３７、３８と、０系光伝送路４０および１系光伝送路４
１をそれぞれ通じてループ接続されている。すなわち、
０系の中央制御部３３、０系の端局制御部４３、４４、
４５は、０系光伝送路４０を通じてループ接続され、１
系の中央制御部３４、１系の端局制御部４６、４７、４
８が１系光伝送路４１を通じてループ接続される。０系
光伝送路４０と１系光伝送路４１は相反する伝送方向を
もっている。中央制御装置３１はある特定チャネルのあ
る定められたビットパターンを反転二連送して光伝送路
上に常に送出している。
報に示されたオンライン回線モニタシステムを表わした
ものである。このシステムは二重ループ光通信網に適用
されたもので、中央制御装置３１は両系の光ループ全体
を制御するシステム制御部３２と、０系の中央制御部３
３と、１系の中央制御部３４とからなっている。この中
央制御装置３１は、分散配置されている端局装置３６、
３７、３８と、０系光伝送路４０および１系光伝送路４
１をそれぞれ通じてループ接続されている。すなわち、
０系の中央制御部３３、０系の端局制御部４３、４４、
４５は、０系光伝送路４０を通じてループ接続され、１
系の中央制御部３４、１系の端局制御部４６、４７、４
８が１系光伝送路４１を通じてループ接続される。０系
光伝送路４０と１系光伝送路４１は相反する伝送方向を
もっている。中央制御装置３１はある特定チャネルのあ
る定められたビットパターンを反転二連送して光伝送路
上に常に送出している。
【０００８】図１１は、ある光伝送路上にビット誤りが
生じた場合を示したものである。この図で図１０と同一
部分には同一の符号を付している。図１１で×印を示し
た箇所が障害点５１である。障害点５１の両隣りの端局
装置３４、３５では、中央制御装置３１から送出された
ビットパターンが、連続してＲ回以上異常が発生したこ
とを、０系の場合には０系の端局制御部４４が、１系の
場合には１系の端局制御部４６が検出し、ループバック
動作を行う。更に、中央制御装置３１内のシステム制御
部３２により、０系の中央制御部３３と１系の中央制御
部３４に対してバイパス指示またはループバック指示が
行われ、破線で示したような一重化構成がとられるよう
になっている。
生じた場合を示したものである。この図で図１０と同一
部分には同一の符号を付している。図１１で×印を示し
た箇所が障害点５１である。障害点５１の両隣りの端局
装置３４、３５では、中央制御装置３１から送出された
ビットパターンが、連続してＲ回以上異常が発生したこ
とを、０系の場合には０系の端局制御部４４が、１系の
場合には１系の端局制御部４６が検出し、ループバック
動作を行う。更に、中央制御装置３１内のシステム制御
部３２により、０系の中央制御部３３と１系の中央制御
部３４に対してバイパス指示またはループバック指示が
行われ、破線で示したような一重化構成がとられるよう
になっている。
【０００９】
【発明が解決しようとする課題】このように図８〜図１
１に示した従来のオンライン回線モニタシステムでは、
現用回線に何らかの大きな障害が発生したときに、これ
をトリガとして現用回線から予備回線への切り替えを行
うようになっており、現用回線を使用しながら、これに
試験信号を混入させて現用回線の良否を判定するといっ
たような手法を採用していない。これは、従来の通信シ
ステムではＳＴＭ(Synchronous TransferMode：同期転
送モード) が主流であり、サービスを中断させない状態
で、実際の信号に試験用の信号を混入させることができ
なかいからである。
１に示した従来のオンライン回線モニタシステムでは、
現用回線に何らかの大きな障害が発生したときに、これ
をトリガとして現用回線から予備回線への切り替えを行
うようになっており、現用回線を使用しながら、これに
試験信号を混入させて現用回線の良否を判定するといっ
たような手法を採用していない。これは、従来の通信シ
ステムではＳＴＭ(Synchronous TransferMode：同期転
送モード) が主流であり、サービスを中断させない状態
で、実際の信号に試験用の信号を混入させることができ
なかいからである。
【００１０】もちろん、従来のシステムでも現用回線の
チェックを行う手法として、バイト単位で処理される信
号にパリティを付加する手法が存在した。この手法で
は、受信端でチェックすることで信号の誤りの有無を判
別することができる。しかしながら、この手法を使用し
た場合には、パリティビットが１ビット構成のとき、合
計で２ビットの誤りが発生したときには良否の判定が不
可能になるという問題がある。更に、このパリティチェ
ックだけで回路のすべての診断を行えるものでもないの
で、回路動作の良否を判定する手法としては不十分なも
のであった。また、パリティビットを増加させていく
と、これに伴って通信の処理を行う回路部分の規模が大
きくなるといった問題もあった。
チェックを行う手法として、バイト単位で処理される信
号にパリティを付加する手法が存在した。この手法で
は、受信端でチェックすることで信号の誤りの有無を判
別することができる。しかしながら、この手法を使用し
た場合には、パリティビットが１ビット構成のとき、合
計で２ビットの誤りが発生したときには良否の判定が不
可能になるという問題がある。更に、このパリティチェ
ックだけで回路のすべての診断を行えるものでもないの
で、回路動作の良否を判定する手法としては不十分なも
のであった。また、パリティビットを増加させていく
と、これに伴って通信の処理を行う回路部分の規模が大
きくなるといった問題もあった。
【００１１】そこで本発明の目的は、運用回線としての
信号に回路ブロックの診断用の信号を混在させて伝送す
ることのできるオンライン回線モニタシステムを提供す
ることにある。
信号に回路ブロックの診断用の信号を混在させて伝送す
ることのできるオンライン回線モニタシステムを提供す
ることにある。
【００１２】
【課題を解決するための手段】請求項１記載の発明で
は、複数の伝送路からの同期転送モードで転送される信
号フレーム中の非同期転送モード用のＡＴＭセルストリ
ームを入力して、これら複数のＡＴＭセルストリーム中
のＡＴＭセルを単位としてクロスコネクトを行うシステ
ムにおいて、（イ）サービスを提供している状態として
の運用状態であるかサービスを提供しいない状態として
の待機状態であるかを問わず回路診断用の試験用ＡＴＭ
セルを入力する試験用ＡＴＭセル入力手段と、（ロ）Ａ
ＴＭセルを単位としてクロスコネクトを行う信号処理部
を構成する回路ブロックに、試験用ＡＴＭセル入力手段
によって入力された試験用ＡＴＭセルを順次通過させ、
これらの回路ブロックの最終段から出力される試験用Ａ
ＴＭセルをそれ以外の通常のＡＴＭセルから分離する試
験用ＡＴＭセル分離手段と、（ハ）この試験用ＡＴＭセ
ル分離手段によって分離された試験用ＡＴＭセルのデー
タ部に誤りがないかどうかを判別し誤りが検出されたと
きその信号処理部が故障であると判定する故障判定手段
とをオンライン回線モニタシステムに具備させる。
は、複数の伝送路からの同期転送モードで転送される信
号フレーム中の非同期転送モード用のＡＴＭセルストリ
ームを入力して、これら複数のＡＴＭセルストリーム中
のＡＴＭセルを単位としてクロスコネクトを行うシステ
ムにおいて、（イ）サービスを提供している状態として
の運用状態であるかサービスを提供しいない状態として
の待機状態であるかを問わず回路診断用の試験用ＡＴＭ
セルを入力する試験用ＡＴＭセル入力手段と、（ロ）Ａ
ＴＭセルを単位としてクロスコネクトを行う信号処理部
を構成する回路ブロックに、試験用ＡＴＭセル入力手段
によって入力された試験用ＡＴＭセルを順次通過させ、
これらの回路ブロックの最終段から出力される試験用Ａ
ＴＭセルをそれ以外の通常のＡＴＭセルから分離する試
験用ＡＴＭセル分離手段と、（ハ）この試験用ＡＴＭセ
ル分離手段によって分離された試験用ＡＴＭセルのデー
タ部に誤りがないかどうかを判別し誤りが検出されたと
きその信号処理部が故障であると判定する故障判定手段
とをオンライン回線モニタシステムに具備させる。
【００１３】すなわち請求項１記載の発明では、試験用
ＡＴＭセルをクロスコネクトを行う信号処理部を構成す
る回路ブロックに通常のＡＴＭセルと同様に入力して、
試験用ＡＴＭセル分離手段によって分離された試験用Ａ
ＴＭセルのデータ部に誤りがあればその信号処理部が故
障であると判定するようにしている。
ＡＴＭセルをクロスコネクトを行う信号処理部を構成す
る回路ブロックに通常のＡＴＭセルと同様に入力して、
試験用ＡＴＭセル分離手段によって分離された試験用Ａ
ＴＭセルのデータ部に誤りがあればその信号処理部が故
障であると判定するようにしている。
【００１４】請求項２記載の発明では、故障判定手段
は、ＡＴＭセル分離手段によって分離された試験用ＡＴ
Ｍセルのデータ部を信号処理部を構成する回路ブロック
に送出する前の試験用ＡＴＭセルのデータ部と比較し、
これが一致しないとき信号処理部が故障していると判定
することを特徴としている。
は、ＡＴＭセル分離手段によって分離された試験用ＡＴ
Ｍセルのデータ部を信号処理部を構成する回路ブロック
に送出する前の試験用ＡＴＭセルのデータ部と比較し、
これが一致しないとき信号処理部が故障していると判定
することを特徴としている。
【００１５】請求項３記載の発明では、試験用ＡＴＭセ
ル入力手段は、通常のＡＴＭセルの滞留状況を判別する
滞留状況判別手段と、滞留状況に応じて試験用ＡＴＭセ
ルの入力される量を調整する調整手段とを具備すること
を特徴としている。すなわち、通常のＡＴＭセルの量が
多い場合には、試験用ＡＴＭセルの量を調整して、輻輳
が生じないようにしている。
ル入力手段は、通常のＡＴＭセルの滞留状況を判別する
滞留状況判別手段と、滞留状況に応じて試験用ＡＴＭセ
ルの入力される量を調整する調整手段とを具備すること
を特徴としている。すなわち、通常のＡＴＭセルの量が
多い場合には、試験用ＡＴＭセルの量を調整して、輻輳
が生じないようにしている。
【００１６】
【００１７】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１８】図１は本発明の一実施例におけるオンライ
ン回線モニタシステムで監視の対象となる信号処理ブロ
ックの構成を表わしたものである。実施例のシステム
は、ＣＰＵ（中央処理装置）ブロック１０１と、第１〜
第９の受信側メモリブロック１０２１〜１０２９と、同
じく第１〜第９の送信側メモリブロック１０３１〜１０
３９を備えている。ここで第１〜第８の受信側メモリブ
ロック１０２１〜１０２８は８つの入力ポートに１つず
つ対応しており、それぞれ８ビットパラレルの第１〜第
８の入力信号（通常のＡＴＭセル）１０４１〜１０４８
の格納を行うようになっている。第９の受信側メモリブ
ロック１０２９ は、ＣＰＵブロック１０１から出力さ
れる８ビットパラレルの入力信号（試験用ＡＴＭセル）
１０５を入力するようになっている。第１〜第８の送信
側メモリブロック１０３１〜１０３８は８つの入力ポー
トに１つずつ対応しており、それぞれ８ビットパラレル
の第１〜第８の出力信号１０６１〜１０６８の読み出し
を行うようになっている。第９の送信側メモリブロック
１０３９からは８ビットパラレルの出力信号（試験用Ａ
ＴＭセル）１０７が読み出され、ＣＰＵブロック１０１
に入力されるようになっている。
ン回線モニタシステムで監視の対象となる信号処理ブロ
ックの構成を表わしたものである。実施例のシステム
は、ＣＰＵ（中央処理装置）ブロック１０１と、第１〜
第９の受信側メモリブロック１０２１〜１０２９と、同
じく第１〜第９の送信側メモリブロック１０３１〜１０
３９を備えている。ここで第１〜第８の受信側メモリブ
ロック１０２１〜１０２８は８つの入力ポートに１つず
つ対応しており、それぞれ８ビットパラレルの第１〜第
８の入力信号（通常のＡＴＭセル）１０４１〜１０４８
の格納を行うようになっている。第９の受信側メモリブ
ロック１０２９ は、ＣＰＵブロック１０１から出力さ
れる８ビットパラレルの入力信号（試験用ＡＴＭセル）
１０５を入力するようになっている。第１〜第８の送信
側メモリブロック１０３１〜１０３８は８つの入力ポー
トに１つずつ対応しており、それぞれ８ビットパラレル
の第１〜第８の出力信号１０６１〜１０６８の読み出し
を行うようになっている。第９の送信側メモリブロック
１０３９からは８ビットパラレルの出力信号（試験用Ａ
ＴＭセル）１０７が読み出され、ＣＰＵブロック１０１
に入力されるようになっている。
【００１９】各ポートの入出力スループットは、１５５
Ｍｂ／ｓ（メガ・ビット／秒）であり、信号内容は連続
したＡＴＭセルである。また、それぞれの入力信号１０
４１〜１０４８ は互いに非同期であり、異なるタイミ
ングを有している。第１〜第８の入力信号１０４１〜１
０４８は、８ビットパラレルに展開されており、１ビッ
トを単位とする速度は１９．４４ＭＨｚ（メガ・ヘル
ツ）となっている。ＣＰＵブロック１０１から第９の受
信側メモリブロック１０２９ に送出される入力信号１
０５も同様である。
Ｍｂ／ｓ（メガ・ビット／秒）であり、信号内容は連続
したＡＴＭセルである。また、それぞれの入力信号１０
４１〜１０４８ は互いに非同期であり、異なるタイミ
ングを有している。第１〜第８の入力信号１０４１〜１
０４８は、８ビットパラレルに展開されており、１ビッ
トを単位とする速度は１９．４４ＭＨｚ（メガ・ヘル
ツ）となっている。ＣＰＵブロック１０１から第９の受
信側メモリブロック１０２９ に送出される入力信号１
０５も同様である。
【００２０】なお、この実施例のインタフェースはＡＴ
Ｍフォーラムにて標準化された“ＵＴＯＰＩＡ１インタ
フェース”と互換であり、入力された第１〜第８の入力
信号１０４１〜１０４８および入力信号１０５は、受信
側メモリブロック１０２１〜１０２８で、１つのシステ
ムクロックに同期化される。本実施例でこのシステムク
ロックの周波数は２５ＭＨｚとなっている。
Ｍフォーラムにて標準化された“ＵＴＯＰＩＡ１インタ
フェース”と互換であり、入力された第１〜第８の入力
信号１０４１〜１０４８および入力信号１０５は、受信
側メモリブロック１０２１〜１０２８で、１つのシステ
ムクロックに同期化される。本実施例でこのシステムク
ロックの周波数は２５ＭＨｚとなっている。
【００２１】第１〜第９の受信側メモリブロック１０２
１〜１０２９と第１〜第９の送信側メモリブロック１０
３１〜１０３９の間には、第１〜第９の受信側メモリブ
ロック１０２１〜１０２９側から順に、第１〜第８のシ
リアル・パラレルブロック（Ｓ／Ｐ）１２１１〜１２１
８、ＳＲＡＭブロック１２２および第１〜第８のパラレ
ル・シリアルブロック（Ｐ／Ｓ）１２３１〜１２３８が
配置されている。
１〜１０２９と第１〜第９の送信側メモリブロック１０
３１〜１０３９の間には、第１〜第９の受信側メモリブ
ロック１０２１〜１０２９側から順に、第１〜第８のシ
リアル・パラレルブロック（Ｓ／Ｐ）１２１１〜１２１
８、ＳＲＡＭブロック１２２および第１〜第８のパラレ
ル・シリアルブロック（Ｐ／Ｓ）１２３１〜１２３８が
配置されている。
【００２２】第１〜第９の受信側メモリブロック１０２
１〜１０２９は、それぞれ格納した１ビットずつの信号
（１３１０１〜１３１０８）、……、（１３９０１〜１
３９０８）を第１〜第８のシリアル・パラレルブロック
１２１１〜１２１８に２５ＭＨｚの速度で分離して供給
する。第１〜第８のシリアル・パラレルブロック１２１
１〜１２１８は、８ビットパラレルのこれらの信号（１
３１０１〜１３１０８）、……、（１３９０１〜１３９
０８）をそれらのブロックごとに時分割で４８ビットず
つの信号（１４１０１〜１４１４８）、……、（１４８
０１〜１４８４８）に分離多重する。これらの信号（１
４１０１〜１４１４８）、……、（１４８０１〜１４８
４８）はＳＲＡＭブロック１２２に書き込まれる。
１〜１０２９は、それぞれ格納した１ビットずつの信号
（１３１０１〜１３１０８）、……、（１３９０１〜１
３９０８）を第１〜第８のシリアル・パラレルブロック
１２１１〜１２１８に２５ＭＨｚの速度で分離して供給
する。第１〜第８のシリアル・パラレルブロック１２１
１〜１２１８は、８ビットパラレルのこれらの信号（１
３１０１〜１３１０８）、……、（１３９０１〜１３９
０８）をそれらのブロックごとに時分割で４８ビットず
つの信号（１４１０１〜１４１４８）、……、（１４８
０１〜１４８４８）に分離多重する。これらの信号（１
４１０１〜１４１４８）、……、（１４８０１〜１４８
４８）はＳＲＡＭブロック１２２に書き込まれる。
【００２３】ＳＲＡＭブロック１２２には、ＣＰＵ ブ
ロック１０１から書込アドレス信号１５１が入力され
る。第１〜第８のシリアル・パラレルブロック１２１１
〜１２１８ から信号１５２として有効なセルが来たと
きのみ、書込パルス１５４がこのＳＲＡＭブロック１２
２に入力される。ＳＲＡＭブロック１２２には、同様に
ＣＰＵ ブロック１０１から読出アドレス１５５と読出
パルス１５６が入力されるようになっている。このうち
の読出パルス１５６に基づいてＳＲＡＭブロック１２２
から信号（１６１０１〜１６１４８）、（１６２０１〜
１６２４８）、……（１６８０１〜１６８４８）が読み
出される。これら読み出された信号（１６１０１〜１６
１４８）、（１６２０１〜１６２４８）、……（１６８
０１〜１６８４８）は、第１〜第８のパラレル・シリア
ルブロック１２３１〜１２３８の対応するものに入力さ
れ、それぞれ４８ビットを単位として時分割に多重化さ
れる。
ロック１０１から書込アドレス信号１５１が入力され
る。第１〜第８のシリアル・パラレルブロック１２１１
〜１２１８ から信号１５２として有効なセルが来たと
きのみ、書込パルス１５４がこのＳＲＡＭブロック１２
２に入力される。ＳＲＡＭブロック１２２には、同様に
ＣＰＵ ブロック１０１から読出アドレス１５５と読出
パルス１５６が入力されるようになっている。このうち
の読出パルス１５６に基づいてＳＲＡＭブロック１２２
から信号（１６１０１〜１６１４８）、（１６２０１〜
１６２４８）、……（１６８０１〜１６８４８）が読み
出される。これら読み出された信号（１６１０１〜１６
１４８）、（１６２０１〜１６２４８）、……（１６８
０１〜１６８４８）は、第１〜第８のパラレル・シリア
ルブロック１２３１〜１２３８の対応するものに入力さ
れ、それぞれ４８ビットを単位として時分割に多重化さ
れる。
【００２４】第１〜第８のパラレル・シリアルブロック
１２３１〜１２３８は、第１〜第８のシリアル・パラレ
ルブロック１２１１〜１２１８の場合と同様に、第１〜
第９の受信側メモリブロック１０２１〜１０２９から時
分割で送られてきたビットパラレルな信号を第１の受信
側メモリブロック１０２１から第９の受信側メモリブロ
ック１０２９ まで順に処理していき、これらの結果を
信号１７１０１〜１７１０９、１７２０１〜１７２０
９、……１７８０１〜１７８０９として、それぞれ対応
する第１〜第９の送信側メモリブロック１０３１〜１０
３９へと送出する。第１〜第９の送信側メモリブロック
１０３１〜１０３９では、第１〜第９の受信側メモリブ
ロック１０２１〜１０２９ と同様に、８ビットを単位
としてこれらを一旦メモリ内に書き込んだ後、８ビット
のパラレルな第１〜第８の出力信号１０６１〜１０６８
として出力することになる。この信号インターフェイス
は、第１〜第８の入力信号１０４１〜１０４８と同様
に、ＡＴＭフォーラム（Ｆｏｒｕｍ）で標準化されたＵ
ＴＯＰＩＡ１インターフェイスと互換である。このＵＴ
ＯＰＩＡ１インターフェイスは、” UTOPIA ，AnATM −
PHY Interface Specification Level1 ，Ver ．2.01
3 ／21，’1994 by ATM Forum”（以下参考文献
（１）という。）に記載されている。
１２３１〜１２３８は、第１〜第８のシリアル・パラレ
ルブロック１２１１〜１２１８の場合と同様に、第１〜
第９の受信側メモリブロック１０２１〜１０２９から時
分割で送られてきたビットパラレルな信号を第１の受信
側メモリブロック１０２１から第９の受信側メモリブロ
ック１０２９ まで順に処理していき、これらの結果を
信号１７１０１〜１７１０９、１７２０１〜１７２０
９、……１７８０１〜１７８０９として、それぞれ対応
する第１〜第９の送信側メモリブロック１０３１〜１０
３９へと送出する。第１〜第９の送信側メモリブロック
１０３１〜１０３９では、第１〜第９の受信側メモリブ
ロック１０２１〜１０２９ と同様に、８ビットを単位
としてこれらを一旦メモリ内に書き込んだ後、８ビット
のパラレルな第１〜第８の出力信号１０６１〜１０６８
として出力することになる。この信号インターフェイス
は、第１〜第８の入力信号１０４１〜１０４８と同様
に、ＡＴＭフォーラム（Ｆｏｒｕｍ）で標準化されたＵ
ＴＯＰＩＡ１インターフェイスと互換である。このＵＴ
ＯＰＩＡ１インターフェイスは、” UTOPIA ，AnATM −
PHY Interface Specification Level1 ，Ver ．2.01
3 ／21，’1994 by ATM Forum”（以下参考文献
（１）という。）に記載されている。
【００２５】次に、図１に示した各ブロック間で信号フ
ォーマットがどのように変換され，どのようなタイミン
グ処理でＡＴＭセルを単位とした交換が行われるかにつ
いて説明を行う。
ォーマットがどのように変換され，どのようなタイミン
グ処理でＡＴＭセルを単位とした交換が行われるかにつ
いて説明を行う。
【００２６】図２は、第１の入力信号１０４１について
のＡＴＭセルのフォーマットを示したものであり、５バ
イトのセルヘッダ部１９１と、４８バイトのデータ部１
９２から構成されている。この図に示したフォーマット
は、ＩＴＵ−ＴやＡＴＭフォーラム（”User−Network
Interface（UNI ）Specification ，Ver ．3.1 Se
p．，’1994 by ＡＴＭ Forum ”（以下参考文献
（２）という。））等の標準化団体にて標準化されてい
るものである。第２〜第９の受信側メモリブロック１０
２２〜１０２９ に入力される第２〜第８の入力信号１
０４２〜１０４８および入力信号１０５も同様のＡＴＭ
セルであり、非同期に入力されることになる。ここで、
特に第９の受信側メモリブロック１０２９へは、ＣＰＵ
ブロック１０１から８ビットパラレルの入力信号１０５
がＡＴＭセルの形で書き込まれることになる。図１に示
した第１〜第８の出力信号１０６１〜１０６８も、この
図２に示したＡＴＭセルのフォーマットと同一のフォー
マットとなっている。
のＡＴＭセルのフォーマットを示したものであり、５バ
イトのセルヘッダ部１９１と、４８バイトのデータ部１
９２から構成されている。この図に示したフォーマット
は、ＩＴＵ−ＴやＡＴＭフォーラム（”User−Network
Interface（UNI ）Specification ，Ver ．3.1 Se
p．，’1994 by ＡＴＭ Forum ”（以下参考文献
（２）という。））等の標準化団体にて標準化されてい
るものである。第２〜第９の受信側メモリブロック１０
２２〜１０２９ に入力される第２〜第８の入力信号１
０４２〜１０４８および入力信号１０５も同様のＡＴＭ
セルであり、非同期に入力されることになる。ここで、
特に第９の受信側メモリブロック１０２９へは、ＣＰＵ
ブロック１０１から８ビットパラレルの入力信号１０５
がＡＴＭセルの形で書き込まれることになる。図１に示
した第１〜第８の出力信号１０６１〜１０６８も、この
図２に示したＡＴＭセルのフォーマットと同一のフォー
マットとなっている。
【００２７】第１〜第９の受信側メモリブロック１０２
１〜１０２９では、入力されたこれらＡＴＭセルの５バ
イトのセルヘッダ部が取り除かれ、４８バイトのデータ
部１９２のみが次の第１〜第８のシリアル・パラレルブ
ロック１２１１〜１２１８へと出力される。出力のされ
かたとしては、データ部１９２の４８バイトを１ビット
ずつに分け、第１のビットｂｉｔ１から第８のビットｂ
ｉｔ８のそれぞれを第１のデータＤ１から第４８のデー
タＤ４８として、図３に示したようなフォーマットとし
て８ビット分を順に出力するようにしている。信号１７
１０１〜１７１０８、１７２０１〜１７２０８、……１
７８０１〜１７８０８も、この図３に示したと同一のフ
ォーマットとなっている。
１〜１０２９では、入力されたこれらＡＴＭセルの５バ
イトのセルヘッダ部が取り除かれ、４８バイトのデータ
部１９２のみが次の第１〜第８のシリアル・パラレルブ
ロック１２１１〜１２１８へと出力される。出力のされ
かたとしては、データ部１９２の４８バイトを１ビット
ずつに分け、第１のビットｂｉｔ１から第８のビットｂ
ｉｔ８のそれぞれを第１のデータＤ１から第４８のデー
タＤ４８として、図３に示したようなフォーマットとし
て８ビット分を順に出力するようにしている。信号１７
１０１〜１７１０８、１７２０１〜１７２０８、……１
７８０１〜１７８０８も、この図３に示したと同一のフ
ォーマットとなっている。
【００２８】図１に示した第１のシリアル・パラレルブ
ロック１２１１は、第１〜第９の受信側メモリブロック
１０２１〜１０２９ からの第１のビットｂｉｔ１を時
分割に多重分離の展開を行い、図４に示すフォーマット
でＳＲＡＭブロック１２２へ、４８ビットのデータ幅と
して出力する。ＳＲＡＭブロック１２２は、この第１の
シリアル・パラレルブロック１２１１から出力される信
号（１４１０１〜１４１４８）のみならず、第２〜第８
のシリアル・パラレルブロック１２１２〜１２１８ か
ら出力される信号（１４１０１〜１４１４８）、……、
（１４８０１〜１４８４８）についても処理を行うこと
は前記した。この処理方法が具体的にどのようなもので
あるかは、後に詳細に説明する。なお、図４に示したフ
ォーマットは、ＳＲＡＭブロック１２２から第１のパラ
レル・シリアルブロック１２３１に出力される信号（１
６１０１〜１６１４８）についてのフォーマットと同一
である。
ロック１２１１は、第１〜第９の受信側メモリブロック
１０２１〜１０２９ からの第１のビットｂｉｔ１を時
分割に多重分離の展開を行い、図４に示すフォーマット
でＳＲＡＭブロック１２２へ、４８ビットのデータ幅と
して出力する。ＳＲＡＭブロック１２２は、この第１の
シリアル・パラレルブロック１２１１から出力される信
号（１４１０１〜１４１４８）のみならず、第２〜第８
のシリアル・パラレルブロック１２１２〜１２１８ か
ら出力される信号（１４１０１〜１４１４８）、……、
（１４８０１〜１４８４８）についても処理を行うこと
は前記した。この処理方法が具体的にどのようなもので
あるかは、後に詳細に説明する。なお、図４に示したフ
ォーマットは、ＳＲＡＭブロック１２２から第１のパラ
レル・シリアルブロック１２３１に出力される信号（１
６１０１〜１６１４８）についてのフォーマットと同一
である。
【００２９】第１〜第８のシリアル・パラレルブロック
１２１１〜１２１８までの処理では、図２に示したＡＴ
Ｍセルのデータ部１９２の４８バイトについて、それぞ
れが完全に３４８ビット幅（＝４８×８）として、多重
分離された形でＳＲＡＭブロック１２２に書き込まれ
る。ＳＲＡＭブロック１２２には、時分割で第１〜第９
の受信側メモリブロック１０２１〜１０２９から出力さ
たＡＴＭセルが次々と順番に書き込まれることになる。
１２１１〜１２１８までの処理では、図２に示したＡＴ
Ｍセルのデータ部１９２の４８バイトについて、それぞ
れが完全に３４８ビット幅（＝４８×８）として、多重
分離された形でＳＲＡＭブロック１２２に書き込まれ
る。ＳＲＡＭブロック１２２には、時分割で第１〜第９
の受信側メモリブロック１０２１〜１０２９から出力さ
たＡＴＭセルが次々と順番に書き込まれることになる。
【００３０】このＳＲＡＭブロック１２２に対するアド
レスは、ＣＰＵブロック１０１によって制御される。す
なわち、書込アドレス信号１５１と書き込まれるセルが
有効であるとする信号１５２を受けて書込パルス１５４
がＳＲＡＭブロック１２２に出力され、読出アドレス１
５５と読出パルス１５６とによって、データ部１９２と
しての３８４ビットの情報がデータ交換され、セルを単
位としてクロスコネクトされることになる。このとき、
ＣＰＵブロック１０１は、ＳＲＡＭブロック１２２の使
用されているメモリ量を知ることになる。
レスは、ＣＰＵブロック１０１によって制御される。す
なわち、書込アドレス信号１５１と書き込まれるセルが
有効であるとする信号１５２を受けて書込パルス１５４
がＳＲＡＭブロック１２２に出力され、読出アドレス１
５５と読出パルス１５６とによって、データ部１９２と
しての３８４ビットの情報がデータ交換され、セルを単
位としてクロスコネクトされることになる。このとき、
ＣＰＵブロック１０１は、ＳＲＡＭブロック１２２の使
用されているメモリ量を知ることになる。
【００３１】クロスコネクトされたセルのデータ部１９
２は、ＳＲＡＭブロック１２２から信号（１６１０１〜
１６１４８）、（１６２０１〜１６２４８）、……（１
６８０１〜１６８４８）として読み出される。この後、
それぞれ４８本を単位として第１〜第８のパラレル・シ
リアルブロック（Ｐ／Ｓ）１２３１〜１２３８へ入力さ
れ、時分割で４８多重される。そして、図３に示した信
号のフォーマットで信号１７１０１〜１７１０８、１７
２０１〜１７２０８、……１７８０１〜１７８０８とし
て、それぞれ対応する第１〜第９の送信側メモリブロッ
ク１０３１〜１０３９へ出力される。例えば、第１のパ
ラレル・シリアルブロック１２３１について説明する
と、図２で示されるＡＴＭセルのデータ部１９２におけ
る第１のビットｂｉｔ１について処理が行われ、時分割
に９つの受信側メモリブロック１０２１〜１０２９から
から送られてきたＡＴＭセルのデータ部１９２における
第１のビットｂｉｔ１について多重化が行われて、次の
段の第１〜第９の送信側メモリブロック１０３１〜１０
３９へと出力されることになる。
２は、ＳＲＡＭブロック１２２から信号（１６１０１〜
１６１４８）、（１６２０１〜１６２４８）、……（１
６８０１〜１６８４８）として読み出される。この後、
それぞれ４８本を単位として第１〜第８のパラレル・シ
リアルブロック（Ｐ／Ｓ）１２３１〜１２３８へ入力さ
れ、時分割で４８多重される。そして、図３に示した信
号のフォーマットで信号１７１０１〜１７１０８、１７
２０１〜１７２０８、……１７８０１〜１７８０８とし
て、それぞれ対応する第１〜第９の送信側メモリブロッ
ク１０３１〜１０３９へ出力される。例えば、第１のパ
ラレル・シリアルブロック１２３１について説明する
と、図２で示されるＡＴＭセルのデータ部１９２におけ
る第１のビットｂｉｔ１について処理が行われ、時分割
に９つの受信側メモリブロック１０２１〜１０２９から
から送られてきたＡＴＭセルのデータ部１９２における
第１のビットｂｉｔ１について多重化が行われて、次の
段の第１〜第９の送信側メモリブロック１０３１〜１０
３９へと出力されることになる。
【００３２】同様なことが第２〜第８のパラレル・シリ
アルブロック１２３２〜１２３８についても行われる。
そして、ＡＴＭセルのデータ部１９２の第２のビットｂ
ｉｔ２〜第８のビットｂｉｔ８について処理が行われ
て、次の段の第１〜第９の送信側メモリブロック１０３
１〜１０３９へ出力される。
アルブロック１２３２〜１２３８についても行われる。
そして、ＡＴＭセルのデータ部１９２の第２のビットｂ
ｉｔ２〜第８のビットｂｉｔ８について処理が行われ
て、次の段の第１〜第９の送信側メモリブロック１０３
１〜１０３９へ出力される。
【００３３】第１〜第９の送信側メモリブロック１０３
１〜１０３９では、第１〜第８のパラレル・シリアルブ
ロック（Ｐ／Ｓ）１２３１〜１２３８からの信号１７１
０１〜１７１０８、１７２０１〜１７２０８、……１７
８０１〜１７８０８を、図２に示したＡＴＭセルのフォ
ーマットにする。このため、図２に示した５バイトのセ
ルヘッダ部１９１を付け加えて、ＡＴＭフォーラムで標
準化された、すでに説明した“ＵＴＯＰＩＡ１インタフ
ェース”と互換な信号インターフェイスを有する第１〜
第８の出力信号１０６１〜１０６８として外部に出力す
ることになる。また、第９の送信側メモリブロック１０
３９へは、ＣＰＵ ブロック１０１と同様にＡＴＭセル
が書き込まれる。
１〜１０３９では、第１〜第８のパラレル・シリアルブ
ロック（Ｐ／Ｓ）１２３１〜１２３８からの信号１７１
０１〜１７１０８、１７２０１〜１７２０８、……１７
８０１〜１７８０８を、図２に示したＡＴＭセルのフォ
ーマットにする。このため、図２に示した５バイトのセ
ルヘッダ部１９１を付け加えて、ＡＴＭフォーラムで標
準化された、すでに説明した“ＵＴＯＰＩＡ１インタフ
ェース”と互換な信号インターフェイスを有する第１〜
第８の出力信号１０６１〜１０６８として外部に出力す
ることになる。また、第９の送信側メモリブロック１０
３９へは、ＣＰＵ ブロック１０１と同様にＡＴＭセル
が書き込まれる。
【００３４】ところで、図１に示されるＡＴＭセルを単
位とするクロスコネクトは時分割で行われるが、これが
どのようなタイミングで行われるかについて説明を行
う。すでに説明した通り本実施例のオンライン回線モニ
タシステムでは、すべての信号が１つのシステムクロッ
ク（２５ＭＨｚ）に同期化されて時分割で処理される。
位とするクロスコネクトは時分割で行われるが、これが
どのようなタイミングで行われるかについて説明を行
う。すでに説明した通り本実施例のオンライン回線モニ
タシステムでは、すべての信号が１つのシステムクロッ
ク（２５ＭＨｚ）に同期化されて時分割で処理される。
【００３５】図５は、第１のシリアル・パラレルブロッ
クに対する情報の入出の様子を表わしたものである。同
図（ａ）は、システムクロック（２５ＭＨｚ）の出力波
形を表わしたものである。図１に示す第１のシリアル・
パラレルブロック１２１１には、図５（ｂ）〜（ｅ）に
示すように、第１〜第９の受信側メモリブロック１０２
１〜１０２９からＴＭセルのデータ部１９２（図２）の
第１のビットｂｉｔ１の情報が順に読み出されて入力さ
れる。これらのメモリブロック１０２１〜１０２９から
の情報が、図３に示す第１のデータＤ１から第４８のデ
ータＤ４８間で読み出されたときに、４８ビット幅のデ
ータとして第１のシリアル・パラレルブロック１２１１
から出力される。すなわち図５は、ＡＴＭセルのデータ
部１９２の第１のビットｂｉｔ１（図３）が４８ビット
多重分離されていくことを示すものである。ただし、第
１の受信側メモリブロック１０２１、読み出されるべき
有効なＡＴＭセルが到着していない場合、データ部１９
２は「ｎｕｌｌ」となり、有効なデータは読み出されな
い。
クに対する情報の入出の様子を表わしたものである。同
図（ａ）は、システムクロック（２５ＭＨｚ）の出力波
形を表わしたものである。図１に示す第１のシリアル・
パラレルブロック１２１１には、図５（ｂ）〜（ｅ）に
示すように、第１〜第９の受信側メモリブロック１０２
１〜１０２９からＴＭセルのデータ部１９２（図２）の
第１のビットｂｉｔ１の情報が順に読み出されて入力さ
れる。これらのメモリブロック１０２１〜１０２９から
の情報が、図３に示す第１のデータＤ１から第４８のデ
ータＤ４８間で読み出されたときに、４８ビット幅のデ
ータとして第１のシリアル・パラレルブロック１２１１
から出力される。すなわち図５は、ＡＴＭセルのデータ
部１９２の第１のビットｂｉｔ１（図３）が４８ビット
多重分離されていくことを示すものである。ただし、第
１の受信側メモリブロック１０２１、読み出されるべき
有効なＡＴＭセルが到着していない場合、データ部１９
２は「ｎｕｌｌ」となり、有効なデータは読み出されな
い。
【００３６】図６は、第１〜第８のシリアル・パラレル
ブロックからのデータの読出とＳＲＡＭブロックに対す
るデータの書き込みの様子を表わしたものである。第１
〜第８のシリアル・パラレルブロック１２１１〜１２１
８から３４８ビット幅（＝４８×８）に展開されたＡＴ
Ｍセルのデータ部１９２（図２）が順に、第１〜第９の
受信側メモリブロック１０２１〜１０２９の順で読み出
される。そして、同図（ａ）に示すようにＳＲＡＭブロ
ック１２２に順に書き込まれ、同図（ｂ）に示すように
このＳＲＡＭブロック１２２から読み出されていく。こ
れらの図の横方向は時間ｔの経過を表わしており、同図
（ａ）と（ｂ）で示したように、書き込みと読み出しに
は位相のずれ（時間の差）がある。これらの読み書きの
タイミングは、ＣＰＵブロック１０１（図１）からの書
込アドレス信号１５１および読出アドレス信号１５５の
発生タイミング、および書込パルス１５４と読出パルス
１５６ならびに２５ＭＨｚのシステムクロックに同期し
ている。したがって、アドレスを変えることでＡＴＭセ
ルのデータ部１９２をクロスコネクトして、信号１０４
１、……１０４８、１０５を任意の出力信号１０６１〜
１０６８としてセルヘッダ部１９１を付加して出力する
ことができる。
ブロックからのデータの読出とＳＲＡＭブロックに対す
るデータの書き込みの様子を表わしたものである。第１
〜第８のシリアル・パラレルブロック１２１１〜１２１
８から３４８ビット幅（＝４８×８）に展開されたＡＴ
Ｍセルのデータ部１９２（図２）が順に、第１〜第９の
受信側メモリブロック１０２１〜１０２９の順で読み出
される。そして、同図（ａ）に示すようにＳＲＡＭブロ
ック１２２に順に書き込まれ、同図（ｂ）に示すように
このＳＲＡＭブロック１２２から読み出されていく。こ
れらの図の横方向は時間ｔの経過を表わしており、同図
（ａ）と（ｂ）で示したように、書き込みと読み出しに
は位相のずれ（時間の差）がある。これらの読み書きの
タイミングは、ＣＰＵブロック１０１（図１）からの書
込アドレス信号１５１および読出アドレス信号１５５の
発生タイミング、および書込パルス１５４と読出パルス
１５６ならびに２５ＭＨｚのシステムクロックに同期し
ている。したがって、アドレスを変えることでＡＴＭセ
ルのデータ部１９２をクロスコネクトして、信号１０４
１、……１０４８、１０５を任意の出力信号１０６１〜
１０６８としてセルヘッダ部１９１を付加して出力する
ことができる。
【００３７】次に第１〜第８のパラレル・シリアルブロ
ック１２３１〜１２３８では、すでに説明した第１〜第
８のシリアル・パラレルブロック１２１１〜１２１８と
全く逆の動作で４８ビット多重を行って、信号１７１０
１〜１７１０８、１７２０１〜１７２０８、……１７８
０１〜１７８０８を出力し、これらを第１〜第９の送信
側メモリブロック１０３１〜１０３９ に入力する。
ック１２３１〜１２３８では、すでに説明した第１〜第
８のシリアル・パラレルブロック１２１１〜１２１８と
全く逆の動作で４８ビット多重を行って、信号１７１０
１〜１７１０８、１７２０１〜１７２０８、……１７８
０１〜１７８０８を出力し、これらを第１〜第９の送信
側メモリブロック１０３１〜１０３９ に入力する。
【００３８】本実施例では、図１に示したようにＡＴＭ
セルを単位とするクロスコネクト回路ブロックで、通常
の信号としてのＡＴＭセルデータを、第１〜第８の入力
信号１０４１〜１０４８として第１〜第９の受信側メモ
リブロック１０２１〜１０２９ に入力し、また、第１
〜第９の送信側メモリブロック１０３１〜１０３９から
は第１〜第８の出力信号１０６１〜１０６８ として出
力している。このようにＡＴＭセルデータ交換サービス
を中断させることなく、ＣＰＵブロック１０１からある
決められたパターンを有する試験用ＡＴＭセルを入力信
号１０５として出力している。そして、これを第９の受
信側メモリブロック１０２９ から、第１〜第８のシリ
アル・パラレルブロック１２１１〜１２１８ならびにＳ
ＲＡＭブロック１２２を通して、第１〜第８のパラレル
・シリアルブロック１２３１〜１２３８、第９の送信側
メモリブロック１０３９ という用にデータ部１９２
（図２）を巡回させて、再びＣＰＵブロック１０１に戻
すようにしている。これにより、送出した試験用ＡＴＭ
セルのデータ部１９２を照合させて、クロスコネクト回
路ブロック全体の診断を周期的に行うようにしている。
セルを単位とするクロスコネクト回路ブロックで、通常
の信号としてのＡＴＭセルデータを、第１〜第８の入力
信号１０４１〜１０４８として第１〜第９の受信側メモ
リブロック１０２１〜１０２９ に入力し、また、第１
〜第９の送信側メモリブロック１０３１〜１０３９から
は第１〜第８の出力信号１０６１〜１０６８ として出
力している。このようにＡＴＭセルデータ交換サービス
を中断させることなく、ＣＰＵブロック１０１からある
決められたパターンを有する試験用ＡＴＭセルを入力信
号１０５として出力している。そして、これを第９の受
信側メモリブロック１０２９ から、第１〜第８のシリ
アル・パラレルブロック１２１１〜１２１８ならびにＳ
ＲＡＭブロック１２２を通して、第１〜第８のパラレル
・シリアルブロック１２３１〜１２３８、第９の送信側
メモリブロック１０３９ という用にデータ部１９２
（図２）を巡回させて、再びＣＰＵブロック１０１に戻
すようにしている。これにより、送出した試験用ＡＴＭ
セルのデータ部１９２を照合させて、クロスコネクト回
路ブロック全体の診断を周期的に行うようにしている。
【００３９】すなわち、本実施例では送出した試験用Ａ
ＴＭセルの３４８ビットあるデータ部１９２の内容が１
ビットでも間違っていたならば、図１に示した回路ブロ
ックのいずれかが故障していると判定することができ
る。また、この試験用ＡＴＭセルの送出間隔を変えるこ
とにより、判定に要する時間を変更することができ、Ｓ
ＲＡＭブロック１２２の通常のデータセルの滞留状態に
応じてＳＲＡＭのメモリサイズと有効セル数とを計算す
ることで、ＳＲＡＭブロック１２２に輻輳を起こさせる
ことなく故障の判定を行うことができる。
ＴＭセルの３４８ビットあるデータ部１９２の内容が１
ビットでも間違っていたならば、図１に示した回路ブロ
ックのいずれかが故障していると判定することができ
る。また、この試験用ＡＴＭセルの送出間隔を変えるこ
とにより、判定に要する時間を変更することができ、Ｓ
ＲＡＭブロック１２２の通常のデータセルの滞留状態に
応じてＳＲＡＭのメモリサイズと有効セル数とを計算す
ることで、ＳＲＡＭブロック１２２に輻輳を起こさせる
ことなく故障の判定を行うことができる。
【００４０】次に、以上説明した実施例のオンライン回
線モニタシステムが実際のシステムに適用される場合を
説明する。
線モニタシステムが実際のシステムに適用される場合を
説明する。
【００４１】図７はＡＴＭクロスコネクト装置の全体的
な構成を表わしたものである。この装置は、装置外部か
らＩＴＵ−ＴやＡＴＭフォーラム（参考文献（２））等
で標準化されたインターフェースである複数本のＳＴＭ
−１信号２０１を入力する第１の回線カード２０２と、
回線カード２０２の出力側に設けられた１対のＡＴＭク
ロスコネクト盤２０３、２０４と、これらの出力側に設
けられたいずれか一方がアクティブな第１および第２の
トライステートバッファ２０５、２０６と、これらのト
ライステートバッファ２０５、２０６の出力側に配置さ
れＳＴＭ−１信号２０７を出力する第２の回線カード２
０８と、第１および第２のＡＴＭクロスコネクト盤２０
３、２０４からの情報に基づいて第１および第２のトラ
イステートバッファ２０５、２０６の制御を行う制御盤
２０９から構成されている。
な構成を表わしたものである。この装置は、装置外部か
らＩＴＵ−ＴやＡＴＭフォーラム（参考文献（２））等
で標準化されたインターフェースである複数本のＳＴＭ
−１信号２０１を入力する第１の回線カード２０２と、
回線カード２０２の出力側に設けられた１対のＡＴＭク
ロスコネクト盤２０３、２０４と、これらの出力側に設
けられたいずれか一方がアクティブな第１および第２の
トライステートバッファ２０５、２０６と、これらのト
ライステートバッファ２０５、２０６の出力側に配置さ
れＳＴＭ−１信号２０７を出力する第２の回線カード２
０８と、第１および第２のＡＴＭクロスコネクト盤２０
３、２０４からの情報に基づいて第１および第２のトラ
イステートバッファ２０５、２０６の制御を行う制御盤
２０９から構成されている。
【００４２】このＡＴＭクロスコネクト装置では、第１
の回線カード２０２がＳＴＭ−１信号２０１のポインタ
処理を行い、オーバヘッド部分を取り除く。そして、純
粋なＡＴＭセルとして、ＡＴＭフォーラムにおいて標準
化されたインターフェースであるＵＴＯＰＩＡ１（参考
文献（１））と互換性のある信号２１１として出力され
る。この信号２１１は２分岐され、第１および第２のＡ
ＴＭクロスコネクト盤２０３、２０４に入力される。第
１および第２のＡＴＭクロスコネクト盤２０３、２０４
におけるクロスコネクトを行うクロスコネクトブロック
２０３Ａ、２０４Ａは、それぞれのブロック内でＡＴＭ
セルを単位としてクロスコネクトを行うもので、それら
の内部構成は図１に示したものと同じである。
の回線カード２０２がＳＴＭ−１信号２０１のポインタ
処理を行い、オーバヘッド部分を取り除く。そして、純
粋なＡＴＭセルとして、ＡＴＭフォーラムにおいて標準
化されたインターフェースであるＵＴＯＰＩＡ１（参考
文献（１））と互換性のある信号２１１として出力され
る。この信号２１１は２分岐され、第１および第２のＡ
ＴＭクロスコネクト盤２０３、２０４に入力される。第
１および第２のＡＴＭクロスコネクト盤２０３、２０４
におけるクロスコネクトを行うクロスコネクトブロック
２０３Ａ、２０４Ａは、それぞれのブロック内でＡＴＭ
セルを単位としてクロスコネクトを行うもので、それら
の内部構成は図１に示したものと同じである。
【００４３】これらのクロスコネクトブロック２０３
Ａ、２０４Ａ内では、図１に示したＣＰＵ ブロック１
０１が常に試験用ＡＴＭセルを送出し、クロスコネクト
ブロック２０３Ａ、２０４Ａ内部の故障を発見した場合
には直ちに信号２１２または２１３をアクティブにす
る。これらの信号２１２、２１３を入力する制御盤２０
９は、このアクティブ状態で制御信号２１４、２１５を
出力して、トライステートバッファ２０５、２０６を制
御する。これにより、第１あるいは第２のＡＴＭクロス
コネクト盤２０３、２０４から第２の回線カード２０８
へ送出される信号をアクティブにしたり、送出を停止さ
せることができる。
Ａ、２０４Ａ内では、図１に示したＣＰＵ ブロック１
０１が常に試験用ＡＴＭセルを送出し、クロスコネクト
ブロック２０３Ａ、２０４Ａ内部の故障を発見した場合
には直ちに信号２１２または２１３をアクティブにす
る。これらの信号２１２、２１３を入力する制御盤２０
９は、このアクティブ状態で制御信号２１４、２１５を
出力して、トライステートバッファ２０５、２０６を制
御する。これにより、第１あるいは第２のＡＴＭクロス
コネクト盤２０３、２０４から第２の回線カード２０８
へ送出される信号をアクティブにしたり、送出を停止さ
せることができる。
【００４４】この図７に示した例では、第１のトライス
テートバッファ２０５がアクティブとなっており、オン
ライン（運用状態）となっている。この状態では、第２
のトライステートバッファ２０６の出力が停止されてお
り、オフライン（待機状態）となっている。第１および
第２のＡＴＭクロスコネクト盤２０３、２０４のいずれ
か一方から出力された信号２１６は出力側の第２の回線
カード２０８に入力される。このときのインターフェー
スは、信号２１１と同様にＵＴＯＰＩＡ１（参考文献
（１））とである。
テートバッファ２０５がアクティブとなっており、オン
ライン（運用状態）となっている。この状態では、第２
のトライステートバッファ２０６の出力が停止されてお
り、オフライン（待機状態）となっている。第１および
第２のＡＴＭクロスコネクト盤２０３、２０４のいずれ
か一方から出力された信号２１６は出力側の第２の回線
カード２０８に入力される。このときのインターフェー
スは、信号２１１と同様にＵＴＯＰＩＡ１（参考文献
（１））とである。
【００４５】第２の回線カード２０８では、第１の回線
カード２０２とは逆の処理をポインタ処理を行い、オー
バヘッド部分を挿入して、再び複数本のＳＴＭ−１信号
２０７を出力することになる。
カード２０２とは逆の処理をポインタ処理を行い、オー
バヘッド部分を挿入して、再び複数本のＳＴＭ−１信号
２０７を出力することになる。
【００４６】この図７に示したＡＴＭクロスコネクト装
置では、第１および第２のクロスコネクト版０３、２０
４で常に既述の故障判定が行われる。そして、現状で待
機状態（オフライン）側である第２のＡＴＭクロスコネ
クト盤２０４側では、主信号である信号２１１を同様に
入力しているので、第１のＡＴＭクロスコネクト盤２０
３側で故障が発見され、第２のＡＴＭクロスコネクト盤
２０４が運用状態（オンライン）になるべく切り替えが
行われた時には、迅速にクロスコネクトサービスを提供
することができる。また、サービスを提供しながら故障
を発見できるように、クロスコネクトブロック２０３
Ａ、２０４Ａでは試験用ＡＴＭセルを常に出力してこれ
らをモニタしているので、第１と第２のＡＴＭクロスコ
ネクト盤２０３、２０４の間で切り替えが発生しても、
オンラインサービスへの影響を最小限に抑えることがで
きる。
置では、第１および第２のクロスコネクト版０３、２０
４で常に既述の故障判定が行われる。そして、現状で待
機状態（オフライン）側である第２のＡＴＭクロスコネ
クト盤２０４側では、主信号である信号２１１を同様に
入力しているので、第１のＡＴＭクロスコネクト盤２０
３側で故障が発見され、第２のＡＴＭクロスコネクト盤
２０４が運用状態（オンライン）になるべく切り替えが
行われた時には、迅速にクロスコネクトサービスを提供
することができる。また、サービスを提供しながら故障
を発見できるように、クロスコネクトブロック２０３
Ａ、２０４Ａでは試験用ＡＴＭセルを常に出力してこれ
らをモニタしているので、第１と第２のＡＴＭクロスコ
ネクト盤２０３、２０４の間で切り替えが発生しても、
オンラインサービスへの影響を最小限に抑えることがで
きる。
【００４７】
【発明の効果】以上説明したように請求項１記載の発明
によれば、ＡＴＭの技術を使用することで、現用系であ
るか予備系であるかを問わず、試験用ＡＴＭセルを用い
てＡＴＭセルを単位としてクロスコネクトを行う信号処
理部を構成する回路ブロックの診断を常に行うことがで
き、障害の発生に迅速に対処することができる。
によれば、ＡＴＭの技術を使用することで、現用系であ
るか予備系であるかを問わず、試験用ＡＴＭセルを用い
てＡＴＭセルを単位としてクロスコネクトを行う信号処
理部を構成する回路ブロックの診断を常に行うことがで
き、障害の発生に迅速に対処することができる。
【００４８】また請求項３記載の発明によれば、通常の
ＡＴＭセルの量に応じて試験用ＡＴＭセルの量を調整す
るので、データセルの滞留による輻輳を効果的に防止す
ることができる。
ＡＴＭセルの量に応じて試験用ＡＴＭセルの量を調整す
るので、データセルの滞留による輻輳を効果的に防止す
ることができる。
【図１】本発明の一実施例におけるオンライン回線モニ
タシステムで監視の対象となる信号処理ブロックの構成
を表わしたブロック図である。
タシステムで監視の対象となる信号処理ブロックの構成
を表わしたブロック図である。
【図２】本実施例で受信側メモリブロックへ入力する信
号および送信側メモリブロックから出力される信号につ
いてのＡＴＭセルのフォーマットを示したフォーマット
説明図である。
号および送信側メモリブロックから出力される信号につ
いてのＡＴＭセルのフォーマットを示したフォーマット
説明図である。
【図３】本実施例で受信側メモリブロックから出力され
る信号およびパラレル・シリアルブロックから出力され
る信号のフォーマットを示したフォーマット説明図であ
る。
る信号およびパラレル・シリアルブロックから出力され
る信号のフォーマットを示したフォーマット説明図であ
る。
【図４】本実施例でシリアル・パラレルブロックから出
力される信号およびＳＲＡＭブロックから出力される信
号のフォーマットを示したフォーマット説明図である。
力される信号およびＳＲＡＭブロックから出力される信
号のフォーマットを示したフォーマット説明図である。
【図５】本実施例で第１のシリアル・パラレルブロック
に対する情報の入出のタイミングを示したタイミング図
である。
に対する情報の入出のタイミングを示したタイミング図
である。
【図６】本実施例で第１〜第８のシリアル・パラレルブ
ロックからのデータの読出とＳＲＡＭブロックに対する
データの書き込みの様子を表わした説明図である。
ロックからのデータの読出とＳＲＡＭブロックに対する
データの書き込みの様子を表わした説明図である。
【図７】本発明の適用されるＡＴＭクロスコネクト装置
の全体的な構成を表わしたブロック図である。
の全体的な構成を表わしたブロック図である。
【図８】従来提案されたオンライン回線モニタシステム
の第１の例における回線切り替え前の状態を示すブロッ
ク図である。
の第１の例における回線切り替え前の状態を示すブロッ
ク図である。
【図９】従来提案されたオンライン回線モニタシステム
の第１の例における回線切り替え後の状態を示すブロッ
ク図である。
の第１の例における回線切り替え後の状態を示すブロッ
ク図である。
【図１０】従来提案されたオンライン回線モニタシステ
ムの第２の例を示すシステム構成図である。
ムの第２の例を示すシステム構成図である。
【図１１】従来提案されたオンライン回線モニタシステ
ムの第２の例で光伝送路上にビット誤りが生じた場合を
示す説明図である。
ムの第２の例で光伝送路上にビット誤りが生じた場合を
示す説明図である。
１０２ 受信側メモリブロック １０３ 送信側メモリブロック １０４、１０５ 入力信号 １０７ 出力信号 １２１ シリアル・パラレルブロック １２２ ＳＲＡＭブロック １２３ パラレル・シリアルブロック １９１ セルヘッダ部 １９２ データ部× ２０３ 第１のＡＴＭクロスコネクト盤 ２０３Ａ、２０４Ａ クロスコネクトブロック ２０４ 第２のＡＴＭクロスコネクト盤 ２０９ 制御盤
Claims (3)
- 【請求項１】 複数の伝送路からの同期転送モードで転
送される信号フレーム中の非同期転送モード用のＡＴＭ
セルストリームを入力して、これら複数のＡＴＭセルス
トリーム中のＡＴＭセルを単位としてクロスコネクトを
行うシステムにおいて、 サービスを提供している状態としての運用状態であるか
サービスを提供しいない状態としての待機状態であるか
を問わず回路診断用の試験用ＡＴＭセルを入力する試験
用ＡＴＭセル入力手段と、 ＡＴＭセルを単位としてクロスコネクトを行う信号処理
部を構成する回路ブロックに、前記試験用ＡＴＭセル入
力手段によって入力された試験用ＡＴＭセルを順次通過
させ、これらの回路ブロックの最終段から出力される試
験用ＡＴＭセルをそれ以外の通常のＡＴＭセルから分離
する試験用ＡＴＭセル分離手段とこの試験用ＡＴＭセル
分離手段によって分離された試験用ＡＴＭセルのデータ
部に誤りがないかどうかを判別し誤りが検出されたとき
その信号処理部が故障であると判定する故障判定手段と
を具備することを特徴とするオンライン回線モニタシス
テム。 - 【請求項２】前記故障判定手段は、ＡＴＭセル分離手段
によって分離された試験用ＡＴＭセルのデータ部を前記
信号処理部を構成する回路ブロックに送出する前の試験
用ＡＴＭセルのデータ部と比較し、これが一致しないと
き前記信号処理部が故障していると判定することを特徴
とする請求項１記載のオンライン回線モニタシステム。 - 【請求項３】前記試験用ＡＴＭセル入力手段は、前記通
常のＡＴＭセルの滞留状況を判別する滞留状況判別手段
と、滞留状況に応じて前記試験用ＡＴＭセルの入力され
る量を調整する調整手段とを具備することを特徴とする
請求項１記載のオンライン回線モニタシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9178103A JP3000966B2 (ja) | 1997-07-03 | 1997-07-03 | オンライン回線モニタシステム |
| US09/109,050 US6333915B1 (en) | 1997-07-03 | 1998-07-02 | On-line line monitor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9178103A JP3000966B2 (ja) | 1997-07-03 | 1997-07-03 | オンライン回線モニタシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1127282A true JPH1127282A (ja) | 1999-01-29 |
| JP3000966B2 JP3000966B2 (ja) | 2000-01-17 |
Family
ID=16042708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9178103A Expired - Fee Related JP3000966B2 (ja) | 1997-07-03 | 1997-07-03 | オンライン回線モニタシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6333915B1 (ja) |
| JP (1) | JP3000966B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1148680A3 (en) * | 2000-04-22 | 2004-04-07 | Lucent Technologies Inc. | Protection switch architecture for digital cross-connect system |
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| US6700872B1 (en) * | 1998-12-11 | 2004-03-02 | Cisco Technology, Inc. | Method and system for testing a utopia network element |
| JP3867558B2 (ja) * | 2001-11-22 | 2007-01-10 | Ｋｄｄｉ株式会社 | 通信システム及びノード計測装置 |
| AU2002345380A1 (en) * | 2002-06-24 | 2004-01-06 | Samsung Electronics Co., Ltd. | Memory module having a path for transmitting high-speed data and a path for transmitting low-speed data and memory system having the memory module |
| US7424652B2 (en) * | 2003-11-19 | 2008-09-09 | Alcatel Lucent | Method and apparatus for detection of transmission unit loss and/or replication |
| US9922686B2 (en) | 2016-05-19 | 2018-03-20 | Micron Technology, Inc. | Apparatuses and methods for performing intra-module databus inversion operations |
| US10146719B2 (en) * | 2017-03-24 | 2018-12-04 | Micron Technology, Inc. | Semiconductor layered device with data bus |
| US10664432B2 (en) | 2018-05-23 | 2020-05-26 | Micron Technology, Inc. | Semiconductor layered device with data bus inversion |
| US10964702B2 (en) | 2018-10-17 | 2021-03-30 | Micron Technology, Inc. | Semiconductor device with first-in-first-out circuit |
Family Cites Families (20)
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|---|---|---|---|---|
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| JPS5799056A (en) | 1980-12-11 | 1982-06-19 | Fujitsu Ltd | Data highway monitoring system |
| JPS6074843A (ja) | 1983-09-30 | 1985-04-27 | Toshiba Corp | デ−タウエイル−プバツク制御方式 |
| JPS6118241A (ja) | 1984-07-04 | 1986-01-27 | Fujitsu Ltd | 光デ−タ・ハイウエイ・システムにおける予備系構成方式 |
| JPS6242639A (ja) | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | デ−タハイウエイ通信方式 |
| JPS62279752A (ja) | 1986-05-28 | 1987-12-04 | Nec Corp | ル−プバツク制御方式 |
| JPS6360940A (ja) | 1986-09-01 | 1988-03-17 | Toyo Jozo Co Ltd | 白内障の予防または治療剤 |
| JPH0728241B2 (ja) | 1988-12-28 | 1995-03-29 | 日本電気株式会社 | １：１予備ホットスタンバイ方式通信装置 |
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| JP2789880B2 (ja) | 1991-08-30 | 1998-08-27 | 日本電気株式会社 | 二重化ループネットワークのバイパス制御装置 |
| JPH05167597A (ja) | 1991-12-17 | 1993-07-02 | Nec Corp | 二重化ループネットワークの系切替方式 |
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| JP3124639B2 (ja) | 1992-11-17 | 2001-01-15 | 富士通株式会社 | Ａｔｍスイッチエレメント及びその自己監視方法 |
| JP2500743B2 (ja) | 1993-04-23 | 1996-05-29 | 日本電気株式会社 | ディジタルクロスコネクト装置 |
| JPH07107524A (ja) | 1993-09-30 | 1995-04-21 | Fujitsu Ltd | クロスコネクト装置 |
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| JPH08172485A (ja) | 1994-12-20 | 1996-07-02 | Fujitsu Ltd | クロスコネクト監視方式 |
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1997
- 1997-07-03 JP JP9178103A patent/JP3000966B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-02 US US09/109,050 patent/US6333915B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3000966B2 (ja) | 2000-01-17 |
| US6333915B1 (en) | 2001-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |