CN110462736B - 具有数据总线的半导体分层装置 - Google Patents

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Abstract

本发明描述半导体芯片之间的数据通信的设备及方法。一种实例性设备包含：第一裸片，其包含第一开关电路，所述第一开关电路接收多个数据信号且进一步将所述多个数据信号提供到多个第一数据端口当中的多个对应第一端口及第一数据冗余端口；及第二裸片，其包含第二开关电路，所述第二开关电路在多个第二数据端口当中的多个对应第二端口及第二数据冗余端口处从所述第一裸片接收所述多个数据信号且进一步将所述多个数据信号提供到存储器阵列。

Description

具有数据总线的半导体分层装置
背景技术
高数据可靠性、高存储器存取速度、较低电力消耗及经减小芯片大小是半导体存储器所要求的特征。近年来，已引入三维(3D)存储器装置。一些3D存储器装置是通过将芯片(例如，裸片)垂直堆叠且使用穿衬底通孔(TSV)来将所述芯片互连而形成的。所述3D存储器装置的益处包含减少电路延迟及电力消耗的较短互连件、允许不同层中的功能块之间的宽带宽总线的在层之间的大数目个垂直通孔及相当小的占用面积。因此，所述3D存储器装置促成较高存储器存取速度、较低电力消耗及芯片大小减小。实例性3D存储器装置包含混合存储立方体(HMC)、高带宽存储器(HBM)及宽I/O动态随机存取存储器(DRAM)。
举例来说，高带宽存储器(HBM)是包含高性能DRAM接口芯片及垂直堆叠式DRAM芯片的存储器类型。四个DRAM芯片(例如，核心芯片)的典型HBM堆叠具有每芯片两个128位通道，因此具有总共八个输入/输出通道及总共1024个位的宽度。所述HBM的接口(IF)芯片提供具有八个输入/输出通道的接口，所述八个输入/输出通道独立于彼此而起作用。在所述HBM中，经由穿衬底通孔(TSV)进行的芯片之间(例如，接口芯片与核心芯片之间)的数据传输可由于作为电容器的所述TSV处的电流充电及放电而导致高电力消耗。
3D存储器装置(例如，HBM及类似者)在写入及读取操作期间支持数据总线反转以用于在进行主机控制器与芯片(例如，裸片)之间的数据传输中减少电流。如图1A中所展示，3D存储器装置中的数据总线反转(“DBI”)编码器使用DBI算法来将写入数据编码且传输指示从主机装置去往存储器装置芯片的写入数据是否已反转的一或若干DBI位。所述DBI编码器将数据总线上的当前数据位Di与所述数据总线上的先前数据位Dn-1进行比较且当同时在所述先前数据位与所述当前数据位之间进行转变的数据位数目多于所述数据位的数目的一半时通过传输在反转之后的数据位Do而最小化同时转变的所述数据位数目，如图1B中所展示。因此，所述数据总线反转随着所述数据总线上的转变而减小数据位数目且由于所述数据位的转变而减少电流。为了发信号通知是否已应用所述数据反转，将一个DBI位DBIo添加到所述数据位。响应于DBI启用信号EN的确证而激活DBI编码操作。在具有多个裸片的3D存储器装置具有一定数目个TSV以进行所述多个裸片之间的数据传输的情形中，用以支持DBI的DBI位数目增加且该TSV数目相应地增加。图1A中的来自DBI编码器的输出数据位Do及DBI位DBIo作为如图2A中所展示的输入数据位Do及输入DBI位DBIi供应到DBI解码器，使得将经编码DBI位解码到如图2B中所展示的原始数据位。还响应于共同提供到DBI编码器及DBI解码器的DBI启用信号的确证而激活DBI解码操作。
另一方面，在3D存储器装置中，在用於在彼此堆叠的邻近裸片之间传输数据的TSV中可存在连接(例如，TSV)缺陷，例如与邻近布线的不恰当连接、具有归因于不良连接的高阻抗、归因于污染的高电阻的开路端子。此类型的连接缺陷可加剧装置合格率问题。为了增强所述装置合格率，冗余TSV及多米诺电路设置于每一裸片中，如图3中所展示。将省略使用所述冗余TSV的所述多米诺电路的详细操作，如此项技术中众所周知。
附图说明
图1A是根据现有技术的DBI编码器的示意图。
图1B是根据现有技术的指示DBI编码器的操作的真值表。
图2A是根据现有技术的DBI解码器的示意图。
图2B是根据现有技术的指示DBI解码器的操作的真值表。
图3A是根据现有技术的多米诺电路的示意图。
图3B是根据现有技术的指示多米诺电路的操作的真值表。
图4A是根据本发明的实施例的主机装置及存储器装置的框图，所述存储器装置包含IF芯片及核心芯片。
图4B是根据本发明的实施例的图4A的IF芯片及核心芯片的模式寄存器设定及启用输入的真值表。
图4C是根据本发明的实施例的图4A的IF芯片及核心芯片的模式寄存器设定及启用输入的真值表。
图4D是根据本发明的实施例的存储器芯片中的多米诺电路中的数据总线耦合的示意图。
图4E是根据本发明的实施例的多米诺电路中的数据总线耦合的真值表。
图5A到图5I是根据本发明的实施例的存储器芯片中的IF多米诺电路与核心多米诺电路之间的数据总线耦合的示意图。
具体实施方式
下文将参考随附图式详细地阐释本发明的各种实施例。以下详细说明参考以图解说明的方式展示可在其中实践本发明的特定方面及实施例的随附图式。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。本文中所揭示的各种实施例未必相互排斥，这是因为一些所揭示实施例可与一或多个其它所揭示实施例组合以形成新实施例。
图4A是根据本发明的实施例的主机装置2及存储器装置1的框图，存储器装置1包含IF芯片11及核心芯片12。存储器装置1可包含彼此堆叠的IF芯片11及核心芯片12。在一些实施例中，一或多个其它核心芯片可进一步彼此堆叠于核心芯片12上方。主机装置2及存储器装置1可传递已使用DBI算法转换(例如，编码、解码等)的DBI数据。主机装置2可包含主机DBI编码器21。当写入数据位时，主机DBI编码器21可在于数据输入节点(Di)处接收先前数据位(Dpre)之后接收当前数据位(Dcur)。当以电压或逻辑电平(例如，从逻辑高电平到逻辑低电平，或从所述逻辑低电平到所述逻辑高电平)形式从Dpre转变到Dcur的位数目多于Dcur中的数据位的数目的一半时，主机DBI编码器21可利用DBI编码来将Dcur编码。举例来说，如果从Dpre转变到Dcur的数据位的数目少于待传输的数据位的数目的一半，那么主机DBI编码器21可将未进行反转的Dcur从数据输出节点(Do)提供到耦合到数据节点261的输出缓冲器211且可进一步将指示“无DBI编码”的DBI位“0”从DBI输出节点(DBIo)提供到耦合到DBI节点262的输出缓冲器212。如果从Dpre转变到Dcur的数据位的数目等于或多于待传输的数据位的数目的一半，那么主机DBI编码器21可将经反转的数据Dcur提供到耦合到数据节点261的输出缓冲器211且可进一步将指示“DBI编码”的DBI位“1”提供到耦合到DBI节点262的输出缓冲器212。
存储器装置1中的IF芯片11可包含IF DBI解码器23。IF DBI解码器23可在输入缓冲器231处接收数据节点261上的数据位且可进一步在DBI输入缓冲器232处接收DBI节点262上的DBI位。IF DBI解码器23可包含从输入缓冲器231接收数据位的Di节点及从DBI输入缓冲器232接收DBI位的DBI输入节点(DBIi)节点。可由在IF DBI解码器23的启用(EN)输入处接收的IFDecoderEn信号激活IF DBI解码器23。如果IFDecoderEn信号为非作用的(例如，逻辑低电平)，那么IF DBI解码器23确定数据位未经受DBI编码且将数据位从Do节点提供到经由输出缓冲器234耦合到核心芯片12的TSV数据总线27。如果IFDecoderEn信号为作用的(例如，逻辑高电平)，那么IF DBI解码器23确定数据经受DBI编码。当IFDecoderEn信号为作用的时，IF DBI解码器23可进一步检查在DBIi节点处接收的DBI位是否为作用的。如果DBI位为作用的(例如，“1”)(指示“DBI编码”)，那么IF DBI解码器23可将Di节点处的数据位解码且将经解码数据位提供到Do节点。如果DBI位为非作用的(例如，“0”)，那么IF DBI解码器23可在不进行数据反转的情况下将Di节点处的数据位提供到Do节点。
存储器装置1中的IF芯片11可包含DBI编码器24。IF DBI编码器24可包含接收数据位的Di节点。可由在IF DBI编码器24的启用(EN)输入处接收的IFEncoderEn信号激活IFDBI编码器24。如果IFEncoderEn信号为非作用的(例如，逻辑低电平)，那么IF DBI编码器24确定当前数据位未经受DBI编码且将当前数据位从Do节点提供到经由输出缓冲器241耦合到主机装置2的数据节点261。如果IFEncoderEn信号为作用的(例如，逻辑高电平)，那么IFDBI编码器24确定当前数据位经受DBI编码。举例来说，如果从先前数据位(从阵列25读取)转变到当前数据位的数据位的数目少于待传输的数据位的数目的一半，那么IF DBI编码器24可将当前数据位(例如，未进行反转)从Do节点提供到耦合到数据节点261的输出缓冲器241且可进一步经由多路复用器243将指示“无DBI编码”的DBI位“0”从DBI输出节点(DBIo)提供到耦合到DBI节点262的输出缓冲器242。如果从先前数据位转变到当前数据位的数据位的数目等于或多于待传输的数据位的数目的一半，那么IF DBI编码器24可将为在反转之后的当前数据位的数据位提供到耦合到数据节点261的输出缓冲器241且进一步经由多路复用器243将指示“DBI编码”的DBI位“1”提供到耦合到DBI节点262的输出缓冲器242。当IFEncoderEn信号为作用的(例如，逻辑高电平)时，多路复用器243可选择编码器24的DBIo。另一方面，当IFEncoderEn信号为非作用的(例如，逻辑低电平)时，多路复用器243可选择DBI输入缓冲器244的输出，DBI输入缓冲器244耦合到稍后将描述的IF多米诺电路210的DBIchip节点。主机装置2可包含主机DBI解码器22。主机DBI解码器22可在数据输入节点(Di)处经由输入缓冲器221接收来自数据节点261的数据位且在DBI输入节点(DBIi)处经由输入缓冲器222接收来自DBI节点262的DBI位。IF芯片11及核心芯片12可分别包含IF多米诺电路210及核心多米诺电路220。举例来说，IF多米诺电路210可位于输出缓冲器234的输出节点(或DBI输入缓冲器244的输入节点)与一组TSV数据节点271之间。IF多米诺电路210可进一步包含耦合到冗余TSV节点272的Dred节点。举例来说，核心多米诺电路220可位于输入缓冲器281的输入节点(或输出缓冲器291的输出节点)与该组TSV数据节点271之间。核心多米诺电路220可进一步包含耦合到冗余TSV节点272的Dred节点。将不重复对与图3A及3B中的多米诺电路130对应的组件的说明。
核心芯片12可包含核心DBI编码器29及核心DBI解码器28，且DBI位可透过冗余TSV272传输到核心芯片12。核心DBI解码器28可响应于COREDecoderEn信号而执行与IF DBI解码器电路23相同的操作。核心DBI编码器29可响应于COREEncoderEn信号而执行与IF DBI编码器电路24相同的操作。
图4D是根据本发明的实施例的存储器芯片中的多米诺电路中的数据总线耦合的示意图。图4E是根据本发明的实施例的多米诺电路中的数据总线耦合的真值表。图4D中所展示的多米诺电路330可用作图4A的IF多米诺电路210及核心多米诺电路220。举例来说，多米诺电路330可包含耦合到芯片中的数据节点的芯片数据端口Dchip[0:(x-1)](x：数据位数目)及TSV数据端口Dtsv[0:x]及/或数据冗余端口Dred。多米诺电路330可进一步包含可耦合到数据冗余端口Dred的DBIchip端口。当耦合到TSV数据端口[k](k：小于(x-1)的正整数)的通孔有缺陷且冗余启用信号RedEN大于“0”时，有缺陷通孔可与数据传输路径解耦(保持在高阻抗状态HiZ中)同时可使待在该有缺陷通孔上传输的位数据绕行。可响应于冗余启用信号RedEN大于“0”而在IF芯片11中执行DBI编码及解码。当冗余启用信号RedEN等于“0”时，此指示由于有缺陷通孔而不存在冗余位使用。所有芯片数据端口Dchip[7:0]可耦合到所有TSV数据端口Dtsv[7:0]且DBI位可传输到数据冗余端口Dred而且可在核心芯片12中执行DBI编码及解码。
返回到图4A，在写入操作中，可由在IF DBI解码器23的启用(EN)输入处从选择器41a接收的IFDecoderEn信号激活IF DBI解码器23。选择器41a可接收RedEn信号及来自模式寄存器20a的信号且可响应于RedEn信号及来自模式寄存器20a的信号而提供IFDecoderEn信号。根据本发明的实施例，图4B是在RedEn信号指示TSV数据节点271上不存在有缺陷通孔(例如，“0”)的情形中图4A的IF芯片11及核心芯片12的模式寄存器设定及启用输入的真值表。由于TSV数据节点271上不存在有缺陷通孔，因此选择器41a可响应于RedEn信号指示TSV数据节点271上不存在有缺陷通孔而提供处于非作用状态(例如，“0”)中的IFDecoderEn及IFEncoderEn信号。因此，TSV数据节点271可用于传输DBI经编码数据，且冗余TSV节点272可将DBI位从IF多米诺电路210的数据冗余端口Dred传输到核心多米诺电路220的数据冗余端口Dred。在RedEn信号指示TSV数据节点271上的有缺陷通孔的位置(例如，等于或大于“1”)的情形中，选择器41a可与模式寄存器20a的信号一起提供IFDecoderEn及IFEncoderEn信号，如图4C中所展示。如果IFDecoderEn信号处于作用状态中，那么IF DBI解码器23可响应于从DBI输入缓冲器232接收的DBI位而将来自输入缓冲器231的DBI经编码数据解码。IFDBI解码器23可将在对DBI编码进行解码之后的数据提供到输出缓冲器234，所述数据可透过IF多米诺电路210及TSV数据节点271(惟有缺陷通孔除外)及冗余TSV节点272(替代有缺陷通孔)传输到核心芯片12，且DBI位不可经由冗余TSV节点272传输到核心芯片12。
在核心裸片12中，选择器41b可接收RedEn信号及来自模式寄存器20b的信号且可响应于RedEn信号及来自模式寄存器20b的所述信号而提供COREDecoderEn信号。举例来说，当RedEn信号指示TSV数据节点271上不存在有缺陷通孔时，选择器41b可响应于写入DBI启用位(MR-WDBI启用)处于作用状态(例如，“1”)中而提供处于作用状态(例如，“1”)中的COREDecoderEn信号，如图4B中所展示。因此，当核心多米诺电路220的数据冗余端口Dred从冗余TSV节点272接收DBI位时，当核心多米诺电路220的TSV数据端口Dtsv从TSV数据节点271接收数据且DBI输入缓冲器282可从核心多米诺电路220的DBIchip端口接收DBI位时，输入缓冲器281可从核心多米诺电路220的Dchip端口接收数据。可由在核心DBI解码器28的启用(EN)输入处从选择器41b接收的COREDecoderEn信号激活核心DBI解码器28。如果模式寄存器20b的信号处于作用状态中，那么核心DBI解码器28可响应于从DBI输入缓冲器282接收的DBI位而将来自输入缓冲器281的DBI经编码数据解码。核心DBI解码器28可将在对DBI编码进行解码之后的数据提供到存储器阵列25。举例来说，选择器41b可响应于RedEn信号等于或大于“1”(指示TSV数据节点271上的有缺陷通孔的位置)而提供处于非作用状态(例如，“0”)中的COREDecoderEn信号，如图4C中所展示，且可将核心DBI解码器28及核心DBI编码器29撤销激活。核心多米诺电路220的TSV数据端口Dtsv及冗余端口Dred可在使有缺陷通孔绕行的情况下透过TSV数据节点271及冗余TSV节点272从IF多米诺电路210接收数据。核心多米诺电路220可将数据分别从Dchip及DBIchip端口提供到输入缓冲器281及DBI输入缓冲器282。核心DBI解码器28可不对所接收数据执行DBI解码操作且可按照原样将所接收数据提供到阵列25。
举例来说，在读取操作中，可从阵列25读取数据且将所述数据提供到核心芯片12中的核心DBI编码器29。可由在核心DBI编码器29的启用(EN)输入处从选择器41b接收的COREEncoderEn信号激活核心DBI编码器29。选择器41b可接收RedEn信号及来自模式寄存器20b的信号且可响应于RedEn信号及来自模式寄存器20b的所述信号而提供COREEncoderEn信号。举例来说，当RedEn信号为“0”(指示TSV数据节点271上不存在有缺陷通孔)时，选择器41b可响应于读取DBI启用位(MR-RDBI启用)处于作用状态(例如，“1”)中而提供处于作用状态(例如，“1”)中的COREEncoderEn信号，如图4B中所展示。因此，TSV数据节点271可用于将DBI经编码数据从核心多米诺电路220的TSV数据端口Dtsv传输到IF多米诺电路210的TSV数据端口Dtsv，且冗余TSV节点272可将DBI位从核心多米诺电路220的数据冗余端口Dred传输到IF多米诺电路210的数据冗余端口Dred。举例来说，选择器41b可响应于RedEn信号等于或大于“1”(指示TSV数据节点271上的有缺陷通孔的位置)而提供处于非作用状态(例如，“0”)中的COREEncoderEn信号，如图4C中所展示。
核心DBI编码器29可响应于作用COREEncoderEn信号而利用DBI算法来对来自阵列25的数据进行编码且可分别将数据提供到输出缓冲器291且将作用DBI位提供到DBI输出缓冲器292。如果COREEncoderEn信号处于非作用状态(例如，“0”)中，那么核心DBI编码器29可不应用DBI编码且经由输出缓冲器291将数据提供到核心多米诺电路220。核心多米诺电路220可分别在Dchip端口及DBI芯片端口处从输出缓冲器291及DBI输出缓冲器292接收数据及DBI位。如果RedEn信号等于“0”(指示TSV数据节点271上不存在有缺陷通孔)，那么核心多米诺电路220可分别透过TSV数据节点271及冗余TSV节点272将数据及DBI位从TSV数据端口Dtsv及数据冗余端口Dred传输到IF芯片11。如果RedEn信号等于或大于“1”(指示TSV数据节点271上的有缺陷通孔的位置)，那么核心多米诺电路220的TSV数据端口Dtsv及冗余端口Dred可在使有缺陷通孔绕路的情况下透过TSV数据节点271及冗余TSV节点272提供来自核心多米诺电路220的数据。
如果RedEn信号等于或大于“1”，那么IF多米诺电路210可在使有缺陷通孔绕路的情况下在TSV数据端口Dtsv及数据冗余端口Dred处透过TSV数据节点271及冗余TSV节点272接收数据。可由在IF DBI编码器24的启用(EN)输入处从选择器41a接收的IFencoderEn信号激活IF DBI编码器24。选择器41a可接收RedEn信号及来自模式寄存器20a的信号且可响应于RedEn信号及来自模式寄存器20a的信号而提供IFEncoderEn信号。举例来说，当RedEn信号等于或大于“1”(指示TSV数据节点271上的有缺陷通孔)时，选择器41a可响应于读取DBI启用位(MR-RDBI启用)处于作用状态(例如，“1”)中而提供处于作用状态(例如，“1”)中的IFEncoderEn信号，如图4C中所展示。IF DBI编码器24可响应于作用IFEncoderEn信号而利用DBI算法来将经由输入缓冲器245来自IF多米诺电路210的数据编码且可分别将DBI经编码数据提供到输出缓冲器241且将作用DBI位提供到多路复用器243。
如果RedEn信号等于“0”(指示TSV数据节点271上不存在有缺陷通孔)，那么IF多米诺电路210可分别在TSV数据端口Dtsv及数据冗余端口Dred处透过TSV数据节点271及冗余TSV节点272接收数据及DBI位。IF多米诺电路210可将数据提供到输入缓冲器245且将DBI位提供到DBI输入缓冲器244。选择器41a可响应于RedEn信号为“0”而提供处于非作用状态(例如，“0”)中的IFEncoderEn信号，如图4B中所展示。IF DBI编码器24可响应于非作用IFEncoderEn信号而将来自输入缓冲器245(如从输入缓冲器245提供)的数据提供到输出缓冲器241。DBI输入缓冲器244可将DBI位提供到多路复用器243。多路复用器243可响应于IFEncoderEn信号而提供来自IF DBI编码器24或经由DBI输入缓冲器244来自核心DBI编码器29的DBI位。举例来说，如果在核心DBI编码器29中执行DBI编码，那么多路复用器243可将DBI位从DBI输入缓冲器244提供到DBI输出缓冲器242，且如果在IF DBI编码器24中执行DBI编码或未执行DBI编码(接着DBI位可处于非作用状态“0”中)，那么多路复用器243可将DBI位从IF DBI编码器24提供到DBI输出缓冲器242。
因此，当冗余启用信号RedEN等于“0”(指示TSV数据节点271中不存在有缺陷通孔)时，核心DBI解码器28及核心DBI编码器29可响应于DBI位而执行DBI解码及DBI编码。冗余TSV节点272可传输DBI位且在通孔TSV数据节点271上传输DBI经编码信号以减少TSV数据节点271的通孔上的电流。当RedEN信号大于“0”(指示TSV数据节点中的有缺陷通孔的位置)时，IF DBI解码器23及IF DBI编码器24可响应于DBI位而执行DBI解码及DBI编码，且当停用有缺陷通孔时冗余TSV节点272可传输数据的位。
图5A到图5I是根据本发明的实施例的存储器芯片中的IF多米诺电路510与核心多米诺电路520之间的数据总线耦合的示意图。举例来说，IF多米诺电路510及核心多米诺电路520可为图4A中的IF多米诺电路210及核心多米诺电路220。在图5A到图5I中，数据位数目为八且IF多米诺电路510及核心多米诺电路520中存在芯片数据端口Dchip[0:7]。然而，数据位数目可不限于八，且数据总线耦合对于任何多个数据位可为可适用的。
在图5A中，IF多米诺电路510与核心多米诺电路520之间的通孔571(TSV-0到TSV-7)中不存在有缺陷通孔。因此，可分别通过对应通孔571(TSV-0到TSV-7)耦合IF多米诺电路510中的芯片数据端口Dchip[0:7]与核心多米诺电路520中的芯片数据端口Dchip[0:7]。可通过冗余通孔572(TSV-red)耦合IF多米诺电路510的DBIchip端口与核心多米诺电路520的DBIchip端口。
在图5B中，通孔571可包含有缺陷通孔TSV-0。IF多米诺电路510可响应于RedEn信号等于“1”而将芯片数据端口Dchip[0]耦合到冗余通孔572(TSV-red)。核心多米诺电路520可响应于RedEn信号等于“1”(指示TSV-0为有缺陷的)而将芯片数据端口Dchip[0]耦合到冗余通孔572(TSV-red)。因此，可通过冗余通孔572(TSV-red)耦合IF多米诺电路510及核心多米诺电路520的Dchip[0]端口。
在图5C中，通孔571可包含有缺陷通孔TSV-1。IF多米诺电路510可响应于RedEn信号等于“2”(指示TSV-1为有缺陷的)而将芯片数据端口Dchip[0:1]耦合到冗余通孔572(TSV-red)及通孔571(TSV-0)。核心多米诺电路520可响应于RedEn信号等于“2”而将芯片数据端口Dchip[0:1]耦合到冗余通孔572(TSV-red)及通孔571(TSV-0)。因此，可通过冗余通孔572(TSV-red)及通孔571(TSV-0)耦合IF多米诺电路510及核心多米诺电路520的Dchip[0:1]端口。
在图5D中，通孔571可包含有缺陷通孔TSV-2。IF多米诺电路510可响应于RedEn信号等于“3”(指示TSV-2为有缺陷的)而将芯片数据端口Dchip[0:2]耦合到冗余通孔572(TSV-red)及通孔571(TSV-0及TSV-1)。核心多米诺电路520可响应于RedEn信号等于“3”而将芯片数据端口Dchip[0:2]耦合到冗余通孔572(TSV-red)及通孔571(TSV-0及TSV-1)。因此，可通过冗余通孔572(TSV-red)及通孔571(TSV-0及TSV-1)耦合IF多米诺电路510及核心多米诺电路520的Dchip[0:2]端口。
在图5E中，通孔571可包含有缺陷通孔TSV-3。IF多米诺电路510可响应于RedEn信号等于“4”(指示TSV-3为有缺陷的)而将芯片数据端口Dchip[0:3]耦合到冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-2)。核心多米诺电路520可响应于RedEn信号等于“4”而将芯片数据端口Dchip[0:3]耦合到冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-2)。因此，可通过冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-2)耦合IF多米诺电路510及核心多米诺电路520的Dchip[0:3]端口。
在图5F中，通孔571可包含有缺陷通孔TSV-4。IF多米诺电路510可响应于RedEn信号等于“5”(指示TSV-4为有缺陷的)而将芯片数据端口Dchip[0:4]耦合到冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-3)。核心多米诺电路520可响应于RedEn信号等于“5”而将芯片数据端口Dchip[0:4]耦合到冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-3)。因此，可通过冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-3)耦合IF多米诺电路510及核心多米诺电路520的Dchip[0:4]端口。
在图5G中，通孔571可包含有缺陷通孔TSV-5。IF多米诺电路510可响应于RedEn信号等于“6”(指示TSV-5为有缺陷的)而将芯片数据端口Dchip[0:5]耦合到冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-4)。核心多米诺电路520可响应于RedEn信号等于“6”而将芯片数据端口Dchip[0:5]耦合到冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-4)。因此，可通过冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-4)耦合IF多米诺电路510及核心多米诺电路520的Dchip[0:5]端口。
在图5H中，通孔571可包含有缺陷通孔TSV-6。IF多米诺电路510可响应于RedEn信号等于“7”(指示TSV-6为有缺陷的)而将芯片数据端口Dchip[0:6]耦合到冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-5)。核心多米诺电路520可响应于RedEn信号等于“7”而将芯片数据端口Dchip[0:6]耦合到冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-5)。因此，可通过冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-5)耦合IF多米诺电路510及核心多米诺电路520的Dchip[0:6]端口。
在图5I中，通孔571可包含有缺陷通孔TSV-7。IF多米诺电路510可响应于RedEn信号等于“8”(指示TSV-7为有缺陷的)而将芯片数据端口Dchip[0:7]耦合到冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-6)。核心多米诺电路520可响应于RedEn信号等于“8”而将芯片数据端口Dchip[0:7]耦合到冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-6)。因此，可通过冗余通孔572(TSV-red)及通孔571(TSV-0到TSV-6)耦合IF多米诺电路510及核心多米诺电路520的Dchip[0:7]端口。
当RedEn信号大于“0”时，不可透过冗余通孔572(TSV-red)传输DBI位且可在IF裸片中执行DBI编码及DBI解码，因为冗余通孔572(TSV-red)可替代地用于修复通孔571中的有缺陷通孔。
在本发明的实施例中，一种设备包含第一组端子。所述第一组端子包含：多个第一端子，其经配置以分别接收数据信号的多个位；及第二端子，其经配置以接收数据总线反转(DBI)信号，所述DBI信号指示所述数据信号的逻辑电平是否反转。所述设备进一步包含第二组端子。所述第二组端子包含多个第三端子及第四端子。所述设备进一步包含第一开关电路，其耦合于所述第一组端子与所述第二组端子之间且被供应第一控制信息。所述第一开关电路经配置以在所述第一控制信息处于第一状态中时分别将所述多个第一端子耦合到所述多个第三端子，且将所述第二端子耦合到所述第四端子。所述第一开关电路进一步经配置以在所述第一控制信息处于除所述第一状态以外的状态中时分别将所述多个第一端子中的一者耦合到所述第四端子且将所述第一端子中的剩余者耦合到所述第三端子中的选定者。
另外或替代地，进一步包含分别耦合到所述第三端子的多个第一通孔及耦合到所述第四端子的第二通孔。
另外或替代地，进一步包含第一裸片及第二裸片。所述第一裸片包含所述第一组端子、所述第二组端子及所述第一开关电路。所述第一裸片与所述第二裸片在介入有所述多个第一通孔及所述第二通孔的情况下彼此堆叠。
另外或替代地，所述第一裸片及所述第二裸片中的一者包含所述多个第一通孔及所述第二通孔。
另外或替代地，所述第一裸片包含第一DBI解码器及第一DBI编码器中的至少一者。所述第二裸片包含第二DBI解码器及第二DBI编码器中的至少一者。所述第二裸片中的所述第二DBI解码器及所述第二DBI编码器中的所述至少一者经配置以在所述控制信息处于所述第一状态中时被激活。所述第一裸片中的所述第一DBI解码器及所述第一DBI编码器中的所述至少一者经配置以在所述控制信息处于除所述第一状态以外的另一状态中时被激活。
另外或替代地，所述第二裸片包含第三组端子、第四组端子及插入于所述第三组端子与所述第四组端子之间的第二开关电路。所述第三组端子包含：多个第五端子，其分别耦合到所述多个第一通孔；及第六端子，其耦合到所述第二通孔。所述第四组端子包含多个第七端子及第八端子。当所述第一开关电路分别将所述多个第一端子耦合到所述多个第三端子且将所述第二端子耦合到所述第四端子时，所述第一开关电路经配置以分别将所述多个第五端子耦合到所述多个第七端子，且将所述第六端子耦合到所述第八端子。当所述第一开关电路分别将所述多个第一端子中的一者耦合到所述第四端子且进一步将所述第一端子中的剩余者耦合到所述第三端子中的选定者时，所述第二开关电路进一步经配置以分别将所述多个第七端子中的一者耦合到所述第六端子且将所述第七端子中的剩余者耦合到所述第五端子中的选定者。
在本发明的另一方面中，一种设备包含：多个第一数据路径；第二数据路径；第一裸片，其包括经配置以接收多个第一数据信号及与所述多个第一数据信号相关联的第二数据信号的第一开关电路。所述第一开关电路经配置以：当激活第一操作模式时分别将所述多个第一数据信号提供到所述多个第一数据路径，且将所述第二数据信号提供到所述第二数据路径；且当激活第二操作模式时分别将所述多个第一数据信号中的一者提供到所述第二数据路径且将所述第一数据信号中的剩余者提供到所述第一数据路径中的选定者。所述第二裸片包含耦合到所述多个第一数据路径及所述第二数据路径的第二开关电路。所述第二开关电路经配置以在激活所述第一操作模式时提供所述多个第一数据信号及所述第二数据信号，且进一步经配置以在激活所述第二操作模式时提供所述多个第一数据信号。
另外或替代地，所述多个第一数据路径包含多个第一通孔；且所述第二数据路径包含第二通孔。
另外或替代地，所述第一开关电路及所述第二开关电路经配置以接收指示所述多个第一通孔当中的有缺陷通孔或所述多个第一通孔当中不存在有缺陷第一通孔的冗余启用信号。至少部分地响应于所述冗余启用信号指示不存在有缺陷通孔而激活所述第一操作模式且至少部分地响应于所述冗余启用信号指示所述有缺陷通孔而激活所述第二操作模式。
另外或替代地，所述多个第一数据信号中的所述一者提供到所述第二通孔而非所述有缺陷通孔。
另外或替代地，所述第二裸片进一步包含存储器阵列。所述第二开关电路输出所述多个第一数据信号以将数据写入到所述存储器阵列中。
另外或替代地，所述第一裸片进一步包含经配置以接收多个经编码数据信号且经配置以将所述经编码数据信号解码的第一解码器。
另外或替代地，所述多个经编码数据信号是通过数据总线反转(DBI)而编码。
另外或替代地，所述第一裸片进一步包含模式寄存器，所述模式寄存器经配置以包含指示是否启用数据编码的数据编码启用位，且所述第一解码器响应于所述数据编码启用位为作用的而被激活以执行解码。
另外或替代地，所述第二裸片进一步包含第二解码器，所述第二解码器经配置以接收所述多个经编码数据信号且经配置以将所述经编码数据信号解码。
另外或替代地，所述第一裸片进一步包含第一模式寄存器，所述第一模式寄存器经配置以包含指示是否启用数据编码的编码启用位，且所述第一解码器至少部分地响应于所述数据编码位为作用的且所述冗余启用信号指示所述有缺陷第一通孔而被激活以执行解码。所述第二裸片进一步包含第二模式寄存器，所述第二模式寄存器经配置以包含指示是否启用数据编码的数据编码启用位。所述第二通孔经配置以传输数据编码信号，所述第二解码器经配置以至少部分地响应于所述数据编码位为作用的且所述冗余启用信号指示不存在有缺陷第一通孔而被激活。所述第二解码器经配置以至少部分地响应于所述数据编码信号而将所述多个经编码数据信号解码。
在本发明的另一方面中，一种设备包含：第一芯片，其包含第一开关电路，所述第一开关电路经配置以接收多个数据信号且进一步经配置以将所述多个数据信号提供到多个第一数据端口当中的多个对应第一端口及第一数据冗余端口，所述多个数据信号在第一模式中包括伴随有控制位的多个数据位，所述多个数据信号包括未伴随有所述控制位的所述多个数据位。所述设备进一步包含第二芯片，其耦合到所述第一芯片，所述第二芯片包含第二开关电路，所述第二开关电路经配置以在多个第二数据端口当中的多个对应第二端口及第二数据冗余端口处从所述第一芯片接收所述多个数据信号且进一步经配置以将所述多个数据信号提供到存储器阵列。所述设备进一步包含：多个第一通孔，其经配置以分别耦合所述多个第一数据端口与所述多个第二数据端口；及第二通孔，其经配置以耦合所述第一数据冗余端口与所述第二数据冗余端口。所述第一开关电路及所述第二开关电路经配置以接收指示所述多个第一通孔当中的有缺陷第一通孔或不存在有缺陷第一通孔的冗余启用信号。所述第一开关电路经配置以将所述有缺陷第一通孔与所述第一开关电路解耦且进一步经配置以将所述多个第一数据端口当中的一个第一数据端口耦合到所述第二通孔。所述第二开关电路经配置以将所述有缺陷第一通孔与所述第二开关电路解耦且进一步经配置以将所述多个第二数据端口当中的一个第二数据端口耦合到所述第二通孔。
另外或替代地，所述控制器进一步经配置以提供DBI位，所述DBI位指示所述数据信号包含经DBI编码的所述第一数据还是未进行DBI编码的所述第二数据。所述第一芯片经配置以至少部分地响应于所述DBI位指示所述数据信号包含所述第一数据而将所述第一数据提供到所述第二芯片，且进一步经配置以至少部分地响应于所述DBI位指示所述数据信号包含所述第二数据而将所述第二数据转换为第三数据且将所述第三数据提供到所述第二芯片。
另外或替代地，所述第一芯片经配置以在所述数据信号包含所述第二数据时至少部分地响应于所述冗余启用信号指示所述有缺陷第一通孔而将所述第二数据转换为第三数据且将所述第三数据提供到所述第二芯片，且进一步经配置以在所述数据信号包含所述第二数据时至少部分地响应于所述冗余启用信号指示不存在有缺陷第一通孔而将所述第二数据提供到所述第二芯片。如果所述冗余启用信号指示不存在有缺陷第一通孔，那么所述第二通孔经配置以传输所述DBI位。
另外或替代地，所述第二芯片经配置以至少部分地响应于所述DBI位及所述冗余启用信号指示不存在有缺陷第一通孔而将所述第二数据转换为所述第三数据，且进一步经配置以将所述第一数据或所述第三数据提供到所述存储器阵列。
在上文所描述的实施例中所使用的信号逻辑电平仅仅为实例。然而，在其它实施例中，可在不背离本发明的范围的情况下使用除本发明中所具体描述的那些以外的信号逻辑电平的组合。
尽管已在特定优选实施例及实例的上下文中揭示本发明，但所属领域的技术人员将理解，本发明超出具体揭示实施例延伸到其它替代实施例及/或对本发明及其明显修改及等效内容的使用。另外，所属领域的技术人员基于本发明将容易地明了在本发明的范围内的其它修改。还预期，可做出对实施例的特定特征及方面的各种组合或子组合且其仍属于本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替代以便形成所揭示发明的不同模式。因此，本文中所揭示的本发明的至少某些内容的范围打算不应受上文所描述的特定所揭示实施例限制。

Claims (20)

1.一种具有数据总线的设备，其包括：
第一组端子，其中所述第一组端子包括：
多个第一端子，其经配置以分别接收数据信号的多个位；及
第二端子，其经配置以接收数据总线反转DBI信号，所述DBI信号指示所述数据信号的逻辑电平是否反转；
第二组端子，其中所述第二组端子包括：
多个第三端子；及
第四端子；及
第一开关电路，其耦合于所述第一组端子与所述第二组端子之间且被供应控制信息，
其中所述第一开关电路经配置以在所述控制信息处于第一状态中时分别将所述多个第一端子耦合到所述多个第三端子，且将所述第二端子耦合到所述第四端子，且
其中所述第一开关电路进一步经配置以在所述控制信息处于除所述第一状态以外的状态中时分别将所述多个第一端子中的一者耦合到所述第四端子，且将所述第一端子中的剩余者耦合到所述第三端子中的选定者。
2.根据权利要求1所述的设备，其进一步包括分别耦合到所述第三端子的多个第一通孔，及耦合到所述第四端子的第二通孔。
3.根据权利要求2所述的设备，其中所述设备进一步包括第一裸片及第二裸片，
其中所述第一裸片包含所述第一组端子、所述第二组端子及所述第一开关电路，且
其中所述第一裸片与所述第二裸片在介入有所述多个第一通孔及所述第二通孔的情况下彼此堆叠。
4.根据权利要求3所述的设备，其中所述第一裸片及所述第二裸片中的一者包含所述多个第一通孔及所述第二通孔。
5.根据权利要求3所述的设备，其中所述第一裸片包括第一DBI解码器及第一DBI编码器中的至少一者，
其中所述第二裸片包括第二DBI解码器及第二DBI编码器中的至少一者，
其中所述第二裸片中的所述第二DBI解码器及所述第二DBI编码器中的所述至少一者经配置以在所述控制信息处于所述第一状态中时被激活，且
其中所述第一裸片中的所述第一DBI解码器及所述第一DBI编码器中的所述至少一者经配置以在所述控制信息处于除所述第一状态以外的另一状态中时被激活。
6.根据权利要求5所述的设备，其中所述第二裸片包括：
第三组端子；
第四组端子；及
第二开关电路，其插入于所述第三组端子与所述第四组端子之间，
其中所述第三组端子包含：
多个第五端子，其分别耦合到所述多个第一通孔；及
第六端子，其耦合到所述第二通孔；
其中所述第四组端子包括：
多个第七端子；及
第八端子，
其中当所述第一开关电路分别将所述多个第一端子耦合到所述多个第三端子且将所述第二端子耦合到所述第四端子时，所述第一开关电路经配置以分别将所述多个第五端子耦合到所述多个第七端子，且将所述第六端子耦合到所述第八端子，且
其中当所述第一开关电路分别将所述多个第一端子中的一者耦合到所述第四端子且进一步将所述第一端子中的剩余者耦合到所述第三端子中的选定者时，所述第二开关电路进一步经配置以分别将所述多个第七端子中的一者耦合到所述第六端子且将所述第七端子中的剩余者耦合到所述第五端子中的选定者。
7.一种具有数据总线的设备，其包括：
多个第一数据路径；
第二数据路径；
第一裸片，其包括经配置以接收多个第一数据信号及与所述多个第一数据信号相关联的第二数据信号的第一开关电路，其中所述第一开关电路经配置以：
当激活第一操作模式时分别将所述多个第一数据信号提供到所述多个第一数据路径，且将所述第二数据信号提供到所述第二数据路径，且
当激活第二操作模式时分别将所述多个第一数据信号中的一者提供到所述第二数据路径且将所述第一数据信号中的剩余者提供到所述第一数据路径中的选定者；及
第二裸片，其包括耦合到所述多个第一数据路径及所述第二数据路径的第二开关电路，
其中所述第二开关电路经配置以在激活所述第一操作模式时提供所述多个第一数据信号及所述第二数据信号，且进一步经配置以在激活所述第二操作模式时提供所述多个第一数据信号。
8.根据权利要求7所述的设备，
其中所述多个第一数据路径包括多个第一通孔；且
其中所述第二数据路径包括第二通孔。
9.根据权利要求8所述的设备，其中所述第一开关电路及所述第二开关电路经配置以接收指示所述多个第一通孔当中的有缺陷通孔或所述多个第一通孔当中不存在有缺陷第一通孔的冗余启用信号，且
其中至少部分地响应于所述冗余启用信号指示不存在有缺陷通孔而激活所述第一操作模式，且至少部分地响应于所述冗余启用信号指示所述有缺陷通孔而激活所述第二操作模式。
10.根据权利要求9所述的设备，其中所述多个第一数据信号中的所述一者提供到所述第二通孔而非所述有缺陷通孔。
11.根据权利要求10所述的设备，其中所述第二裸片进一步包括存储器阵列，且
其中所述第二开关电路输出所述多个第一数据信号以将数据写入到所述存储器阵列中。
12.根据权利要求9所述的设备，其中所述第一裸片进一步包含经配置以接收多个经编码数据信号且经配置以将所述经编码数据信号解码的第一解码器。
13.根据权利要求12所述的设备，其中所述多个经编码数据信号是通过数据总线反转DBI而编码。
14.根据权利要求12所述的设备，其中所述第一裸片进一步包含模式寄存器，所述模式寄存器经配置以包含指示是否启用数据编码的数据编码启用位，且所述第一解码器响应于所述数据编码启用位为作用的而被激活以执行解码。
15.根据权利要求12所述的设备，其中所述第二裸片进一步包含第二解码器，所述第二解码器经配置以接收所述多个经编码数据信号且经配置以将所述经编码数据信号解码。
16.根据权利要求15所述的设备，其中所述第一裸片进一步包含第一模式寄存器，所述第一模式寄存器经配置以包含指示是否启用数据编码的数据编码启用位，且所述第一解码器至少部分地响应于所述数据编码启用位为作用的且所述冗余启用信号指示所述有缺陷第一通孔而被激活以执行解码，且
其中所述第二裸片进一步包含第二模式寄存器，所述第二模式寄存器经配置以包含指示是否启用数据编码的所述数据编码启用位，其中所述第二通孔经配置以传输数据编码信号，所述第二解码器经配置以至少部分地响应于所述数据编码启用位为作用的且所述冗余启用信号指示不存在有缺陷第一通孔而被激活，且所述第二解码器经配置以至少部分地响应于所述数据编码信号而将所述多个经编码数据信号解码。
17.一种具有数据总线的设备，其包括：
第一芯片，其包含第一开关电路，所述第一开关电路经配置以接收多个数据信号且进一步经配置以将所述多个数据信号提供到多个第一数据端口当中的多个对应第一端口及第一数据冗余端口，所述多个数据信号在第一模式中包括伴随有控制位的多个数据位，所述多个数据信号包括未伴随有所述控制位的所述多个数据位；
第二芯片，其耦合到所述第一芯片，所述第二芯片包含第二开关电路，所述第二开关电路经配置以在多个第二数据端口当中的多个对应第二端口及第二数据冗余端口处从所述第一芯片接收所述多个数据信号且进一步经配置以将所述多个数据信号提供到存储器阵列，
多个第一通孔，其经配置以分别耦合所述多个第一数据端口与所述多个第二数据端口；及
第二通孔，其经配置以耦合所述第一数据冗余端口与所述第二数据冗余端口，
其中所述第一开关电路及所述第二开关电路经配置以接收指示所述多个第一通孔当中的有缺陷第一通孔或不存在有缺陷第一通孔的冗余启用信号，且
其中所述第一开关电路经配置以将所述有缺陷第一通孔与所述第一开关电路解耦且进一步经配置以将所述多个第一数据端口当中的一个第一数据端口耦合到所述第二通孔，且
其中所述第二开关电路经配置以将所述有缺陷第一通孔与所述第二开关电路解耦且进一步经配置以将所述多个第二数据端口当中的一个第二数据端口耦合到所述第二通孔。
18.根据权利要求17所述的设备，其中控制器进一步经配置以提供DBI位，所述DBI位指示所述数据信号包含经DBI编码的第一数据还是未进行DBI编码的第二数据，
其中所述第一芯片经配置以至少部分地响应于所述DBI位指示所述数据信号包含所述第一数据而将所述第一数据提供到所述第二芯片，且进一步经配置以至少部分地响应于所述DBI位指示所述数据信号包含所述第二数据而将所述第二数据转换为第三数据且将所述第三数据提供到所述第二芯片。
19.根据权利要求18所述的设备，其中所述第一芯片经配置以在所述数据信号包含所述第二数据时至少部分地响应于所述冗余启用信号指示所述有缺陷第一通孔而将所述第二数据转换为第三数据且将所述第三数据提供到所述第二芯片，且进一步经配置以在所述数据信号包含所述第二数据时至少部分地响应于所述冗余启用信号指示不存在有缺陷第一通孔而将所述第二数据提供到所述第二芯片，
其中如果所述冗余启用信号指示不存在有缺陷第一通孔，那么所述第二通孔经配置以传输所述DBI位。
20.根据权利要求19所述的设备，其中所述第二芯片经配置以至少部分地响应于所述DBI位及所述冗余启用信号指示不存在有缺陷第一通孔而将所述第二数据转换为所述第三数据，且进一步经配置以将所述第一数据或所述第三数据提供到所述存储器阵列。
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